JP2004200979A

JP2004200979A - 半導体集積回路

Info

Publication number: JP2004200979A
Application number: JP2002366444A
Authority: JP
Inventors: Chisato Higuchi; 千里樋口
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 2002-12-18
Filing date: 2002-12-18
Publication date: 2004-07-15

Abstract

【課題】可変利得回路を内蔵した半導体集積回路において、可変利得回路の検査に要する時間を短縮する。
【解決手段】この半導体集積回路は、反転入力端子に印加された信号を増幅して出力端子から出力する増幅回路１と、増幅回路の出力端子に直列に接続された第１群の抵抗Ｒ１（１）〜Ｒ１（Ｎ＋１）と、増幅回路の反転入力端子に直列に接続された第２群の抵抗Ｒ２（１）〜Ｒ２（Ｎ−１）と、制御信号に従って、第１群の抵抗の接続点と、増幅回路の反転入力端子又は第２群の抵抗の接続点との間をそれぞれ電気的に接続する複数のスイッチ回路ＳＷ（１）〜ＳＷ（Ｎ）とを具備する。
【選択図】図１

Description

【０００１】
【発明の属する技術分野】
本発明は、一般的に半導体集積回路に関し、特に、可変利得回路を内蔵した半導体集積回路に関する。
【０００２】
【従来の技術】
可変利得回路を内蔵した半導体集積回路においては、スイッチ回路を用いてオペアンプの帰還抵抗の接続状態を切り換えることにより、オペアンプの利得を変化させることが行われている。このような従来の半導体集積回路における可変利得回路の構成を図６に示す。この可変利得回路を検査する際には、入力端子ＩＮにテスト信号を印加しながら、オペアンプの反転入力端子に接続されている複数のスイッチ回路ＳＷ（１）〜ＳＷ（Ｎ）を１つずつオンさせて、出力端子ＯＵＴにおける信号レベルを測定することにより、可変利得回路の利得を求めていた。そのため、Ｎ個のスイッチ回路を含む可変利得回路を検査するためには、Ｎ回の測定を行わなければならず、検査時間が長くなってしまうという問題があった。
【０００３】
ところで、下記の特許文献１には、複数のスイッチを介してオペアンプの反転入力端子にそれぞれ接続される複数の抵抗の値が特定式によって算出され、グリッジノイズの発生を防止すると共に減衰率等を精度良く設定することが可能な抵抗網回路装置、及び、これを用いた可変利得装置が開示されている。しかしながら、この可変利得装置を検査する際には、複数のスイッチを１つずつ切り換えなければならず、やはり検査時間が長くなってしまう。
【０００４】
【特許文献１】
特許第３０９９１６４号公報（第２頁、図１）
【０００５】
【発明が解決しようとする課題】
そこで、上記の点に鑑み、本発明は、可変利得回路を内蔵した半導体集積回路において、可変利得回路の検査に要する時間を短縮することを目的とする。
【課題を解決するための手段】
以上の課題を解決するため、本発明に係る半導体集積回路は、反転入力端子に印加された信号を増幅して出力端子から出力する増幅回路と、増幅回路の出力端子に直列に接続された第１群の抵抗と、増幅回路の反転入力端子に直列に接続された第２群の抵抗と、制御信号に従って、第１群の抵抗の接続点と、増幅回路の反転入力端子又は第２群の抵抗の接続点との間をそれぞれ電気的に接続する複数のスイッチ回路とを具備する。
【０００６】
この半導体集積回路は、制御信号に従って複数のスイッチ回路を制御するデコーダをさらに具備するようにしても良い。
【０００７】
以上において、増幅回路と、第１群の抵抗と、第２群の抵抗とが可変利得回路を構成し、複数のスイッチ回路の全てがオンしたときの可変利得回路の利得と、複数のスイッチ回路の内の少なくとも１つがオフしたときの可変利得回路の利得とが異なるように、第１群及び第２群の抵抗の値を設定することが望ましい。
【０００８】
以上の様に構成した本発明に係る半導体集積回路によれば、増幅回路の反転入力端子に直列に接続された第２群の抵抗を設けることにより、複数のスイッチ回路の全てがオン状態となるように制御したときの可変利得回路の利得と、複数のスイッチ回路の全てがオフ状態となるように制御したときの可変利得回路の利得とを測定することにより、可変利得回路の検査が完了するように設定できるので、可変利得回路の検査に要する時間を短縮することが可能となる。
【０００９】
【発明の実施の形態】
以下、図面に基づいて本発明の実施の形態について説明する。
図１は、本発明の一実施形態に係る半導体集積回路の一部の構成を示す図である。図１に示すように、この半導体集積回路は、増幅回路１と、増幅回路１の出力端子に直列に接続された第１群の抵抗Ｒ１（１）〜Ｒ１（Ｎ＋１）と、増幅回路１の反転入力端子に直列に接続された第２群の抵抗Ｒ２（１）〜Ｒ２（Ｎ−１）と、複数のスイッチ回路ＳＷ（１）〜ＳＷ（Ｎ）とを含んでいる。増幅回路１と、第１群の抵抗Ｒ１（１）〜Ｒ１（Ｎ＋１）と、第２群の抵抗Ｒ２（１）〜Ｒ２（Ｎ−１）とは、入力端子ＩＮに印加された信号を所望の利得で増幅又は減衰させて出力端子ＯＵＴから出力する可変利得回路を構成する。
【００１０】
増幅回路１は、反転入力端子に印加された信号と非反転入力端子に印加された信号との差を増幅して出力端子から出力するオペアンプである。本実施形態においては、非反転入力端子を基準電位（接地電位）としているので、増幅回路１は、反転入力端子に印加された信号を増幅して出力端子から出力する。増幅回路１としては、オペアンプ以外の反転増幅器を使用することも可能である。
【００１１】
スイッチ回路ＳＷ（１）〜ＳＷ（Ｎ）は、制御信号に従って、第１群の抵抗Ｒ１（１）〜Ｒ１（Ｎ＋１）の接続点と、増幅回路１の反転入力端子又は第２群の抵抗Ｒ２（１）〜Ｒ２（Ｎ−１）の接続点との間をそれぞれ電気的に接続する。スイッチ回路ＳＷ（１）〜ＳＷ（Ｎ）は、外部から供給される複数の制御信号によって直接制御されるようにしても良いが、本実施形態においては、外部から供給される制御信号に従ってスイッチ回路ＳＷ（１）〜ＳＷ（Ｎ）を制御するデコーダ２を設けている。スイッチ回路ＳＷ（１）〜ＳＷ（Ｎ）の内の少なくとも１つをオン状態とすることにより、第１群の抵抗Ｒ１（１）〜Ｒ１（Ｎ＋１）と第２群の抵抗Ｒ２（１）〜Ｒ２（Ｎ−１）との内の幾つかの抵抗によって、増幅回路１に負帰還回路が形成される。これにより、可変利得回路の利得が決定される。
【００１２】
可変利得回路の検査においては、スイッチ回路ＳＷ（１）〜ＳＷ（Ｎ）の全てがオン状態となるように制御したときの可変利得回路の利得と、スイッチ回路ＳＷ（１）〜ＳＷ（Ｎ）の全てがオフ状態となるように制御したときの可変利得回路の利得とを測定する。
【００１３】
ここで、スイッチ回路ＳＷ（１）〜ＳＷ（Ｎ）の全てがオンしたときの可変利得回路の利得と、スイッチ回路ＳＷ（１）〜ＳＷ（Ｎ）の内の少なくとも１つがオフしたときの可変利得回路の利得とが異なるように、第１群の抵抗Ｒ１（１）〜Ｒ１（Ｎ＋１）の値、及び、第２群の抵抗Ｒ２（１）〜Ｒ２（Ｎ−１）の値を設定することが望ましい。そのようにすれば、スイッチ回路ＳＷ（１）〜ＳＷ（Ｎ）の全てがオン状態となるように制御したときに、少なくとも１つのスイッチ回路が不良でオン状態とならい場合には、可変利得回路の利得を測定することによって不良を検出することができる。
【００１４】
一方、スイッチ回路ＳＷ（１）〜ＳＷ（Ｎ）の全てがオフ状態となるように制御したときに、少なくとも１つのスイッチ回路が不良でオフ状態とならい場合には、可変利得回路の利得を測定することによって不良を検出することができる。
【００１５】
次に、本実施形態に係る半導体集積回路に内蔵されている可変利得回路の具体的な検査方法について説明する。ここでは、説明を簡単にするために、第１群の抵抗Ｒ１（１）〜Ｒ１（Ｎ＋１）の値が全てＲ１であり、第２群の抵抗Ｒ２（１）〜Ｒ２（Ｎ−１）の値が全てＲ２であるとして、Ｎ＝２の場合について説明する。
【００１６】
まず、可変利得回路の入力端子ＩＮにテスト信号を印加しながら、図２に示すようにスイッチ回路ＳＷ１及びＳＷ２の全てがオン状態となるように制御して、可変利得回路の出力端子ＯＵＴにおける信号レベルを測定することにより、可変利得回路の利得を求める。このとき、増幅回路１のオープンループゲインが十分大きいとすると、可変利得回路の利得Ｇは、次式で表される。
Ｇ≒Ｒ１／｛Ｒ１＋Ｒ１・Ｒ２／（Ｒ１＋Ｒ２）｝
＝（Ｒ１＋Ｒ２）／（Ｒ１＋２・Ｒ２）
ここで、例えば、Ｒ１＝Ｒ２とすると、Ｇ＝２／３となる。
【００１７】
次に、可変利得回路の入力端子ＩＮにテスト信号を印加しながら、図３に示すようにスイッチ回路ＳＷ１及びＳＷ２の全てがオフ状態となるように制御して、可変利得回路の出力端子ＯＵＴにおける信号レベルを測定することにより、可変利得回路の利得を求める。このとき、増幅回路１の出力インピーダンスが十分小さいとすると、可変利得回路の利得Ｇは、ほぼゼロとなる。
【００１８】
一方、上記の検査において、スイッチ回路ＳＷ１及びＳＷ２のいずれかが不良であることにより、図４に示すようにスイッチ回路ＳＷ１がオン状態でスイッチ回路ＳＷ２がオフ状態となる場合には、可変利得回路の利得Ｇは、次式で表される。
Ｇ≒Ｒ１／（２・Ｒ１）＝１／２
【００１９】
また、上記の検査において、スイッチ回路ＳＷ１及びＳＷ２のいずれかが不良であることにより、図５に示すようにスイッチ回路ＳＷ１がオフ状態でスイッチ回路ＳＷ２がオン状態となる場合には、可変利得回路の利得Ｇは、次式で表される。
Ｇ≒２・Ｒ１／Ｒ１＝２
【００２０】
このように、いずれかのスイッチ回路が不良である場合には、可変利得回路の利得が目標値とは異なる値となるので、不良を検出することができる。従って、Ｎ＞２である場合においても、全てのスイッチ回路がオン状態となるように制御したときと、全てのスイッチ回路がオフ状態となるように制御したときの２回の測定によって、いずれかのスイッチ回路が不良であるか否かを判定することができる。また、増幅回路が不良である場合にも、可変利得回路の利得が目標値とは異なる値となるので、不良を検出することができる。
【図面の簡単な説明】
【図１】本発明の一実施形態に係る半導体集積回路の構成を示す図。
【図２】全てのスイッチ回路がオン状態となった可変利得回路を示す図。
【図３】全てのスイッチ回路がオフ状態となった可変利得回路を示す図。
【図４】スイッチ回路がオンとオフ状態となった可変利得回路を示す図。
【図５】スイッチ回路がオフとオン状態となった可変利得回路を示す図。
【図６】従来の半導体集積回路の構成を示す図。
【符号の説明】
１増幅回路、２デコーダ、Ｒ１（１）〜Ｒ１（Ｎ＋１）第１群の抵抗、Ｒ２（１）〜Ｒ２（Ｎ−１）第２群の抵抗、ＳＷ（１）〜ＳＷ（Ｎ）スイッチ回路

Claims

反転入力端子に印加された信号を増幅して出力端子から出力する増幅回路と、
前記増幅回路の出力端子に直列に接続された第１群の抵抗と、
前記増幅回路の反転入力端子に直列に接続された第２群の抵抗と、
制御信号に従って、前記第１群の抵抗の接続点と、前記増幅回路の反転入力端子又は前記第２群の抵抗の接続点との間をそれぞれ電気的に接続する複数のスイッチ回路と、
を具備する半導体集積回路。
制御信号に従って前記複数のスイッチ回路を制御するデコーダをさらに具備する請求項１記載の半導体集積回路。
前記増幅回路と、前記第１群の抵抗と、前記第２群の抵抗とが可変利得回路を構成し、
前記複数のスイッチ回路の全てがオンしたときの前記可変利得回路の利得と、前記複数のスイッチ回路の内の少なくとも１つがオフしたときの前記可変利得回路の利得とが異なるように、前記第１群及び第２群の抵抗の値が設定されている、請求項１又は２記載の半導体集積回路。