JP2005189314A - 駆動回路、駆動方法、及びプラズマディスプレイ装置 - Google Patents

駆動回路、駆動方法、及びプラズマディスプレイ装置 Download PDF

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Abstract

【課題】 無効電流が流れることを抑制し、駆動回路の信頼性を向上させる。
【解決手段】 表示手段となる容量性負荷２０の一端に第１、第２の電位をそれぞれ供給するための第１、第２の信号ラインＯＵＴＡ’、ＯＵＴＢ’と、入力端子が第３の電位を供給する供給ラインに接続され、出力端子が上記第１又は第２の信号ラインに接続され、制御端子が波形発生回路に接続された波形出力回路ＲＷＯと、波形出力回路の制御端子と、出力端子又は入力端子との間に接続される無効電流防止スイッチＳＷＲとを備え、無効電流が流れるのを抑制する期間において、無効電流防止スイッチを導通させ、波形出力回路の制御端子と出力端子との間の電位差を小さくし、波形出力回路を動作させないようにする。
【選択図】 図１

Description

本発明は、マトリクス型平面表示装置の駆動回路、駆動方法、及びそれを用いたプラズマディスプレイ装置に関するものである。
従来、マトリクス型平面表示装置の１つであるプラズマディスプレイ装置、特に交流駆動型プラズマディスプレイパネル（ＰＤＰ：Plasma Display Panel）には、２本の電極で選択放電（アドレス放電）及び維持放電を行う２電極型と、第３の電極を利用してアドレス放電を行う３電極型とがあった。また、３電極型においては、維持放電を行う第１の電極と第２の電極とが配置されている基板に第３の電極を形成する場合と、対向するもう１つの基板に第３の電極を形成する場合とがあった。
上述した各タイプのＰＤＰ装置は、何れも動作原理は同一であるので、以下では、維持放電を行う第１及び第２の電極を第１の基板に設けるとともに、これとは別に、第１の基板と対向する第２の基板に第３の電極を設けたＰＤＰ装置についてその構成例を説明する。
図１５は、交流駆動型ＰＤＰ装置の全体構成を示す図である。図１５において、交流駆動型ＰＤＰ装置１は、各セルが表示画像の１画素であるマトリクス状に配置された複数のセルを備える。それは、図１５に示すような、ｍ行ｎ列のマトリクスに配置されたセルＣｍｎである。また、交流駆動型ＰＤＰ装置１には、第１の基板に互いに平行な走査電極Ｙ１〜Ｙｎ及び共通電極Ｘが設けられるとともに、第１の基板に対向する第２の基板にこれらの電極Ｙ１〜Ｙｎ、Ｘと直交する方向にアドレス電極Ａ１〜Ａｍが設けられている。共通電極Ｘは、各走査電極Ｙ１〜Ｙｎに対応してこれに接近して設けられ、一端が互いに共通に接続されている。
共通電極Ｘの共通端はＸ側回路２の出力端に接続され、各走査電極Ｙ１〜ＹｎはＹ側回路３の出力端に接続されている。また、アドレス電極Ａ１〜Ａｍはアドレス側回路４の出力端に接続されている。Ｘ側回路２は放電を繰り返す回路から成り、Ｙ側回路３は線順次走査する回路と放電を繰り返す回路とから成る。また、アドレス側回路４は表示すべき列を選択する回路から成る。
Ｘ側回路２、Ｙ側回路、及びアドレス側回路４は、制御回路５から供給される制御信号により制御される。すなわち、アドレス側回路４とＹ側回路３内の線順次走査する回路とによりどこのセルを点灯させるかを決め、Ｘ側回路２とＹ側回路３とにより放電を繰り返すことによって、ＰＤＰ装置の表示動作を行う。
制御回路５は、外部からの表示データＤ、表示データＤの読み込みタイミングを示すクロックＣＬＫ、水平同期信号ＨＳ、及び垂直同期信号ＶＳに基づいて、上記制御信号を生成し、Ｘ側回路２、Ｙ側回路３、及びアドレス側回路４に供給する。
図１６（ａ）は、１画素である第ｉ行第ｊ列のセルＣｉｊの断面構成を示す図である。図１６（ａ）において、共通電極Ｘ及び走査電極Ｙｉは、前面ガラス基板１１上に形成されている。その上には、放電空間１７に対し絶縁するための誘電体層１２が被着されるとともに、更にその上にＭｇＯ（酸化マグネシウム）保護膜１３が被着されている。
一方、アドレス電極Ａｊは、前面ガラス基板１１と対向して配置された背面ガラス基板１４上に形成され、その上には誘電体層１５が被着され、更にその上に蛍光体１８が被着されている。ＭｇＯ保護膜１３と誘電体層１５との間の放電空間１７には、Ｎｅ＋Ｘｅペニングガス等が封入されている。
図１６（ｂ）は、交流駆動型ＰＤＰ装置の容量Ｃｐについて説明するための図である。図１６（ｂ）に示すように、交流駆動型ＰＤＰ装置には、放電空間１７、共通電極Ｘと走査電極Ｙとの間、及び前面ガラス基板１１にそれぞれ容量成分Ｃａ、Ｃｂ、Ｃｃが存在し、これらの合計によってセル１つ当たりの容量Ｃｐｃｅｌｌが決まる（Ｃｐｃｅｌｌ＝Ｃａ＋Ｃｂ＋Ｃｃ）。すべてのセルの容量Ｃｐｃｅｌｌの合計がパネル容量Ｃｐである。
また、図１６（ｃ）は、交流駆動型ＰＤＰ装置の発光について説明するための図である。図１６（ｃ）に示すように、リブ１６の内面には、赤、青、緑色の蛍光体１８がストライプ状に各色毎に配列、塗布されており、共通電極Ｘ及び走査電極Ｙの間の放電によって蛍光体１８を励起して発光するようになっている。
上述したようなプラズマディスプレイ装置の回路コストを低減するための方法として、特開２００２−６２８４４号公報（特許第３２０１６０３号公報）や、“ＳＩＤ ０１ ＤＩＧＥＳＴ”、１２３６頁〜１２３９頁の表題「A New Driving Technology for PDPs with Cost Effective Sustain Circuit」に開示された方法がある。この方法は、維持放電電極（共通電極Ｘ及び走査電極Ｙ）の一方の電極に第１の電圧を印加するとともに、他方の電極には第１の電圧とは異なる第２の電圧を印加することにより、維持放電電極間の電位差を利用して放電を行う方法である。この駆動方法を実現する回路は、ＴＥＲＥＳ回路（Technology of Reciprocal Sustainer）と称されている。
図１７は、ＴＥＲＥＳ回路の概要構成を示す図である。（ただしＸ側回路２についてのみ説明し、Ｙ側回路３は同様の構成及び動作であるため省略する。）
図１７において、容量負荷２０（以下、「負荷」と称す。）は、１つの共通電極Ｘと１つの走査電極Ｙとの間に形成されているセルＣｍｎの合計の容量である。負荷２０には、共通電極Ｘ及び走査電極Ｙが形成されている。ここで、走査電極Ｙとは、複数の走査電極Ｙ１〜Ｙｎの中の任意の走査電極である。
スイッチＳＷ１、ＳＷ２は、電源から供給される電圧（Ｖｓ／２）の電源ライン（電源線）とグランド（ＧＮＤ）との間に直列に接続される。２つのスイッチＳＷ１、ＳＷ２の相互接続点にはコンデンサＣ１の一方の端子が接続され、コンデンサＣ１の他方の端子とグランドとの間には、スイッチＳＷ３が接続される。なお、コンデンサＣ１の一方の端子に接続される信号ラインを第１の信号ラインＯＵＴＡとし、他方の端子に接続される信号ラインを第２の信号ラインＯＵＴＢとする。
また、スイッチＳＷ４、ＳＷ５は、コンデンサＣ１の両端に直列に接続される。２つのスイッチＳＷ４、ＳＷ５の相互接続点は、出力ラインＯＵＴＣを介して負荷２０の共通電極Ｘに接続される。
図１８は、図１７に示した回路に電力回収回路を設けたＴＥＲＥＳ回路の概要構成を示す図である。この図１８において、図１７に示した構成要素等と同一の機能を有する構成要素等には同一の符号を付し、重複する説明は省略する。
図１８において、電力回収回路２１は、スイッチＳＷ４、ＳＷ５の相互接続点に接続されるとともに、出力ラインＯＵＴＣを介して負荷２０の共通電極Ｘに接続される。電力回収回路２１は、負荷２０に接続された２つのコイルＬ１、Ｌ２と、一方のコイルＬ１に直列に接続されるスイッチＳＷ６と、他方のコイルＬ２に直列に接続されるスイッチＳＷ７とを有する。さらに、電力回収回路２１は、２つのスイッチＳＷ６、ＳＷ７の相互接続点と第２の信号ラインＯＵＴＢとの間に接続されるコンデンサＣ２を有する。
そして、容量負荷２０とそれに接続されるそれぞれのコイルＬ１、Ｌ２により、２系統の直列共振回路が構成される。すなわち、電力回収回路２１は、２系統のＬ−Ｃ共振回路を持つものであり、コイルＬ１と負荷２０との共振によってパネルに供給した電荷を、コイルＬ２と負荷２０との共振によって回収するものである。
ここで、スイッチＳＷ１〜ＳＷ７は、図１５に示した制御回路５からそれぞれ供給される制御信号により制御される。上述したように制御回路５は、論理回路等を用いて構成され、外部から供給される表示データＤ、クロックＣＬＫ、水平同期信号ＨＳ、及び垂直同期信号ＶＳ等に基づいて制御信号を生成し、スイッチＳＷ１〜ＳＷ７に供給する。
図１９は、図１８に示したように構成した交流駆動型ＰＤＰ装置１の駆動回路による維持放電期間の駆動波形を示すタイムチャートである。なお、維持放電期間とは、表示データＤに応じたセルを発光させ表示動作を行うために、セル中の共通電極Ｘと走査電極Ｙとの間で放電する期間である。
維持放電期間において、共通電極Ｘ側では、最初にスイッチＳＷ１、ＳＷ３、ＳＷ５をオンにし、残りのスイッチＳＷ２、ＳＷ４、ＳＷ６、ＳＷ７をオフにする。このとき、第１の信号ラインＯＵＴＡの電圧（第１の電位）は（＋Ｖｓ／２）となり、第２の信号ラインＯＵＴＢの電圧（第２の電位）及び出力ラインＯＵＴＣの電圧はグランドレベルとなる（時刻ｔ１）。
次に、電力回収回路２１内のスイッチＳＷ６をオンすることにより、コイルＬ１と負荷２０の容量によりＬ−Ｃ共振が行われ、コンデンサＣ２に回収されていた電荷がスイッチＳＷ６及びコイルＬ１を介して負荷２０に供給される（時刻ｔ２）。このような電流の流れにより、共通電極Ｘに印加される出力ラインＯＵＴＣの電圧は、時刻ｔ２〜ｔ３に示すように徐々に上昇してゆく。また、時刻ｔ２でスイッチＳＷ５をオフにする。
次に、この共振時に発生するピーク電圧の近傍（より詳細には、グランドレベルから電圧が上昇して電圧（＋Ｖｓ／２）に達する前）においてスイッチＳＷ４をオンとすることにより、共通電極Ｘに印加される出力ラインＯＵＴＣの電圧を（Ｖｓ／２）にクランプする（時刻ｔ３）。また、時刻ｔ３でスイッチＳＷ６をオフにする。
また、共通電極Ｘに印加される出力ラインＯＵＴＣの電圧を（Ｖｓ／２）からグランドレベル（０Ｖ）にする時には、まず、スイッチＳＷ７をオンして、スイッチＳＷ４をオフする（時刻ｔ４）。これにより、コイルＬ２と負荷２０の容量にてＬ−Ｃ共振が行われ、コイルＬ２及びスイッチＳＷ７を介して、負荷２０に蓄積されていた電荷の一部を電力回収回路２１内のコンデンサＣ２に回収する。このような電流の流れによって、共通電極Ｘに印加される出力ラインＯＵＴＣの電圧は、時刻ｔ４〜ｔ５に示すように徐々に下降してゆく。
次に、この共振時に発生するピーク電圧（マイナス方向へのピーク）の近傍においてスイッチＳＷ５をオンとすることにより、共通電極Ｘに印加される出力ラインＯＵＴＣの電圧を（−Ｖｓ／２）にクランプする（時刻ｔ５）。また、時刻ｔ５でスイッチＳＷ７をオフにする。
次に、スイッチＳＷ１、ＳＷ３、ＳＷ５をオフにし、スイッチＳＷ２、ＳＷ４をオンにする。このとき、スイッチＳＷ６、ＳＷ７はオフのままである。これにより、第１の信号ラインＯＵＴＡの電圧はグランドレベルとなり、第２の信号ラインＯＵＴＢ及び出力ラインＯＵＴＣの電圧は（−Ｖｓ／２）となる（時刻ｔ６）。
次に、電力回収回路２１内のスイッチＳＷ７をオンにすることにより、コイルＬ２と負荷２０の容量によりＬ−Ｃ共振が行われ、コンデンサＣ２に回収されていた電荷（マイナス側）がスイッチＳＷ７及びコイルＬ２を介して負荷２０に供給される（時刻ｔ７）。このような電流の流れにより、共通電極Ｘに印加される出力ラインＯＵＴＣの電圧は、時刻ｔ７〜ｔ８に示すように徐々に下降してゆく。また、時刻ｔ７でスイッチＳＷ４をオフにする。
次に、この共振時に発生するピーク電圧（マイナス方向へのピーク）の近傍（より詳細には、グランドレベルから電圧が下降して電圧（−Ｖｓ／２）に達する前）においてスイッチＳＷ５をオンとすることにより、共通電極Ｘに印加される出力ラインＯＵＴＣの電圧を（−Ｖｓ／２）にクランプする（時刻ｔ８）。また、時刻ｔ８でスイッチＳＷ７をオフにする。
また、共通電極Ｘに印加される出力ラインＯＵＴＣの電圧を（−Ｖｓ／２）からグランドレベル（０Ｖ）にする時には、まず、スイッチＳＷ６をオンして、スイッチＳＷ５をオフする（時刻ｔ９）。これにより、コイルＬ１と負荷２０の容量にてＬ−Ｃ共振が行われ、コイルＬ１及びスイッチＳＷ６を介して、負荷２０に蓄積されていた電荷の一部を電力回収回路２１内のコンデンサＣ２に回収する。このような電流の流れによって、共通電極Ｘに印加される出力ラインＯＵＴＣの電圧は時刻ｔ９〜ｔ１０に示すように徐々に上昇してゆく。
次に、この共振時に発生するピーク電圧の近傍においてスイッチＳＷ４をオンとすることにより、共通電極Ｘに印加される出力ラインＯＵＴＣの電圧をグランドレベルにクランプする（時刻ｔ１０）。また、時刻ｔ１０でスイッチＳＷ６をオフにする。
以上説明した動作により、図１８に示した駆動回路（ＴＥＲＥＳ回路）は、維持放電期間にて、共通電極Ｘに（−Ｖｓ／２）〜（Ｖｓ／２）まで変化する電圧を印加する。また、上述した共通電極Ｘに供給する電圧と極性の異なる電圧（＋Ｖｓ／２、−Ｖｓ／２）を各表示ラインの走査電極Ｙに交互に印加する。以上により、交流駆動型ＰＤＰ装置１は、維持放電を行うことができる。
なお、維持放電期間の間、共通電極Ｘ及び走査電極Ｙの上の保護膜面に、維持放電が可能な量の極性の異なる壁電荷が蓄積されている。そして、共通電極Ｘと走査電極Ｙとの間で放電が行われると、そのセル内の共通電極Ｘと走査電極Ｙ上の壁電荷は、それまでとは逆の極性の壁電荷となり、放電を収束させる。このとき、壁電荷が移動するための時間が必要であり、その時間は共通電極Ｘに電圧（＋Ｖｓ／２）又は電圧（−Ｖｓ／２）が印加されている時間により定まる。
特開２００２−６２８４４号公報 岸、外４名、「A New Driving Technology for PDPs with Cost Effective Sustain Circuit」、ＳＩＤ ０１ ＤＩＧＥＳＴ、１２３６頁〜１２３９頁、２００１年
上述した図１８に示した駆動回路は、スイッチ数が多く、また各スイッチを制御するタイミングも複雑であった。そこで、スイッチ、電力回収のためのコンデンサＣ２や、コンデンサＣ２の電圧監視回路等の回路素子の削減を図った図２０に示すような駆動回路が提案されている。
図２０は、回路素子を削減しながらも電力回収機能を有する駆動回路（ＴＥＲＥＳ回路）の概要構成を示す図である。この図２０において、図１７に示した構成要素等と同一の機能を有する構成要素等には同一の符号を付し、重複する説明は省略する。
図２０において、コイル回路Ａは、２つのスイッチＳＷ１、ＳＷ２の相互接続点とグランドとの間に接続され、コイル回路Ｂは、コンデンサＣ１及びスイッチＳＷ３の相互接続点とグランドとの間に接続される。言い換えると、コイル回路Ａは、第１の信号ラインＯＵＴＡとグランドとの間に接続され、コイル回路Ｂは、第２の信号ラインＯＵＴＢとグランドとの間に接続される。
コイル回路Ａは、ダイオードＤＡ及びコイルＬＡを有する。ダイオードＤＡのカソード端子は、スイッチＳＷ１、ＳＷ２の相互接続点に接続され、アノード端子は、コイルＬＡを介してグランドに接続される。また、コイル回路Ｂは、ダイオードＤＢ及びコイルＬＢを有する。ダイオードＤＢのカソード端子は、コイルＬＢを介してグランドに接続され、アノード端子は、コンデンサＣ１とスイッチＳＷ３の相互接続点に接続される。
コイルＬＡ、ＬＢは、スイッチＳＷ４、ＳＷ５を介して負荷２０とＬ−Ｃ共振するように構成されている。ダイオードＤＡ、ＤＢの順方向が示すように、コイル回路Ａは、負荷２０に対してスイッチＳＷ４を介して電荷を供給する充電回路であり、コイル回路Ｂは、負荷２０に対してスイッチＳＷ５を介して電荷を放出させる放電回路である。コイル回路Ａ、スイッチＳＷ４、及び負荷２０からなる充電回路の充電処理と、コイル回路Ｂ、スイッチＳＷ５、及び負荷２０から成る放電回路の放電処理とのタイミングを適宜制御することで、図１８に示した電流回収回路２１と同様の負荷２０に対する電力回収機能が実現される。
図２１は、図２０に示した回路を適用した交流駆動型ＰＤＰ装置における駆動回路（走査電極Ｙ側を含む）の具体的な回路構成を示す図である。
図２１において、負荷２０は、１つの共通電極Ｘと１つの走査電極Ｙとの間に形成されているセルの合計の容量である。負荷２０には、共通電極Ｘ及び走査電極Ｙが形成されている。ここで、走査電極Ｙとは、図１５に示した走査電極Ｙ１〜Ｙｎの中の任意の走査電極である。
共通電極Ｘ側におけるスイッチＳＷ１〜ＳＷ５、コンデンサＣ１、コイル回路Ａ、Ｂは、図２０に示したスイッチＳＷ１〜ＳＷ５、コンデンサＣ１、コイル回路Ａ、Ｂにそれぞれ相当する。また、第１の信号ラインＯＵＴＡ及び第２の信号ラインＯＵＴＢは、図２０に示した第１の信号ラインＯＵＴＡ及び第２の信号ラインＯＵＴＢにそれぞれ相当する。共通電極Ｘ側には、コンデンサＣ１に並列に接続されるコンデンサＣｘと、アノード端子がダイオードＤＢのカソード端子に接続され、カソード端子がコンデンサＣ１とスイッチＳＷ３の相互接続点に接続されるダイオードＤ１をさらに備える。
一方、走査電極Ｙ側におけるスイッチＳＷ１’〜ＳＷ５’、コンデンサＣ４、Ｃｙ、コイル回路Ａ’、Ｂ’、第３の信号ラインＯＵＴＡ’、及び第４の信号ラインＯＵＴＢ’は、共通電極Ｘ側におけるスイッチＳＷ１〜ＳＷ５、コンデンサＣ１、Ｃｘ、コイル回路Ａ、Ｂ、第１の信号ラインＯＵＴＡ、及び第２の信号ラインＯＵＴＢにそれぞれ対応し、共通電極Ｘ側と同様に接続される。ただし、走査電極Ｙ側においては、第４の信号ラインＯＵＴＢ’は、コイル回路Ｂ’は、コイル回路Ｂ’及びスイッチＳＷ１０を介してグランドに接続される。なお、スイッチＳＷ４’、ＳＷ５’は、スキャンドライバＳＤを構成しており、表示データＤに基づいて表示セルの選択を行うアドレス期間のスキャン時にはスキャンパルスを出力して、ライン毎の走査電極Ｙの選択動作を行う。
さらに、走査電極Ｙ側では、第４の信号ラインＯＵＴＢ’と、全表示ラインの全セルにて放電を行うことで全セルを初期化（リセット）するための書き込み電圧Ｖｗを発生する電源ラインとの間に、スイッチＳＷ８及びリセット波形発生回路ＲＷＧを含むリセット回路ＲＣ’が接続される。スイッチＳＷ８は、抵抗Ｒ１やｎｐｎトランジスタＴｒ１を含み構成される。
リセット波形発生回路ＲＷＧは、リセット信号入力端子ＲＳＴＩより入力されるリセット信号ＶＲ１から、信号レベル（例えば、電圧や電流等）が時間の経過とともに変化するランプ波（鈍波）ＶＲ２を生成し出力するものであり、入力端子がリセット信号入力端子ＲＳＴＩに接続され、出力端子が抵抗Ｒ１１を介してｎｐｎトランジスタＴｒ１のベース端子に接続されている。
ｎｐｎトランジスタＴｒ１のコレクタ端子が抵抗Ｒ１を介して書き込み電圧Ｖｗを発生する電源ラインに接続され、エミッタ端子がダイオードを介して第４の信号ラインＯＵＴＢ’に接続されている。また、ｎｐｎトランジスタＴｒ１のベース端子とエミッタ端子との間に、抵抗Ｒ１２が接続されている。なお、リセット回路ＲＣ’内のＣＲ１は、ｎｐｎトランジスタＴｒ１のベース端子とグランドとの間の浮遊容量である。
また、第４の信号ラインＯＵＴＢ’と電圧Ｖｘを発生する電源ラインとの間に、ｎチャネル型ＭＯＳ（metal-oxide semiconductor）トランジスタＴｒ２、Ｔｒ３を含むスイッチ９が接続される。
ここで、図２１に示した駆動回路において、リセット回路ＲＣ’は、リセット期間、アドレス期間及び維持放電期間に区分される１つのサブフィールドのリセット期間に、全セルに対して書き込みを行うためのリセットパルスを供給するためのものである。したがって、リセット回路ＲＣ’内のｎｐｎトランジスタＴｒ１は、リセット期間のみオン状態となり、他の期間はオフ状態となるように動作しなければならない。
しかしながら、図２１に示した駆動回路においては、ｎｐｎトランジスタＴｒ１がリセット期間以外の期間においてオン状態となるおそれがある。以下、図２２を参照して説明する。
図２２は、図２１に示した駆動回路による維持放電期間の駆動波形を示す図である。
図２２においては、走査電極Ｙ側の駆動波形を図示しており、第３の信号ラインＯＵＴＡ’と、第４の信号ラインＯＵＴＢ’と、出力ラインＯＵＴＣ’の電圧波形を一緒に図示している。ここで、それらの電圧波形の縦軸は出力ラインＯＵＴＣ’の電圧値にあっており、見やすくするため出力ラインＯＵＴＣ’の電圧波形と重ならないよう、第３の信号ラインＯＵＴＡ’の電圧波形は少し持ち上げて、第４の信号ラインＯＵＴＢ’の電圧波形は少し持ち下げて図示している。
まず、第３の信号ラインＯＵＴＡ’がグランド、第４の信号ラインＯＵＴＢ’及び出力ラインＯＵＴＣ’が（−Ｖｓ／２）でスイッチＳＷ１’〜ＳＷ５’がオフしている状態から、スイッチＳＷ４’をオンにすると、負荷２０に蓄積された電圧（−Ｖｓ／２）がスイッチＳＷ４’を介して第３の信号ラインＯＵＴＡ’に伝達される。これにより、第３の信号ラインＯＵＴＡ’の電圧が（−Ｖｓ／２）となり、その電圧はコンデンサＣ４の一方の端子に印加される。それに伴い、コンデンサＣ４の他方の端子における電位は（−Ｖｓ）に変化し、第４の信号ラインＯＵＴＢ’の電圧も（−Ｖｓ）となる（時刻ｔ１１）。
そして、時刻ｔ１１の直後からコイルＬＡ’と負荷２０の容量との間でスイッチＳＷ４’を介してＬ−Ｃ共振が行われることにより、グランドよりコイルＬＡ’及びスイッチＳＷ４’を介して負荷２０に電荷が供給される。これにより、第３の信号ラインＯＵＴＡ’及び出力ラインＯＵＴＣ’の電位は、（−Ｖｓ／２）からグランドレベルの電位を経て（＋Ｖｓ／２）付近まで上昇する。このような電流の流れによって、走査電極Ｙに印加される出力ラインＯＵＴＣ’の電圧は、時刻ｔ１１〜ｔ１２に示すように徐々に上昇してゆく。
次に、この共振時に発生するピーク電圧の近傍（より詳細には、電圧（＋Ｖｓ／２）に達する前）において、スイッチＳＷ１’、ＳＷ３’をオンにすることにより、走査電極Ｙに印加される出力ラインＯＵＴＣ’の電圧を（＋Ｖｓ／２）にクランプする（時刻ｔ１２）。次に、スイッチＳＷ１’、ＳＷ３’、ＳＷ４’をオフにする（時刻ｔ１３）。さらに、スイッチＳＷ５’をオンにする（時刻ｔ１４）。これにより、負荷２０に蓄積されている電圧（Ｖｓ／２）がスイッチＳＷ５’を介して第４の信号ラインＯＵＴＢ’に印加され、第４の信号ラインＯＵＴＢ’の電圧は（Ｖｓ／２）となる。それに伴い、第３の信号ラインＯＵＴＡ’の電圧は、Ｖｓまで上昇する。
そして、時刻ｔ１４の直後からコイルＬＢ’と負荷２０の容量との間でスイッチＳＷ５’を介してＬ−Ｃ共振が行われることにより、コイルＬＢ’及びスイッチＳＷ５’を介して負荷２０が電荷をグランドへ放電する。これにより、第４の信号ラインＯＵＴＢ’及び出力ラインＯＵＴＣ’の電位は、（＋Ｖｓ／２）からグランドレベルの電位を経て（−Ｖｓ／２）付近まで下降する。このような電流の流れによって、走査電極Ｙに印加される出力ラインＯＵＴＣ’の電圧は、時刻ｔ１４〜ｔ１５に示すように徐々に下降してゆく。
次に、この共振時に発生するピーク電圧の近傍（より詳細には、電圧（−Ｖｓ／２）に達する前）において、スイッチＳＷ２’をオンにすることにより、走査電極Ｙに印加される出力ラインＯＵＴＣ’の電圧を（−Ｖｓ／２）にクランプする（時刻ｔ１５）。以上説明した動作により、図２１に示した駆動回路は、維持放電期間の間、走査電極Ｙに（−Ｖｓ／２）〜（＋Ｖｓ／２）まで変化する電圧を印加する。また、上述した走査電極Ｙに印加する電圧と極性の異なる電圧（＋Ｖｓ／２、−Ｖｓ／２）を共通電極Ｘに交互に印加することで、交流駆動型ＰＤＰ装置では維持放電が行われる。
図２２に示した、コイルＬＡ’に電流が流れる時刻ｔ１１〜ｔ１２の期間において、第４の信号ラインＯＵＴＢ’に接続されたトランジスタＴｒ１のエミッタ端子には、図２２に示したように急峻な負電圧が印加され、エミッタ端子の電位がベース端子の電位に対して低くなる。このとき、トランジスタＴｒ１のベース端子とグランドとの間の浮遊容量ＣＲ１に蓄えられた電荷が、ベース・エミッタ間接合を介してベース電流として流れた場合、トランジスタＴｒ１が導通し、図２２にてＩＴｒ１’に示すような電流ＰＷがリセット回路ＲＣ’より流れてしまう。この時刻ｔ１１〜ｔ１２の期間に流れる電流ＰＷは、無効電流となりトランジスタＴｒ１における消費電力の増加の原因となる。また、トランジスタＴｒ１に流れる無効電流による発熱で素子破壊等を招いてしまうおそれがあり、信頼性低下の要因ともなる。
本発明は、このような事情に鑑みてなされたものであり、上述したような無効電流が流れることを抑制し、駆動回路及びそれを用いたプラズマディスプレイ装置の信頼性を向上させることを目的とする。
本発明の駆動回路は、表示手段となる容量性負荷の一端に第１の電位及び第２の電位をそれぞれ供給するための第１の信号ライン及び第２の信号ラインと、波形出力回路と、無効電流防止スイッチとを備える。波形出力回路は、入力端子が第３の電位を供給する供給ラインに接続され、出力端子が上記第１の信号ライン又は上記第２の信号ラインに接続され、制御端子が波形発生回路に接続される。また、無効電流防止スイッチは、波形出力回路の制御端子と、出力端子又は入力端子との間に接続される。
上記構成によれば、例えば波形出力回路がｎｐｎトランジスタを用いて構成されている場合には、波形出力回路の制御端子と出力端子との間に無効電流防止スイッチを接続し、無効電流が流れるのを抑制する期間では、無効電流防止スイッチを導通させ、波形出力回路の制御端子と出力端子との間の電位差を小さくし、波形出力回路を動作させないようにすることができる。
また、例えば波形出力回路がｐｎｐトランジスタを用いて構成されている場合には、波形出力回路の制御端子と入力端子との間に無効電流防止スイッチを接続し、無効電流が流れるのを抑制する期間では、無効電流防止スイッチを導通させ、波形出力回路の制御端子と入力端子との間の電位差を小さくし、波形出力回路を動作させないようにすることができる。
本発明によれば、無効電流が流れるのを抑制する期間は、無効電流防止スイッチを導通させることで波形出力回路が動作しないように制御して、無効電流が流れることを抑制し、消費電力の増加や発熱による素子損傷を防止することができる。したがって、駆動回路及びそれを用いたプラズマディスプレイ装置の信頼性を向上させることができる。
以下、本発明の実施形態を図面に基づいて説明する。
本発明の実施形態における駆動回路は、表示手段として容量性負荷を用いたマトリクス型平面表示装置、例えば図１５に全体構成を示し、図１６にセル構成を示した交流駆動型ＰＤＰ装置１に適用することが可能である。以下では、一例として図１５及び図１６に示したプラズマディスプレイ装置に適用した場合について説明する。
まず、本発明の実施形態による駆動回路の原理について、図１〜図３を参照して説明する。
図１は、本発明の実施形態による駆動回路の原理を説明するための回路図である。
図１において、負荷２０は、１つの共通電極Ｘと１つの走査電極Ｙとの間に形成されているセルの合計の容量である。負荷２０には、共通電極Ｘ及び走査電極Ｙが形成されている。ここで、走査電極Ｙとは、図１５に示した走査電極Ｙ１〜Ｙｎの中の任意の走査電極である。
共通電極Ｘ側では、スイッチＳＷ１、ＳＷ２は、図示しない電源から供給される電圧（Ｖｓ／２）の電源ラインとグランドとの間に直列に接続される。２つのスイッチＳＷ１、ＳＷ２の相互接続点にはコンデンサＣ１の一方の端子が接続され、コンデンサＣ１の他方の端子とグランドとの間には、スイッチＳＷ３が接続される。また、コンデンサＣ１と並列にコンデンサＣｘが接続されている。
直列接続されたスイッチＳＷ４、ＳＷ５は、コンデンサＣ１の両端に接続される。２つのスイッチＳＷ４、ＳＷ５の相互接続点は出力ラインＯＵＴＣを介して負荷２０の共通電極Ｘに接続されている。
コイル回路Ａは、ダイオードＤＡ及びコイルＬＡを有し、コイル回路Ｂは、ダイオードＤＢ及びコイルＬＢを有する。ダイオードＤＡのカソード端子は、スイッチＳＷ１、ＳＷ２の相互接続点に接続され、アノード端子は、コイルＬＡを介してグランドに接続される。ダイオードＤＢのカソード端子は、コイルＬＢを介してグランドに接続され、アノード端子は、コンデンサＣ１とスイッチＳＷ３との相互接続点に接続される。
ダイオードＤ１のアノード端子は、ダイオードＤＢのカソード端子に接続され、カソード端子は、コンデンサＣ１とスイッチＳＷ３の相互接続点に接続される。
一方、走査電極Ｙ側では、スイッチＳＷ１’、ＳＷ２’は、図示しない電源から供給される電圧（Ｖｓ／２）の電源ラインとグランドとの間に直列に接続される。２つのスイッチＳＷ１’、ＳＷ２’の相互接続点にはコンデンサＣ４の一方の端子が接続され、コンデンサＣ４の他方の端子とグランドとの間には、スイッチＳＷ３’が接続される。また、コンデンサＣ４と並列にコンデンサＣｙが接続されている。
直列接続されたスイッチＳＷ４’、ＳＷ５’は、コンデンサＣ４の両端に接続される。２つのスイッチＳＷ４’、ＳＷ５’の相互接続点は出力ラインＯＵＴＣ’を介して負荷２０の走査電極Ｙに接続されている。なお、スイッチＳＷ４’、ＳＷ５’は、スキャンドライバＳＤを構成している。スキャンドライバＳＤは、アドレス期間のスキャン時にはスキャンパルスを出力して、ライン毎の走査電極Ｙの選択動作を行う。また、スイッチＳＷ４’とコンデンサＣ４の一方の端子を接続する接続線を第３の信号ラインＯＵＴＡ’とし、スイッチＳＷ５’とコンデンサＣ４の他方の端子を接続する接続線を第４の信号ラインＯＵＴＢ’とする。
コイル回路Ａ’は、ダイオードＤＡ’及びコイルＬＡ’を有し、コイル回路Ｂ’は、ダイオードＤＢ’及びコイルＬＢ’を有する。ダイオードＤＡ’のカソード端子は、スイッチＳＷ１’、ＳＷ２’の相互接続点に接続され、アノード端子は、コイルＬＡ’を介してグランドに接続される。ダイオードＤＢ’のカソード端子は、コイルＬＢ’及びスイッチＳＷ１０を介してグランドに接続され、アノード端子は、コンデンサＣ４とスイッチＳＷ３’との相互接続点に接続される。このスイッチＳＷ１０は、リセット期間やアドレス期間などに、第４の信号ラインＯＵＴＢ’に印加される電圧（Ｖｓ／２＋Ｖｗ）や（Ｖｓ／２＋Ｖｘ）が、そのままグランドに抜けてしまわないようにするためのスイッチである。
ダイオードＤ１’のアノード端子は、ダイオードＤＢ’のカソード端子に接続され、カソード端子は、コンデンサＣ４とスイッチＳＷ３’の相互接続点に接続される。
さらに、第４の信号ラインＯＵＴＢ’と書き込み電圧Ｖｗを発生する電源ラインとの間に、無効電流防止スイッチＳＷＲ、スイッチＳＷ８、及びリセット波形発生回路ＲＷＧを含むリセット回路ＲＣが接続される。スイッチＳＷ８は、抵抗Ｒ１やｎｐｎトランジスタＴｒ１を含み構成される。
リセット波形発生回路ＲＷＧは、入力端子がリセット信号入力端子ＲＳＴＩに接続され、出力端子が抵抗Ｒ１１を介してｎｐｎトランジスタＴｒ１のベース端子に接続されている。リセット波形発生回路ＲＷＧは、リセット信号入力端子ＲＳＴＩより入力されるリセット信号ＶＲ１から、信号レベル（例えば、電圧や電流等）が時間の経過とともに変化するランプ波（鈍波）ＶＲ２を生成し出力する。なお、ランプ波ＶＲ２における信号レベルの変化率は、経過時間にかかわらず一定であっても良いし、時間経過とともに変化させる（例えば、時間の経過に伴って変化率を徐々に小さくする）ようにしても良い。
ｎｐｎトランジスタＴｒ１のコレクタ端子は、抵抗Ｒ１を介して書き込み電圧Ｖｗを発生する電源ラインに接続され、エミッタ端子はダイオードを介して第４の信号ラインＯＵＴＢ’に接続されている。なお、リセット回路ＲＣ’内のＣＲ１は、ｎｐｎトランジスタＴｒ１のベース端子とグランドとの間の浮遊容量である。
また、ｎｐｎトランジスタＴｒ１のベース端子とエミッタ端子との間には、無効電流防止スイッチＳＷＲ及び抵抗Ｒ１２が並列して接続されている。
また、第４の信号ラインＯＵＴＢ’と電圧Ｖｘを発生する電源ラインとの間に、ｎチャネル型ＭＯＳトランジスタＴｒ２、Ｔｒ３を含むスイッチＳＷ９が接続される。
なお、上述したスイッチＳＷ１〜ＳＷ５、ＳＷ８〜ＳＷ１０、ＳＷ１’〜ＳＷ５’、及びトランジスタＴｒ１〜Ｔｒ３は、例えば図１５に示した制御回路５からそれぞれ供給される制御信号により制御される。
次に、図１に示した駆動回路を適用した交流駆動型ＰＤＰ装置の動作について説明する。
図２は、図１に示した駆動回路を適用した交流駆動型ＰＤＰ装置の動作を示す波形図である。図２は、１フレームを構成する複数のサブフィールドのうちの１つのサブフィールド分において、共通電極Ｘ、走査電極Ｙ、アドレス電極に対して印加する電圧の波形例を示している。１つのサブフィールドは、全面書き込み期間及び全面消去期間からなるリセット期間と、アドレス期間と、維持放電期間とに区分される。
リセット期間においては、まず、共通電極Ｘに印加する電圧がグランドレベルから（−Ｖｓ／２）に引き下げられる。
一方、走査電極Ｙ側では、活性化されたリセット信号ＶＲ１がリセット信号入力端子ＲＳＴＩを介して入力されることで、リセット回路ＲＣ内のｎｐｎトランジスタＴｒ１のベース端子にランプ波ＶＲ２が供給されるとともに、無効電流防止スイッチＳＷＲがオフになる。これにより、走査電極Ｙに印加される電圧が時間経過とともに徐々に上昇して、最終的に書き込み電圧Ｖｗと電圧（Ｖｓ／２）とを加算した電圧が走査電極Ｙに印加される。この走査電極Ｙに印加される最終的に電圧（Ｖｓ／２＋Ｖｗ）になる信号をリセットパルスＲＰと呼び、リセットパルスＲＰが供給される期間をリセットパルス出力期間ＴＲＰと呼ぶこととする。
このようにして、共通電極Ｘと走査電極Ｙとの電位差が（Ｖｓ＋Ｖｗ）となり、以前の表示状態にかかわらず、全表示ラインの全セルで放電が行われ、壁電荷が形成される（全面書き込み）。
リセット信号入力端子ＲＳＴＩから入力されるリセット信号ＶＲ１が不活性化されることでリセットパルス出力期間ＴＲＰが終了すると、リセット回路ＲＣ内のｎｐｎトランジスタＴｒ１のベース端子とエミッタ端子との間に接続された無効電流防止スイッチＳＷＲがオン（導通状態）になる。
次に、共通電極Ｘ及び走査電極Ｙの電圧をグランドレベルに戻した後、共通電極Ｘに対する印加電圧がグランドレベルから（Ｖｓ／２）まで引き上げるとともに、走査電極Ｙに対する印加電圧が（−Ｖｓ／２）に引き下げられる。これにより、全セルにおいて壁電荷自身の電圧が放電開始電圧を越えて放電が開始され、蓄積されていた壁電荷が消去される（全面消去）。
次に、アドレス期間においては、表示データに応じて各セルのオン／オフを行うために、線順次でアドレス放電が行われる。このとき、共通電極Ｘには、電圧（Ｖｓ／２）が印加される。また、ある表示ラインに相当する走査電極Ｙに電圧を印加するときには、線順次により選択された走査電極Ｙには（−Ｖｓ／２）レベル、非選択の走査電極Ｙにはグランドレベルの電圧が印加される。
このとき、各アドレス電極Ａ１〜Ａｍ中の維持放電を起こすセル、すなわち点灯させるセルに対応するアドレス電極Ａｊには、電圧Ｖａのアドレスパルスが選択的に印加される。この結果、点灯させるセルのアドレス電極Ａｊと線順次で選択された走査電極Ｙとの間で放電が起こり、これをプライミング（種火）として共通電極Ｘと走査電極Ｙとの放電に即移行する。これにより、選択セルの共通電極Ｘ及び走査電極Ｙの上のＭｇＯ保護膜面に、次の維持放電が可能な量の壁電荷が蓄積される。
その後、維持放電期間になると、共通電極Ｘの電圧はコイル回路Ａの作用により徐々に上昇してゆく。そして、その上昇のピークの近傍（電圧（＋Ｖｓ／２）に達する前）において、共通電極Ｘの電圧を（Ｖｓ／２）にクランプする。
次に、走査電極Ｙの電圧は徐々に下降してゆく。このとき、その一部の電荷をコイル回路Ｂ’により回収する。そして、その下降のピークの近傍（電圧（−Ｖｓ／２）に達する前）において、走査電極Ｙの電圧を（−Ｖｓ／２）にクランプする。
同様にして、共通電極Ｘ及び走査電極Ｙの印加電圧を電圧（−Ｖｓ／２）からグランドレベル（０Ｖ）にするときには、印加電圧を徐々に上昇させてゆく。また、走査電極Ｙにおいて、最初の高電圧の印加時のみ電圧（Ｖｓ／２＋Ｖｘ）を印加する。なお、電圧Ｖｘは、アドレス期間に発生した壁電荷の電圧に加えることで維持放電に必要な電圧を生成する上乗せ分の電圧である。
また、共通電極Ｘ及び走査電極Ｙの印加電圧を電圧（Ｖｓ／２）からグランドレベルにするときには、印加電圧を徐々に下降させるとともに、セルに蓄積されていた電荷の一部をコイル回路Ｂ、Ｂ’により回収する。
このようにして、維持放電期間には、共通電極Ｘと各表示ラインの走査電極Ｙとに互いに極性の異なる電圧（＋Ｖｓ／２、−Ｖｓ／２）を交互に印加して維持放電を行い、１サブフィールドの映像を表示する。なお、交互に印加する動作は、サステイン動作と呼ばれる。
図３は、図１に示した駆動回路による維持放電期間の駆動波形を示すタイムチャートである。この図３においては、走査電極Ｙ側の駆動波形を示しており、スイッチＳＷＲのオン／オフ状態及びｎｐｎトランジスタＴｒ１を流れる電流ＩＴｒ１を除く他の部分は、図２２に示した維持放電期間の駆動波形と同様であるので、詳細な説明は省略する。
図３に示すように維持放電期間において、図１に示した駆動回路のリセット回路ＲＣ内の無効電流防止スイッチＳＷＲは、常にオンになる。すなわち、トランジスタＴｒ１のベース端子とエミッタ端子との間に接続された無効電流防止スイッチＳＷＲを導通させることによって、ベース端子の電位とエミッタ端子の電位とを等しく（あるいは、略等しく）する。
これにより、例えば、コイルＬＡ’に電流が流れる時刻ｔ１１〜ｔ１２の期間において、第４の信号ラインＯＵＴＢ’の電位が急峻に低下することでトランジスタＴｒ１のエミッタ端子の電位が低下しても、ベース端子の電位も同様に低下するので、ベース電流が流れず、トランジスタＴｒ１を介して無効電流が流れることを抑制することができる（なお、図３においては、参照するために図２２に示した無効電流ＰＷを破線により示している。）。したがって、トランジスタＴｒ１を介して流れる無効電流による消費電力の増加を抑制することができるとともに、無効電流による発熱を抑制し、駆動回路の信頼性を向上させることができる。
なお、上述した説明では、リセットパルス出力期間ＴＲＰのみ無効電流防止スイッチＳＷＲをオフにし、それ以外の期間は無効電流防止スイッチＳＷＲをオンする（導通状態にする）ようにしているが、無効電流防止スイッチＳＷＲは、少なくともコイルＬＡ’に電流が流れている期間（例えば、図３の時刻ｔ１１〜ｔ１２の期間）がオンであれば良く、サステイン期間中はオンにするようにしても良い。また、リセットパルス出力期間ＴＲＰのみに限らず、リセット期間中のみ無効電流防止スイッチＳＷＲをオフにするようにしても良い。
以下に、本発明の実施形態による駆動回路の具体的な構成例について説明する。
なお、以下に説明する第１〜第７の実施形態においては、リセット回路ＲＣのみを図示して説明するが、リセット回路ＲＣを除く構成は、図１に示した駆動回路と同様に構成すれば良い。
（第１の実施形態）
図４は、第１の実施形態による駆動回路のリセット回路ＲＣの構成例を示す図である。第１の実施形態におけるリセット回路ＲＣは、図４に示すようにｐｎｐトランジスタを用いて無効電流防止スイッチＳＷＲを構成したものである。この図４において、図１に示した構成要素等と同一の機能を有する構成要素等には同一の符号を付している。
図４において、ＲＷＧはリセット信号ＶＲ１からランプ波ＶＲ２を生成し出力するリセット波形発生回路、ＲＷＯ１はランプ波ＶＲ２を増幅して出力するリセット波形出力回路、ＳＷＲ１は無効電流防止スイッチである。
リセット波形発生回路ＲＷＧの入力端子は、リセット信号ＶＲ１が入力されるリセット信号入力端子ＲＳＴＩに接続され、出力端子は抵抗Ｒ１１を介してリセット波形出力回路ＲＷＯ１の制御端子ＣＴＬに接続される。
リセット波形出力回路ＲＷＯ１は、制御端子ＣＴＬと、抵抗Ｒ１を介して書き込み電圧Ｖｗを発生する電源ラインに接続された入力端子ＩＮと、第４の信号ラインＯＵＴＢ’にカソード端子が接続されるダイオードＤ１１のアノード端子に接続された出力端子ＯＵＴとを有する。リセット波形出力回路ＲＷＯ１は、ランプ波ＶＲ２を増幅するためのｎｐｎトランジスタＴｒ１及び抵抗Ｒ１２を備え、トランジスタＴｒ１は、コレクタ端子が入力端子ＩＮに接続され、ベース端子が制御端子ＣＴＬに接続され、エミッタ端子が出力端子ＯＵＴに接続される。また、抵抗Ｒ１２は、トランジスタＴｒ１のベース端子とエミッタ端子との間に接続される。
無効電流防止スイッチＳＷＲ１は、ｐｎｐトランジスタＴｒ１０及び抵抗Ｒ１０で構成される。トランジスタＴｒ１０は、エミッタ端子がリセット波形出力回路ＲＷＯ１の制御端子ＣＴＬに接続され、ベース端子が抵抗Ｒ１０を介してリセット信号入力端子ＲＳＴＩに接続され、コレクタ端子がリセット波形出力回路ＲＷＯ１の出力端子ＯＵＴとダイオードＤ１１のアノード端子との相互接続点に接続される。
ダイオードＤ１２は、アノード端子がダイオードＤ１１のカソード端子に接続され、カソード端子が書き込み電圧Ｖｗを発生する電源ラインに接続される。また、ＣＲ１は、ｎｐｎトランジスタＴｒ１のベース端子とグランドとの間の浮遊容量である。
図４に示した第１の実施形態におけるリセット回路は、リセット信号ＶＲ１を用いて無効電流防止スイッチＳＷＲ１内のトランジスタＴｒ１０をオン（導通状態）／オフ制御する。具体的には、リセットパルス出力期間ＴＲＰ（リセット信号ＶＲ１が活性化される期間）では、トランジスタＴｒ１０をオフさせ、他の期間ではオンさせている。これにより、リセットパルス出力期間ＴＲＰ以外の期間では、リセット波形出力回路ＲＷＯ１の制御端子ＣＴＬと出力端子ＯＵＴ、言い換えればトランジスタＴｒ１のベース端子とエミッタ端子が導通状態となるので、図３に示した時刻ｔ１１〜ｔ１２のようなコイルＬＡ’に電流が流れる期間において、トランジスタＴｒ１を介して無効電流が流れることを抑制することができる。したがって、トランジスタＴｒ１を介して流れる無効電流による消費電力の増加を抑制することができるとともに、無効電流による発熱を抑制し、駆動回路の信頼性を向上させることができる。
（第２の実施形態）
次に、本発明の第２の実施形態について説明する。
図５は、第２の実施形態による駆動回路のリセット回路ＲＣの構成例を示す図である。第２の実施形態におけるリセット回路ＲＣは、第１の実施形態におけるリセット波形出力回路ＲＷＯ１にダイオードＤＲ１をさらに設けたものである。この図５において、図４に示した構成要素等と同一の機能を有する構成要素等には同一の符号を付し、重複する説明は省略する。
図５において、ＲＷＯ２はリセット波形出力回路であり、ｎｐｎトランジスタＴｒ１、抵抗Ｒ１２、及びダイオードＤＲ１を備える。トランジスタＴｒ１のエミッタ端子は、ダイオードＤＲ１のアノード端子に接続され、このダイオードＤＲ１のカソード端子が出力端子ＯＵＴに接続される。抵抗Ｒ１２は、一端がトランジスタＴｒ１のベース端子に接続され、他端がダイオードＤＲ１のカソード端子に接続される。
図５に示した第２の実施形態におけるリセット回路は、ダイオードＤＲ１を設けることにより、第１の実施形態におけるリセット回路と比較して、ダイオードＤＲ１の順方向電圧降下分の電圧ＶｆだけトランジスタＴｒ１がオンするために必要な電圧を高く（ベース端子とエミッタ端子との電位差を大きく）することができ、ノイズ等に対するマージンを拡大して無効電流が流れることを抑制することができる。また、ダイオードＤＲ１の順方向電圧降下Ｖｆは、ダイオードＤＲ１に順方向電流の増加に伴って大きくなるので、仮にトランジスタＴｒ１を介して無効電流が流れて電流が増加しても、無効電流をより流れ難くするような負帰還動作を行い、無効電流が流れることを抑制することができる。したがって、トランジスタＴｒ１を介して流れる無効電流による消費電力の増加を抑制することができるとともに、無効電流による発熱を抑制し、駆動回路の信頼性を向上させることができる。
（第３の実施形態）
次に、本発明の第３の実施形態について説明する。
図６は、第３の実施形態による駆動回路のリセット回路ＲＣの構成例を示す図である。第３の実施形態におけるリセット回路ＲＣは、第２の実施形態における無効電流防止スイッチＳＷＲ１にダイオードＤＲ２、ＤＲ３をさらに設けたものである。この図６において、図５に示した構成要素等と同一の機能を有する構成要素等には同一の符号を付し、重複する説明は省略する。
図６において、ＳＷＲ２を無効電流防止スイッチであり、ｐｎｐトランジスタＴｒ１０及び抵抗Ｒ１に加え、ダイオードＤＲ２、ＤＲ３を備える。トランジスタＴＲ１０のエミッタ端子は、ダイオードＤＲ３のカソード端子に接続され、このダイオードＤＲ３のアノード端子が、リセット波形出力回路ＲＷＯ２の制御端子ＣＴＬに接続される。ダイオードＤＲ２は、アノード端子がトランジスタＴｒ１０のベース端子と抵抗Ｒ１０との相互接続点に接続され、カソード端子がトランジスタＴｒ１０のエミッタ端子とダイオードＤＲ３のカソード端子との相互接続点に接続される。
ダイオードＤＲ２は、トランジスタＴｒ１０のベースとエミッタとの間に耐圧がかかるのを抑制する、すなわち、トランジスタＴｒ１０のベース・エミッタ間の電圧定格を確保するためのものである。ダイオードＤＲ２を設けることにより、リセット信号ＶＲ１の電圧が高く、トランジスタＴｒ１０のベース・エミッタ間の電圧定格を超える電圧が入力されたとしても、トランジスタＴｒ１０のベース・エミッタ間にかかる電圧をダイオードＤＲ２により低下させることができ、トランジスタＴｒ１０の安全動作領域内で安定に動作させることができる。
ここで、ダイオードＤＲ２のみを設けると、抵抗Ｒ１０及びダイオードＤＲ２を介して、リセット波形出力回路ＲＷＯ２の制御端子ＣＴＬ（トランジスタＴｒ１のベース端子）に電流が流れた場合には、抵抗Ｒ１１を介してリセット波形発生回路ＲＷＧから出力された信号ＶＲ２がリセット波形出力回路ＲＷＯ２に設計通りに伝達できない可能性がある。そこで、ダイオードＤＲ３を設けることにより、抵抗Ｒ１０及びダイオードＤＲ２を介してリセット波形出力回路ＲＷＯ２の制御端子ＣＴＬに電流が流れることを防止している。
これにより、例えば、無効電流防止スイッチＳＷＲ２内の抵抗Ｒ１０の抵抗値を十分小さくした場合であっても、上述した第２の実施形態により得られる効果と同様の効果が得られるとともに、リセット波形を出力する機能を損うことなく正常に保つことができる。
（第４の実施形態）
次に、本発明の第４の実施形態について説明する。
図７は、第４の実施形態による駆動回路のリセット回路ＲＣの構成例を示す図である。第４の実施形態におけるリセット回路ＲＣは、第３の実施形態におけるリセット波形出力回路ＲＷＯ２内のダイオードＤＲ１に代えて、抵抗Ｒ１３を用いたものである。この図７において、図６に示した構成要素等と同一の機能を有する構成要素等には同一の符号を付し、重複する説明は省略する。
図７において、ＲＷＯ３はリセット波形出力回路であり、ｎｐｎトランジスタＴｒ１、抵抗Ｒ１２、及び抵抗Ｒ１３を備える。トランジスタＴｒ１のエミッタ端子は、抵抗Ｒ１３を介して出力端子ＯＵＴに接続される。抵抗Ｒ１２は、一端がトランジスタＴｒ１のベース端子に接続され、他端が抵抗Ｒ１３と出力端子ＯＵＴとの相互接続点に接続される。
図７に示した第４の実施形態におけるリセット回路は、抵抗Ｒ１３を設けることで、トランジスタＴｒ１のベース端子と出力端子ＯＵＴとの電位差を大きくしてトランジスタＴｒ１を介して流れる無効電流をより流れ難くし、無効電流が流れることを抑制することができる。また、仮にトランジスタＴｒ１を介して無効電流が流れたとしても、無効電流の電流量が増加するとともに抵抗Ｒ１３の両端の電圧が高くなる（抵抗Ｒ１３による電圧降下が大きくなる）ので、無効電流をより流れ難くするような負帰還動作を行い、無効電流が流れることを抑制することができる。したがって、上述した第１〜第３の実施形態と同様の効果を得ることができる。
なお、上述した第４の実施形態におけるリセット波形出力回路ＲＷＯ３では抵抗Ｒ１３を用いるようにしているが、図８（ａ）に示すように抵抗Ｒ１３に代えてインダクタンスＬ１３を用いてリセット波形出力回路ＲＷＯ３を構成しても良いし、図８（ｂ）に示すように抵抗Ｒ１３に並列にインダクタンスＬ１３をさらに接続してリセット波形出力回路ＲＷＯ３を構成しても良い。
図８（ａ）、（ｂ）に示すようにリセット波形出力回路ＲＷＯ３を構成した場合には、トランジスタＴｒ１を介して流れる無効電流の高周波成分に対するインピーダンスを高め、無効電流をより流れ難くすることができる。ここで、リセットパルス出力期間ＴＲＰにトランジスタＴｒ１を介して流れる電流は、立ち上がりが緩やかな低周波成分であるので、インダクタンスＬ１３による影響は受けにくい。
（第５の実施形態）
次に、本発明の第５の実施形態について説明する。
図９は、第５の実施形態による駆動回路のリセット回路ＲＣの構成例を示す図である。第５の実施形態におけるリセット回路ＲＣは、第３の実施形態におけるリセット波形出力回路ＲＷＯ２にトランジスタＴｒ１１及び抵抗Ｒ１４をさらに設けたものである。この図９において、図６に示した構成要素等と同一の機能を有する構成要素等には同一の符号を付し、重複する説明は省略する。
図９において、ＲＷＯ４はリセット波形出力回路であり、ｎｐｎトランジスタＴｒ１、Ｔｒ１１、抵抗Ｒ１２、Ｒ１４、及びダイオードＤＲ１を備える。トランジスタＴｒ１１のベース端子は制御端子ＣＴＬに接続され、エミッタ端子はトランジスタＴｒ１のベース端子に接続される。トランジスタＴｒ１、Ｔｒ１１のコレクタ端子は入力端子ＩＮに共通接続される。すなわち、リセット波形出力回路ＲＷＯ４内のトランジスタＴｒ１１、Ｔｒ１はダーリントン接続される。これにより、第５の実施形態におけるリセット波形出力回路ＲＷＯ４は、上述した第１〜第４の実施形態におけるリセット波形出力回路ＲＷＯ１〜ＲＷＯ３と比較して、電流増幅率を高めることができる。
また、抵抗Ｒ１２は、トランジスタＴｒ１１のベース端子とダイオードＤＲ１のカソード端子との間に接続され、抵抗Ｒ１４は、トランジスタＴｒ１１のエミッタ端子及びトランジスタＴｒ１のベース端子の相互接続点とダイオードＤＲ１のカソード端子との間に接続される。
第５の実施形態によれば、上述した第３の実施形態と同様の効果が得られるとともに、リセット波形出力回路ＲＷＯ４における電流増幅率が高くなり、負荷（トランジスタＴｒ１に流れるコレクタ電流、第４の信号ラインＯＵＴＢ’から流れ出す電流）が大きくなっても波形の歪がないリセットパルスＲＰを出力することができ、負荷の変動に対して安定したリセットパルスＲＰを出力することができる。また、抵抗Ｒ１４を設けてトランジスタＴｒ１１にバイアス電流を供給することにより、トランジスタＴｒ１１の部品バラツキヤ周囲温度の変化等に対して動作をより安定化することができる。
（第６の実施形態）
次に、本発明の第６の実施形態について説明する。
図１０は、第６の実施形態による駆動回路のリセット回路ＲＣの構成例を示す図である。第６の実施形態におけるリセット回路ＲＣは、第５の実施形態におけるリセット波形出力回路ＲＷＯ４にダイオードＤＲ４をさらに設けたものである。この図１０において、図９に示した構成要素等と同一の機能を有する構成要素等には同一の符号を付し、重複する説明は省略する。
図１０において、ＲＷＯ５はリセット波形出力回路であり、ｎｐｎトランジスタＴｒ１、Ｔｒ１１、抵抗Ｒ１２、Ｒ１４、及びダイオードＤＲ１、ＤＲ４を備える。ダイオードＤＲ４は、アノード端子がトランジスタＴｒ１１のベース端子に接続され、カソード端子がトランジスタＴｒ１、Ｔｒ１１のコレクタ端子の相互接続点に接続される。
ダイオードＤＲ４は、トランジスタＴｒ１、Ｔｒ１１がオンしたときに、コレクタ端子の電位がベース端子の電位よりも下がらないようにして、トランジスタＴｒ１、Ｔｒ１１が飽和し難くしている。これにより、リセットパルス出力期間ＴＲＰにおいてトランジスタＴｒ１、Ｔｒ１１をオンさせてリセットパルスＲＰを出力した後、トランジスタＴｒ１、Ｔｒ１１をオフさせる際に、そのオンからオフに遷移させる時間を短縮することができる。したがって、上述した第５の実施形態により得られる効果に加え、トランジスタＴｒ１、Ｔｒ１１における電力損失による発熱を低減することができる。
なお、上述した実施形態では、ダイオードＤＲ４のアノード端子は、トランジスタＴｒ１１のベース端子に接続するようにしているが、トランジスタＴｒ１１のコレクタ端子に接続するようにしても良い。
（第７の実施形態）
次に、本発明の第７の実施形態について説明する。
図１１は、第７の実施形態による駆動回路のリセット回路ＲＣの構成例を示す図である。第７の実施形態におけるリセット回路ＲＣは、第６の実施形態における無効電流防止スイッチＳＷＲ２をｎｐｎトランジスタを用いて構成したものである。この図１１において、図１０に示した構成要素等と同一の機能を有する構成要素等には同一の符号を付し、重複する説明は省略する。
図１１において、ＳＷＲ３は無効電流防止スイッチであり、ｎｐｎトランジスタＴｒ１２、Ｔｒ１３、抵抗Ｒ１５、Ｒ１６，Ｒ１７、Ｒ１８、及び電圧源ＶＥ５を備える。トランジスタＴｒ１２は、コレクタ端子が抵抗Ｒ１７を介して電圧源ＶＥ５の高電位側に接続され、ベース端子が抵抗Ｒ１５を介してリセット信号入力端子ＲＳＴＩに接続される。また、トランジスタＴｒ１３は、コレクタ端子がリセット波形出力回路ＲＷＯ５の制御端子ＣＴＬに接続され、ベース端子がトランジスタＴｒ１２のコレクタ端子と抵抗Ｒ１７との相互接続点に接続される。トランジスタＴｒ１２、Ｔｒ１３のエミッタ端子は、リセット波形出力回路ＲＷＯ５の出力端子ＯＵＴとダイオードＤ１１のアノード端子との相互接続点に接続される。
また、抵抗Ｒ１６は、一端がトランジスタＴｒ１２のベース端子と抵抗Ｒ１５との相互接続点に接続され、他端がトランジスタＴｒ１２のエミッタ端子に接続される。抵抗Ｒ１８は、一端がトランジスタＴｒ１３のベース端子とトランジスタＴｒ１２のコレクタ端子との相互接続点に接続され、他端がトランジスタＴｒ１３のエミッタ端子に接続される。
第７の実施形態によれば、リセット信号ＶＲ１を反転しトランジスタＴｒ１３のベース端子に制御信号ＶＲ３として供給することで、リセットパルス出力期間ＴＲＰ（リセット信号ＶＲ１が活性化されハイレベルである期間）では、トランジスタＴｒ１３をオフさせ、他の期間（図３に示した時刻ｔ１１〜ｔ１２のようなコイルＬＡ’に電流が流れる期間も含む。）ではオンさせている。これにより、リセットパルス出力期間ＴＲＰ以外の期間では、リセット波形出力回路ＲＷＯ５の制御端子ＣＴＬと出力端子ＯＵＴが導通状態となり、トランジスタＴｒ１を介して無効電流が流れることを抑制し、無効電流による消費電力の増加を抑制することができるとともに、無効電流による発熱を抑制し、駆動回路の信頼性を向上させることができる。さらに、第７の実施形態によれば、無効電流防止スイッチＳＷＲ３を導通させた場合に、リセット波形出力回路ＲＷＯ５の制御端子ＣＴＬと出力端子ＯＵＴとの電位差を、上述した第１〜第６の実施形態（無効電流防止スイッチをｐｎｐトランジスタを用いて構成した場合）に比べて非常に小さくすることができる。
（他の実施形態）
なお、上述した第１〜第７の実施形態において、駆動回路内のリセット回路ＲＣにおけるリセット波形出力回路は、ｎｐｎトランジスタＴｒ１を用いて構成しているが、図１２に示すようにｐｎｐトランジスタＴｒ１’を用いて構成しても良い。図１２に示すように、エミッタ端子が入力端子ＩＮに接続され、ベース端子が制御端子ＣＴＬに接続され、コレクタ端子が出力端子ＯＵＴに接続されたトランジスタＴｒ１’を用いてリセット波形出力回路ＲＷＯ’を構成した場合には、その入力端子ＩＮと制御端子ＣＴＬとの間に無効電流防止スイッチＳＷＲ’を設ければ良い。そして、例えば、リセット信号入力端子ＲＳＴＩから入力されるリセット信号ＶＲ１を用いて、無効電流防止スイッチＳＷＲ’のオン／オフ制御を行うことにより上述した実施形態と同様の効果を得ることができる。
また、上述した第１〜第７の実施形態においては、図１に示したような負荷２０に対して電荷を供給するコイル回路Ａ’が第３の信号ラインＯＵＴＡ’に接続され、負荷２０に対して電荷を放電させるコイル回路Ｂ’が第４の信号ラインＯＵＴＢ’に接続された駆動回路を一例として説明したが、本発明はこれに限定されるものではない。
例えば、図１３に示すように、負荷２０に対して電荷を供給する機能及び負荷２０に対して電荷を放電させる機能をともに有するコイル回路Ｃが第４の信号ラインＯＵＴＢ’に接続された駆動回路に対しても同様に適用することが可能である。
図１３は、本実施形態による駆動回路の他の構成例を示す図である。この図１３において、図１に示した構成要素等と同一の機能を有する構成要素等には同一の符号を付し、重複する説明は省略する。
図１３において、コイル回路Ｃは、ダイオードＤＣ１、ＤＣ２、コイルＬＣ１、ＬＣ２、及びスイッチＳＷ１１、ＳＷ１２を有する。ダイオードＤＣ１、コイルＬＣ１、スイッチＳＷ１１により負荷２０に対して電荷を放電させる機能が実現され、ダイオードＤＣ１のアノード端子は第４の信号ラインＯＵＴＢ’に接続され、カソード端子はコイルＬＣ１及びスイッチＳＷ１１を介してグランドに接続される。また、同様にダイオードＤＣ２、コイルＬＣ２、スイッチＳＷ１２により負荷２０に対して電荷を供給する機能が実現され、ダイオードＤＣ２のカソード端子は第４の信号ラインＯＵＴＢ’に接続され、アノード端子はコイルＬＣ２及びスイッチＳＷ１２を介してグランドに接続される。
また、例えば、図１４に示すように、負荷２０に対して電荷を放電させるコイル回路Ａが第３の信号ラインＯＵＴＡ’に接続され、負荷２０に対して電荷を供給するコイル回路Ｂが第４の信号ラインＯＵＴＢ’に接続された駆動回路に対しても同様に適用することが可能である。
図１４は、本実施形態による駆動回路のその他の構成例を示す図である。この図１４において、図１に示した構成要素等と同一の機能を有する構成要素等には同一の符号を付し、重複する説明は省略する。
図１４において、コイル回路Ａは、ダイオードＤＡ、コイルＬＡ、及びスイッチＳＷ１３を有する。ダイオードＤＡのアノード端子は第１及び第２のスイッチＳＷ１’、ＳＷ２’の相互接続点（第３の信号ラインＯＵＴＡ’）に接続され、カソード端子はコイルＬＡ及びスイッチＳＷ１３を介してグランドに接続される。また、コイル回路Ｂは、ダイオードＤＢ、コイルＬＢ、及びスイッチＳＷ１４を有する。ダイオードＤＢのカソード端子は第３のスイッチＳＷ３’とコンデンサＣ４の他方の端子との相互接続点（第４の信号ラインＯＵＴＢ’）に接続され、アノード端子はコイルＬＢ及びスイッチＳＷ１４を介してグランドに接続される。
また、上述した第１〜第７の実施形態においては、走査電極Ｙ側にリセット回路ＲＣを備える場合を一例として示したが、共通電極Ｘ側にリセット回路を備える場合も同様にして上述した各実施形態を任意に適用することが可能である。
また、上述した第１〜第７の実施形態に示した駆動回路のリセット回路に限らず、リセット回路におけるリセット波形出力回路ＲＷＯ１〜ＲＷＯ５と無効電流防止スイッチＳＷＲ１〜ＳＷＲ３との組み合わせは任意である。
なお、上記実施形態は、何れも本発明を実施するにあたっての具体化のほんの一例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、またはその主要な特徴から逸脱することなく、様々な形で実施することができる。
本発明の諸態様を付記として以下に示す。
（付記１）表示手段となる容量性負荷に対して所定電圧を印加するマトリクス型平面表示装置の駆動回路であって、
上記容量性負荷の一端に第１の電位を供給するための第１の信号ラインと、
上記容量性負荷の一端に上記第１の電位とは異なる第２の電位を供給するための第２の信号ラインと、
入力端子が第３の電位を供給する供給ラインに接続され、出力端子が上記第１の信号ライン又は上記第２の信号ラインに接続され、制御端子が波形発生回路に接続された波形出力回路と、
上記波形出力回路の制御端子と、出力端子又は入力端子との間に接続された無効電流防止スイッチとを備えたことを特徴とする駆動回路。
（付記２）上記波形出力回路は、上記波形出力回路の入力端子、出力端子、及び制御端子に対して、それぞれコレクタ端子、エミッタ端子、及びベース端子が接続されたｎｐｎトランジスタを有することを特徴とする付記１記載の駆動回路。
（付記３）上記波形出力回路は、上記ｎｐｎトランジスタのエミッタ端子と上記波形出力回路の出力端子との間に接続される第１のダイオードをさらに有し、
上記ｎｐｎトランジスタのエミッタ端子が上記第１のダイオードのアノードに接続され、上記出力端子が上記ダイオードのカソードに接続されることを特徴とする付記２記載の駆動回路。
（付記４）上記波形出力回路は、上記ｎｐｎトランジスタに対してダーリントン接続された上記ｎｐｎトランジスタとは異なるｎｐｎトランジスタをさらに有することを特徴とする付記３記載の駆動回路。
（付記５）上記波形出力回路は、上記制御端子にアノードが接続され、上記入力端子にカソードが接続された第２のダイオードをさらに有することを特徴とする付記４記載の駆動回路。
（付記６）上記波形出力回路は、上記ｎｐｎトランジスタのエミッタ端子と上記波形出力回路の出力端子との間に接続される抵抗及びコイルの少なくとも一方をさらに有し、
上記ｎｐｎトランジスタのエミッタ端子が上記抵抗、コイル、又は抵抗及びコイルの一端に接続され、上記出力端子が上記抵抗、コイル、又は抵抗及びコイルの他端に接続されることを特徴とする付記２記載の駆動回路。
（付記７）上記無効電流防止スイッチは、上記波形出力回路の制御端子にエミッタ端子が接続され、上記波形出力回路の出力端子又は入力端子にコレクタ端子が接続されたｐｎｐトランジスタを用いて構成されることを特徴とする付記１記載の駆動回路。
（付記８）上記無効電流防止スイッチは、上記ｐｎｐトランジスタのベース端子にアノードが接続され、エミッタ端子にカソードが接続された第１のダイオードと、
上記波形出力回路の制御端子にアノードが接続され、上記第１のダイオードのカソードと上記ｐｎｐトランジスタのエミッタ端子との相互接続点にカソードが接続された第２のダイオードとをさらに有することを特徴とする付記７記載の駆動回路。
（付記９）上記無効電流防止スイッチは、上記波形出力回路の制御端子にコレクタ端子が接続され、上記波形出力回路の出力端子又は入力端子にエミッタ端子が接続されたｎｐｎトランジスタを用いて構成されることを特徴とする付記１記載の駆動回路。
（付記１０）上記容量性負荷の一端と上記第１の信号ラインとの接続を制御する第１のスイッチと、
上記容量性負荷の一端と上記第２の信号ラインとの接続を制御する第２のスイッチと、
上記第１の信号ライン及び上記第２の信号ラインの少なくとも一方と第４の電位を供給する供給ラインとの間に接続されたコイル回路とをさらに備え、
上記コイル回路の少なくとも１つは、上記第１のスイッチ又は上記第２のスイッチに対して直列に接続されることを特徴とする付記１記載の駆動回路。
（付記１１）上記コイル回路は、上記第１の信号ラインに接続され、上記第１の信号ラインを介して上記容量性負荷に対して電荷を供給する充電回路と、
上記第２の信号ラインに接続され、上記第２の信号ラインを介して上記容量性負荷に対して電荷を放電させる放電回路とを有することを特徴とする付記１０記載の駆動回路。
（付記１２）上記コイル回路は、上記第２の信号ラインに接続され、上記第２の信号ラインを介して上記容量性負荷に対して電荷を供給する充電回路と、
上記第２の信号ラインを介して上記容量性負荷に対して電荷を放電させる放電回路とを有することを特徴とする付記１０記載の駆動回路。
（付記１３）上記コイル回路は、上記第２の信号ラインに接続され、上記第２の信号ラインを介して上記容量性負荷に対して電荷を供給する充電回路と、
上記第１の信号ラインに接続され、上記第１の信号ラインを介して上記容量性負荷に対して電荷を放電させる放電回路とを有することを特徴とする付記１０記載の駆動回路。
（付記１４）表示手段となる容量性負荷に対して所定電圧を印加するマトリクス型平面表示装置の駆動回路であって、
第１の電位及び上記第１の電位とは異なる第２の電位を供給するための第１の電源と、第４の電位を供給するための第２の電源との間に、直列に接続された第１、第２のスイッチと、
上記第１、第２のスイッチの中間に一方の端子が接続されたコンデンサと、
上記コンデンサの他方の端子と上記第２の電源との間に接続された第３のスイッチと、
上記コンデンサの一方の端子に接続され、上記第１の電位を供給するための第１の信号ラインと、
上記コンデンサの他方の端子に接続され、上記第２の電位を供給するための第２の信号ラインと、
上記第１の信号ライン及び上記第２の信号ラインの少なくとも一方と、上記第２の電源との間に接続されたコイル回路と、
入力端子が第３の電位を供給するための第３の電源に接続され、出力端子が上記第１の信号ライン又は上記第２の信号ラインに接続され、制御端子が波形発生回路に接続された波形出力回路と、
上記波形出力回路の制御端子と、出力端子又は入力端子との間に接続された無効電流防止スイッチとを備えることを特徴とする駆動回路。
（付記１５）上記無効電流防止スイッチは、上記コイル回路に電流が流れている期間は導通状態であることを特徴とする付記１４記載の駆動回路。
（付記１６）上記波形出力回路は、上記波形出力回路の入力端子、出力端子、及び制御端子に対して、それぞれコレクタ端子、エミッタ端子、及びベース端子が接続されたｎｐｎトランジスタを有することを特徴とする付記１４記載の駆動回路。
（付記１７）上記波形出力回路は、上記ｎｐｎトランジスタのエミッタ端子と上記波形出力回路の出力端子との間に接続されるダイオードをさらに有し、
上記ｎｐｎトランジスタのエミッタ端子が上記ダイオードのアノードに接続され、上記出力端子が上記ダイオードのカソードに接続されることを特徴とする付記１６記載の駆動回路。
（付記１８）上記波形出力回路は、上記ｎｐｎトランジスタのエミッタ端子と上記波形出力回路の出力端子との間に接続される抵抗及びコイルの少なくとも一方をさらに有し、
上記ｎｐｎトランジスタのエミッタ端子が上記抵抗、コイル、又は抵抗及びコイルの一端に接続され、上記出力端子が上記抵抗、コイル、又は抵抗及びコイルの他端に接続されることを特徴とする付記１６記載の駆動回路。
（付記１９）上記無効電流防止スイッチは、上記波形出力回路の制御端子にエミッタ端子が接続され、上記波形出力回路の出力端子又は入力端子にコレクタ端子が接続されたｐｎｐトランジスタであることを特徴とする付記１４記載の駆動回路。
（付記２０）上記無効電流防止スイッチは、上記波形出力回路の制御端子にコレクタ端子が接続され、上記波形出力回路の出力端子又は入力端子にエミッタ端子が接続されたｎｐｎトランジスタであることを特徴とする付記１４記載の駆動回路。
（付記２１）表示手段となる容量性負荷に対して所定電圧を印加するマトリクス型平面表示装置の駆動回路を用いた駆動方法であって、
上記駆動回路が、
上記容量性負荷の一端に第１の電位を供給するための第１の信号ラインと、
上記容量性負荷の一端に上記第１の電位とは異なる第２の電位を供給するための第２の信号ラインと、
上記第１の信号ライン及び上記第２の信号ラインの少なくとも一方と接続されたコイルを有するコイル回路と、
上記容量性負荷の一端と上記第１の信号ラインとの接続を制御する第１のスイッチと、
上記容量性負荷の一端と上記第２の信号ラインとの接続を制御する第２のスイッチと、
上記第１の信号ラインへ上記第１の電位の基準となる基準電位を供給する第１の電源線と、上記第１の信号ラインとの接続を制御する第３のスイッチと、
入力端子が第３の電位を供給する供給ラインに接続され、出力端子が上記第１の信号ライン又は上記第２の信号ラインに接続され、制御端子が波形発生回路に接続された波形出力回路と、
上記波形出力回路の制御端子と、出力端子又は入力端子との間に接続された無効電流防止スイッチとを備え、
上記第１のスイッチをオンして、上記コイルと上記容量性負荷が共振した後に、上記第３のスイッチをオンすることを特徴とする駆動方法。
（付記２２）表示手段となる容量性負荷に対して所定電圧を印加するマトリクス型平面表示装置の駆動回路を用いた駆動方法であって、
上記駆動回路が、
上記容量性負荷の一端に第１の電位を供給するための第１の信号ラインと、
上記容量性負荷の一端に上記第１の電位とは異なる第２の電位を供給するための第２の信号ラインと、
上記第１の信号ライン及び上記第２の信号ラインの少なくとも一方と接続されたコイルを有するコイル回路と、
上記容量性負荷の一端と上記第１の信号ラインとの接続を制御する第１のスイッチと、
上記容量性負荷の一端と上記第２の信号ラインとの接続を制御する第２のスイッチと、
上記第２の信号ラインへ上記第２の電位の基準となる基準電位を供給する第１の電源線と、上記第２の信号ラインとの接続を制御する第３のスイッチと、
入力端子が第３の電位を供給する供給ラインに接続され、出力端子が上記第１の信号ライン又は上記第２の信号ラインに接続され、制御端子が波形発生回路に接続された波形出力回路と、
上記波形出力回路の制御端子と、出力端子又は入力端子との間に接続された無効電流防止スイッチとを備え、
上記第２のスイッチをオンして、上記コイルと上記容量性負荷が共振した後に、上記第３のスイッチをオンすることを特徴とする駆動方法。
（付記２３）複数のＸ電極と、
上記複数のＸ電極に略平行に配置され、上記複数のＸ電極との間で放電を行う複数のＹ電極と、
上記複数のＸ電極に放電電圧を印加するためのＸ電極駆動回路と、
上記複数のＹ電極に放電電圧を印加するためのＹ電極駆動回路とを備え、
上記Ｘ電極駆動回路又はＹ電極駆動回路は、上記付記１に記載の駆動回路を有することを特徴とするプラズマディスプレイ装置。
（付記２４）上記波形出力回路は、上記複数のＸ電極及び上記複数のＹ電極により形成される表示セルを初期化するためのリセット電圧を供給するリセット電圧出力回路であることを特徴とする付記２３記載のプラズマディスプレイ装置。
（付記２５）複数のＸ電極と、
上記複数のＸ電極に略平行に配置され、上記複数のＸ電極との間で放電を行う複数のＹ電極と、
上記複数のＸ電極に放電電圧を印加するためのＸ電極駆動回路と、
上記複数のＹ電極に放電電圧を印加するためのＹ電極駆動回路とを備え、
上記Ｘ電極駆動回路又はＹ電極駆動回路は、上記複数のＸ電極及び上記複数のＹ電極により形成される表示セルをリセットするためのリセット電圧を出力する出力端子と、リセット用電源に対して接続された入力端子と、リセット用波形発生回路に接続された制御端子とを有するリセット波形出力回路と、上記リセット用波形出力回路の制御端子と、出力端子又は入力端子との間に接続された無効電流防止スイッチとを有することを特徴とするプラズマディスプレイ装置。
本発明の実施形態による駆動回路の原理を説明するための図である。 図１に示した駆動回路を適用した交流駆動型ＰＤＰ装置の動作を示す波形図である。 図１に示した駆動回路による維持放電期間の動作を示す波形図である。 第１の実施形態による駆動回路のリセット回路の構成例を示す図である。 第２の実施形態による駆動回路のリセット回路の構成例を示す図である。 第３の実施形態による駆動回路のリセット回路の構成例を示す図である。 第４の実施形態による駆動回路のリセット回路の構成例を示す図である。 第４の実施形態におけるリセット波形出力回路の他の構成例を示す図である。 第５の実施形態による駆動回路のリセット回路の構成例を示す図である。 第６の実施形態による駆動回路のリセット回路の構成例を示す図である。 第７の実施形態による駆動回路のリセット回路の構成例を示す図である。 本発明の実施形態による駆動回路のリセット回路の他の構成例を示す図である。 本発明の実施形態による駆動回路の他の構成例を示す図である。 本発明の実施形態による駆動回路の他の構成例を示す図である。 交流駆動型ＰＤＰ装置の全体構成を示す図である。 交流駆動型ＰＤＰ装置における１画素である第ｉ行第ｊ列のセルＣｉｊの断面構成を示す図である。 ＴＥＲＥＳ回路の概要構成を示す図である。 電力回収回路を備えたＴＥＲＥＳ回路の概要構成を示す図である。 図１８に示した駆動回路による維持放電期間の駆動波形を示す図である。 電力回収回路を備えたＴＥＲＥＳ回路の他の概要構成を示す図である。 図２０に示した回路を適用した交流駆動型ＰＤＰ装置における駆動回路を示す図である。 図２１に示した駆動回路による維持放電期間の駆動波形を示す図である。
符号の説明
１ 交流駆動型ＰＤＰ
２ Ｘ側回路
３ Ｙ側回路
４ アドレス側回路
５ 駆動制御回路
ＲＣ リセット回路
ＲＷＧ リセット波形発生回路
ＲＷＯ１〜ＲＷＯ５ リセット波形出力回路
ＳＷＲ、ＳＷＲ’、ＳＷＲ１〜ＳＷＲ３ 無効電流防止スイッチ回路

Claims (9)

  1. 表示手段となる容量性負荷に対して所定電圧を印加するマトリクス型平面表示装置の駆動回路であって、
    上記容量性負荷の一端に第１の電位を供給するための第１の信号ラインと、
    上記容量性負荷の一端に上記第１の電位とは異なる第２の電位を供給するための第２の信号ラインと、
    入力端子が第３の電位を供給する供給ラインに接続され、出力端子が上記第１の信号ライン又は上記第２の信号ラインに接続され、制御端子が波形発生回路に接続された波形出力回路と、
    上記波形出力回路の制御端子と、出力端子又は入力端子との間に接続された無効電流防止スイッチとを備えたことを特徴とする駆動回路。
  2. 上記容量性負荷の一端と上記第１の信号ラインとの接続を制御する第１のスイッチと、
    上記容量性負荷の一端と上記第２の信号ラインとの接続を制御する第２のスイッチと、
    上記第１の信号ライン及び上記第２の信号ラインの少なくとも一方と第４の電位を供給する供給ラインとの間に接続されたコイル回路とをさらに備え、
    上記コイル回路の少なくとも１つは、上記第１のスイッチ又は上記第２のスイッチに対して直列に接続されることを特徴とする請求項１記載の駆動回路。
  3. 表示手段となる容量性負荷に対して所定電圧を印加するマトリクス型平面表示装置の駆動回路であって、
    第１の電位及び上記第１の電位とは異なる第２の電位を供給するための第１の電源と、第４の電位を供給するための第２の電源との間に、直列に接続された第１、第２のスイッチと、
    上記第１、第２のスイッチの中間に一方の端子が接続されたコンデンサと、
    上記コンデンサの他方の端子と上記第２の電源との間に接続された第３のスイッチと、
    上記コンデンサの一方の端子に接続され、上記第１の電位を供給するための第１の信号ラインと、
    上記コンデンサの他方の端子に接続され、上記第２の電位を供給するための第２の信号ラインと、
    上記第１の信号ライン及び上記第２の信号ラインの少なくとも一方と、上記第２の電源との間に接続されたコイル回路と、
    入力端子が第３の電位を供給するための第３の電源に接続され、出力端子が上記第１の信号ライン又は上記第２の信号ラインに接続され、制御端子が波形発生回路に接続された波形出力回路と、
    上記波形出力回路の制御端子と、出力端子又は入力端子との間に接続された無効電流防止スイッチとを備えることを特徴とする駆動回路。
  4. 上記無効電流防止スイッチは、上記コイル回路に電流が流れている期間は導通状態であることを特徴とする請求項３記載の駆動回路。
  5. 表示手段となる容量性負荷に対して所定電圧を印加するマトリクス型平面表示装置の駆動回路を用いた駆動方法であって、
    上記駆動回路が、
    上記容量性負荷の一端に第１の電位を供給するための第１の信号ラインと、
    上記容量性負荷の一端に上記第１の電位とは異なる第２の電位を供給するための第２の信号ラインと、
    上記第１の信号ライン及び上記第２の信号ラインの少なくとも一方と接続されたコイルを有するコイル回路と、
    上記容量性負荷の一端と上記第１の信号ラインとの接続を制御する第１のスイッチと、
    上記容量性負荷の一端と上記第２の信号ラインとの接続を制御する第２のスイッチと、
    上記第１の信号ラインへ上記第１の電位の基準となる基準電位を供給する第１の電源線と、上記第１の信号ラインとの接続を制御する第３のスイッチと、
    入力端子が第３の電位を供給する供給ラインに接続され、出力端子が上記第１の信号ライン又は上記第２の信号ラインに接続され、制御端子が波形発生回路に接続された波形出力回路と、
    上記波形出力回路の制御端子と、出力端子又は入力端子との間に接続された無効電流防止スイッチとを備え、
    上記第１のスイッチをオンして、上記コイルと上記容量性負荷が共振した後に、上記第３のスイッチをオンすることを特徴とする駆動方法。
  6. 表示手段となる容量性負荷に対して所定電圧を印加するマトリクス型平面表示装置の駆動回路を用いた駆動方法であって、
    上記駆動回路が、
    上記容量性負荷の一端に第１の電位を供給するための第１の信号ラインと、
    上記容量性負荷の一端に上記第１の電位とは異なる第２の電位を供給するための第２の信号ラインと、
    上記第１の信号ライン及び上記第２の信号ラインの少なくとも一方と接続されたコイルを有するコイル回路と、
    上記容量性負荷の一端と上記第１の信号ラインとの接続を制御する第１のスイッチと、
    上記容量性負荷の一端と上記第２の信号ラインとの接続を制御する第２のスイッチと、
    上記第２の信号ラインへ上記第２の電位の基準となる基準電位を供給する第１の電源線と、上記第２の信号ラインとの接続を制御する第３のスイッチと、
    入力端子が第３の電位を供給する供給ラインに接続され、出力端子が上記第１の信号ライン又は上記第２の信号ラインに接続され、制御端子が波形発生回路に接続された波形出力回路と、
    上記波形出力回路の制御端子と、出力端子又は入力端子との間に接続された無効電流防止スイッチとを備え、
    上記第２のスイッチをオンして、上記コイルと上記容量性負荷が共振した後に、上記第３のスイッチをオンすることを特徴とする駆動方法。
  7. 複数のＸ電極と、
    上記複数のＸ電極に略平行に配置され、上記複数のＸ電極との間で放電を行う複数のＹ電極と、
    上記複数のＸ電極に放電電圧を印加するためのＸ電極駆動回路と、
    上記複数のＹ電極に放電電圧を印加するためのＹ電極駆動回路とを備え、
    上記Ｘ電極駆動回路又はＹ電極駆動回路は、上記請求項１記載の駆動回路を有することを特徴とするプラズマディスプレイ装置。
  8. 上記波形出力回路は、上記複数のＸ電極及び上記複数のＹ電極により形成される表示セルを初期化するためのリセット電圧を供給するリセット電圧出力回路であることを特徴とする請求項７記載のプラズマディスプレイ装置。
  9. 複数のＸ電極と、
    上記複数のＸ電極に略平行に配置され、上記複数のＸ電極との間で放電を行う複数のＹ電極と、
    上記複数のＸ電極に放電電圧を印加するためのＸ電極駆動回路と、
    上記複数のＹ電極に放電電圧を印加するためのＹ電極駆動回路とを備え、
    上記Ｘ電極駆動回路又はＹ電極駆動回路は、上記複数のＸ電極及び上記複数のＹ電極により形成される表示セルをリセットするためのリセット電圧を出力する出力端子と、リセット用電源に対して接続された入力端子と、リセット用波形発生回路に接続された制御端子とを有するリセット波形出力回路と、上記リセット用波形出力回路の制御端子と、出力端子又は入力端子との間に接続された無効電流防止スイッチとを有することを特徴とするプラズマディスプレイ装置。
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