CN100397455C - 驱动电路、驱动方法和等离子体显示设备 - Google Patents

驱动电路、驱动方法和等离子体显示设备 Download PDF

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Abstract

本发明提供了分别提供第一电势和第二电势到电容性负载的一端的第一和第二信号线、波形输出电路以及电抗性电流阻止开关，所述波形输出电路的输入端连接到提供第三电势的供应线，输出端连接到第一或第二信号线，控制端连接到波形生成电路，所述电抗性电流阻止开关连接在波形输出电路的控制端和输出端或输入端之间。在阻止电抗性电流流动的期间内，电抗性电流阻止开关进入导通，使得波形输出电路的控制端和输出端之间的电势差减小，从而波形输出电路不能被操作，这样阻止了电抗性电流的流动，使驱动电路的可靠性提高。

Description

驱动电路、驱动方法和等离子体显示设备
技术领域
本发明涉及一种矩阵式平板显示设备的驱动电路和驱动方法以及一种使用该驱动电路和该驱动方法的等离子体显示设备。
背景技术
等离子体显示设备，具体地说，AC驱动等离子体显示器(PDP)作为一种矩阵式平板显示设备，通常有两种类型：在两个电极之间执行选择放电(寻址放电)和维持放电的双电极型PDP以及使用第三电极执行寻址放电的3电极型PDP。而且，3电极型PDP有两种结构类型。一种类型具有形成在一种衬底上的第三电极，用于执行彼此间维持放电的第一和第二电极也被放置在该衬底上。另一种类型具有形成在与第一和第二电极的衬底相对的另一衬底上的第三电极。
PDP设备的上述各个类型基于同样的操作原则，因此，下面将解释PDP设备的结构的一种示例，其中，用于执行彼此间维持放电的第一和第二电极被放置在第一衬底上，而第三电极被另外地放置在与第一衬底相对的第二衬底上。
图15是示出了AC驱动PDP设备总配置的示图。在图15中，AC驱动PDP设备1包括矩阵式排列的多个单元，每个单元代表显示图象的一个像素。各个单元以m行n列的矩阵形式排列，如图15中单元Cmn所示。在AC驱动PDP设备1中，扫描电极Y1-Yn和互相平行的公共电极X被放置在第一衬底上，而寻址电极A1-Am被沿着与电极Y1-Yn和X正交的方向放置在与第一衬底相对的第二衬底上。公共电极X紧邻着相应的各个扫描电极Y1-Yn排列，而其一端彼此公共连接。
公共电极X的公共端连接到X侧电路2的输出端上，而扫描电极Y1-Yn被分别连接到Y侧电路3的输出端上。寻址电极A1-Am连接到寻址侧电路4的输出端上。X侧电路2由重复放电的电路组成。Y侧电路3由执行行序扫描的电路和重复放电的电路组成。寻址侧电路4由选择要被显示的列的电路组成。
X侧电路2、Y侧电路3和寻址侧电路4由控制电路5提供的控制信号控制。也就是说，通过由寻址侧电路4和Y侧电路3中执行行序扫描的电路确定哪一个单元要被点亮，并且接着由X侧电路2和Y侧电路3重复放电，来执行PDP设备的显示操作。
控制电路5基于由外部提供的显示数据D、指示何时读取显示数据D的时钟CLK、水平同步信号HS和垂直同步信号VS产生控制信号，并将这些控制信号提供给X侧电路2、Y侧电路3和寻址侧电路4。
图16A是示出了作为一个像素，位于第i行、第j列的单元Cij的横截面结构的示图。在图16A中，公共电极X和扫描电极Yi形成在前玻璃衬底11上。在其上，沉积了用作与放电区17绝缘的介电层12。此外，在介电层12上，还沉积了MgO(氧化镁)保护薄膜13。
另一方面，寻址电极Aj形成在与前玻璃衬底11相对放置的后玻璃衬底14上。在寻址电极Aj上，沉积了介电层15。此外，在介电层15上，沉积了磷光体18。在MgO保护薄膜13和介电层15之间的放电区17中，填充了Ne和Xe混合彭宁气体等。
图16B是用于解释AC驱动PDP设备的电容Cp的示图。如图16B所示，在AC驱动PDP设备中，有分别位于放电区17中的电容性元件Ca、位于公共电极X和扫描电极Yi之间的电容性元件Cb以及位于前玻璃衬底11中的电容性元件Cc。每个单元的电容Cpcell取决于这些电容性元件的总和(Cpcell＝Ca+Cb+Cc)。通过加和所有单元的电容Cpcell，可以获得板间电容Cp。
图16C是用于解释AC驱动PDP设备的光发射的示图。如图16C所示，红色、蓝色和绿色磷光体18以色条信号图的方式被涂覆排列在脊16的内表面上，通过公共电极X和扫描电极Y之间的放电，激发磷光体18发光。
减少如上述的等离子体显示设备的电路成本的方法之一是EP专利申请公开No.1065650和“SID 01 DIGEST”1236-1239页“A New DrivingTechnology for PDPs with Cost Effective Sustain Circuit”中所公开的方法。在该方法中，通过在维持放电电极(公共电极X和扫描电极Y)的其中之一上施加第一电势，在另一电极上施加不同于第一电势的第二电势，来形成维持放电电极之间的电势差，以进行放电。用于实现这一驱动方法的电路被称作TERES(Technology of Reciprocal Sustainer，互支撑技术)电路。
图17是示出了TERES电路的示意性配置的示图。(注意只解释X侧电路2，由于Y侧电路3具有同样的配置和操作，因此省略。)
在图17中，电容性负载20(以下称作“负载20”)是形成在一个公共电极X和一个扫描电极Y之间的单元Cmn的总电容。公共电极X和扫描电极Y形成在负载20中。这里的扫描电极Y可以是来自复扫描电极Y1-Yn的任意扫描电极。
开关SW1和SW2串行连接在由电源提供电压(Vs/2)的电源线和地(GND)之间。电容器C1的一端连接到两开关SW1和SW2之间的互连节点上，而开关SW3连接在电容器C1的另一端和地之间。附带地，连接到电容器C1的一端的信号线被称为第一信号线OUTA，而连接到另一端的信号线被称为第二信号线OUTB。
开关SW4和SW5串行连接到电容器C1的两端上。两开关SW4和SW5之间的互连节点通过输出线OUTC连接到负载20的公共电极X上。
图18是示出了在图17所示电路中具有功率恢复电路的TERES电路的示意性配置的示图。在图18中，具有与如图17中所示的同样功能的组成元件指示以同样的数字和符号，因此省略重复的解释。
在图18中，功率恢复电路21连接到开关SW4和SW5之间的互连节点上，并通过输出线OUTC连接到负载20的公共电极X上。功率恢复电路21包括连接到负载20的两个线圈L1和L2、串连到线圈L1的开关SW6以及串连到线圈L2的开关SW7。功率恢复电路21还包括连接在两开关SW6和SW7的互连节点和第二信号线OUTB之间的电容器C2。
负载20以及连接到负载20的线圈L1和L2组成了两个串行谐振电路。换句话说，功率恢复电路21具有两个L-C谐振电路，并恢复电荷，所述电荷通过线圈L1和负载20之间的谐振以及线圈L2和负载20之间的谐振被提供给面板。
开关SW1-SW7由图15中所示的控制电路5提供的控制信号分别控制。使用逻辑电路等来配置控制电路5，而且控制电路5基于由外部提供的显示数据D、时钟CLK、水平同步信号HS、垂直同步信号VS等等产生控制信号，并将这些控制信号提供给开关SW1-SW7。
图19是示出了在维持放电期间，如图18所示进行配置的AC驱动PDP设备的驱动电路的驱动波形的时序图。注意维持放电期间是指在该期间中，为了让和显示数据D相关联的单元发光并执行显示操作，在该单元内的公共电极X和扫描电极Y之间执行放电。
在维持放电期间，在公共电极X一侧，首先开关SW1、SW3和SW5接通，剩下的开关SW2、SW4、SW6和SW7断开。此时，第一信号线OUTA上的电压(第一电势)变为+Vs/2，而第二信号线OUTB上的电压
(第二电势)以及输出线OUTC上的电压变为地电平(时间点t1)。
其次，通过接通功率恢复电路21中的开关SW6，使线圈L1和负载20的电容之间发生L-C谐振，并且在电容器C2中恢复的电荷通过开关SW6和线圈L1被提供给负载20(时间点t2)。这一电流流动使得被施加到公共电极X上的输出线OUTC上的电压在如图所示时间点t2和t3之间的时期内逐渐升高。此外，在时间点t2，开关SW5断开。
随后，通过在这一谐振期间内所产生的峰值电压的时刻的附近(更具体地说，就在电压从地电平开始升高，刚要到达电压+Vs/2时)接通开关SW4，使得被施加到公共电极X上的输出线OUTC上的电压被钳制在Vs/2(时间点t3)。此外，在时间点t3，开关SW6断开。
当被施加到公共电极X上的输出线OUTC上的电压从Vs/2变化到地电平(0V)时，首先开关SW7接通，接着开关SW4断开(时间点t4)。结果，线圈L2和负载20的电容之间发生L-C谐振，并且储存在负载20中的部分电荷被恢复进功率恢复电路21中的电容器C2。这一电流流动使得被施加到公共电极X上的输出线OUTC上的电压在如图所示时间点t4和t5之间的时期内逐渐降低。
然后，通过在这一谐振期间内所产生的峰值电压(反方向的峰值)的时刻的附近接通开关SW5，使得被施加到公共电极X上的输出线OUTC上的电压被钳制在地电平(时间点t5)。此外，在时间点t5，开关SW7断开。
下一步，开关SW1、SW3和SW5断开，开关SW2和SW4接通。开关SW6和SW7保持接通。因此，第一信号线OUTA和输出线OUTC上的电压变为地电平，而第二信号线OUTB上的电压变为-Vs/2(时间点t6)。
然后，通过接通功率恢复电路21中的开关SW7，使得线圈L2和负载20的电容之间发生L-C谐振，并且恢复在电容器C2中的电荷(负极)通过开关SW7和线圈L2被提供给负载20。这一电流流动使得被施加到公共电极X上的输出线OUTC上的电压在如图所示时间点t7和t8之间的时期内逐渐降低。此外，在时间点t7，开关SW4断开。
其后，通过在这一谐振期间内所产生的峰值电压(反方向的峰值)的时刻的附近(更具体地说，就在电压从地电平开始降低，刚要到达电压-Vs/2时)接通开关SW5，使得被施加到公共电极X上的输出线OUTC上的电压被钳制在-Vs/2(时间点t8)。此外，在时间点t8，开关SW7断开。
当被施加到公共电极X上的输出线OUTC上的电压从-Vs/2变化到地电平(0V)时，首先开关SW6接通，接着开关SW5断开(时间点t9)。结果，线圈L1和负载20的电容之间发生L-C谐振，并且储存在负载20中的部分电荷被恢复进功率恢复电路21中的电容器C2。这一电流流动使得被施加到公共电极X上的输出线OUTC上的电压在如图所示时间点t9和t10之间的时期内逐渐升高。
然后，通过在这一谐振期间内所产生的峰值电压的时刻的附近接通开关SW4，使得被施加到公共电极X上的输出线OUTC上的电压被钳制在地电平(时间点t10)。此外，在时间点t10，开关SW6断开。
如图18所示的驱动电路(TERES电路)在维持放电期间内，将从-Vs/2到+Vs/2变化的电压施加到公共电极X上。此外，该驱动电路还将具有与被提供给公共电极X的电压相反极性的电压(+Vs/2，-Vs/2)交替地施加到每条显示线上的扫描电极Y上。因此，AC驱动PDP设备1可执行维持放电。
附带地，在维持放电期间，维持放电所需的具有相反极性的壁电荷(wall charge)被储存在公共电极X和扫描电极Y上的保护薄膜表面内。当公共电极X和扫描电极Y之间执行放电时，单元内公共电极X和扫描电极Y上的壁电荷分别反转极性，从而完成这次放电。这种情况下，壁电荷移动需要时间，而该时间取决于电压+Vs/2或电压-Vs/2被施加到公共电极X上的时期。
发明内容
本发明的驱动电路包括分别提供第一电势和第二电势到电容性负载的一端的第一信号线和第二信号线、波形输出电路以及电抗性电流阻止开关。波形输出电路的输入端连接到提供第三电势的供应线，其输出端连接到第一信号线或第二信号线，而其控制端连接到波形生成电路。电抗性电流阻止开关连接在波形输出电路的控制端和输出端或输入端之间。
根据本发明，例如，当使用npn晶体管配置波形输出电路时，电抗性电流阻止开关连接在波形输出电路的控制端和输出端之间，并且在阻止电抗性电流流动的期间内，电抗性电流阻止开关进入导通，使得波形输出电路的控制端和输出端之间的电势差减小，从而不可能操作波形输出电路。
此外，例如，当使用pnp晶体管配置波形输出电路时，电抗性电流阻止开关连接在波形输出电路的控制端和输入端之间，并且在阻止电抗性电流流动的期间内，电抗性电流阻止开关进入导通，使得波形输出电路的控制端和输入端之间的电势差减小，从而不可能操作波形输出电路。
附图说明
图1是用于解释根据本发明每个实施例的驱动电路的原理的示图；
图2是示出了应用如图1所示驱动电路的AC驱动PDP设备的操作的波形图；
图3是示出了在维持放电期间如图1所示驱动电路的操作的波形图；
图4是示出了根据第一实施例驱动电路中的复位电路的配置示例的示图；
图5是示出了根据第二实施例驱动电路中的复位电路的配置示例的示图；
图6是示出了根据第三实施例驱动电路中的复位电路的配置示例的示图；
图7是示出了根据第四实施例驱动电路中的复位电路的配置示例的示图；
图8A和图8B是示出了第四实施例中复位波形输出电路的其他配置示例的示图；
图9是示出了根据第五实施例驱动电路中的复位电路的配置示例的示图；
图10是示出了根据第六实施例驱动电路中的复位电路的配置示例的示图；
图11是示出了根据第七实施例驱动电路中的复位电路的配置示例的示图；
图12是示出了根据本发明另一实施例驱动电路中的复位电路的配置示例的示图；
图13和图14是示出了根据本发明另一实施例驱动电路的配置示例的示图；
图15是示出了AC驱动PDP设备的总配置的示图；
图16A到图16C是分别示出了作为一个像素，AC驱动PDP设备中位于第i行、第j列的单元Cij的横截面结构的示图；
图17是示出了TERES电路的示意性配置的示图；
图18是示出了包括功率恢复电路的TERES电路的示意性配置的示图；
图19是示出了在维持放电期间，如图18所示驱动电路的驱动波形的示图；
图20是示出了包括功率恢复电路的TERES电路的另一示意性配置的示图；
图21是示出了应用如图20所示电路的AC驱动PDP设备中的驱动电路的示图；以及
图22是示出了在维持放电期间如图21所示驱动电路的驱动波形的示图。
具体实施方式
如图18所示的驱动电路有许多开关，并且其每个开关的控制时序复杂。因此，提出了一种例如图20所示的驱动电路，该电路实现了电路元件数量的减少，所述元件包括开关、用于功率恢复的电容器C2以及用于电容器C2的电压监视电路。
图20是示出了尽管减少了电路元件数量，但是具有功率恢复功能的一种驱动电路(TERES电路)的示意性配置的示图。在图20中，具有与如图17中所示的同样功能的组成元件指示以同样的数字和符号，因此省略重复的解释。
在图20中，线圈电路A连接在两开关SW1和SW2的互连节点和地之间，而线圈电路B连接在电容器C1和开关SW3的互连节点和地之间。换句话说，线圈电路A连接在第一信号线OUTA和地之间，而线圈电路B连接在第二信号线OUTB和地之间。
线圈电路A包括二极管DA和线圈LA。二极管DA的负极端连接到开关SW1和SW2之间的互连节点上，而其正极端通过线圈LA连接到地。线圈电路B包括二极管DB和线圈LB。二极管DB的负极端通过线圈LB连接到地，而其正极端连接到电容器C1和开关SW3之间的互连节点上。
线圈LA和LB被配置以通过开关SW4和SW5与负载20产生L-C谐振。如二极管DA和DB的正向所示，线圈电路A是充电电路，用于通过开关SW4给负载20充电，而线圈电路B是放电电路，用于通过开关SW5从负载20放电。通过适当控制由线圈电路A、开关SW4和负载20组成的充电电路的充电过程与由线圈电路B、开关SW5和负载20组成的放电电路的放电过程之间的时序，可实现与图18中所示的电流恢复电路21同样的负载20的功率恢复功能。
图21是示出了应用如图20所示的电路的AC驱动PDP设备中的驱动电路(包含扫描电极Y侧)的具体电路配置的示图。
在图21中，负载20是形成于一个公共电极X和一个扫描电极Y之间的单元的总电容。公共电极X和扫描电极Y形成在负载20中。这里的扫描电极Y可以是来自图15所示的扫描电极Y1-Yn的任意扫描电极。
公共电极X侧的开关SW1-SW5、电容器C1以及线圈电路A和B分别对应于图20中所示的开关SW1-SW5、电容器C1以及线圈电路A和B。第一信号线OUTA和第二信号线OUTB分别对应于图20中所示的第一信号线OUTA和第二信号线OUTB。公共电极X侧还包括和电容器C1平行连接的电容器Cx以及二极管D2，其中二极管D2的正极端连接到二极管DB的负极端，而其负极端连接到电容器C1和开关SW3之间的互连节点上。
另一方面，扫描电极Y侧的开关SW1′-SW5′、电容器C4和Cy、线圈电路A′和B′、第三信号线OUTA′以及第四信号线OUTB′分别对应于公共电极X侧的开关SW1-SW5、电容器C1和Cx、线圈电路A和B、第一信号线OUTA以及第二信号线OUTB，并且其连接方式和公共电极X侧相同。然而，在扫描电极Y侧，第四信号线OUTB′通过线圈电路B′和开关SW10连接到地。附带地，开关SW4′和SW5′构成扫描驱动器SD，在寻址期间，当基于显示数据D选择好显示单元，扫描驱动器SD在扫描时输出扫描脉冲并执行扫描电极Y的逐行选择操作。
此外，在扫描电极Y侧，包括开关SW8和复位波形生成电路RWG的复位电路RC′连接在第四信号线OUTB′和电源线之间，其中信号线产生写电压Vw，通过在所有显示线上的所有单元内执行放电来初始化(复位)所有单元。开关SW8包括电阻器R1和npn晶体管Tr1。
复位波形生成电路RWG产生和输出斜波VR2，VR2的信号电平(例如，电压、电流等等)随时间从由复位信号输入端RSTI输入的复位信号VR1起开始变化。复位波形生成电路RWG的输入端连接到复位信号输入端RSTI，而其输出端通过电阻器R11连接到npn晶体管Tr1的基极端。
npn晶体管Tr1的集电极端通过电阻器R1连接到产生写电压Vw的电源线，而其发射极端通过二极管连接到第四信号线OUTB′。电阻器R12连接在npn晶体管Tr1的基极端和发射极端之间。复位电路RC′中的CR1是npn晶体管Tr1的基极端和地之间的杂散电容。
包括n沟道型MOS(metal-oxide semiconductor，金属氧化物半导体)晶体管Tr2和Tr3的开关SW9连接在第四信号线OUTB′和产生电压Vx的电源线之间。
在如图21所示的驱动电路中，复位电路RC′用于提供复位脉冲，所述复位脉冲在一个子区间(sub-field)的复位期间内，执行到所有单元的写操作，所述子区间被分为复位期间、寻址期间和维持放电期间。因此，复位电路RC′中的npn晶体管Tr1需要被操作为仅在复位期间内导通，在其他期间内截止。
然而，在如图21所示的驱动电路中，npn晶体管Tr1可能会在不同于复位期间的期间接通。下面将参照图22给出解释。
图22是示出了在维持放电期间图21所示驱动电路的驱动波形的示图。
图22示出了扫描电极Y侧的驱动波形，并同时示出了第三信号线OUTA′、第四信号线OUTB′以及输出线OUTC′的电压波形。此处，这些电压波形的纵轴与输出线OUTC′上的电压值相符，并且为了使波形易见，在图示中第三信号线OUTA′的电压波形被略微抬高，而第四信号线OUTB′的电压波形被略微降低。
首先，当在第三信号线OUTA′为地，第四信号线OUTB′和输出线OUTC′为-Vs/2以及开关SW1′-SW5′断开的状态下，开关SW4′接通时，储存在负载20中的电压-Vs/2通过开关SW4′被传输至第三信号线OUTA′。因此，第三信号线OUTA′的电压变为-Vs/2，并且这一电压被施加到电容器C4的一端。结果，电容器C4另一端的电势变为-Vs，从而第四信号线OUTB′的电压变为-Vs(时间点t11)。
然后，紧接着时间点t11，线圈LA′和负载20的电容之间通过开关SW4′发生L-C谐振，从而通过线圈LA′和开关SW4′从地向负载20充电。因此，第三信号线OUTA′和输出线OUTC′的电势从-Vs/2经过地电平电势升高到约+Vs/2。这一电流流动使得被施加到扫描电极Y上的输出线OUTC′上的电压在如图所示时间点t11和t12之间的时期内逐渐升高。
然后，通过在这一谐振期间内所产生的峰值电压的时刻的附近(更具体地说，在电压到达+Vs/2前)接通开关SW1′和SW3′，使得被施加到扫描电极Y上的输出线OUTC′上的电压被钳制在+Vs/2(时间点t12)。其后，开关SW1′、SW3′和SW4′断开(时间点t13)。接着，开关SW5′接通(时间点t14)。因此，储存在负载20中的电压Vs/2通过开关SW5′被施加到第四信号线OUTB′，而第四信号线OUTB′的电压变为Vs/2。结果，第三信号线OUTA′的电压升高为Vs。
然后，紧接着时间点t14，线圈LB′和负载20的电容之间通过开关SW5′发生L-C谐振，从而通过开关SW5′和线圈LB′负载20向地放电。因此，第四信号线OUTB′和输出线OUTC′的电势从+Vs/2经过地电平电势降低到约-Vs/2。这一电流流动使得被施加到扫描电极Y上的输出线OUTC′上的电压在如图所示时间点t14和t15之间的时期内逐渐降低。
然后，通过在这一谐振期间内所产生的峰值电压的时刻的附近(更具体地说，在电压到达-Vs/2前)接通开关SW2′，使得被施加到扫描电极Y上的输出线OUTC′上的电压被钳制在-Vs/2(时间点t15)。通过上面所解释的操作，图21中所示的驱动电路在维持放电期间内将从-Vs/2到+Vs/2变化的电压施加到扫描电极Y上。此外，通过交替地将分别具有与施加到扫描电极Y上的电压极性相反的电压(+Vs/2，-Vs/2)施加到公共电极X上，在AC驱动PDP设备内执行了维持放电。
如图22所示，在时间点t11和t12之间，有电流流经线圈LA′的期间内，例如图22所示的负尖峰电压被施加至连接到第四信号线OUTB′的晶体管Tr1的发射极端，从而使得发射极端的电势低于基极端的电势。如果此时储存在位于晶体管Tr1的基极端和地之间的杂散电容CR1内的电荷作为基极电流流过基极-发射极结，则晶体管Tr1导通，因此例如图22中示为ITr1′的电流PW从复位电路RC′流出。在时间点t11和t12之间的期间内流动的电流PW是电抗性电流，使得晶体管Tr1中的功耗增大。此外，由流经晶体管Tr1的电抗性电流产生的热量可能会导致元件损坏等等，引起可靠性的降低。
本发明的目的是阻止上述的电抗性电流的流动，并提高驱动电路以及使用该驱动电路的等离子体显示设备的可靠性。
下面将基于附图描述本发明的实施例。
本发明的每个实施例中的驱动电路可适用于使用电容性负载的例如AC驱动PDP设备1的矩阵式平板显示设备，所述AC驱动PDP设备1其总配置如图15所示，其单元结构在图16A到图16C中解释。下文中作为示例，将说明该驱动电路被施加到如图15以及图16A到图16C中所示的等离子体显示设备的情况。
首先，将参照图1到图3解释根据本发明每个实施例的驱动电路的原理。
图1是用于解释根据本发明每个实施例的驱动电路的原理的电路图。
在图1中，负载20是形成于一个公共电极X和一个扫描电极Y之间的单元的总电容。该公共电极X和扫描电极Y形成在负载20中。这里的扫描电极Y可以是来自如图15所示扫描电极Y1-Yn的任意扫描电极。
在公共电极X侧，开关SW1和SW2串行连接在具有由未示出的电源提供的电压Vs/2的电源线和地之间。电容器C1的一端连接到两开关SW1和SW2之间的互连节点上，而开关SW3连接在电容器C1的另一端和地之间。电容器Cx和电容器C1平行连接。
串行连接的开关SW4和SW5连接到电容器C1的两端上。两开关SW4和SW5之间的互连节点通过输出线OUTC连接到负载20的公共电极X上。
线圈电路A包括二极管DA和线圈LA，而线圈电路B包括二极管DB和线圈LB。二极管DA的负极端连接到开关SW1和SW2之间的互连节点上，而其正极端通过线圈LA连接到地。二极管DB的负极端通过线圈LB连接到地，而其正极端连接到电容器C1和开关SW3之间的互连节点上。
二极管D1的正极端连接到二极管DB的负极端，而其负极端连接到电容器C1和开关SW3之间的互连节点上。
另一方面，在扫描电极Y侧，开关SW1′和SW2′串行连接在具有由未示出的电源提供的电压Vs/2的电源线和地之间。电容器C4的一端连接到两开关SW1′和SW2′之间的互连节点上，而开关SW3′连接在电容器C4的另一端和地之间。电容器Cy和电容器C4平行连接。
串行连接的开关SW4′和SW5′连接到电容器C4的两端上。两开关SW4′和SW5′之间的互连节点通过输出线OUTC′连接到负载20的扫描电极Y上。开关SW4′和SW5′构成扫描驱动器SD。在寻址期间，扫描驱动器SD在扫描时输出扫描脉冲以执行扫描电极Y的逐行选择操作。连接开关SW4′和电容器C4的一端的连接线被称为第三信号线OUTA′，而连接开关SW5′和电容器C4的另一端的连接线被称为第四信号线OUTB′。
线圈电路A′包括二极管DA′和线圈LA′，而线圈电路B′包括二极管DB′和线圈LB′。二极管DA′的负极端连接到开关SW1′和SW2′之间的互连节点上，而其正极端通过线圈LA′连接到地。二极管DB′的负极端通过线圈LB′和开关SW10连接到地，而其正极端连接到电容器C4和开关SW3′之间的互连节点上。开关SW10用于阻止在复位期间和寻址期间，被施加到第四信号线OUTB′的电压(Vs/2+Vw)和(Vs/2+Vx)流入地。
二极管D1′的正极端连接到二极管DB′的负极端，而其负极端连接到电容器C4和开关SW3′之间的互连节点上。
复位电路RC包括电抗性电流阻止开关SWR、开关SW8以及复位波形生成电路RWG，并且复位电路RC连接在第四信号线OUTB′和产生写电压Vw的电源线之间。开关SW8包括电阻器R1和npn二极管Tr1。
复位波形生成电路RWG的输入端连接到复位信号输入端RSTI，而其输出端通过电阻器R11连接到npn晶体管Tr1的基极端。复位波形生成电路RWG产生和输出斜波VR2，VR2的信号电平(例如，电压、电流等等)从由复位信号输入端RSTI输入的复位信号VR1起开始随时间变化。斜波VR2中信号电平的变化率可以是和时间无关的常数，也可以随时间变化(例如，变化率可以随时间逐渐减小)。
npn晶体管Tr1的集电极端通过电阻器R1连接到产生写电压Vw的电源线，而其发射极端通过二极管连接到第四信号线OUTB′。复位电路RC中的CR1是npn晶体管Tr1的基极端和地之间的杂散电容。
电抗性电流阻止开关SWR和电阻器R12平行连接在npn晶体管Tr1的基极端和发射极端之间。
包括n沟道型MOS晶体管Tr2和Tr3的开关SW9连接在第四信号线OUTB′和产生电压Vx的电源线之间。
注意开关SW1-SW5、SW8-SW10、SW1′-SW5′以及晶体管Tr1-Tr3由例如由图15所示控制电路5分别提供的控制信号所控制。
下面，将解释应用如图1所示驱动电路的AC驱动PDP设备的操作。
图2是示出了应用如图1所示驱动电路的AC驱动PDP设备的操作的波形图。图2示出了在一个子区间中，被施加到公共电极X、扫描电极Y以及寻址电极的电压波形的示例，所述一个子区间是组成一帧的多个子区间中的一个。一个子区间被划分为复位期间、寻址期间和维持放电期间，所述复位期间由全写期间和全擦除期间组成。
首先，在复位期间，被施加到公共电极X的电压从地电平降低到-Vs/2。
在扫描电极Y侧，通过复位信号输入端RSTI输入激活的复位信号VR1，使得斜波VR2被提供给复位电路RC中的npn晶体管Tr1的基极端，同时电抗性电流阻止开关SWR断开。因此，被施加到扫描电极Y的电压随时间升高，最终被施加到扫描电极Y的电压为写电压Vw和电压Vs/2之和。具有该电压并最终达到(Vs/2+Vw)且被施加到扫描电极Y的信号被称为复位脉冲RP，提供复位脉冲RP的期间被称为复位脉冲输出期间TRP。
从而，公共电极X和扫描电极Y之间的电势差变为(Vs+Vw)，并且不论之前的显示状态如何，在所有的显示线上的所有单元内发生放电，并形成壁电荷(全写)。
当通过去激活从复位信号输入端RSTI输入的复位信号VR1，从而完成复位脉冲输出期间TRP时，复位电路RC中连接在npn晶体管Tr1的基极端和发射极端之间的电抗性电流阻止开关SWR接通。
然后，在公共电极X和扫描电极Y的电压回到地电平之后，被施加到公共电极X的电压从地电平升高到Vs/2，而被施加到扫描电极Y的电压从地电平降低到-Vs/2。因此，在所有的单元内，壁电荷自身的电压超过了放电起始电压从而开始放电，并且储存的壁电荷被擦除(全擦除)。
下一步，在寻址期间，为了根据显示数据来开启/关闭每个单元，执行行序寻址放电。此时，电压Vs/2被施加到公共电极X。当应用电压到对应于一条显示线的扫描电极Y时，-Vs/2电平电压被施加到行序选定的扫描电极Y，而地电平电压被施加到未选定的扫描电极Y。
此时，具有电压Va的寻址脉冲被选择性地施加到寻址电极A1-Am中的寻址电极Aj，所述寻址电极Aj对应于在其中发生维持放电的单元，即，要点亮的单元。结果，在要点亮的单元内的寻址电极Aj和行序选定的扫描电极Y之间发生放电。作为激发，这一放电立即转移到公共电极X和扫描电极Y之间进行。结果，下一次维持放电所需的壁电荷储存在选定单元中公共电极X和扫描电极Y上面的MgO保护薄膜表面内。
其后，在维持放电期间，公共电极X的电压由于线圈电路A的作用逐渐升高。接着，在邻近升高的峰值时(在到达电压+Vs/2之前)，公共电极X的电压被钳制在Vs/2。
然后，扫描电极Y的电压逐渐降低。此时，部分电荷被线圈电路B′恢复。接着，在邻近降低的峰值时(在到达电压-Vs/2之前)，扫描电极Y的电压被钳制在-Vs/2。
类似地，当被施加到公共电极X和扫描电极Y的电压从电压-Vs/2变化到地电平(0V)时，所应用的电压逐渐升高。在扫描电极Y中，只有在首次施加高电压时才用到电压(Vs/2+Vx)。加上电压Vx是为了产生维持放电所需的电压，电压Vx由寻址期间内所产生的壁电荷的电压获得。
当被施加到公共电极X和扫描电极Y的电压从电压Vs/2变化到地电平时，所应用的电压逐渐降低，同时储存在单元内的部分电荷被线圈电路B和B′恢复。
从而，在维持放电期间内，通过交替应用具有相反极性的电压(+Vs/2，-Vs/2)到每条显示线上的公共电极X和扫描电极Y，执行维持放电，从而显示图象的一个子区间。这一交替应用的操作被称为维持操作。
图3是示出了在维持放电期间，如图1所示驱动电路的驱动波形的时序图。图3示出了扫描电极Y侧的驱动波形，并且由于除了开关SWR的接通/断开状态以及流经npn晶体管Tr1的电流Itr1外的其他部分都和图22中所示的维持放电期间内的波形图相同，因此将省略其详细的解释。
如图3所示，在维持放电期间内，图1所示驱动电路中复位电路RC内的电抗性电流阻止开关SWR一直是接通的。即，通过导通连接在晶体管Tr1的基极端和发射极端之间的电抗性电流阻止开关SWR，使得基极端电压和发射极端电压相等(或几乎相等)。
因此，例如在电流流经线圈LA′的时间点t11和t12之间的期间内，即使第四信号线OUTB′的电压急剧降低，导致晶体管Tr1的发射极端的电压降低，基极端的电压也以相似的方式降低，由此基极电流不发生流动。这样可以阻止电抗性电流流经晶体管Tr1(注意在图3中，图22中所示的电抗性电流示以虚线以作为参照)。因此，可以阻止由电抗性电流流经晶体管Tr1所引起的功耗增大，并且还可以阻止由电抗性电流引起的热量产生，从而使得驱动电路可靠性提高。
附带地，在上面的解释中，电抗性电流阻止开关SWR只在复位脉冲输出期间TRP内断开，在除了该期间的所有其他期间内都接通。但是电抗性电流阻止开关SWR只要求在电流至少流入线圈LA′的期间内接通(例如，图3中时间点t11和t12之间的期间)，因此其可以在维持期间内断开。电抗性电流阻止开关SWR可以只在复位期间，而不是只在复位脉冲输出期间TRP内接通。
下面将描述根据本发明实施例驱动电路的具体配置示例。
需要提及的是，在下面描述的第一到第七实施例中，只图示和解释了复位电路RC，除复位电路RC外的部件可以与图1所示驱动电路中的同样方式配置。
-第一实施例-
图4是示出了根据第一实施例驱动电路中的复位电路RC的配置示例的示图。如图4所示，在第一实施例的复位电路RC中，使用pnp晶体管来配置电抗性电流阻止开关SWR。在图4中，具有与如图1中所示的同样功能的组成元件指示以同样的数字和符号。
在图4中，RWG表示从复位信号VR1中产生斜波VR2并输出斜波VR2的复位波形生成电路，RWO1是放大和输出斜波VR2的复位波形输出电路，而SWR1是电抗性电流阻止开关。
复位波形生成电路RWG的输入端连接到输入复位信号VR1的复位信号输入端RSTI，而其输出端通过电阻器R11连接到复位波形输出电路RWO1的控制端CTL。
复位波形输出电路RWO1包括控制端CTL、连接到通过电阻器R1产生写电压Vw的电源线的输入端IN以及连接到二极管D11的正极端的输出端OUT，其中二极管D11的负极端连接到第四信号线OUTB′。复位波形输出电路RWO1包括用来放大斜波VR2的npn晶体管Tr1和电阻器R12。晶体管Tr1的集电极端连接到输入端IN，基极端连接到控制端CTL，发射极端连接到输出端OUT。电阻器R12连接在晶体管Tr1的基极端和发射极端之间。
电抗性电流阻止开关SWR1由pnp晶体管Tr10和电阻器R10组成。晶体管Tr10的发射极端连接到复位波形输出电路RWO1的控制端CTL，其基极端通过电阻器R10连接到复位信号输入端RSTI，而其集电极端连接到复位波形输出电路RWO1的输出端OUT和二极管D11的正极端之间的互连节点上。
二极管D12的正极端连接到二极管D11的负极端，负极端连接到产生写电压Vw的电源线。CR1是npn晶体管Tr1的基极端和地之间的杂散电容。
图4所示第一实施例中的复位电路以复位信号VR1执行电抗性电流阻止开关SWR1中晶体管Tr10的导通/截止控制。更具体地说，在复位脉冲输出期间TRP(复位信号VR1被激活的期间)内，晶体管Tr10截止，而在其他期间内，晶体管导通。因此，在除了复位脉冲输出期间TRP的其他期间内，复位波形输出电路RWO1的控制端CTL和输出端OUT，也即晶体管Tr1的基极端和发射极端进入导通状态，这样可阻止在例如图3所示时间点t11和t12之间的电流流经线圈LA′的期间内，电抗性电流流经晶体管Tr1。因此，可以阻止由电抗性电流流经晶体管Tr1所引起的功耗增大，并且还可以阻止由电抗性电流引起的热量产生，从而使得驱动电路可靠性提高。
-第二实施例-
下面，将描述本发明的第二实施例。
图5是示出了根据第二实施例驱动电路中的复位电路RC的配置示例的示图。在第二实施例的复位电路RC中，在第一实施例的复位波形输出电路RWO1内附加了二极管DR1。在图5中，具有与如图4中所示的同样功能的组成元件指示以同样的数字和符号，因此省略重复的解释。
在图5中，RWO2表示复位波形输出电路，并包括npn晶体管Tr1、电阻器R12以及二极管DR1。晶体管Tr1的发射极端连接到二极管DR1的正极端，而二极管DR1的负极端连接到输出端OUT。电阻器R12的一端连接到晶体管Tr1的基极端，而其另一端连接到二极管DR1的负极端。
在图5所示第二实施例的复位电路中，通过提供二极管DR1，可使得导通晶体管Tr1所需的电压(基极端和发射极端之间的电势差)比第一实施例的复位电路中的电压高Vf，其中Vf对应于二极管DR1的正向电压降。结果，可能提高噪声容限等并阻止电抗性电流的流动。此外，正向电压降Vf随着二极管DR1正向电流的增大而升高，因此即使电抗性电流流经晶体管Tr1从而引起电流增大，通过执行例如使电抗性电流更难流动的负反馈操作也可能阻止电抗性电流的流动。因此，可以阻止由电抗性电流流经晶体管Tr1所引起的功耗增大，并且还可以阻止由电抗性电流引起的热量产生，从而使得驱动电路可靠性提高。
-第三实施例-
下面，将描述本发明的第三实施例。
图6是示出了根据第三实施例驱动电路中的复位电路RC的配置示例的示图。在第三实施例的复位电路RC中，在第二实施例的电抗性电流阻止开关SWR1内附加了二极管DR2和DR3。在图6中，具有与如图5中所示的同样功能的组成元件指示以同样的数字和符号，因此省略重复的解释。
在图6中，SWR2表示电抗性电流阻止开关，并且除了pnp晶体管Tr10和电阻器R10外，还包括二极管DR2和DR3。晶体管Tr10的发射极端连接到二极管DR3的负极端，而二极管DR3的正极端连接到复位波形输出电路RWO2的控制端CTL。二极管DR2的正极端连接到晶体管Tr10的基极端和电阻器R10之间的互连节点上，而其负极端连接到晶体管Tr10的发射极端和二极管DR3的负极端之间的互连节点上。
二极管DR2用于阻止耐压(withstand voltage)被施加到晶体管Tr10的基极和发射极之间，也即，用于确保晶体管Tr10的基极和发射极之间的额定电压。即使复位信号VR1的电压高并且输入了超过晶体管Tr10的基极和发射极之间额定电压的电压，通过提供二极管DR2，被施加到晶体管Tr10的基极和发射极之间的电压也可被二极管DR2降低，从而在安全操作范围内稳定地操作晶体管Tr10是可能的。
如果在这种情况下只提供二极管DR2，则可能出现下面的情况，当电流通过电阻器R10和二极管DR2流经复位波形输出电路RWO2的控制端CTL(晶体管Tr1的基极端)时，从复位波形生成电路RWG输出经过电阻器R11的信号VR2不能如所设计的被传输至复位波形输出电路RWO2。因此，通过提供二极管DR3，阻止了电流通过电阻器R10和二极管DR2流经复位波形输出电路RWO2的控制端CTL。
因此，即使当电抗性电流阻止开关SWR2中电阻器R10的阻值足够小，也可获得如第二实施例中所获得的同样效果，并且可维持正常操作，而不削弱其输出复位波形的功能。
-第四实施例-
下面，将描述本发明的第四实施例。
图7是示出了根据第四实施例驱动电路中的复位电路RC的配置示例的示图。在第四实施例的复位电路RC中，使用电阻器R13代替第三实施例中复位波形输出电路RWO2内的二极管DR1。在图7中，具有与如图6中所示的同样功能的组成元件指示以同样的数字和符号，因此省略重复的解释。
在图7中，RWO3表示复位波形输出电路，并且包括npn晶体管Tr1、电阻器R12以及电阻器R13。晶体管Tr1的发射极端通过电阻器R13连接到输出端OUT。电阻器R12的一端连接到晶体管Tr1的基极端，而其另一端连接到电阻器R13和输出端OUT之间的互连节点上。
在图7所示第四实施例的复位电路中，通过提供电阻器R13，可使得晶体管Tr1的基极端和输出端OUT之间的电势差升高，从而使电抗性电流更难流经晶体管Tr1，这样可阻止电抗性电流的流动。此外，即使电抗性电流流经晶体管Tr1，电阻器R13两端的电压随着电抗性电流流量的增大而升高(由电阻器R13引起的电压降增大)，通过执行例如使电抗性电流更难流动的负反馈操作也可阻止电抗性电流的流动。因此，可获得如第一到第三实施例中的同样效果。
附带地，图7所示复位波形输出电路RWO3使用了电阻器R13，但是如图8A所示，复位波形输出电路RWO3可被配置使用电感L13来代替电阻器R13，或者如图8B所示，复位波形输出电路RWO3可被配置另外将电感L13和电阻器R13平行连接。
如果复位波形输出电路RWO3被配置为如图8A和图8B所示，则可能增大流经晶体管Tr1的电抗性电流高频部分的阻抗，从而使电抗性电流更难流动。这里在复位脉冲输出期间TRP内流经晶体管Tr1的电流是逐渐增大的低频分量，因此不易被电感L13影响。
-第五实施例-
下面，将描述本发明的第五实施例。
图9是示出了根据第五实施例驱动电路中的复位电路RC的配置示例的示图。在第五实施例的复位电路RC中，在第三实施例的复位波形输出电路RWO2内附加了晶体管Tr11和电阻器R14。在图9中，具有与如图6中所示的同样功能的组成元件指示以同样的数字和符号，因此省略重复的解释。
在图9中，RWO4表示复位波形输出电路，并且包括npn晶体管Tr1和Tr11、电阻器R12和R14以及二极管DR1。晶体管Tr11的基极端连接到控制端CTL，而其发射极端连接到晶体管Tr1的基极端。晶体管Tr1和Tr11的集电极端共同连接到输入端IN。即，复位波形输出电路RWO4中的晶体管Tr11和Tr1被配置为达林顿对(Darlington pair)。因此，第五实施例中的复位波形输出电路RWO4相比于第一到第四实施例中的复位波形输出电路RWO1到RWO3，可以增强电流放大。
电阻器R12连接在晶体管Tr11的基极端和二极管DR1的负极端之间，而电阻器R14连接在晶体管Tr11的发射极端和晶体管Tr1的基极端之间的互连节点与二极管DR1的负极端之间。
根据第五实施例，可获得如第三实施例中的同样效果，并且复位波形输出电路RWO4中的电流放大增强，因此即使负载(流经晶体管Tr1的集电极电流，自第四信号线OUTB′流出的电流)增大，也可输出不带任何波形失真的复位脉冲RP，从而可输出相对于负载变化保持稳定的复位脉冲RP。此外，通过提供电阻器R14以为晶体管Tr11提供偏置电流，可使得操作相对于晶体管Tr11中部分的变化、环境温度的改变等更加稳定。
-第六实施例-
下面，将描述本发明的第六实施例。
图10是示出了根据第六实施例驱动电路中的复位电路RC的配置示例的示图。在第六实施例的复位电路RC中，在第五实施例的复位波形输出电路RWO4内附加了二极管DR4。在图10中，具有与如图9中所示的同样功能的组成元件指示以同样的数字和符号，因此省略重复的解释。
在图10中，RWO5表示复位波形输出电路，并且包括npn晶体管Tr1和Tr11、电阻器R12和R14以及二极管DR1和DR4。二极管DR4的正极端连接到晶体管Tr11的基极端，而其负极端连接到晶体管Tr1和Tr11的集电极端之间的互连节点上。
当晶体管Tr1和Tr11导通时，二极管DR4阻止集电极端的电势低于基极端的电势，从而使晶体管Tr1和Tr11难以饱和。因此，当在晶体管Tr1和Tr11导通且在复位脉冲输出期间TRP内输出复位脉冲RP之后，晶体管Tr1和Tr11截止时，可减少从“导通”变化至“截止”所需的时间。因此，除了在第五实施例中所获得的效果外，还可实现由晶体管Tr1和Tr11中功率损耗所引起的热量产生的减少。
附带地，在上面的实施例中，二极管DR4的正极端连接到晶体管Tr11的基极端，然而其也可连接到晶体管Tr11的集电极端。
-第七实施例-
下面，将描述本发明的第七实施例。
图11是示出了根据第七实施例驱动电路中的复位电路RC的配置示例的示图。在第七实施例的复位电路RC中，第六实施例中的电抗性电流阻止开关SWR2被配置使用npn晶体管。在图11中，具有与如图10中所示的同样功能的组成元件指示以同样的数字和符号，因此省略重复的解释。
在图11中，SWR3表示电抗性电流阻止开关，并且包括npn晶体管Tr12和Tr13、电阻器R15、R16、R17和R18，以及电压源VE5。晶体管Tr12的集电极端通过电阻器R17连接到电压源VE5的高电压侧，而其基极端通过电阻器R15连接到复位信号输入端RSTI。晶体管Tr13的集电极端连接到复位波形输出电路RWO5的控制端CTL，而其基极端连接到晶体管Tr12的集电极端和电阻器R17之间的互连节点上。晶体管Tr12和Tr13的发射极端连接到复位波形输出电路RWO5的输出端OUT和二极管D11的正极端之间的互连节点上。
电阻器R16的一端连接到晶体管Tr12的基极端和电阻器R15之间的互连节点上，而其另一端连接到晶体管Tr12的发射极端。电阻器R18的一端连接到晶体管Tr13的基极端和晶体管Tr12的集电极端之间的互连节点上，而其另一端连接到晶体管Tr13的发射极端。
根据第七实施例，通过反转复位信号VR1，并将其作为控制信号VR3提供给晶体管Tr13的基极端，使得晶体管Tr13在复位脉冲输出期间TRP(复位信号VR1被激活并且为高电平时的期间)内截止，而在其他期间(包含例如在图3中所示时间点t11和t12之间的电流流经线圈LA′的期间)内导通。因此，复位波形输出电路RWO5的控制端CTL和输出端OUT在除了复位脉冲输出期间TRP的其他期间内进入导通状态，这样阻止了电抗性电流流经晶体管Tr1。因此，可以阻止由电抗性电流引起的功耗增大，并且还可以阻止由电抗性电流引起的热量产生，从而导致驱动电路可靠性的提高。此外，根据第七实施例，当电抗性电流阻止开关SWR3进入导通时，可使得复位波形输出电路RWO5的控制端CTL和输出端OUT之间的电势差远小于第一到第六实施例中的情况(当使用pnp晶体管配置电抗性电流阻止开关时)。
-其他实施例-
附带地，在上述第一到第七实施例的每一个中，使用npn晶体管Tr1配置驱动电路中复位电路RC内的复位波形输出电路，但是如图12所示，也可使用pnp晶体管Tr1′来配置。当使用晶体管Tr1′来配置复位波形输出电路RWO′时，要求在输入端IN和控制端CTL之间提供电抗性电流阻止开关SWR′，其中，如图12所示，晶体管Tr1′的发射极端连接到输入端IN，基极端连接到控制端CTL，集电极端连接到输出端OUT。通过执行电抗性电流阻止开关SWR′的导通/截止控制，例如，通过使用从复位信号输入端RSTI输入的复位信号VR1，可获得和上述实施例中同样的效果。
在上述的第一到第七实施例中，作为示例，解释了例如图1所示的驱动电路，其中，给负载20充电的线圈电路A′连接到第三信号线OUTA′，从负载20放电的线圈电路B′连接到第四信号线OUTB′，但是本发明不限于该示例。
本发明还可适用于例如图13所示的驱动电路，其中，既有给负载20充电功能，又有从负载20放电功能的线圈电路C连接到第四信号线OUTB′。
图13是示出了根据该实施例驱动电路的配置示例的示图。在图13中，具有与如图1中所示的同样功能的组成元件指示以同样的数字和符号，因此省略重复的解释。
在图13中，线圈电路C包括二极管DC1和DC2、线圈LC1和LC2以及开关SW11和SW12。从负载20放电的功能由二极管DC1、线圈LC1和开关SW11实现。二极管DC1的正极端连接到第四信号线OUTB′，而其负极端通过线圈LC1和开关SW11连接到地。类似地，给负载20充电的功能由二极管DC2、线圈LC2和开关SW12实现。二极管DC2的负极端连接到第四信号线OUTB′，而其正极端通过线圈LC2和开关SW12连接到地。
此外，本发明还可适用于例如图14所示的驱动电路，其中，从负载20放电的线圈电路A连接到第三信号线OUTA′，给负载20充电的线圈电路B连接到第四信号线OUTB′。
图14是示出了根据该实施例驱动电路的配置示例的示图。在图14中，具有与如图1中所示的同样功能的组成元件指示以同样的数字和符号，因此省略重复的解释。
在图14中，线圈电路A包括二极管DA、线圈LA和开关SW13。二极管DA的正极端连接到第一和第二开关SW1′和SW2′之间的互连节点上(第三信号线OUTA′)，而其负极端通过线圈LA和开关SW13连接到地。线圈电路B包括二极管DB、线圈LB和开关SW14。二极管DB的负极端连接到第三开关SW3′和电容器C4的另一端之间的互连节点上(第四信号线OUTB′)，而其正极端通过线圈LB和开关SW14连接到地。
在上述第一到第七实施例中，作为示例，示出了复位电路RC被提供在扫描电极Y侧的情况，但是上述实施例也可顺利应用于复位电路被提供在公共电极X侧的情况。
另外，复位电路中的复位波形输出电路RWO1到RWO5以及电抗性电流阻止开关SWR1到SWR3的组合是可选的，而不限于第一到第七实施例中所示驱动电路中复位电路内的情况。
本实施例要从图示的，非限制性的所有方面来考虑，因此，落在权利要求的等同物的含义和范围之内的所有变化要被认为包含在本实施例中。本发明可以其他具体形式实施，而不脱离其精神或基本特征。
根据本发明，在阻止电抗性电流流动的期间内，通过使电抗性电流阻止开关导通，控制波形输出电路以使其不操作，从而阻止电抗性电流的流动，从而可阻止功耗增大和由热量产生引起的元件损坏。因此，可提高驱动电路和使用该驱动电路的等离子体显示设备的可靠性。

Claims (25)

1.一种等离子体显示设备的驱动电路，其中，所述驱动电路施加电压到电容性负载，所述驱动电路包括：
第一信号线(OUTA′)，用于提供第一电势(+Vs/2)到所述电容性负载的一端；
第二信号线(OUTB′)，用于提供第二电势(-Vs/2)到所述电容性负载的所述一端；
具有输入端、输出端和控制端的波形输出电路，其中，所述输入端连接到提供第三电势(Vw)的供应线，其中所述输出端连接到所述第一信号线或所述第二信号线，其中所述控制端连接到波形生成电路；以及
电抗性电流阻止开关，所述电抗性电流阻止开关连接在所述波形输出电路的所述控制端和所述输出端或所述输入端之间，并且在所述第一信号线电势从所述第二电势向所述第一电势改变期间，所述电抗性电流阻止开关导通。
2.如权利要求1所述的驱动电路，其中，所述波形输出电路包括第一npn晶体管，所述第一npn晶体管的集电极端、发射极端和基极端分别连接到所述波形输出电路的所述输入端、所述输出端和所述控制端。
3.如权利要求2所述的驱动电路，其中，所述波形输出电路还包括第一二极管，所述第一二极管的正极连接到所述第一npn晶体管的所述发射极端，所述第一二极管的负极连接到所述波形输出电路的所述输出端。
4.如权利要求3所述的驱动电路，其中
所述波形输出电路还包括第二npn晶体管，
其中所述第一和第二npn晶体管以达林顿配置相连接。
5.如权利要求4所述的驱动电路，其中，所述波形输出电路还包括第二二极管，所述第二二极管的正极连接到所述控制端，所述第二二极管的负极连接到所述输入端。
6.如权利要求2所述的驱动电路，其中
所述波形输出电路还包括电阻器和电感中的至少任意一个，所述电阻器和电感中的至少任意一个连接在所述第一npn晶体管的所述发射极端和所述波形输出电路的所述输出端之间，并且
所述第一npn晶体管的所述发射极端连接到所述电阻器或所述电感的一端或者所述电阻器和所述电感的一端，且所述输出端连接到所述电阻器或所述电感的另一端或者所述电阻器和所述电感的另一端。
7.如权利要求1所述的驱动电路，其中，所述电抗性电流阻止开关包括pnp晶体管，所述pnp晶体管的发射极端连接到所述波形输出电路的所述控制端，所述pnp晶体管的集电极端连接到所述波形输出电路的所述输出端或所述输入端。
8.如权利要求7所述的驱动电路，其中，所述电抗性电流阻止开关还包括：
第一二极管，所述第一二极管的正极连接到所述pnp晶体管的基极端，所述第一二极管的负极连接到所述pnp晶体管的所述发射极端，以及
第二二极管，所述第二二极管的正极连接到所述波形输出电路的所述控制端，所述第二二极管的负极连接到所述第一二极管的所述负极和所述pnp晶体管的所述发射极端之间的互连节点上。
9.如权利要求1所述的驱动电路，其中，所述电抗性电流阻止开关包括npn晶体管，所述npn晶体管的集电极端连接到所述波形输出电路的所述控制端，所述npn晶体管的发射极端连接到所述波形输出电路的所述输出端或所述输入端。
10.如权利要求1所述的驱动电路，还包括：
第四开关(SW4′)，用于控制所述电容性负载的所述一端和所述第一信号线之间的连接；
第五开关(SW5′)，用于控制所述电容性负载的所述一端和所述第二信号线之间的连接；以及
线圈电路，所述线圈电路连接在所述第一信号线和所述第二信号线中的至少任意一个和提供第四电势(0V)的供应线之间，其中
所述线圈电路中的至少一个与所述第四开关或所述第五开关串行连接。
11.如权利要求10所述的驱动电路，其中，所述线圈电路包括：
充电电路，所述充电电路连接到所述第一信号线，用于通过所述第一信号线给所述电容性负载充电；以及
放电电路，所述放电电路连接到所述第二信号线，用于通过所述第二信号线从所述电容性负载放电。
12.如权利要求10所述的驱动电路，其中，所述线圈电路包括：
充电电路，所述充电电路连接到所述第二信号线，用于通过所述第二信号线给所述电容性负载充电；以及
放电电路，用于通过所述第二信号线从所述电容性负载放电。
13.如权利要求10所述的驱动电路，其中，所述线圈电路包括：
充电电路，所述充电电路连接到所述第二信号线，用于通过所述第二信号线给所述电容性负载充电；以及
放电电路，所述放电电路连接到所述第一信号线，用于通过所述第一信号线从所述电容性负载放电。
14.一种等离子体显示设备的驱动电路，其中，所述驱动电路应用电压到电容性负载，所述驱动电路包括：
第一开关(SW1′)和第二开关(SW2′)，所述第一和第二开关连接在提供第一电势(+Vs/2)和不同于所述第一电势的第二电势(-Vs/2)的第一电源与提供第三电势(Vw)的第二电源之间；
电容器，所述电容器的一端连接在所述第一和第二开关中间；
第三开关(SW3′)，所述第三开关连接在所述电容器的另一端和所述第二电源之间；
第一信号线(OUTA′)，所述第一信号线连接到所述电容器的一端，用于提供所述第一电势；
第二信号线(OUTB′)，所述第二信号线连接到所述电容器的另一端，用于提供所述第二电势；
线圈电路，所述线圈电路连接在所述第一信号线和所述第二信号线中的至少任意一个和所述第二电源之间；
波形输出电路，所述波形输出电路的输入端连接到提供第四电势(0V)的第三电源，所述波形输出电路的输出端连接到所述第一信号线或所述第二信号线，所述波形输出电路的控制端连接到波形生成电路；以及
电抗性电流阻止开关，所述电抗性电流阻止开关连接在所述波形输出电路的所述控制端和所述输出端或所述输入端之间，并且在所述第一信号线电势从所述第二电势向所述第一电势改变期间，所述电抗性电流阻止开关导通。
15.如权利要求14所述的驱动电路，其中，所述电抗性电流阻止开关在电流流过所述线圈电路的期间内，处于导通状态。
16.如权利要求14所述的驱动电路，其中，所述波形输出电路包括npn晶体管，所述npn晶体管的集电极端、发射极端和基极端分别连接到所述波形输出电路的所述输入端、所述输出端和所述控制端。
17.如权利要求16所述的驱动电路，其中，所述波形输出电路还包括二极管，所述二极管的正极连接到所述npn晶体管的所述发射极端，所述二极管的负极连接到所述波形输出电路的所述输出端。
18.如权利要求16所述的驱动电路，其中
所述波形输出电路还包括电阻和电感中的至少任意一个，所述电阻和电容中的至少任意一个连接在所述npn晶体管的所述发射极端和所述波形输出电路的所述输出端之间，并且
所述npn晶体管的所述发射极端连接到所述电阻器或所述电感的端或者所述电阻器和所述电感的一端，且所述输出端连接到所述电阻器或所述电感的另一端或者所述电阻器和所述电感的另一端。
19.如权利要求14所述的驱动电路，其中，所述电抗性电流阻止开关是pnp晶体管，所述pnp晶体管的发射极端连接到所述波形输出电路的所述控制端，所述pnp晶体管的集电极端连接到所述波形输出电路的所述输出端或所述输入端。
20.如权利要求14所述的驱动电路，其中，所述电抗性电流阻止开关是npn晶体管，所述npn晶体管的集电极端连接到所述波形输出电路的所述控制端，所述npn晶体管的发射极端连接到所述波形输出电路的所述输出端或所述输入端。
21.一种驱动方法，所述驱动方法使用施加电压到电容性负载的等离子体显示设备的驱动电路，其中
所述驱动电路包括：
第一信号线(OUTA′)，用于提供第一电势(+Vs/2)到所述电容性负载的一端；
第二信号线(OUTB′)，用于提供与所述第一电势不同的第二电势(-Vs/2)到所述电容性负载的所述一端；
包括线圈的线圈电路，所述线圈连接到所述第一信号线和所述第二信号线中的至少任意一个，并向所述电容性负载提供电荷；
第四开关(SW4′)，用于控制所述电容性负载的所述一端和所述第一信号线之间的连接；
第五开关(SW5′)，用于控制所述电容性负载的所述一端和所述第二信号线之间的连接；
第一开关(SW1′)，用于控制第一电源线(+Vs/2)和所述第一信号线之间的连接，其中，所述第一电源线用于提供所述第一电势到所述第一信号线；
波形输出电路，所述波形输出电路的输入端连接到提供第三电势的供应线，所述波形输出电路的输出端连接到所述第一信号线或所述第二信号线，所述波形输出电路的控制端连接到波形生成电路；以及
电抗性电流阻止开关，所述电抗性电流阻止开关连接在所述波形输出电路的所述控制端和所述输出端或所述输入端之间，并且在所述第一信号线电势从所述第二电势向所述第一电势改变期间，所述电抗性电流阻止开关导通，并且
在所述第四开关接通以及所述线圈和所述电容性负载之间发生谐振之后，所述第一开关接通。
22.一种驱动方法，所述驱动方法使用施加电压到电容性负载的等离子体显示设备的驱动电路，其中
所述驱动电路包括：
第一信号线(OUTA′)，用于提供第一电势(+Vs/2)到所述电容性负载的一端；
第二信号线(OUTB′)，用于提供与所述第一电势不同的第二电势(-Vs/2)到所述电容性负载的所述一端；
包括线圈的线圈电路，所述线圈连接到所述第一信号线和所述第二信号线中的至少任意一个，并从所述电容性负载释放电荷；
第四开关(SW4′)，用于控制所述电容性负载的所述一端和所述第一信号线之间的连接；
第五开关(SW5′)，用于控制所述电容性负载的所述一端和所述第二信号线之间的连接；
第二开关(SW2′)，用于控制第二电源线(-Vs/2)和所述第一信号线之间的连接，其中，所述第二电源线用于提供所述第二电势到所述第二信号线；
波形输出电路，所述波形输出电路的输入端连接到提供第三电势的供应线，所述波形输出电路的输出端连接到所述第一信号线或所述第二信号线，所述波形输出电路的控制端连接到波形生成电路；以及
电抗性电流阻止开关，所述电抗性电流阻止开关连接在所述波形输出电路的所述控制端和所述输出端或所述输入端之间，并且在所述第一信号线电势从所述第二电势向所述第一电势改变期间，所述电抗性电流阻止开关导通，并且
在所述第五开关接通以及所述线圈和所述电容性负载之间发生谐振之后，所述第二开关接通。
23.一种等离子体显示设备，包括：
多个X电极；
多个Y电极，所述多个Y电极被配置基本上平行于所述多个X电极，并与所述多个X电极产生放电；
X电极驱动电路，所述X电极驱动电路施加放电电压到所述多个X电极；以及
Y电极驱动电路，所述Y电极驱动电路施加放电电压到所述多个Y电极，
其中所述X电极驱动电路或所述Y电极驱动电路包括如权利要求1所述的驱动电路。
24.如权利要求23所述的等离子体显示设备，其中，所述波形输出电路是提供复位电压以初始化由所述多个X电极和所述多个Y电极形成的显示单元的复位电压输出电路。
25.一种等离子体显示设备，包括：
多个X电极；
多个Y电极，所述多个Y电极被配置基本上平行于所述多个X电极，并与所述多个X电极产生放电；
X电极驱动电路，所述X电极驱动电路施加放电电压到所述多个X电极；以及
Y电极驱动电路，所述Y电极驱动电路施加放电电压到所述多个Y电极，其中
所述X电极驱动电路或所述Y电极驱动电路包括复位波形输出电路和电抗性电流阻止开关，所述复位波形输出电路包括输出复位电压以复位由所述多个X电极和所述多个Y电极形成的显示单元的输出端、连接到复位电源的输入端以及连接到复位波形生成电路的控制端，所述电抗性电流阻止开关连接在所述复位波形输出电路的所述控制端和所述输出端或所述输入端之间，并且在阻止电抗性电流流动的期间内，所述电抗性电流阻止开关导通。
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