JP2005167109A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法 Download PDFInfo
- Publication number
- JP2005167109A JP2005167109A JP2003406739A JP2003406739A JP2005167109A JP 2005167109 A JP2005167109 A JP 2005167109A JP 2003406739 A JP2003406739 A JP 2003406739A JP 2003406739 A JP2003406739 A JP 2003406739A JP 2005167109 A JP2005167109 A JP 2005167109A
- Authority
- JP
- Japan
- Prior art keywords
- metal
- film
- semiconductor device
- semiconductor
- semiconductor layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/484—Connecting portions
- H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
- H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
Landscapes
- Electrodes Of Semiconductors (AREA)
Abstract
【課題】 ショットキーバリアダイオードの金属と半導体との仕事関数差φBを下げることで低容量を確保した上で順方向抵抗を低減させ、バリアメタルのコンタクト端にクラックが発生するのを防止する。
【解決手段】 半導体層に金属膜を接触させてある半導体装置において、前記半導体層と前記金属膜との間に、膜応力の大きな金属のシリサイド膜を形成し、前記金属膜には柱状構造をとらない金属を用い、前記シリサイド膜を介して前記金属膜が半導体層に接触する。また、その製造方法において、前記半導体層と膜応力の大きな金属とのシリサイド膜を形成する工程と、前記シリサイド膜に積層して、柱状構造をとらない金属を前記金属膜として形成する工程とを有し、前記シリサイド膜を介して前記金属膜が半導体層に接触する。
【選択図】 図1
【解決手段】 半導体層に金属膜を接触させてある半導体装置において、前記半導体層と前記金属膜との間に、膜応力の大きな金属のシリサイド膜を形成し、前記金属膜には柱状構造をとらない金属を用い、前記シリサイド膜を介して前記金属膜が半導体層に接触する。また、その製造方法において、前記半導体層と膜応力の大きな金属とのシリサイド膜を形成する工程と、前記シリサイド膜に積層して、柱状構造をとらない金属を前記金属膜として形成する工程とを有し、前記シリサイド膜を介して前記金属膜が半導体層に接触する。
【選択図】 図1
Description
本発明は、半導体装置及びその製造方法に関し、特に、半導体と金属との接合部分を有する半導体装置に適用して有効な技術に関するものである。
ショットキーバリアダイオードのショットキーバリア接合或いはバンプ電極のUBM(Under Bump Metal)では、仕事関数差φBの調整或いはコンタクト抵抗の低減を目的として、半導体層と金属膜との間にシリサイド層を形成する場合がある。特に、ショットキーバリア接合の場合には、半導体基板シリコンの極表面での金属接触によって特性をだしており、通常はショットキーバリアメタルと半導体基板とを反応させてシリサイド層を形成、ショットキーバリアメタルの界面部分をシリサイド化しており、シリサイド層を形成した後にバリアメタルを形成する場合は少ない。
下記特許文献1には、シリサイド層をシリサイド層の厚さを変えることによってショットキ―バリアダイオードの順方向抵抗Vfを変化させる例が開示されている。
高周波検波用のショットキーバリアダイオードでは、順方向抵抗VF、直列抵抗Rs、容量Cdの低減が求められているが、順方向抵抗Vfと容量Cdとは、トレードオフの関係にあるため、低容量を確保した上で順方向抵抗を低減するためには、金属と半導体との仕事関数差φBを下げることで実現することができる。
このため、p型半導体基板に対して仕事関数差が小さな金属としてはパラジウムがあるが、パラジウムのシリサイドを半導体基板とバリアメタルとの間に形成した場合に、パラジウムの膜応力が大きく、加えてパラジウムと酸化シリコンとの反応が少ないため、バリアメタルのコンタクト端にクラックを発生させることがある。バリアメタルにクラックが発生すると、バリアメタルにアルミニュウムが積層されている場合には、前記クラックからアルミニュウムが析出し、逆方向電流を増加させてしまう、更にはアルミニュウムが半導体基板に達して短絡を生じてしまうという問題がある。
本発明の課題は、これらの問題点を解決し、ショットキーバリアダイオードの金属と半導体との仕事関数差φBを下げることで低容量を確保した上で順方向抵抗を低減させ、バリアメタルのコンタクト端にクラックが発生するのを防止することが可能となる技術を提供することにある。
本発明の前記ならびにその他の課題と新規な特徴は、本明細書の記述及び添付図面によって明らかになるであろう。
本発明の前記ならびにその他の課題と新規な特徴は、本明細書の記述及び添付図面によって明らかになるであろう。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、下記のとおりである。
半導体層に金属膜を接触させてある半導体装置において、前記半導体層と前記金属膜との間に、膜応力の大きな金属のシリサイド膜を形成し、前記金属膜には柱状構造をとらない金属を用い、前記シリサイド膜を介して前記金属膜が半導体層に接触する。
半導体層に金属膜を接触させてある半導体装置において、前記半導体層と前記金属膜との間に、膜応力の大きな金属のシリサイド膜を形成し、前記金属膜には柱状構造をとらない金属を用い、前記シリサイド膜を介して前記金属膜が半導体層に接触する。
また、その製造方法において、前記半導体層と膜応力の大きな金属とのシリサイド膜を形成する工程と、前記シリサイド膜に積層して、柱状構造をとらない金属を前記金属膜として形成する工程とを有し、前記シリサイド膜を介して前記金属膜が半導体層に接触する。
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記のとおりである。
(1)本発明によれば、パラジウムシリサイドを用いることにより仕事関数差φBを下げることができるという効果がある。
(2)本発明によれば、上記効果(1)により、低容量を確保した上でショットキーバリアダイオードの順方向抵抗を低減させることができるという効果がある。
(3)本発明によれば、バリアメタルにチタンを用いることによりコンタクト端にクラックが発生するのを防止することができるという効果がある。
(4)本発明によれば、上記効果(3)により、逆方向電流の増加を防止する、或いはアルミニュウムが半導体基板に達して短絡を生じるといった特性不良の発生を防止することができるという効果がある。
(1)本発明によれば、パラジウムシリサイドを用いることにより仕事関数差φBを下げることができるという効果がある。
(2)本発明によれば、上記効果(1)により、低容量を確保した上でショットキーバリアダイオードの順方向抵抗を低減させることができるという効果がある。
(3)本発明によれば、バリアメタルにチタンを用いることによりコンタクト端にクラックが発生するのを防止することができるという効果がある。
(4)本発明によれば、上記効果(3)により、逆方向電流の増加を防止する、或いはアルミニュウムが半導体基板に達して短絡を生じるといった特性不良の発生を防止することができるという効果がある。
以下、本発明の実施の形態を説明する。
なお、実施の形態を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
なお、実施の形態を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
図1は、本発明の一実施の形態である半導体装置に用いられるショットキーバリアダイオードの半導体チップを示す縦断面図である。
このショットキーバリアダイオード1は、高不純物濃度のp+型単結晶シリコン等の半導体基体2に高不純物濃度のp型エピタキシャル層3を形成した半導体基板主面を保護絶縁膜4によって被覆し、保護絶縁膜4を部分的に除去して露出させた半導体基板主面中央部の接続領域に厚さ20nm程度のパラジウムシリサイド膜5を形成し、シリサイド膜5上にチタンからなる厚さ350nm程度のバリアメタル6を積層し、バリアメタル6の上に例えばアルミニュウムを主成分とした厚さ2μm程度の表面電極7を形成し、シリサイド膜5、バリアメタル6及び表面電極7の金属積層膜と半導体基板主面とがショットキーバリア接合した構成となっており、半導体基板裏面の半導体基体2には、例えば金を主成分とした裏面電極8を接続してある。
本実施の形態のショットキーバリアダイオード1では、p型エピタキシャル層3である半導体層と金属との接合面にパラジウムシリサイド膜5を用いることにより、仕事関数差φBを下げて、低容量を確保した上でショットキーバリアダイオード1の順方向抵抗を低減させることができる。
本実施の形態のようにパラジウムシリサイド膜5を形成した場合には、パラジウムの膜応力が大きいために積層されるバリアメタル6に大きな力が加わってしまう。例えばタングステンのような通常の柱状構造をとる金属をバリアメタル6とした場合には、柱状の結晶が垂直方向に整列した状態となっているために、最も応力が強くなるコンタクト端では、膜応力により水平方向に力が加えられると、結晶の粒界に水平・垂直方向の力が加わることとなり粒界で割れてしまい、クラックが発生することがある。
このため、本実施の形態では、バリアメタル6に柱状構造をとらない金属であるチタンを用いることにより、膜応力を吸収することで結晶の粒界で割れてしまうのを防止し、バリアメタル6のコンタクト端にクラックが発生するのを防止することができる。なお、他に膜応力が大きい金属としては、タングステン、モリブデン等があり、他に柱状構造をとらない金属としては、チタンタングステン等がある。
図2に実装状態の縦断面図を示すように、このショットキーバリアダイオード1は、以降の実装工程によって、ショットキーバリアダイオード1の裏面電極8側が一方のリード9に接着導通され、また表面電極7と他方のリード10とが金等のボンディングワイヤ11により接続導通されており、ショットキーバリアダイオード1、ボンディングワイヤ11及びリード9,10の一部がレジン等の封止体12によって樹脂封止され、封止体12の側面からリード9,10の端部が露出した半導体装置となる。この半導体装置を実装基板等に実装する際には、リード9,10をハンダ等によって実装基板の配線に接続する。製品外形としては、例えば、通常1006と呼称される1mm×0.6mmのサイズとなっている。
続いて、この半導体装置の製造方法について、図3乃至図9を用いて工程毎に説明する。
先ず、高不純物濃度のp+型半導体基体2に高不純物濃度のp型エピタキシャル層3を形成した半導体基板の主面に、図3に示すように、熱酸化等により酸化シリコン膜4aを全面に形成し、この酸化シリコン膜4a上に、PSG(Phospho Silicate Glass)膜4bを全面に形成し、このPSG膜4b上に、バリアメタルの接続領域となる半導体基板主面の中央を開口したレジストマスク13をホトリソグラフィにより形成する。なお、酸化シリコン膜4aとPSG膜4bとによって、保護絶縁膜4が構成されている。続いて、このレジストマスク13を用いたドライエッチングによって酸化シリコン膜4a及びPSG膜4bを選択的に除去し、半導体基板主面を露出させる。この状態を図4に示す。
先ず、高不純物濃度のp+型半導体基体2に高不純物濃度のp型エピタキシャル層3を形成した半導体基板の主面に、図3に示すように、熱酸化等により酸化シリコン膜4aを全面に形成し、この酸化シリコン膜4a上に、PSG(Phospho Silicate Glass)膜4bを全面に形成し、このPSG膜4b上に、バリアメタルの接続領域となる半導体基板主面の中央を開口したレジストマスク13をホトリソグラフィにより形成する。なお、酸化シリコン膜4aとPSG膜4bとによって、保護絶縁膜4が構成されている。続いて、このレジストマスク13を用いたドライエッチングによって酸化シリコン膜4a及びPSG膜4bを選択的に除去し、半導体基板主面を露出させる。この状態を図4に示す。
次に、レジストマスク13を除去した後に、図5に示すように、パラジウム5´を全面に堆積させる。この状態で熱処理を加えて、図6に示すように、パラジウム5´と半導体基板のエピタキシャル層3との界面に、厚さ20nm程度のパラジウムシリサイド膜5を形成し、未反応のパラジウム5´を除去する。この状態を図7に示す。
次に、半導体基板主面の全面にスパッタ等によりバリアメタル6となるチタン膜を堆積させ、バリアメタル6の形成領域を覆うレジストマスク14をホトリソグラフィにより形成し、このレジストマスク14を用いたドライエッチングによって前記チタン膜を選択的に除去して、厚さ350nm程度のバリアメタル6を形成する。この状態を図8に示す。なお、バリアメタル6について、通常は200nm程度の厚さに形成するが、パラジウムシリサイド膜5を形成した場合には、上層の表面電極8のアルミニュウムを引き寄せるため、本実施の形態ではバリアメタル6を350nm程度に厚くしてある。
次に、レジストマスク14を除去した後に、半導体基板主面の全面にスパッタ等によりアルミニュウムを主とした金属膜を堆積させ、表面電極7の形成領域を覆うレジストマスク15をホトリソグラフィにより形成し、このレジストマスク15を用いたドライエッチングによって前記金属膜を選択的に除去して、厚さ2μm程度の表面電極7を形成する。この状態を図9に示す。
続いて、レジストマスク15を除去した後に、半導体基板主面とは反対側の裏面の半導体基体2に蒸着等により、金を主とした金属膜を堆積させ、裏面電極8を形成すると、図1に示す状態となる。
以上、本発明を、前記実施の形態に基づき具体的に説明したが、本発明は、前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。
例えば、前述した説明ではショットキーバリアダイオードにショットキーバリア接合を形成する場合について記述したが、半導体基板にシリサイド膜を介してバンプ電極のUBMを形成する場合についても、同様に適用することができる。
また、前述した説明ではp型半導体基板にショットキーバリア接合を形成する場合について記述したが、n型半導体基板に金属膜を形成する場合についても、同様に適用することができる。
1…ショットキーバリアダイオード、2…半導体基体、3…エピタキシャル層、4…保護絶縁膜、4a…酸化シリコン膜、4b…PSG膜、5…シリサイド膜、5´…パラジウム、6…バリアメタル、7…表面電極、8…裏面電極、9,10…リード、11…ボンディングワイヤ、12…封止体、13,14,15…レジストマスク。
Claims (5)
- 半導体層に金属膜を接触させてある半導体装置において、
前記半導体層と前記金属膜との間に、膜応力の大きな金属のシリサイド膜を形成し、前記金属膜には柱状構造をとらない金属を用い、前記シリサイド膜を介して前記金属膜が半導体層に接触することを特徴とする半導体装置。 - 前記膜応力の大きな金属が半導体に対して仕事関数差が小さな金属であり、具体的にはパラジウムであることを特徴とする請求項1に記載の半導体装置。
- 前記金属膜がチタンを用いたバリアメタルであることを特徴とする請求項1又は請求項2に記載の半導体装置。
- 前記半導体装置がショットキーバリアダイオードを有することを特徴とする請求項1乃至請求項3の何れか一項に記載の半導体装置。
- 半導体層に金属膜を接触させてある半導体装置の製造方法において、
前記半導体層と膜応力の大きな金属とのシリサイド膜を形成する工程と、
前記シリサイド膜に積層して、柱状構造をとらない金属を前記金属膜として形成する工程とを有し、前記シリサイド膜を介して前記金属膜が半導体層に接触することを特徴とする半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003406739A JP2005167109A (ja) | 2003-12-05 | 2003-12-05 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003406739A JP2005167109A (ja) | 2003-12-05 | 2003-12-05 | 半導体装置及びその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2005167109A true JP2005167109A (ja) | 2005-06-23 |
Family
ID=34729000
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2003406739A Pending JP2005167109A (ja) | 2003-12-05 | 2003-12-05 | 半導体装置及びその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2005167109A (ja) |
-
2003
- 2003-12-05 JP JP2003406739A patent/JP2005167109A/ja active Pending
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4956928B2 (ja) | 半導体装置 | |
JP5004800B2 (ja) | 炭化ケイ素デバイス用のはんだ付け可能上部金属 | |
JP4373866B2 (ja) | 半導体装置の製造方法 | |
JP2007142138A (ja) | 半導体装置 | |
JP2010171386A (ja) | 半導体装置及びその製造方法 | |
JP4411695B2 (ja) | 窒化物半導体発光素子 | |
US9768120B2 (en) | Semiconductor device assembly including a chip carrier, semiconductor wafer and method of manufacturing a semiconductor device | |
JP2007157844A (ja) | 半導体装置、および半導体装置の製造方法 | |
JP2001168093A (ja) | 半導体装置 | |
JP2023054250A (ja) | 半導体装置 | |
US11417623B2 (en) | Semiconductor chip and semiconductor device including a copper pillar and an intermediate layer | |
JP7234432B2 (ja) | 半導体装置 | |
JP2007019215A (ja) | 半導体装置及びその製法 | |
JP2014022505A (ja) | 半導体装置およびその製造方法 | |
JP7280261B2 (ja) | 半導体素子および半導体装置 | |
US7045831B2 (en) | Semiconductor device | |
US5659202A (en) | Semiconductor device with a pair of dummy electrodes below an inner lead | |
JP2023174895A (ja) | 半導体素子および半導体装置 | |
JP6860334B2 (ja) | 半導体装置 | |
JP6210482B2 (ja) | 半導体装置および半導体装置の製造方法 | |
JPH06177200A (ja) | 半導体集積回路装置の形成方法 | |
JP2005167109A (ja) | 半導体装置及びその製造方法 | |
JP5899740B2 (ja) | 半導体装置の製造方法 | |
JP2007514312A (ja) | 補強された内部接続メタライゼーションを有するワイヤボンディングされた半導体部品 | |
JP2009038140A (ja) | 半導体装置およびその製造方法 |