JP2005167098A - 積層セラミック電子部品 - Google Patents

Abstract

【課題】 バイアホールへのぺ一ストの充填不足に起因する接続不良を解消し、しかも低Ｒｄｃ（直流抵抗）を得ることができる積層セラミック電子部品を提供する。
【解決手段】 セラミック層８，９，１０，１０ａ，１１と、所定のセラミック層間に配置された複数の帯状導体２，３とを一体焼成してなる積層体から構成される積層セラミック電子部品であって、複数の層１０，１０ａに形成されたバイアホール１４，１５が積層方向に連設している層間接続部を有し、層間接続部は異なる径を持つバイアホール１４，１５が所定の層数ごとに交互に積層されて形成されている。
【選択図】 図２

Description

本発明は積層セラミック電子部品に関し、より詳細には、積層方向に多数層が連設されて、バイアホールにより接続する際における接続不良を解消した積層セラミック電子部品に関する。

従来より、積層セラミック電子部品において、バイアホールが積層方向に複数連続しているものがある（例えば、特許文献１参照）。この特許文献１に開示される積層セラミック電子部品は、縦積層横巻型インダクタといわれるもので、図６に示すような構造を有している。すなわち、この積層型インダクタは、積層体４１の内部に、積層体４１の積層方向Ａと直交するように設定されたコイル中心軸を周回する積層型のコイル４２が配設されている。そして、積層体４１の両端面に、コイル４２の両端部にそれぞれ導通する入出力用外部電極４３が配設されている。

そして、積層体４１の内部には、所定の平面位置（積層方向から見て）に、軸心が積層方向Ａに沿うように複数のバイアホール４４が配設されている。また、積層体４１の内部には、所定のバイアホール４４の積層方向の一方側端部（上端部）どうしを接続する接続導体４５が形成されている。さらに、所定のバイアホール４４の積層方向の他方側端部（下端部）どうしを接続する接続導体４６が形成されている。そして、接続導体４５と接続導体４６を連設されたバイアホール４４を介して接続することにより、バイアホール４４と一体となってコイル中心軸が積層方向Ａと直交するコイル４２が構成されている。

さらに、積層体４１の内部には、バイアホール４４と帯状導体４５、４６とから構成されるコイル４２と、入出力用外部電極４３とを接続する複数層構造の引出電極４７が、積層面と平行（積層方向Aに直交する方向）に配設されている。なお、この積層型インダクタにおいて、引出電極４７は、帯状導体４５と同一平面に形成されている。

上記積層型インダクタのバイアホールは、同一の径に形成されている。一般に、このような積層型インダクタ等のような積層セラミック電子部品においては、スクリーン印刷でバイアホールの充填を行っている。ところで、スクリーン印刷でバイアホール充填を行う場合、バイアホール径が大きいほど充填率が低下する傾向があり、また、バイアホール径が大きい方がＲｄｃ（直流抵抗）が低減される。特に、縦積層横巻型のインダクタではバイアホールが多いので、その影響が強いとされている。

特開２００２−２５２１１７号公報

上記のように、従来の積層型インダクタでは、バイアホールは、同一の径に形成されているため、高充填率と低Ｒｄｃが両立せず、いずれかの性能を犠牲にせざるを得なかった。

本発明はこれらの問題点に鑑みてなされたものであって、バイアホールへのぺ一ストの充填不足に起因する接続不良を解消し、しかも低Ｒｄｃ（直流抵抗）を得ることができる積層セラミック電子部品を提供することを目的としている。

上記の目的を達成するために、請求項１記載の発明に係る積層セラミック電子部品は、複数のセラミック層と、所定のセラミック層間に配置された内部導体とを一体焼成してなる積層体から構成される積層セラミック電子部品であって、複数の層に形成されたバイアホールが積層方向に連設している層間接続部を有し、該層間接続部は異なる径を持つバイアホールが所定の層数ごとに交互に積層されて形成されていることを特徴とする。

請求項２に記載の発明に係る積層セラミック電子部品は、請求項１に記載の発明において、前記内部導体は複数本の帯状導体であり、複数本の該帯状導体の所定の端部同士を前記層間接続部によって接続してなるコイル導体を備える。

請求項３に記載の発明に係る積層セラミック電子部品は、請求項１又は２に記載の発明において、前記バイアホールは大径のものと小径のものを１層毎に交互に配設した。

請求項１記載の発明に係る積層セラミック電子部品は、直径の大きいバイアホールでは充填率が低くなるが、圧着するときには充填率が高い小さい直径のバイアホールから充填率が低い方（大きい直径のバイアホールの方）にぺ一ストが流動して接続不良を防ぐことができる。また、大きい径のバイアホールと小さい径のバイアホールを交互に配置しているから、小さい径のバイアホールの場合よりＲｄｃを低減することができる。

請求項２記載の発明に係る積層セラミック電子部品は、請求項１記載の発明の効果に加えて、コイル巻数を増やすことができるので、製品の小型化を図りながら導体抵抗を低減することができる。

請求項３記載の発明に係る積層セラミック電子部品は、請求項１及び２記載の発明の効果に加えて、一層確実に導電ペーストの充填率を高め、接続不良が生じるのを防ぐことができる。

複数のセラミック層と、複数の帯状導体を所定のセラミック層間に配置して一体焼成した積層体からなる積層セラミック電子部品であって、複数の層に形成されたバイアホールが積層方向に連設している層間接続部を有し、該層間接続部は異なる径を持つバイアホールが所定の層数ごとに交互に積層されて形成されていることにより、高充填率と低Ｒｄｃを両立させた。

以下に図面により本発明の実施の形態を説明する。図１は本発明に係る積層セラミック電子部品である積層型インダクタを示す外観斜視図、図２はその分解構造斜視図、図３はバイアホールの第１実施例の層間接続部の状態の一部を示す拡大断面図である。

本発明の実施の形態にかかる積層セラミック電子部品である積層型インダクタは、図１に示すように、積層体１と、積層体１を構成するセラミック層の所定の層間に配置された複数の帯状導体２、３と、積層方向にバイアホールが連設されて形成されている層間接続部４とを有している。そして、これらの帯状導体２と層間接続部４と帯状導体３で軸方向が積層方向に直交する層間コイル５が構成され、コイルの両端に位置している帯状導体２のそれぞれの端部には接続導体６が接続して形成され、接続導体６を介して外部電極７に接続されている。

図２に示すように、積層体１は、複数のセラミック層（セラミック（グリーン）シート）８，９，１０，１０ａ，１１が積層されて構成されている。所定のセラミック層９とセラミック層８間及びセラミック層９どうしの間に複数の帯状導体２が配置され，セラミック層１０ａとセラミック層１１間及びセラミック層１１どうしの間に複数の帯状導体３が配置されている。

積層体１の表裏の最外層はセラミック層８が複数枚重ねられて形成され、セラミック層８はバイアホールも帯状導体も形成されていない層で、積層セラミック電子部品の抗折強度が高められ、耐久性の向上が図られている。

セラミック層９には、コイルの一部を構成する複数（この図２では５個）の帯状の帯状導体２が層に平行（層面）にその中央部にそれぞれ独立して配置され、それぞれ帯状導体２の端部にバイアホール１２が配置されている。また、帯状導体２が配置された同一平面に外部電極７に接続する接続導体６が、帯状導体２の延びている方向に並行に対向する両辺にそれぞれ形成されている。そして、接続導体６の端部から延びて引出導体６ａが形成され、その引出導体６ａの先端部にバイアホール１３が配置されている。セラミック層９（帯状導体２）は複数層を積層することにより、電流の容量を大きくできるようにされている。

図３に示すように、セラミック層１０には大径（Ｄ1）のバイアホール１４が形成され、セラミック層１０ａには小径（Ｄ2）のバイアホール１５がＤ1＞Ｄ2の関係に形成されている。この大径のバイアホール１０が形成されたセラミック層１０と、小径のバイアホール１５が形成されたセラミック層１０ａとを所定の層数ごと（図３では１層ごと）に交互に多数積層して層間接続部４を形成してコイルの一部を構成している。なお、バイアホールの直径は、３０〜２００μｍが採用され、大径Ｄ1と小径Ｄ2の差は１０〜１００μｍ程度にされる。ここで、バイアホールの直径とは、貫通孔の最大径の部分をいう。

セラミック層１１には、コイルの一部を構成する複数（この図２では６個）の帯状の帯状導体３が層に平行（層面）に、その中央部（端縁から距離を揺する領域を意味する）にそれぞれ独立して配置されている。また、各帯状導体３の両端部にはバイアホール１６がそれぞれ配置されている。セラミック層１１（帯状導体３）は複数層を積層することにより、電流の容量を大きくできるようにされている。

上記のように構成された積層セラミック電子部品の製造方法を次に説明する。先ず、図２のセラミック層を形成するように構成されたセラミックグリーンシート８，９、１０，１０ａ，１１をそれぞれ所定の枚数づつ用意する。
すなわち、バイアホール及び帯状導体が形成されていない表裏側の外層用のセラミックグリーンシート８と、所定形状及び本数の帯状導体２及び接続導体６がシート表面に形成され、所定のバイアホール１２，１３がシートを貫通して所定位置に形成されたセラミックグリーンシート９を用意する。さらに、バイアホール１４がシートを貫通して所定位置に形成されたセラミックグリーンシート１０およびバイアホール１４より小径のバイアホール１５がシートを貫通して所定位置に形成されたセラミックグリーンシート１０ａを用意する。さらに、所定形状及び数量の帯状導体３がシート表面に形成され、所定のバイアホール１６がシートを貫通して所定位置に形成されたセラミックグリーンシート１１を用意する。

なお、セラミックグリーンシート８，９、１０，１０ａ，１１としては、例えば、Ｎｉ−Ｃｕ−Ｚｎ−Ｆｅを主成分としたフェライトやＮｉ−Ｚｎを主成分としたフェライトなどの磁性体セラミック材料、あるいは、ガラスセラミックからなる非磁性の絶縁体セラミック材料などからなる。このセラミック材料を所要の組成になるように秤量し、所要の粒度に粉砕して乾燥する。得られた原料に溶媒、バインダー、分散剤を加えて混合しスラリー化した後、ドクターブレード法によりキャリアフィルムの片面に塗布して形成する方法やリバースロールコータ法や引き上げ法等の成型方法により、所要の厚さのセラミックグリーンシートを作製する。バインダとしては、水系バインダ（水溶性アクリル等）または有機系バインダ（ポリビニルブチラール等）等が使用される。また、消泡剤等を添加してもよい。

また、帯状導体２，３及び接続導体６は、例えば、Ａｇを主成分とする導電ぺ一ストをスクリーン印刷することによって形成されている。なお、接続導体６はセラミックグリーンシート９の端縁近傍にまで引き出されて、端縁近傍でセラミックグリーンシート９の一つの辺に沿うように、帯状のパターンに形成され、外部電極と確実に導通するように構成されている。なお、導電ペーストとしては、例えば、導電性粉末と有機バインダと有機溶剤とから構成されたものが用いられる。

また、バイアホール１２，１３，１４，１５，１６は、セラミックグリーンシートを乾燥した後、レーザビームを照射することにより、セラミックグリーンシートの所定位置に貫通孔を形成する。そして、この貫通孔に導電ぺ一ストを充填することにより形成されている。バイアホール１４はバイアホール１５より大径に形成されている。バイアホールの形成は、マザーシート上に積層体１に対応する区画を予め設定して、このマザーシートを移動させながら一つずつの区画に対して所要個数の貫通孔を同時的に形成する方法などとすることで、効率よく製造することができる。

レーザビームの照射を利用して貫通孔を形成した場合には、直径が５０μmから２００μm程度までの貫通孔を、±１０μｍ程度の位置精度で、セラミックグリーンシート９，１０，１０ａ，１１等に対して効率よく形成することができる。したがって、同じ製品寸法で、巻き数の多いコイルを形成することが可能になる。なお、貫通孔の形成方法は、上述のようなレーザビームの照射による方法に限られるものではなく、金型による打ち抜き加工やドリルによる穿孔などの方法とすることもできる。

それから、バイアホール１４とバイアホール１５が交互に重なりあうようにセラミックグリーンシート１０と１０ａとを交互に積層する。この交互の積層は所定枚数になるように繰り返す。そして、帯状導体２及び接続導体６が形成されたセラミックグリーンシート９の所定枚数を所定位置に形成されたバイアホール１２，１３とバイアホール１４とが重なるようにしてセラミックグリーンシート１０の表面側に積層する。さらに、帯状導体３が形成されたセラミックグリーンシート１１の所定枚数を、バイアホール１５が帯状導体３の端部に重なるようにセラミックグリーンシート１０ａの裏面側に積層する。なお、セラミックグリーンシート１１の積層枚数は、帯状導体３の断面積が小径のバイアホール１５の断面積と同等程度になるようにされている。

そしてさらに、バイアホール及び導体パターンが形成されていないセラミックグリーンシート８の所定枚数を、セラミックグリーンシート９の表面側とセラミックグリーンシート１１の裏面側とに積層した後、セラミックグリーンシート８，９、１０，１０ａ，１１、８の全体を積層方向Ａに圧着することにより、積層体が作製される。

さらに、積層体を裁断して両端面から接続導体６を露出させて積層セラミックビーズの積層体を作製する。この積層体は脱バインダした後、焼成して焼成体としてから遠心バレル機等で面取りする。そして、接続導体６の引き出し面に外部電極を形成する。そして、外部電極表面にＮｉめっきした後、Ｓｎめっきをして積層セラミック電子部品が作製される。

上記のようにして作製された積層体１は、セラミックグリーンシート９に形成された帯状導体２が、バイアホール１２を介してセラミックグリーンシート１０，１０ａのバイアホール１４，１５とセラミックグリーンシート１１の帯状導体３と順次電気的に接続されている。これにより、積層体１の内部にコイル中心軸が積層方向Ａと直交する積層型のコイル５が形成される。

さらに、積層体１の内部には、バイアホール１４，１５と帯状導体２と帯状導体３から構成されるコイル５と入出力用外部電極７とを接続する複数層構造の接続導体６と引出導体６ａが、積層面と平行(積層方向Ａに直交する方向)に配設されている。なお、この実施の形態の積層型インダクタにおける接続導体６と引出導体６ａは、帯状導体２と同一平面に形成されている。

まず、Ｎｉ−Ｃｕ−Ｚｎ−Ｆｅを主成分としたフェライト材料に、アクリル系バインダーと可塑剤を水に分散してセラミックスラリーを調整する。
次いで、このセラミックスラリーをドクターブレード法等によりキャリアフィルムの片面に塗布し、シート状のセラミックシートを形成する。
このセラミックのシートを乾燥後、１５０ｍｍ角の大きさに切断してセラミックグリーンシートを作製する。

こうして得られたセラミックグリーンシートに電気的導通を得るためのバイアホール用の貫通孔を炭酸ガスレーザを用いて形成し、バイアホール用の貫通孔の径が９０μｍ，７０μm，５０μmで加工されたセラミックグリーンシートを得る。

さらに、上記のようにバイアホール用の貫通孔の形成された帯状導体形成用のセラミックグリーンシートの表面および貫通孔に、Ａｇ粉末と有機バインダと有機溶剤とからなる導電ぺ一ストをスクリーン印刷版を用いてスクリーン印刷法により印刷・形成する。これにより帯状導体及び接続導体を形成すると同時にバイアホールを形成する。この時の導電ぺ一ストのViscoテスターによる粘度は１２０（Ｐａ・ｓ）であった。

また、上記のように貫通孔の形成されたバイアホールのみを形成するセラミックグリーンシートに、Ａｇ粉末と有機バインダと有機溶剤とからなる導電ぺ一ストをスクリーン印刷版を用いてスクリーン印刷法により印刷・形成する。これによりバイアホールを形成する。この時の導電ぺ一ストのViscoテスターによる粘度は１２０（Ｐａ・ｓ）であった。

そして、内部導体となる導電ぺ一ストを印刷したセラミックグリーンシートを積層し、静水圧プレス機で圧着した。この圧着の加圧力は、９８〜１２０ＭＰａ程度である。その後裁断して、両端面から接続導体部分を露出させたものを積層セラミックビーズの積層体とした。この積層体を脱バインダした後、焼成して焼結体とし、遠心バレル機で面取りした後、接続導体引出し面に外部電極を形成した。この外部電極表面にＮｉめっきした後、Ｓｎめっきをして積層セラミックビーズの完成品を得た。

ここで、実施例１として、バイアホール径９０μｍのセラミックグリーンシートと７０μｍのセラミックグリーンシートとを交互に積層した積層セラミックビーズを作製した。実施例２として、バイアホール径９０μｍのセラミックグリーンシートと５０μｍのセラミックグリーンシートとを交互に積層した積層セラミックビーズを作製した。実施例３として、バイアホール径９０μｍのセラミックグリーンシート１枚と７０μｍのセラミックグリーンシート２枚とを交互に積層した積層セラミックビーズを作製した。実施例４として、バイアホール径９０μｍのセラミックグリーンシート１枚と７０μｍのセラミックグリーンシート３枚とを交互に積層した積層セラミックビーズを作製した。

比較のため、比較例１として、９０μｍの大径のみのセラミックグリーンシートを積層した積層セラミックビーズを作製した。又は比較例２として、７０μｍの小径のみのセラミックグリーンシートを積層した積層セラミックビーズを作製した。バイアホールの径を同一つとした以外は、実施例と同様にして積層セラミックビーズの完成品を作製した。

そして、１００個当たりの接続の不良品発生数と静電気試験の不良品発生数とヒビ発生数及びＲｄｃの平均値を測定した。その結果を表２に示した。

比較例１では大径（９０μｍ）のバイアホールのみを用いたため、直流抵抗値は低いものの、バイアホールへの導電ペースト充填率が低いため、１００個中１３個に接続不良が発生した。また、比較例２では小径のバイアホールのみを用いたため、接続不良は発生しないものの、直流抵抗が１４４Ωと比較的高い値になってしまった。
これに対して本発明（実施例１〜４）では、大径のバイアホールと小径のバイアホールとを所定の層数ごとに交互に積層しているため、接続不良の発生を抑制しつつ、直流抵抗も比較的小ささな値となっている。

なお、本発明は上記に限定されない。例えば、上記において、縦積層横巻型インダクタについて説明したが、バイアホールで層間接続部を形成する積層コンデンサ多層基板やＬＣ複合部品に適用できることは勿論である。

本発明に係る積層セラミック電子部品の一例である積層チップインダクタの概略構造を示す外観斜視図である。 その分解斜視図である。 その層間接続部を形成するバイアホールの接続状態の一実施例の一部を示す要部拡大断面図である。 本発明に係る積層セラミック電子部品の層間接続部を形成するバイアホールの接続状態の他の実施例を示す要部拡大断面図である。 本発明に係る積層セラミック電子部品の層間接続部を形成するバイアホールの接続状態のさらに他の実施例を示す要部拡大断面図である。 従来の積層チップインダクタの概略構造を示す外観斜視図である。

符号の説明

１ 積層体（積層セラミック電子部品）
２，３ 帯状導体
４ 層間接続部
５ コイル
６ 接続導体
７ 外部電極
８，９、１０，１０ａ，１１ セラミック層（セラミック（グリーン）シート）
１２，１３，１４，１５，１６ バイアホール

Claims (3)

1. 複数のセラミック層と、所定のセラミック層間に配置された内部導体とを一体焼成してなる積層体から構成される積層セラミック電子部品であって、複数の層に形成されたバイアホールが積層方向に連設している層間接続部を有し、該層間接続部は異なる径を持つバイアホールが所定の層数ごとに交互に積層されて形成されていることを特徴とする積層セラミック電子部品。
2. 前記内部導体は複数本の帯状導体であり、複数本の該帯状導体の所定の端部同士を前記層間接続部によって接続してなるコイル導体を備える請求項１に記載の積層セラミック電子部品。
3. 前記バイアホールは大径のものと小径のものを１層毎に交互に配設した請求項１又は２に記載の積層セラミック電子部品。
   

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