JP2005159355A - 高密度メモリ・アレー - Google Patents
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- 238000000034 method Methods 0.000 claims description 13
- 238000004519 manufacturing process Methods 0.000 claims description 4
- 239000002184 metal Substances 0.000 description 119
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 32
- 229920005591 polysilicon Polymers 0.000 description 32
- 238000009792 diffusion process Methods 0.000 description 18
- 238000010586 diagram Methods 0.000 description 8
- 238000003491 array Methods 0.000 description 3
- 238000000151 deposition Methods 0.000 description 2
- 239000000758 substrate Substances 0.000 description 2
- 238000013459 approach Methods 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 208000003580 polydactyly Diseases 0.000 description 1
- 230000004044 response Effects 0.000 description 1
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Abstract
【課題】異なるロウのワード・ラインをスタッキングした高密度のメモリ・アレーを提供する。
【解決手段】隣接するロウに配置された第1ロウのトランジスタ及び第2ロウのトランジスタと、前記第1ロウのトランジスタのそれぞれに接続された第1のワード・ラインと、前記第2ロウのトランジスタのそれぞれに接続された第2のワード・ラインとを備え、前記第1のワード・ラインを形成する層が前記第2のワード・ラインを形成する層の上に配置される。
【選択図】図4
【解決手段】隣接するロウに配置された第1ロウのトランジスタ及び第2ロウのトランジスタと、前記第1ロウのトランジスタのそれぞれに接続された第1のワード・ラインと、前記第2ロウのトランジスタのそれぞれに接続された第2のワード・ラインとを備え、前記第1のワード・ラインを形成する層が前記第2のワード・ラインを形成する層の上に配置される。
【選択図】図4
Description
本発明は、メモリの設計に関し、特に高密度メモリ・アレー及びその製造方法に関する。
メモリ・アレーは、一般的にデータを記憶する構造を指す。メモリ・アレーは、典型的には、いくつかのビット・セルを含み、各セルが1ビットのデータを記憶する。メモリ・アレーは、一般的に高密度に実施されることが望ましい。コンパクトなメモリ・アレーは、一般的に高いアクセス速度が得られ、更に消費電力も低い。
以下で簡単に説明する添付図面を参照して本発明を説明する。
図において、同一参照番号は、機能的に同一である、かつ/又は構造的に同一要素であることを概要的に示す。要素が最初に出現する図は、対応する参照番号が左端のデジット(又は複数デジット)により示される。
本発明の特徴により提供されるメモリ・アレーは、スタッキングされるように(即ち、一方が他方の上に配置されるように)異なるロウのワード・ライン(各ロウが同一のワード・ラインを共有する多数のビット・セルを含む)を表した2層を含む。各ワード・ラインは、金属層の形式により実施されてもよい。その結果、高密度メモリ・アレーを達成することが可能となる。
以下、本発明のいくつかの特徴を、説明のための複数例を参照して説明する。多くの特定的な詳細、関係及び方法は、本発明の十分な理解を得るように説明されていることを理解すべきである。しかしながら、関連する技術分野に習熟する者は、1以上の特定的な詳細又は他の方法がなくとも、本発明が実施可能なことを容易に理解すべきである。他の例において、周知の構造又は動作は、本発明が不明確になるのをさけるために、詳細には示されていない。
(ROM)
図1は、メモリ・ユニットを示す回路図であり、一実施例におけるメモリ・アレーの詳細を示している。ROM100は、ロウ・デコーダ160、カラム・デコーダ170、メモリ・アレー180及びマルチプレクサ190を含むことが示されている。単に簡単にするために、このメモリ・アレー180は、各ロウが16ビット・セルを含むと共に、2ロウ形式に編成された32ビット・セルを含むことが示されている。32ビット・セルは、32個のトランジスタ110−1〜110−32を使用してそれぞれ実施されている。以下の説明において、用語のビット・セル及びトランジスタは、互に置換可能に使用されている。
図1は、メモリ・ユニットを示す回路図であり、一実施例におけるメモリ・アレーの詳細を示している。ROM100は、ロウ・デコーダ160、カラム・デコーダ170、メモリ・アレー180及びマルチプレクサ190を含むことが示されている。単に簡単にするために、このメモリ・アレー180は、各ロウが16ビット・セルを含むと共に、2ロウ形式に編成された32ビット・セルを含むことが示されている。32ビット・セルは、32個のトランジスタ110−1〜110−32を使用してそれぞれ実施されている。以下の説明において、用語のビット・セル及びトランジスタは、互に置換可能に使用されている。
ロウ・デコーダ160は、5ビット・アドレスのうちの1ビットを受け取り、かつこの1ビットの値に従ってワード・ライン101及び102のうちの一方をエネーブルする(1にセット)。カラム・デコーダ170は、残りの4ビットを受け取り、かつ16カラム選択ライン190−1〜190−16のうちの1ラインをエネーブルする。以下で説明するように、32ビット・セルのうちの1セル(5ビット・アドレスの値に対応する)に記憶されたデータをパス199上に供給する。
各ワード・ラインは、ロウ内の全ビット・セルにより共有される。従って、ワード・ライン101は、トランジスタ110−1〜110−16(のゲート端末に接続される)により共有され、ワード・ライン102はトランジスタ110−17〜110−32により共有される。同様に、各ビット・ライン150−1〜150−16は、対応するカラムにおける全てのビット・セルにより共有される。例えば、ビット・ライン150−1は、対応するドレイン端子がそれぞれのスイッチ130−1及び130−17を介してビット・ライン150−1に接続されているので、トランジスタ110−1〜110−17により共有される。
各ビット・セルは、ドレイン端子がスイッチ130−1及び130−32のうちの対応する1スイッチを通って対応するビット・ラインに接続されるか(否か)に従って、0又は1にプログラムされる。全てのビット・ラインは、大まかには、全てのゲート端子(ワード・ライン)がディセーブルされたときに、まず1に充電され、また(ソース端子をVss/接地に接続しているために)対応するスイッチが閉成されたときにのみ、(対応するゲート・ラインをエネーブルすることにより)複数のトランジスタのうちの選択されたトランジスタがラインを放電させる。カラムにおける(ワード・ラインにより)選択されたトランジスタに対応するトランジスタが開放されれば、ビット・ラインは充電されたままであり、従ってカラムからは1が読み出されることになる。
従って、トランジスタ110−1は、対応するスイッチ130−1が開放されているので、1を発生するようにプログラムされる。トランジスタ110−17は、対応するスイッチ130−18が閉成されているので、0を発生するようにプログラムされる。記憶していたビットは、対応するワード・ラインが1にセットされているときに、対応するビット・ライン上に供給される。
マルチプレクサ190は、16ビット・ライン150−1〜150−16を受け取るように接続され、カラム選択ライン191−1〜191−16のうちのエネーブルされた1ラインに対応する(パス199上の)複数ビットのうちの1ビットを選択する。
動作において、1ビットを読み出すために、5ビット・アドレスが発生され、1ビットがロウ・デコーダ160に対する入力として供給され、かつ残りの4ビットがカラム・デコーダ170に供給される。以上で説明したように、ワード・ライン(150−1及び150−2)のうちの1ライン、及びカラム選択ライン(190−1〜190−16)のうちの1ラインのみが1(「エネーブル状態」)にセットされる。
エネーブルされたワード・ラインに対応するロウに記憶された複数のビットは、(対応するトランジスタのみのターン・オンにより)対応するビット・ライン上に供給される。マルチプレクサ190は、エネーブルされたカラム選択ラインに対応するビット・ラインのうちの1ラインを選択する。従って、5ビット・アドレスにより指定されるビットは、パス199から取り込まれる。
本発明の特徴は、メモリ・アレー180をエネーブルしてワード・ライン(前記例における102及び101)を表す複数の金属層をスタッキングすること(即ち、一方を他方の上に配置すること)によって高密度に実施される。この構成は、このようなスタッキングを使用しない一実施例を理解することにより、よりよく理解できる。従って、このような一実施例を、以下図3を参照して説明する。
しかしながら、以下で説明する実施例の詳細を理解するために、種々の層を説明するための規約を設けると好都合である。従って、この説明で使用する一規約例を、以下図2を参照して説明する。
(規約)
図2において、拡散層、ポリ・シリコン層、金属1、金属2、金属3及びコンタクトは、パターン210、220、230、240、250及び270によってそれぞれ表されている。この規約は、レイアウト構造に関連する下記の全ての図面に使用されることを意図している。この説明は、ワード・ラインを表す金属層が重なり合っていない従来の配置例を参照して続けられる。
図2において、拡散層、ポリ・シリコン層、金属1、金属2、金属3及びコンタクトは、パターン210、220、230、240、250及び270によってそれぞれ表されている。この規約は、レイアウト構造に関連する下記の全ての図面に使用されることを意図している。この説明は、ワード・ラインを表す金属層が重なり合っていない従来の配置例を参照して続けられる。
図3は、従来の一実施例における2列のメモリ・アレーのレイアウト構造の詳細を示す図である。このレイアウト構造は、拡散層360、ポリ・シリコン層350、370、金属層330、340、金属アイランド310−1〜310−32、カラム380−1〜380−16(金属3層を使用している)、パワー・ストラップ320及びコンタクト・ポイント390−1〜390−34を含むことが示されている。単に説明のために、図3の種々の層を、図1で説明したコンポーネントを参照して説明する。
拡散層360は、トランジスタ110−1〜110−32のためのソース及びドレイン領域を提供する。ポリ・シリコン層350は、トランジスタ110−1〜110−16のためのゲート領域を提供し、またポリ・シリコン層370は、トランジスタ110−17〜110−32のためのゲート領域を提供する。
金属1層330は、ポリ・シリコン層350に平行し、かつその上に配置される。説明だけのために、金属1層により囲まれたポリ・シリコン層が示されている。同様に、金属1層340は、ポリ・シリコン層370に平行し、かつその上に配置される。2つの金属1層330及び340は、対応するワード・ライン101及び102をそれぞれ表す。
金属1層は、種々の金属アイランド310−1〜310−32を配置するために使用される。各金属アイランドは、金属2、同様に金属3層(以下で説明する)を配置することにより形成される。カラム380−1〜380−16は、ビット・ライン150−1〜150−16をそれぞれ表し、かつ金属3層により形成される。
パワー・ストラップ320は、Vss/接地へ接続するために使用される。パワー・ストラップ320は、全て金属層を使用して実施されてもよいが、しかし接地接続される上部及び底部上の金属3層によって示されている。全ての金属層は接続転328及び329により表されているビア1及びビア2(図示なし)を使用して接続される。パワー・ストラップ320における金属1層は、拡散層を使用することによりVssからトランジスタ110−1〜110−32のソース端子への接続をする。このような接続は、コンタクト326及び327を使用することにより確立される。
コンタクト・ポイント390−1〜390−32は、トランジスタ110−1〜110−32のドレイン領域を金属アイランドにおける金属1層の対応する部分に接続するために使用される。コンタクト・ポイント390−33は、金属1層330をポリ・シリコン層350に接続するため、及びワード・ライン101をトランジスタ110−1〜110−16のゲート端子に接続するために使用される。同様に、コンタクト・ポイント390−1〜390−34は、ワード・ライン102を各トランジスタ110−17〜110−32のゲート端子に接続する。ビア1層(図示なし)は金属1層を金属アイランドにおける金属2層に接続するために使用されてもよい。
従って、ユーザは、ビア2層の適当な使用により各ビット・セルを0又は1にプログラムするオプションが提供可能とされる。特に、ビア2層は、金属3を金属2に接続して0の値をプログラムするように使用されてもよい。ビア2層の配置は、ドレイン領域とビア1としてビット・ライン/Vddとの間の接続を完結させるものであり、コンタクト・ポイントは既に確立されている。
以下、メモリ・アレー180の密度を高めるように図3の実施例を変更可能とするやり方を説明する。
(スタッキングされたワード・ラインを有するレイアウト)
図4は、本発明の一実施例におけるビット・セル用のレイアウト構造の詳細を示す図である。このレイアウト構造は、拡散層460、ポリ・シリコン層450、470、金属1層430、金属2層440、金属アイランド410−1〜410−32、パワー・ストラップ420、カラム480−1〜480−16及びコンタクト・ポイント490−1〜490−34を含むことが示されている。単に簡単するために、説明を図3の実施例と比較して行う。
図4は、本発明の一実施例におけるビット・セル用のレイアウト構造の詳細を示す図である。このレイアウト構造は、拡散層460、ポリ・シリコン層450、470、金属1層430、金属2層440、金属アイランド410−1〜410−32、パワー・ストラップ420、カラム480−1〜480−16及びコンタクト・ポイント490−1〜490−34を含むことが示されている。単に簡単するために、説明を図3の実施例と比較して行う。
拡散層460、ポリ・シリコン層450、470、金属アイランド410−1〜410−32、カラム480−1〜480−16コンタクト・ポイント490−1〜490−32及びパワー・ストラップ420は、拡散層360、ポリ・シリコン層350、370、金属アイランド310−1〜310−32、カラム380−1〜380−16、コンタクト・ポイント390−1〜390−32及びパワー・ストラップ320と同じように、それぞれ説明される。残りのコンポーネントは、以下で更に詳細に説明される。
金属1層430はワード・ライン101を備えており、また金属2層440はワード・ライン102を備えている。これらの2ワード・ラインは、互いにスタッキングされている。即ち、金属2層は、ワード・ラインに適用可能なように、金属1層上に配置される。単に明確にするために、金属1層430を取り囲む金属2層440が示されている。ワード・ラインのスタッキングのために、メモリ・アレー180の密度は、以下、図5A及び図5Bを参照して説明するように、高められる。
コンタクト・ポイント490−33は、ワード・ライン101(金属1)を各トランジスタ110−1〜110−16のゲート端子に接続する。コンタクト・ポイント490−34は、ビア1(図示なし)との組み合わせにより、ワード・ライン102(金属2)をトランジスタ110−17〜110−32のゲート端子に接続する。関連する技術分野において周知のように、ビア1は、金属1層と金属2層との間を接続する。ビア2層は、前述のように、ここでも各ビット・セルを0又は1にプログラムするために使用可能とされる。
前述のように、ワード・ラインは、本発明の特徴によりスタッキングされる。このようなスタッキングは、以下、図5A及び図5Bを参照して説明されるようにメモリ・アレー180の密度を増加させることになる。
(記憶密度の増加)
図5A及び図5Bは、ダイ上で必要とされるスペース量を定量的に示すために関連される、図3及び図4のメモリ・アレー部分をそれぞれ示す。図5Aに関して、電気的特性は、金属アイランド310−1と金属1層330(双方に金属を使用)により形成されるワード・ライン101との間で距離501を保持すること、2ワード・ライン間で距離502を保持すること、及び金属1層340により形成されるワード・ライン102と金属アイランド310−17との間で距離503を保持することを要求することになり得る。
図5A及び図5Bは、ダイ上で必要とされるスペース量を定量的に示すために関連される、図3及び図4のメモリ・アレー部分をそれぞれ示す。図5Aに関して、電気的特性は、金属アイランド310−1と金属1層330(双方に金属を使用)により形成されるワード・ライン101との間で距離501を保持すること、2ワード・ライン間で距離502を保持すること、及び金属1層340により形成されるワード・ライン102と金属アイランド310−17との間で距離503を保持することを要求することになり得る。
他方、図5Bに関して、金属アイランド410−1とスタッキングされたワード・ライン101/102(金属1層430及び金属2層440で形成)との間で距離551を保持すること、及びスタッキングされたワード・ラインと金属アイランド410−17との間で距離552を保持することを要求することになり得る。
理解されるように、距離(501、502及び503)の和は、距離(551及び552)の和より大きい。従って、図4によるビット・セルの平均的な高さは、図3によるビット・セルの平均的な高さより低い。その結果、スタッキングされたワード・ラインを使用したメモリ・アレーは、密度を増加することができる。
ワード・ラインのスタッキングにより、他にいくつかの利点が得られる。例えば、ビット・ラインの長さは、(スタッキングから帰結する高さ減少ために)減少され得る。その結果、ビット・ラインは、容量を低下させ、より高いアクセス速度及びより低い電力消費となる。更に、アクセス速度も共有された拡散領域(従って拡散抵抗)の減少により高められる。
図4は本発明による一実施例を単に示すことを理解すべきである。他の種々の実施例は、本発明の範囲及び精神から逸脱することなく実施可能とされ、当該技術分野において習熟する者にとって、ここで提供する開示を読むことにより、明らかとなる。このような他の実施例は、本発明の種々の特徴の範囲及び精神内にあるとみなされる。他の実施例を参照して説明を続ける。
図6は、本発明の特徴によるメモリ・アレーの他の実施例のレイアウト構造の詳細を示す図である。このレイアウト構造は、拡散層660、ポリ・シリコン層650、670、カラム680−1〜680−16、金属1層630、金属2層640、金属アイランド610−1〜610−32、パワー・ストラップ620、コンタクト・ポイント691−1〜690−34を含むことが示されている。単に簡単にするために、説明を図4の実施例と比較して行う。
拡散層660、ポリ・シリコン層650及び670、パワー・ストラップ620、金属アイランド610−1〜610−32、コンタクト・ポイント690−1〜690−33は、拡散層460、ポリ・シリコン層450、470、パワー・ストラップ420、金属アイランド410−1〜410−32及びコンタクト・ポイント490−1〜490−33と同じように、それぞれ説明される。残りのコンポーネントは、以下で更に詳細に説明される。
図6の詳細は、図4のレイアウト構造がビア2層を使用して0又は1にプログラムされることをまず認識することにより、理解される。他方、図6のレイアウト構造は、以下で説明するように、ビア1層によりプログラム可能である。
ワード・ライン102は金属3層を使用して形成され、またカラム680−1〜680−16は金属2層を使用して形成される。金属2層はビット・ライン(150−1〜150−16)を表すカラムを実施するために使用されるので、ビア1層は、各ビット・セルを0又は1にプログラムするために使用されてもよい。図4と比較される図6の残りの相違を以下で簡単に説明する。
コンタクト690−34は、ビア1及びビア2(両者図示なし)と組み合わせて、ワード・ライン102を各トランジスタ110−17〜110−32のゲート端子に接続する。
図6の実施例は、図4の実施例に対していくつかの利点がある。例えば、ビット・ラインを形成するための下位の層(金属2)を使用すると、これは外部回路により発生する雑音からの干渉を遮断する。2金属層(即ち金属1及び金属3)間の距離の増加により、ワード・ライン間の寄生容量性結合は(ワード・ライン用に金属1及び金属2を使用する図4のシナリオに比較して)低下する。その結果、アクセス時間を減少させることができる。
本発明の種々の特徴による実施例を実施可能にするやり方を参照して、説明を続ける。
(方法)
図7は、本発明の特徴によりメモリ・アレーを製造可能とするやり方を説明するフロー・チャートである。図7の各ステップは、産業において広く利用可能な種々の製造設備を使用して実施可能なことを理解すべきである。加えて、以上で説明したレイアウト構造も同じように他の取り組み方を使用して実施可能である。このフロー・チャートを、単に説明のために前述の実施例を参照して説明する。しかしながら、この方法は、他のメモリ・アレーを実施するために同様に使用されてもよい。この方法は、ステップ701から開始し、制御が直ちにステップ710に移行する。
図7は、本発明の特徴によりメモリ・アレーを製造可能とするやり方を説明するフロー・チャートである。図7の各ステップは、産業において広く利用可能な種々の製造設備を使用して実施可能なことを理解すべきである。加えて、以上で説明したレイアウト構造も同じように他の取り組み方を使用して実施可能である。このフロー・チャートを、単に説明のために前述の実施例を参照して説明する。しかしながら、この方法は、他のメモリ・アレーを実施するために同様に使用されてもよい。この方法は、ステップ701から開始し、制御が直ちにステップ710に移行する。
ステップ710において、トランジスタのソース及びドレインを形成するように、基板に拡散層を注入する。この拡散層は、図4及び図6において460及び660としてそれぞれ示されている。ステップ730において、ステップ710において作成した生成物上にポリ・シリコンを堆積する。隣接するロウの2ポリ・シリコン層は、それぞれ図4及び図6に示されている。
ステップ740において、コンタクトをその下層に設ける。一般的に、(通常、絶縁体として作用する層間に存在する酸化層に)複数のホールをエッチングし、コンタクト層(通常、金属)を堆積して複数のコンタクトを得る。従って、図4に関連して、拡散層とのコンタクト491、490−1〜490−32と、ポリ・シリコン層450及び470とのコンタクト490−33及び490−34とをそれぞれ設ける。更に、パワー・ストラップ420にコンタクト436及び437を設けてVddと接続させる。図6の実施例に関連して、同様の複数コンタクトを設ける。
ステップ750において、種々の金属層を堆積してビット・ライン、金属アイランド、パワー・ストラップ、コネクション・パス、及びスタッキングされたワード・ラインを得る。従って、図4を参照して、金属1層を使用してワード・ライン101を配置し、また最終的にその領域の少なくとも一部に金属アイランド410−1〜410−32、及びパワー・ストラップ420を形成する。金属1層を使用してワード・ライン101からポリ・シリコン層450へ、更にワード・ライン102とポリ・シリコン層470との間に接続パスを配置する。同様に図6に関連して、金属1層を使用する。
図4に関連して続けると、金属2層を使用してワード・ライン102を配置し、最終的にその領域の少なくとも一部にパワー・ストラップ420及び金属アイランド410−1〜410−32、及びワード・ライン102からポリ・シリコン層470への接続パスを形成する。図6に関連して、金属2層を使用してビット・ライン680−1〜680−16を配置し、最終的にその領域の少なくとも一部がパワー・ストラップ620、金属アイランド610−1〜610−32、及びワード・ライン102からポリ・シリコン層670への接続パスを形成する。
図4に戻り参照すると、金属3層を使用してカラム480−1〜480−16を配置し、最終的にその領域の少なくとも一部がパワー・ストラップ420、及び金属アイランド410−1〜410−32を形成する。図6に関連して、金属3層を使用してワード・ライン102を配置し、ワード・ライン102からポリ・シリコン層670への接続パス、及び最終的にその領域の少なくとも一部がパワー・ストラップ620、金属アイランド610−1〜610−32を形成する。
ステップ760において、ビアを設けて金属層間に必要とされる接続を作成する。ステップ760及び750の複数部分を互いに混在させることは、当該技術分野において習熟する者により理解されることである。例えば、通常、ビア1層は金属1層の後に配置され、またビア2層は金属2層の後に配置される。
特に、図4の実施例を参照すると、ビア1層は、ポイント490−1〜490−32、428、429及び490−34に配置される。ビア2層は、ポイント490−1〜490−32、428及び429に配置される。ビア3層は、Vssが金属4層を使用して経路設定されているのであれば、428及び429に配置されてもよい。図6の実施例に関連して、ビア1層は、ポイント690−1〜690−32、628、629及び690−34に配置される。ビア2層は、ポイント690−1〜690−32、690−34、628及び629に配置される。ビア3層は、Vssが金属4層を使用して経路設定されているのであれば、628及び629に配置されてもよい。
加えて、各ビット・セルも適当なプログラミングにより所望値にプログラムされる。図4の実施例に関連して、ポイント490−1〜490−32のうちで対応する1ポイントに、ビア2層を配置することによって、1ビットが0にプログラムされ、また同一ポイントにビア2を単に配置しないことによって、1にプログラムされる。図6の実施例に関連して、ポイント690−1〜690−32のうちで対応する1ポイントにビア1層を配置することによって、1ビットが0にプログラムされる。次いで、この方法はステップ799において終了する。
(デバイス)
図8は、本発明の特徴による例示的なデバイスの詳細を示すブロック図である。デバイス800は、CPU810、ROM820、RAM830、二次メモリ840、グラフィック・コントローラ870、入力インターフェース880及びネットワーク・インターフェース890を含むことが示されている各コンポーネントを、以下で更に詳細に説明する。
図8は、本発明の特徴による例示的なデバイスの詳細を示すブロック図である。デバイス800は、CPU810、ROM820、RAM830、二次メモリ840、グラフィック・コントローラ870、入力インターフェース880及びネットワーク・インターフェース890を含むことが示されている各コンポーネントを、以下で更に詳細に説明する。
CPU810は、RAM830から受け取る種々の命令を実行する。RAM830は、CPU810により実行する種々のデータ及び命令を供給する。データ及び命令は、二次メモリ840から供給されてもよい。CPU810、RAM830及び二次メモリ840は、既知の方法により実施されてもよい。
グラフィック・コントローラ870は、ディスプレイ装置(図示なし)上に最終的に表示されるディスプレイ信号を供給する。入力インターフェース880は、ユーザが入力を対話的に供給することにより使用されるキーボードのような装置を表す。ネットワーク・インターフェース890は、種々のデータ・パケットを送受信するために使用される。
ROM820は、前述したROM100を使用して実施されてもよい。ROM100は単一ビットの検索について説明しているが、シングル・アクセスにより1ワードを検索できるように、多数のこのような装置がROM820に設けられる。ROM820は、アドレスを受け取って、応答により複数ビットのワードを供給する。
(結論)
以上、本発明の種々の実施例を説明したが、これらは、限定ではなく、単なる例として提供したものである。従って、本発明の広がり及び適用範囲は、以上で説明した実施例のいずれかによって制限されるべきではなく、下記の請求の範囲及びそれらの等価物のみによって定義されるべきである。
以上、本発明の種々の実施例を説明したが、これらは、限定ではなく、単なる例として提供したものである。従って、本発明の広がり及び適用範囲は、以上で説明した実施例のいずれかによって制限されるべきではなく、下記の請求の範囲及びそれらの等価物のみによって定義されるべきである。
以上の説明に関して更に以下の項を開示する。
(1) メモリ・アレーにおいて、
隣接するロウに配置された第1ロウのトランジスタ及び第2ロウのトランジスタと、
前記第1ロウのトランジスタのそれぞれに接続された第1のワード・ラインと、
前記第2ロウのトランジスタのそれぞれに接続された第2のワード・ラインと
を備え、前記第1のワード・ラインを形成する層は、前記メモリ・アレーを形成するレイアウトにより前記第2のワード・ラインを形成する層の上に配置される前記メモリ・アレー。
(2) 前記第1ロウのトランジスタ及び前記第2ロウのトランジスタのそれぞれは、
ドレイン領域及びソース領域を形成する拡散層と、
前記第1ロウのトランジスタ及び前記第2ロウのトランジスタのためのゲート領域を形成するポリ・シリコン層と、
前記第1のワード・ラインを形成する第1の金属層と、
前記第2のワード・ラインを形成する第2の金属層と、
複数のビット・ラインを形成する第3の金属層と
を備えた(1)記載のメモリ・アレー。
(3) 前記第1ロウのトランジスタのゲート領域を形成している前記ポリ・シリコン層に前記第1の金属層を接続するコンタクト層を更に備えている(2)記載のメモリ・アレー。
(4) 前記第1の金属層は金属1層であり、前記第2及び第3の金属層のうちの一方は金属2層であり、かつ前記第2及び第3の金属層の他方は金属3層である(2)記載のメモリ・アレー。
(5) 前記第1ロウのトランジスタのゲート領域を形成する前記ポリ・シリコン層に前記第1の金属層を接続するコンタクト層を更に備えている(4)記載のメモリ・アレー。
(6) 第1ロウのトランジスタ、第2ロウのトランジスタ、第1のワード・ライン及び第2のワード・ラインを含むメモリ・アレーであって、前記第1のワード・ラインは前記第1ロウのトランジスタのそれぞれに接続され、かつ前記第2のワード・ラインは前記第2ロウのトランジスタのそれぞれに接続されているメモリ・アレーを製造する方法において、
前記第1のワード・ラインを表す第1の層を配置し、かつ
前記第2のワード・ラインを表す第2の層を配置し、前記第2の層が前記第1の層の上に配置される前記方法。
(7) 前記第1の層は第1の金属層により形成され、かつ前記第2の層は第2の金属層により形成され、更に、
前記第1ロウのトランジスタ及び前記第2ロウのトランジスタのそれぞれに対応するソース領域及びドレイン領域を形成するように基板に拡散層を注入し、
前記第1ロウのトランジスタのそれぞれに対応するゲート領域を形成するように第1のポリ・シリコン層を堆積し、
前記第2ロウのトランジスタのそれぞれに対応するゲート領域を形成するように第2のポリ・シリコン層を堆積し、
前記第1の層に対して前記第1のポリ・シリコン層、及び前記第2の層に対して前記第2のポリ・シリコン層を接続するようにビア層を配置し、
複数のビット・ライン及び複数の金属アイランドを形成するように第3の金属層を堆積し、前記第1の金属層及び前記第2の金属層により、更にそれぞれ複数の金属アイランドが形成される(6)記載の方法。
(8) 更に、前記複数の金属アイランドのそれぞれに対して前記拡散層、及び前記第1のポリ・シリコン層及び前記第2のポリ・シリコン層のそれぞれに対して前記第1の金属層を接続するように複数のコンタクト層を配置することを含む(7)記載の方法。
(9) 前記第1の金属層は金属1層により形成され、前記第2及び第3の金属層のうちの一方が金属2層により形成され、かつ前記第2及び第3の金属層のうちの他方が金属3層により形成される(8)記載の方法。
(1) メモリ・アレーにおいて、
隣接するロウに配置された第1ロウのトランジスタ及び第2ロウのトランジスタと、
前記第1ロウのトランジスタのそれぞれに接続された第1のワード・ラインと、
前記第2ロウのトランジスタのそれぞれに接続された第2のワード・ラインと
を備え、前記第1のワード・ラインを形成する層は、前記メモリ・アレーを形成するレイアウトにより前記第2のワード・ラインを形成する層の上に配置される前記メモリ・アレー。
(2) 前記第1ロウのトランジスタ及び前記第2ロウのトランジスタのそれぞれは、
ドレイン領域及びソース領域を形成する拡散層と、
前記第1ロウのトランジスタ及び前記第2ロウのトランジスタのためのゲート領域を形成するポリ・シリコン層と、
前記第1のワード・ラインを形成する第1の金属層と、
前記第2のワード・ラインを形成する第2の金属層と、
複数のビット・ラインを形成する第3の金属層と
を備えた(1)記載のメモリ・アレー。
(3) 前記第1ロウのトランジスタのゲート領域を形成している前記ポリ・シリコン層に前記第1の金属層を接続するコンタクト層を更に備えている(2)記載のメモリ・アレー。
(4) 前記第1の金属層は金属1層であり、前記第2及び第3の金属層のうちの一方は金属2層であり、かつ前記第2及び第3の金属層の他方は金属3層である(2)記載のメモリ・アレー。
(5) 前記第1ロウのトランジスタのゲート領域を形成する前記ポリ・シリコン層に前記第1の金属層を接続するコンタクト層を更に備えている(4)記載のメモリ・アレー。
(6) 第1ロウのトランジスタ、第2ロウのトランジスタ、第1のワード・ライン及び第2のワード・ラインを含むメモリ・アレーであって、前記第1のワード・ラインは前記第1ロウのトランジスタのそれぞれに接続され、かつ前記第2のワード・ラインは前記第2ロウのトランジスタのそれぞれに接続されているメモリ・アレーを製造する方法において、
前記第1のワード・ラインを表す第1の層を配置し、かつ
前記第2のワード・ラインを表す第2の層を配置し、前記第2の層が前記第1の層の上に配置される前記方法。
(7) 前記第1の層は第1の金属層により形成され、かつ前記第2の層は第2の金属層により形成され、更に、
前記第1ロウのトランジスタ及び前記第2ロウのトランジスタのそれぞれに対応するソース領域及びドレイン領域を形成するように基板に拡散層を注入し、
前記第1ロウのトランジスタのそれぞれに対応するゲート領域を形成するように第1のポリ・シリコン層を堆積し、
前記第2ロウのトランジスタのそれぞれに対応するゲート領域を形成するように第2のポリ・シリコン層を堆積し、
前記第1の層に対して前記第1のポリ・シリコン層、及び前記第2の層に対して前記第2のポリ・シリコン層を接続するようにビア層を配置し、
複数のビット・ライン及び複数の金属アイランドを形成するように第3の金属層を堆積し、前記第1の金属層及び前記第2の金属層により、更にそれぞれ複数の金属アイランドが形成される(6)記載の方法。
(8) 更に、前記複数の金属アイランドのそれぞれに対して前記拡散層、及び前記第1のポリ・シリコン層及び前記第2のポリ・シリコン層のそれぞれに対して前記第1の金属層を接続するように複数のコンタクト層を配置することを含む(7)記載の方法。
(9) 前記第1の金属層は金属1層により形成され、前記第2及び第3の金属層のうちの一方が金属2層により形成され、かつ前記第2及び第3の金属層のうちの他方が金属3層により形成される(8)記載の方法。
(10) メモリ・アレイの隣接するワード・ラインを形成する層が積層される(互いに重ね合わせる)。結果として、メモリ・アレイの密度が増加する。
100 ROM
101、102 ワード・ライン
110−1〜110−32 トランジスタ
410−1〜410−32 金属アイランド
420 パワー・ストラップ
430 金属1層
440 金属2層
450、470 ポリ・シリコン層
460 拡散層
480−1〜480−16 カラム
428、490−1〜490−34 コンタクト・ポイント
101、102 ワード・ライン
110−1〜110−32 トランジスタ
410−1〜410−32 金属アイランド
420 パワー・ストラップ
430 金属1層
440 金属2層
450、470 ポリ・シリコン層
460 拡散層
480−1〜480−16 カラム
428、490−1〜490−34 コンタクト・ポイント
Claims (2)
- メモリ・アレーにおいて、
隣接するロウに配置された第1ロウのトランジスタ及び第2ロウのトランジスタと、
前記第1ロウのトランジスタのそれぞれに接続された第1のワード・ラインと、
前記第2ロウのトランジスタのそれぞれに接続された第2のワード・ラインと
を備え、前記第1のワード・ラインを形成する層は、前記メモリ・アレーを形成するレイアウトにより前記第2のワード・ラインを形成する層の上に配置される前記メモリ・アレー。 - 第1ロウのトランジスタ、第2ロウのトランジスタ、第1のワード・ライン及び第2のワード・ラインを含むメモリ・アレーであって、前記第1のワード・ラインは前記第1ロウのトランジスタのそれぞれに接続され、かつ前記第2のワード・ラインは前記第2ロウのトランジスタのそれぞれに接続されているメモリ・アレーを製造する方法において、
前記第1のワード・ラインを表す第1の層を配置し、かつ
前記第2のワード・ラインを表す第2の層を配置し、前記第2の層が前記第1の層の上に配置される前記方法。
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US10/717,551 US7042030B2 (en) | 2003-11-21 | 2003-11-21 | High density memory array |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2005159355A true JP2005159355A (ja) | 2005-06-16 |
Family
ID=34590918
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004335723A Pending JP2005159355A (ja) | 2003-11-21 | 2004-11-19 | 高密度メモリ・アレー |
Country Status (2)
Country | Link |
---|---|
US (1) | US7042030B2 (ja) |
JP (1) | JP2005159355A (ja) |
Families Citing this family (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100604871B1 (ko) * | 2004-06-17 | 2006-07-31 | 삼성전자주식회사 | 상보형 불휘발성 메모리 소자와 그 동작 방법과 그 제조 방법과 그를 포함하는 논리소자 및 반도체 장치 |
JP4907916B2 (ja) * | 2005-07-22 | 2012-04-04 | オンセミコンダクター・トレーディング・リミテッド | メモリ |
US20080008019A1 (en) * | 2006-07-06 | 2008-01-10 | Texas Instruments Incorporated | High Speed Read-Only Memory |
US8344429B2 (en) | 2008-09-17 | 2013-01-01 | Infineon Technologies Ag | Compact memory arrays |
JP5580981B2 (ja) * | 2008-11-21 | 2014-08-27 | ラピスセミコンダクタ株式会社 | 半導体素子及び半導体装置 |
JP5422455B2 (ja) * | 2010-03-23 | 2014-02-19 | パナソニック株式会社 | 固体撮像装置 |
KR102401577B1 (ko) * | 2016-06-02 | 2022-05-24 | 삼성전자주식회사 | 집적 회로 및 표준 셀 라이브러리 |
US10380308B2 (en) * | 2018-01-10 | 2019-08-13 | Qualcomm Incorporated | Power distribution networks (PDNs) using hybrid grid and pillar arrangements |
Family Cites Families (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2511415B2 (ja) * | 1986-06-27 | 1996-06-26 | 沖電気工業株式会社 | 半導体装置 |
JPH0772991B2 (ja) * | 1988-12-06 | 1995-08-02 | 三菱電機株式会社 | 半導体記憶装置 |
JPH07114258B2 (ja) * | 1989-09-13 | 1995-12-06 | 東芝マイクロエレクトロニクス株式会社 | 半導体メモリ |
KR100300622B1 (ko) * | 1993-01-29 | 2001-11-22 | 사와무라 시코 | 반도체 기억장치 |
JP2806286B2 (ja) * | 1995-02-07 | 1998-09-30 | 日本電気株式会社 | 半導体装置 |
JP3251164B2 (ja) * | 1995-12-14 | 2002-01-28 | シャープ株式会社 | 半導体装置及びその製造方法 |
EP0924766B1 (de) * | 1997-12-17 | 2008-02-20 | Qimonda AG | Speicherzellenanordnung und Verfahren zu deren Herstellung |
JP2001094069A (ja) * | 1999-09-21 | 2001-04-06 | Mitsubishi Electric Corp | 半導体記憶装置 |
US6891262B2 (en) * | 2001-07-19 | 2005-05-10 | Sony Corporation | Semiconductor device and method of producing the same |
KR100434958B1 (ko) * | 2002-05-24 | 2004-06-11 | 주식회사 하이닉스반도체 | 마그네틱 램 |
US6563727B1 (en) * | 2002-07-31 | 2003-05-13 | Alan Roth | Method and structure for reducing noise effects in content addressable memories |
US6849905B2 (en) * | 2002-12-23 | 2005-02-01 | Matrix Semiconductor, Inc. | Semiconductor device with localized charge storage dielectric and method of making same |
US7505321B2 (en) * | 2002-12-31 | 2009-03-17 | Sandisk 3D Llc | Programmable memory array structure incorporating series-connected transistor strings and methods for fabrication and operation of same |
-
2003
- 2003-11-21 US US10/717,551 patent/US7042030B2/en not_active Expired - Lifetime
-
2004
- 2004-11-19 JP JP2004335723A patent/JP2005159355A/ja active Pending
Also Published As
Publication number | Publication date |
---|---|
US20050111250A1 (en) | 2005-05-26 |
US7042030B2 (en) | 2006-05-09 |
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