JP2005152629A - 超音波プローブの分布型ビームフォーマ - Google Patents

Abstract

【課題】 複数の素子トランスデューサ・プローブのサブアパーチャの処理。
【解決手段】 超音波ビームフォーミングプローブ（１００）は、トランスデューサ素子のアレイ（１０２）と、信号プロセッサ（１１０）を支持する処理基板（１０６）とを含む。複数のトランスデューサ素子（１０２）から形成される受信アパーチャにおいて、受信信号接続は、第１の信号プロセッサ（１１０）に結合される。位置メモリは信号プロセッサ（１１０）に接続され、受信アパーチャの空間位置を保持する。信号プロセッサ（１１０）は、空間位置を検索し、受信アパーチャ内の各トランスデューサ素子の空間位置から導出されるビームフォーミング位相シフトを決定して、各位相シフトを各受信信号へ適用する。
【選択図】 図１

Description

本発明は、一般的に、超音波医療用イメージング・システムに関する。より具体的には、本発明は、複数の素子トランスデューサ・プローブのサブアパーチャの処理に関する。

医師及び技術者は、通常、診断用途で表示を得て画像を検査するために医療用イメージング・システムを用いる。例えば超音波イメージング・システムにおいて、医師は、心臓が正常に機能しているかどうかを知ろうとして、患者の心臓の画像を取得することができる。時の経過と共に、これらのイメージング・システムは、画像だけでなく、ＥＣＧトレース、心拍数などといった付加的な関連診断情報の取得にも次第に精通するようになっている。

超音波システムの２つの主要構成要素は、超音波プローブとビームフォーマである。ビームフォーマは、表示される解剖学的内容物の画像生成の１つの段階として、プローブによって送受信される超音波エネルギを集束し方向付ける。

３Ｄ超音波の開発は、多数の音響素子を具備する超音波プローブに向かって進んでいる。最新技術の発展は、アパーチャ素子のサブグループ化及び各グループをシステムへ転送される１つの信号に前処理することにより多数のチャネルが低減されることを示唆している。送信は、プローブ内の送信器のみによって、又はアパーチャのサブグループの送信によって同様に処理することができる。

勿論、高画質画像は、医師が検査している生理機能を臨床的に評価するのに非常に重要のものである。高画質画像には、例えば、アパーチャの素子のほとんどを送受信双方に用いることが必要な、疎でないアパーチャを使用する必要がある。最新のシステムは、システムの送受信回路間を多重化することによりこれを達成する。従って、プローブの各チャネルは、１本のケーブルでシステムに接続され、送信及び受信の双方に用いることができる。

送受信のためのアパーチャのサブグループ化の配置及び実施は、画質にとって非常に重要である。プローブ内に回路を導入することにより、解決しなければならない技術的課題が提起される。また、プローブの受信及び／又は送信回路を用いると、システムの送信／受信スイッチに関する最近の方法では、送受信双方のプローブの全音響チャネルをオフにして用いることはできない。
米国特許第６５４８８３７号

従って、上述の問題及びこれまで経験されてきた他の問題を克服する必要性が存在する。

１つの実施形態において、プローブが位置付けられる超音波トランスデューサ素子用送受信器回路は、送信部分と受信部分を含む。送信部分は、送信部分入力と、送信部分出力と、送信部分入力及び送信部分出力間に結合される受信信号ブロック回路とを含む。受信部分は、受信部分入力と、受信部分出力と、受信部分入力及び受信部分出力間に結合される送信信号ブロック回路とを含む。送信部分入力は、受信部分出力に結合される。別の実施形態において、送信部分入力は、受信部分出力に結合されない。

本発明の他のシステム、方法、特徴、及び利点は、以下の図及び詳細な説明を検討することにより当業者には明らかになるであろう。こうした追加のシステム、方法、特徴、及び利点は、本明細書の説明に含まれており、本発明の範囲内にあり、添付の請求項によって保護されるべきであることが意図される。

図面の構成要素は、必ずしも縮尺通りではなく、符号付のシステム及び方法の原理を示すことに重点が置かれる。図中、同じ参照符号は別の図面全体にわたり対応する部分を示している。

図１は、超音波プローブ１００のブロック図を示す。プローブ１００は、トランスデューサ・アレイ及びバッキングスタック１０２（「トランスデューサ・アレイ１０２」）と、トランスデューサ・ケーブル１０４と、処理電子機器に対応する複数の処理基板１０６とを含む。各処理基板１０６は、メモリ１０８（以下に述べるように幾何形状ＲＡＭ、エンコーダＲＡＭ、位置レジスタ、及び制御レジスタを含むことができる）及び信号プロセッサ１１０を含む。また、位置キャッシュメモリ及びコントローラ１１２（例えば汎用ＣＰＵ、マイクロコントローラ、ＰＬＤなど）も存在し、通信インターフェース１１４を含む。メモリ１０８は別個のものとするか、又は信号プロセッサ１１０の一部として含むことができる。

通信インターフェース１１４は、デジタル信号線１１８を介して、及び信号ケーブル１２０を通じてホストシステム１１６とのデータ交換を確立する。更に、信号ケーブル１２０は、処理基板１０６に接続される同軸ケーブル１２２を含み、送信パルス波形をトランスデューサ・アレイ１０２に伝送し、ビームフォーミング後に受信信号をホストシステム１１６に返信する。別の実施形態において、同軸ケーブル１２２は、受信信号のみを伝送する。プローブ１００は、コネクタ１２４を含むことができ、該コネクタを通じてプローブ１００がホストシステム１１６に取り付けされる。

相互接続１２６は、トランスデューサ可撓性ケーブル１０４を処理基板１０６に接続するために備えることができる。相互接続１２６はこれによって、トランスデューサ可撓性ケーブル１０４と処理基板１０６間に電気的接続を確立する。相互接続１２６はコネクタとすることができるが、他の実施形態もまた好適である。

トランスデューサ・アレイ１０２は、図２に関して以下により詳細に説明されるようにバッキングスタック上に結合される。トランスデューサ可撓性ケーブル１０４は、バッキングスタックを通じて電気信号が接続される。１つの実施形態においては、４８のトランスデューサ可撓性ケーブル１０４があり、各々が５５の信号接続を具備する。従って、トランスデューサ可撓性ケーブル１０４は、トランスデューサ・アレイ１０２内の２６４０ものトランスデューサ素子の送受信号接続に対応するが、以下で説明する実施形態ではより少ない数が使用されている。

相互接続１２６は、トランスデューサ可撓性ケーブル１０４を処理基板１０６に接続する。１つの実施形態において、各処理基板１０６は、トランスデューサ可撓性ケーブル１０４の６つの面に結合されることにより、３３０のトランスデューサ素子の信号接続を含む。

処理基板１０６は、可撓性ケーブル１０４と同様に可撓性材料から形成することができる。処理基板１０６は、トランスデューサ・アレイ１０２内の受信アパーチャ上でビームフォーミングを実行する信号プロセッサ１１０を含む、トランスデューサ・アレイ１０２の処理電子機器を保持する。処理基板１０６はまた、送受信間の選択された音響トランスデューサ素子を多重化すると共に、音響トランスデューサ素子に接続される信号プロセッサ１１０を保護する送受信器回路を保持する。

以下でより詳細に説明するように、各信号プロセッサ１１０は、トランスデューサ・アレイ１０２上の選択された空間位置に画定された、例えば４つの複数の受信サブアパーチャを処理することができる。受信サブアパーチャは、三角形のサブアパーチャとすることができ、これは、例えば、１素子の列の上に２素子の列、その上に３素子の列、その上に４素子の列、その上に５素子の列が配置された１５の音響トランスデューサ素子を含む。更に、各処理基板１０６は、６つの信号プロセッサを含むことができる。従って、受信方向において、各処理基板１０６は、各々が１５の音響トランスデューサ素子を含む、最大２４の受信サブアパーチャを処理することができる。

全ての超音波ビームにおいて、キャッシュメモリ及びコントローラ１１２は、デジタル信号線１３２（例えば別個の可撓性ケーブルにより伝送される）を介して、各処理基板１０６上の各信号プロセッサコントローラ１０８に接続される。信号プロセッサコントローラ１０８は、処理基板１０６上に「メモリ」とラベル付けされた別個のブロックとして示されているが、信号プロセッサ１１０の一部として含むこともできる。キャッシュメモリ及びコントローラ１１２は、静的及び動的プローブ設定情報を、信号プロセッサ１１０へ転送する。静的設定情報は典型的には、空間的な素子の位置、電力設定、及び遅延設定マッピングテーブルである。動的情報は典型的には、ビーム毎に変わるサブアパーチャの方向情報である。デジタル信号線は、例えば、各処理基板１０６のクロック・ライン、各処理基板１０６の直列コマンド・データ・ライン、各処理基板１０６に接続される１つ又はそれ以上のデータ・ライン、１つ又はそれ以上の信号プロセッサ１１０の出力イネーブル、及びテスト信号を含むことができる。

キャッシュメモリ及びコントローラ１１２は、例えば、同期式シリアル・ポートの一部を形成することができるデジタル信号線１１８を介して、ホストシステム１１６と通信する。このために、通信インターフェース１１４及びデジタル信号線１１８は、接地シールド及び中心信号線を具備する同軸ケーブルを含むＴＩＡ／ＥＩＡ−６４４及びＩＥＥＥ １５９２標準による、低電圧差信号インターフェースＬＶＤＳを実装することができる。キャッシュメモリ及びコントローラ１１２は、例えば、１−６４Ｍバイトのスタティック・ランダムアクセスメモリ（ＳＲＡＭ）といった１ブロックのキャッシュメモリ１３２を含む。

キャッシュメモリ及びコントローラ１１２内のキャッシュメモリ１３２の主な目的は、ビームをサブアパーチャの設定情報に依存するように保持することである。１つの実施形態において、これはサブアパーチャの方向設定情報とすることができる。これは通常、ページに分割され、各ページは、各ショットに関して必要とされる信号プロセッサ１１０設定情報を含む。キャッシュ・ページに１つのスキャンシーケンスの全ショットの情報を載せることにより、この情報はスキャン中にプローブ内で利用可能である。すなわち、スキャン中、各ショットに関するプローブ設定情報は、関連するキャッシュ・メモリ・ポインタをキャッシュメモリ及びコントローラ１１２に転送することにより、信号プロセッサが使用できるようにすることができる。

１つの実施形態において、キャッシュメモリ及びコントローラ１３２内のキャッシュメモリは、５１２ｋワード×１６ビット（８Ｍビット）のものに編成され、１２８ワードのページに分割される。キャッシュ・メモリ・ポインタを各ページの最初に設定することができる。キャッシュ・メモリ・ポインタは、例えば、合計４０９６ページをアドレスすることができる１２ビットのポインタとすることができる。キャッシュメモリ１３２が４Ｍビットのキャッシュのときには、キャッシュ・メモリ・ポインタは、２０４８ページにインデックスを付ける１１ビットのポインタとすることができる。信号プロセッサ１１０の連鎖にデータを書き込み、又は該連鎖からデータを読み込むときに、キャッシュ・ページのワードが使用される。各処理基板上の信号プロセッサ１１０のデジタル・データ・ラインは、一連の複数の信号プロセッサ１１０にわたりシフト・レジスタを通じて連鎖化することができる。従って、信号プロセッサ１１０に転送されたデータは、信号プロセッサ１１０を通じて直列に伝幡する。ページの最小アドレスを具備するワードからのビットは、データロード時の連鎖における最後の信号プロセッサ１１０へのシフト・レジスタのＬＳＢビットで終わる。更に、キャッシュメモリ１３２は、キャッシュメモリ及びコントローラ１１２内に示されるが、別の実施形態において、キャッシュメモリ１３２は、キャッシュメモリ及びコントローラ１１２から分離することができる。キャッシュメモリはまた、信号プロセッサ１１０の一部とすることができる。

プローブ１００は、例えばホストシステム１１６からの１６ビットのコマンドに応答する。コマンドの１つの例示的な設定が下記の表１に示される。コマンドの４ビットを用いてコマンドを定義することができると共に、該コマンドのパラメータとして１２ビットを用いることができる。

コマンドの目的は、プローブを制御するよう設定することである。コマンドは、キャッシュメモリ及びコントローラ１１２及び／又は信号プロセッサ１１０を制御することができる。また、例えば、送信パルスからのノイズに起因する好ましくないコマンドの実行を避けるための保護機構を含むのが望ましい。

書き込みキャッシュ・ポインタ（ＷＲ＿ＣＡＣＨＥ＿ＰＴＲ）コマンドは、メモリ・キャッシュ・ポインタ・レジスタに書き込む。１つの実施形態において、パラメータは１２ビットのキャッシュ・ポインタである。キャッシュメモリ１３２を読み込み／書き込みをする際に、特定のキャッシュ・ポインタが、コマンドのパラメータ領域で使用される。キャッシュ・ワードの読み込み／書き込み中に、キャッシュ・ポインタを自動的にインクリメントすることができる。全ページを転送後、次にポインタは次ページの始まりを示す。８Ｍビットを超えて使用される場合には、１２ビットより長いキャッシュ・ポインタの転送を２つのコマンドとして実行することができる。

キャッシュへの書き込み（ＷＲ＿ＣＡＣＨＥ）コマンドは、キャッシュメモリ１３２へのデータをロードする。データは、キャッシュ・ポインタによって示されたキャッシュ・ページに書き込まれることになる。キャッシュ・ポインタは、各ワードがキャッシュに書き込まれると自動的にインクリメントされる。位置メモリコントローラ１１２は、このコマンドが受信されるときにコマンド・エコーを送信することができる。

スキャン・パラメータのロード（ＬＤ＿ＳＣＡＮ＿ＰＡＲ）コマンドは、スキャン・パラメータを信号プロセッサ１１０連鎖に書き込む。１つの実施形態において、パラメータは用いられない。このコマンドは、スキャン・パラメータ・ページを信号プロセッサ１１０へキャッシュ・アドレス・ポインタによって与えられたキャッシュ・ページから書き込む。このコマンドは、ＥＯＬ信号によってトリガーすることができるが、同様にコマンドとして送信することもできる。

データが転送されると、キャッシュメモリ及びコントローラ１１２は、信号プロセッサ１１０に計算コマンドを送信し、次の超音波ショットのビームフォーミング遅延の計算を開始する（設定時間を削減するために以前のロードされた設定値を用いる）。キャッシュメモリ１３２ポインタは、各ワードが信号プロセッサ１１０に書き込まれると自動的にインクリメントされる。スキャン・パラメータ・ページのサイズは、例えば、１２８ワードとすることができる。最小アドレスを具備するワードは、最終的には連鎖における最後の信号プロセッサ１１０のシフト・レジスタのＬＳＢビットとなる。

コンフィギュレーションロード（ＬＤ＿ＣＯＮＦＩＧ）コマンドは、静的設定情報を信号プロセッサ１１０へロードする。静的設定情報は通常、信号プロセッサ１１０内の空間的素子位置、電力設定、及び遅延設定マッピングテーブルである。コマンドが用いられる度に、１つのキャッシュ・ページが選択されたメモリに書き込まれる。1つよりも多いキャッシュ・ページを必要とするロードもある。

信号プロセッサ内で空間的素子位置を保持する幾何形状ＲＡＭは、各々が１２ビット長である６４ワードとして実装することができる。遅延マッピングテーブルを保持するエンコーダＲＡＭは、各々が５ビット長である１０２４ワードとして実装することができる。スタート・アドレスは、キャッシュメモリ１３２アドレス・ポインタから取り出される。各ページの後、アドレス・ポインタは次のキャッシュ・ページにインクリメントする。従って、アドレス・ポインタを更新することなく、後続のページをロードすることができる。ページ内で最小アドレスを有するワードは、信号プロセッサ１１０連鎖内に計時された最初のデータである。従って、最小アドレスのコンテンツは、最終的には特定の処理基板１０６上の信号プロセッサ１１０の連鎖における最後の信号プロセッサ１１０のシフト・レジスタのＬＳＢビットとなる。

遅延チューニング開始（ＤＥＬＡＹ＿ＴＵＮＥ）コマンドは、信号プロセッサ１１０の内部遅延を較正する処理を開始する。パラメータを用いる必要はない。結果は、信号プロセッサ１１０内に存在するアナログ多目的レジスタに書き込まれる。

ＳＡＰリセット（ＳＡＰ＿Ｒ＿ＳＥＴ）コマンドは、信号プロセッサ１１０内の内部機能、すなわちアドレス・カウンタを全てリセットする。パラメータは、信号プロセッサ１１０全体か又はサブ機能のみをリセットするかを選択するビット・パターンを指定することができる。

制御レジスタ読み込み（ＲＤ＿ＣＯＮＴＲＯＬ＿ＲＥＧ）コマンドは、位置メモリコントローラ１１２内の制御レジスタを読み込む。レジスタのコンテンツは、コマンドのパラメータ領域に戻すことができる。

キャッシュ・ポインタ読み込み（ＲＤ＿ＣＡＣＨＥ＿ＰＴＲ）コマンドは、キャッシュメモリ１３２ポインタ・レジスタを読み込む。コマンドがホストシステム１１６にエコーバックされる前に、キャッシュ・ポインタ・レジスタから読み込まれる値は、コマンドのパラメータ領域に戻すことができる。

キャッシュ読み込み（ＲＤ＿ＣＡＣＨＥ）コマンドは、キャッシュメモリ１３２からホストシステム１１６へのデータを読み込む。コマンドが受信されると、位置メモリコントローラ１１２は、データワードをワードの連続シーケンスとして送ることができる。

ＳＡＰからのコンフィギュレーション読み込み（ＲＤ＿ＣＯＮＦＩＧ）コマンドは、パラメータ・ビットで指定される信号プロセッサ１１０からコンフィギュレーション・データを読み込む。コンフィギュレーション・データは、信号プロセッサ１１０から読み込まれ、キャッシュ・ポインタによって示されたキャッシュ・ページのキャッシュメモリ１３２に置かれる。キャッシュ・アドレスは、読み込まれた各ワードについてインクリメントする。第１のワードは、最小キャッシュ・アドレス内に置かれる。キャッシュ・アドレスは、終了すると次ページのスタートに調整される。

コマンド・イネーブル（ＣＭＤ＿ＥＮＡＢＬＥ）コマンドは、コマンドの実行を有効又は無効にする。キャッシュメモリ１３２からのスキャン・パラメータのロード後、コマンドの実行は、コマンド終了後に無効とされる。それでも尚、無効の間に、位置メモリコントローラ１１２は、コマンド・イネーブルコマンド及び制御レジスタ読み込みコマンドに応答することができる。固有のビット・パターンがパラメータ領域に付加され、このコマンドがコマンド・ライン上に存在するノイズから発生する可能性を低減する。

概要として、以下の段階がスキャン中に起こる。最初に、ＥＯＬ信号（前の超音波ショットからの受信データの最後）が、キャッシュメモリ及びコントローラ１１２をトリガーし、信号プロセッサ１１０へ計算コマンドを送信し、その後、キャッシュメモリ１３２から信号プロセッサ１１０へ新しいページを送信する。キャッシュメモリ及びコントローラ１１２内のページ・ポインタ・レジスタは、この新しいページのスタート・アドレスを保持する。各アップロードの前に、ホストシステム１１６は、次の超音波ショットのページ・ポインタを、デジタル信号線１１８を下ってキャッシュメモリ及びコントローラ１１２へ送信する。ページのロードが終了すると、肯定応答信号をホストシステム１１６へ返信することができる。ホストシステム１１６はその後、超音波ショットを発射し、超音波データの収集を継続する。最新ショットの収集が終了すると、位置メモリコントローラ１１２は、新しいＥＯＬを受信し、処理が再び新たに開始される。

プローブ１００がホストシステム１１６に接続されると、ホストシステム１１６は、各アパーチャ及び各ビームの設定情報を位置メモリコントローラ１１２上のＳＲＡＭに送信する。受信ビームフォーミングは、ホストシステム１１６とプローブ１０４間で分割される。ホストシステム１１６は、受信アパーチャ出力の信号プロセッサ１１０によって駆動されるシステム受信チャネルのビームフォーミング遅延、アパーチャ拡大、及び振幅アポダイゼーションに関与する。

信号プロセッサ１１０は、個々の受信サブアパーチャ上でビームフォーミングを行う。１つの実施形態において、三角形の受信サブアパーチャとして配列される１５のトランスデューサ素子のグループが、信号プロセッサ１１０に結合される。信号プロセッサ１１０は、トランスデューサ素子の各々から発生する受信信号の各々に遅延を適用する。信号プロセッサ１１０はまた、１５の受信信号を併せて加算し、受信アパーチャ出力及び同軸ケーブル１２２を介してホストシステム１１６にアパーチャ合計を送り返す。

位相遅延を用いる１つの実施形態において、各信号プロセッサ１１０は、各受信サブアパーチャに対して、１５の低ノイズ増幅器、１５の位相反転回路、１つのコンデンサ・スイッチング・ネットワーク、及び９０度の差動位相シフトに適用される２つの移相器を含む。この実施形態において、差動位相シフトは広帯域である。スイッチング・ネットワークは、移相器への加算のため、潜在的に反転された受信信号に、重み係数を付与する。別の実施形態において、信号プロセッサは遅延線連鎖に基づく。

動作中、各信号プロセッサ１１０は、各受信サブアパーチャのビームステアリングがホストシステム１１６によって選択された焦点に向かうように構成される。このため、信号プロセッサ１１０は、受信アパーチャ内のトランスデューサ素子位置、ステアリング方向、及び受信周波数に基づいてビームフォーミング位相シフトを求める。各受信サブアパーチャは、同じ焦点を用いる必要はなく、トランスデューサ・アレイ１０２の中心からより離れた位置にある受信サブアパーチャは、アパーチャ・サイズを動的に増大させることができるように後で作動可能である点に留意されたい。

信号プロセッサ１１０は、２つの段階で構成される。最初に、プローブ１００の初期化中、ホストシステム１１６は、静的信号プロセッサ設定情報をキャッシュメモリ及びコントローラ１１２を介して信号プロセッサ１１０へロードする。この静的情報は、幾何形状情報、すなわち各受信サブアパーチャのトランスデューサ素子の空間的（ｘ、ｙ）位置、及び周波数依存変換テーブルを含む。次に、スキャンの前に、動的設定情報が、キャッシュメモリ及びコントローラ１１２内のキャッシュメモリ１３２へ送信される。これらのキャッシュ・ページの各々は、１つのショットに関してプローブ内の全てのサブアパーチャのステアリング・パラメータを含む。別の実施形態において、1つよりも多いキャッシュ・ページを用いて、設定情報に関して必要とされるビームを送信することができる。

スキャン中、ホストシステム１１６は、キャッシュメモリ及びコントローラ１１２にビーム・インデックスを付加する。これに応答して、キャッシュメモリ及びコントローラ１１２は、適正なステアリング・パラメータを該キャッシュメモリから信号プロセッサ１１０へ送信する。次いで、信号プロセッサ１１０は、トランスデューサ素子位置、（方向パラメータによって表される）ステアリング方向に基づいてビームフォーミング遅延を求める。位相遅延を用いる実施形態において、遅延は、周波数依存変換テーブルを用いて位相設定に変換される。

次いて図２を参照すると、該図は、トランスデューサ・アレイ１０２の１つの実施形態を示す。トランスデューサ・アレイ１０２は、電子エネルギから音響エネルギへ、及び音響エネルギから電子エネルギへ変換する圧電セラミック２０２を含む。圧電セラミック２０２は、トランスデューサ・アレイ１０２の中心に位置付けられる。信号面では、圧電セラミック２０２は、ｚ軸バッキング層２０４に、トランスデューサ可撓性ケーブル１０４により取り付けられる。

トランスデューサ可撓性ケーブル１０４は、高密度信号接続を形成する。セラミック２０２、導電性の内部音響整合層２１０、及びバッキングブロック２０４の上面は、トランスデューサ可撓性ケーブル１０４内の可撓性回路トレース２０６の各々の上に集められる個別の音響素子２１２を形成する。従って、ｚ軸バッキングブロック２０４上に信号面２１３が存在する。

各回路トレース２０６は、トランスデューサ素子２１２の底面、すなわち信号面に接触する。このダイスカット状の整合層２１６は、各素子２１２の上部に取り付けられ、トランスデューサ・アレイ１０２の表面全体に接地接続を形成する。

次に、図３及び図４について、図３は、図１に示される超音波プローブ内に組み込まれた音響トランスデューサ素子３００のアレイ全体にわたって配置されている受信サブアパーチャを示す。同様に、図４は、音響トランスデューサ素子３００のアレイ全体にわたり配置される特定の受信アパーチャと多重化された１行の送信サブアパーチャを示す。図示される他の行もまた送信素子を含む。１つの実施形態において、アレイは、横方向に５５のトランスデューサ素子、縦方向に４８の素子を含む。

しかしながら、以下で述べる実施形態において、アレイの角は落とされ、これによってアレイ３００は八角形となる。全てのトランスデューサ素子は、１５の素子受信サブアパーチャにグループ化され、図３に示されるように受信方向で用いられる。全ての送信素子もまた、４つの素子送信サブアパーチャにグループ化され、図４に示されるように送信方向で用いられる。

具体的に図３を参照すると、各信号プロセッサ１１０は、各受信サブアパーチャの１５のトランスデューサ素子から生じる１５の受信信号を、単一システム受信チャネルに結合する。信号プロセッサ１１０は、上述のように、受信信号を加算する前に、各受信信号に遅延を適用する。１５のトランスデューサ素子のグループは、図３に示されるように、三角形のアパーチャを形成する。従って、トランスデューサ受信アパーチャ全体では、１６０×１５＝２４００のトランスデューサ素子を含む１６０のサブアパーチャを含む。別の実施形態において、選択された受信サブアパーチャの数及び送信サブアパーチャの数は、送受信において利用可能なシステム・チャネルの数、望ましいアパーチャのサイズ及び形、並びにトランスデューサ素子のサイズに応じて決まる。

図３に示されるように、拡大した受信アパーチャ４８に関して、各受信アパーチャは、５×５のグリッドのトランスデューサ素子上に形成される。受信アパーチャは、５つのトランスデューサ素子の第１の行（１１−１５とラベル付けされている）、４つのトランスデューサ素子の第２の行（７−１０とラベル付けされている）、３つのトランスデューサ素子の第３の行（４−６とラベル付けされている）、２つのトランスデューサ素子の第４の行（２−３とラベル付けされている）、及び１つのトランスデューサ素子の第５の行（１とラベル付けされている）を含む。各トランスデューサ素子は、そのサブアパーチャ内に位置ｘｎ、ｙｎを有する。例えば、トランスデューサ素子１４は、ｘｎ＝３、ｙｎ＝０に位置付けられる。受信アパーチャは、２つの受信アパーチャの組み合わせが、横方向に５つのトランスデューサ素子と縦方向に６個のトランスデューサ素子の矩形パッチを形成するようにインターロックされる。

図４に関しては、送信アパーチャの図示部分は、受信素子アレイ３００の第５番目の行に沿って、３２４のトランスデューサ素子を含む。送信素子は、２×２の素子送信サブアパーチャにグループ化され、送信サブアパーチャの各々は、同軸ケーブル１２２でホストシステム１１６に戻されるシステム送信チャネルの１つに接続される。図４は、拡大された送信サブアパーチャ１６８を示し、２つのトランスデューサ素子の第１の行（３−４とラベル付けされている）及び２つのトランスデューサ素子の第２の行（１−２とラベル付けされている）を含む。送信サブアパーチャは、送信グレーティング・ローブを低減するために横（水平）方向に千鳥配置にされる。

縦方向においては、３つの２×２送信サブアパーチャが、６つの受信トランスデューサ素子と整列される。縦（垂直方向）において、アレイ３００全体は、各々が６行のトランスデューサ素子である８つのグループに分割される。送信及び受信サブアパーチャの配列は、電子機器分割を構成する。より具体的には、６つの素子行の各グループ（例えば、図３及び図４でａ−ｆとラベル付けされているもの）は、１つの処理基板１０６に６つのトランスデューサ可撓性ケーブル１０４によって接続される。受信サブアパーチャ又は送信サブアパーチャは、分割境界線を（２つ又はそれ以上の処理基板の上へ）超えないので、６つの行の全てのトランスデューサ素子に関連する処理電子機器は、単一処理基板１０６内に全体が含まれる。１つの有意な利点は、１つの処理基板１０６から別の処理基板へアナログ信号を送る必要がないことである。

図５は、トランスデューサ・アレイ１０２のバッキングスタック２０４から生起する４８のトランスデューサ可撓性ケーブル１０４の分布５００を示す。６つのトランスデューサ可撓性ケーブル１０４が、８つの処理基板１０６の各々に接続される。トランスデューサ可撓性ケーブル１０４は、これによって、音響トランスデューサ素子のアレイ３００を処理基板１０６上の信号プロセッサ（このうち２つは素子１１０として示される）に接続する。スペーサ５０４が処理基板１０６の間に置かれ所望の間隔が得られる。

各トランスデューサ可撓性ケーブルは、特定の処理基板に接続するように、５５のトランスデューサ素子の信号経路を備える接続を有する。このために、信号をトランスデューサ可撓性ケーブル１０４から処理基板１０６に接続するコネクタが設けられる。本明細書で説明される実施形態では、このような処理基板１０６が８つある。従って、８つの処理基板１０６は、図５に示されるように、積み重ねられて、４８のトランスデューサ可撓性ケーブル１０４を処理基板１０６へ完全に分配する。

図６は、送受信間の選択された音響トランスデューサ素子を多重化すると共に、送受信用のプローブ電子機器を保護するプローブ回路を示す。実施形態６００は、送受信双方のシステムに同軸ケーブル６０６を用いる。この実施形態において、プローブ受信処理回路６０４は、入力６０３−６０４接続及び出力６０２−６０４接続の双方に保護回路を有する必要がある。プローブ６０１の送信回路を具備する別の実施形態においては、受信回路入力６０３−６０４接続だけが保護されなければならない。この実施形態において、送信回路の必要性は、ライン６０８を介したシステムから、又はプローブのキャッシュメモリ及びコントローラ１１２から制御される。

多重回路６０２及び６０３は、スイッチ又は受動回路を用いて実装することができる。能動スイッチを具備する実施形態では、制御回路は、信号の流れに対して計時する必要がある。受動回路を用いる実施形態では、図７に示されるように、信号レベルのみに基づいてプローブ回路を保護している。全ての実施形態では、使用されるマルチプレクサ又はスイッチは、通常、圧電トランスデューサ素子のピーク間で１０から４００ボルトの範囲にある高電圧送信電圧に耐えなければならない。他のタイプのトランスデューサ素子は、異なる電圧範囲を用いることができる。

図７は、送受信器回路７００の受動型の実施形態を示すが、これは送受信間の選択された音響トランスデューサ素子を多重化すると共に、音響トランスデューサ素子に接続された信号プロセッサを保護するものである。送受信器回路７００は、複数の送信部分を含むが、このうちの１つの７０２とラベル付けされたものは、送信部分入力７０４と、送信部分出力７０６と、送信部分入力７０４及び送信部分出力７０６間に配置された２セットの受信信号ブロック回路とを組み込む。図７に示されるように、受信信号ブロック回路は、逆並列接続ダイオードＤ１、及びコンデンサＣｓｈｕｎｔに接続された逆並列接続ダイオードＤ３を含む。

また、送受信器回路７００は、複数の受信部分を含み、そのうちの１つの７０８とラベル付けされたものは、受信部分出力７１０と、受信部分入力７１２と、受信部分入力７１２及び受信部分出力７１０間に配置された２セットの送信信号ブロック回路とを組み込む。送信信号ブロック回路は、ダイオードＤ２に接続されたコンデンサＣｃｏｕｐｌｅ、及びコンデンサＣ２に接続される逆並列接続ダイオードＤ４を含む。受信部分入力７１２は、トランスデューサ素子から得た受信信号を信号プロセッサ１１０へ転送する受信信号接続である。

音響トランスデューサ素子は、送信部分出力７０６及び受信部分入力７１２に結合される。送信部分出力７０６及び受信部分入力７１２は、トランスデューサ素子で共に接続され、そのうちの１つが図７でＥとラベル付けされる。同様に、送信部分入力７０４及び受信部分出力７１０は、共に接続される。受信部分出力７１０は、信号プロセッサ１１０によって受信方向に駆動される受信サブアパーチャ出力として機能する。従って、受信サブアパーチャ出力は、受信サブアパーチャを介して得られた信号、例えば、三角形の受信サブアパーチャの１５のトランスデューサ素子から得られた受信信号から形成されるビームフォーミングされた受信信号を伝送する。

各送信部分７０２は、４つのダイオードＤ１を通じて４つのトランスデューサ素子Ｅに結合される点に留意されたい。４つのトランスデューサ素子は、上述の２×２の送信サブアパーチャを形成する。同様に、１５のトランスデューサ素子Ｅは、１つの受信サブアパーチャ出力チャネルに組み合わされて加算される。所与の受信サブアパーチャの１５の受信部分入力７１２の各々は、コンデンサＣｃｏｕｐｌ及びダイオードペアＤ２を含む。出力側において、受信サブアパーチャを介して得られる組み合わせ信号の受信部分出力７１０の各々は、ダイオードペアＤ４及びコンデンサＣ２を含む。

送受信器回路７００によって、トランスデューサ素子Ｅは、信号受信と信号送信間で多重化が可能であると共に、信号プロセッサ１１０の入力と出力を保護することができる。すなわち、任意の所与のトランスデューサ素子Ｅは、送信音響エネルギ及び受信音響エネルギの双方に用いることができる。

しかしながら、全てのトランスデューサ素子Ｅを多重化することは、望ましいものではない。アレイ３００のトランスデューサ素子の一部が、受信だけに使用される場合には、トランスデューサ素子Ｅは、これに結合される送信部分７０２を有する必要はない。これは図７に示され、受信のみの素子は７１４及び７１６でラベル付けされる。更に、送信信号ブロック回路は、受信専用トランスデューサ素子に対して除外することができる。同様に、送信方向のみに使用されるトランスデューサ素子Ｅは、これに結合される受信部分７０８を有する必要はなく、受信信号ブロック回路を含む必要もない。従って、例えば、７１８とラベル付けされる受信信号ブロック回路（並びにＣｃｏｕｐｌ及びＤ２）は、送信専用チャネルに対して除外することができる。

動作中、ホストシステム１１６から来る送信信号（例えば１００ボルトのパルス）は、ダイオードＤ３、同調インダクタＬ_{ｔｕｎｉｎｇ}、及びダイオードＤ１を通過して、トランスデューサ素子Ｅを駆動する。同調インダクタの後、送信信号は４つの信号に分かれ、Ｄ１ダイオードの４セットを通過し、２×２の送信サブアパーチャを形成する４つのトランスデューサ素子に伝わる。

図７に示されるように、ダイオードＤ１、Ｄ２、Ｄ３、Ｄ４は、逆並列ペアのようなる。ダイオードの電圧降下は、送信電圧に比べて小さく、送信中、送信信号に対して有意な影響はない。同調インダクタは、トランスデューサ素子Ｅへの電圧設定を与えるように選択される。この回路の共振周波数（つまり、同調インダクタ及び有効静電容量）は、望ましい送信周波数に整合するように調整される。有効静電容量は、トランスデューサ素子、寄生シャント静電容量、及び結合コンデンサＣ_{ｃｏｕｐｌ}の並列構成要素で形成される。

結合コンデンサＣ_{ｃｏｕｐｌ}は、信号プロセッサ１１０入力を送信信号電圧から保護する。信号プロセッサ１１０は、送信電圧まで結合コンデンサを充電するための電流を供給する内部クランプダイオードＤ２を含む。従って、結合コンデンサは送信電圧のほぼ全てを占め、ダイオードＤ２は、信号プロセッサ１１０入力に存在する電圧をプラス又はマイナス１ダイオード電圧降下（例えば０．７Ｖ）に保持する。

同軸ケーブル１２２は主に、送信用及び受信用の双方に用いられるので、送信波形も信号プロセッサ１１０出力に（送信ブロック回路なしで）現れる。コンデンサＣ_２及びダイオードＤ４は、信号プロセッサ１１０出力を送信電圧から保護する。特に、Ｄ４は信号を１ダイオード電圧降下にクランプし、Ｃ_２は信号プロセッサ１１０出力を送信電圧の大部分を占めることにより送信波形から切り離す。送信波形は、同軸ケーブル１２２によって十分にフィルタ処理され、コンデンサＣ_２及びＣ_{ｃｏｕｐｌ}の電荷電流を制限する。

受信中、トランスデューサ素子Ｅからの受信信号は、Ｃ_{ｃｏｕｐｌ}を通過して信号プロセッサ１１０へ伝わる。信号プロセッサ１１０の入力ステージは、Ｃ_{ｃｏｕｐｌ}によって決定されるゲインを有する電荷増幅器Ａである。一般に、良好な雑音指数のためには、結合コンデンサのインピーダンスは、トランスデューサ素子Ｅのインピーダンスに比べて小さくなければならない。しかしながら、インピーダンス値が小さいと、送信中の電荷電流が増大する。

受信中はトランスデューサ素子の電圧は小さいので、ダイオードＤ１は、開放状態にある。従ってダイオードＤ１は、低電圧信号ブロッカーとして動作し、トランスデューサ素子Ｅを互いから切り離す。トランスデューサ素子から受信されたエコー信号は、信号プロセッサ１１０内で遅延されて加算され、受信部分出力７１０に供給される。より具体的には、出力信号は、出力抵抗Ｒ並びにコンデンサＣ１及びＣ２を通過して、同軸ケーブル１２２に送られる。ホストシステム１１６の前置増幅器及び同軸ケーブル１２２の静電容量による負荷は、Ｄ４における出力電圧をダイオードのオン電圧よりも小さい程度まで制限するのに十分なほど大きい。従って、ダイオードＤ４は、受信中は開路である。

抵抗Ｒは、同軸ケーブル１２２への信号ゲインを効果的に制御する。保護コンデンサＣ２の値は（入力結合コンデンサと類似の）、送信サージ電流と受信インピーダンスとの間のトレードオフである。１つの実施形態において、コンデンサＣ２は、約１００ｐｆである。コンデンサＣ１は、出力ＤＣレベルをクランプダイオードＤ４から切り離す。Ｃ１の正確な値は重要でないが、Ｃ１による信号の低下を避けるために、Ｃ２の値の数倍（例えば１ｎｆ）に設定することができる。

シャント・コンデンサＣｓｈｕｎｔは、受信部分出力７１０から受信部分入力７１２へ戻る漏話を低減する。より具体的には、ダイオードＤ３は、受信中はオフ状態であるが、このｐＦ範囲の寄生容量が漏話を生成することになる。シャント・コンデンサは、寄生容量に比べてより大きく、寄生容量よりもはるかに低いインピーダンスを示す。その結果、ダイオードＤ３とシャント・コンデンサとが分圧器を形成し、ここでは電圧の大部分が寄生容量で降下し、シャント・コンデンサはわずかな電圧降下しかない。従って、シャント・コンデンサの低い電圧は、効果的に漏話を制限する。送信中、ダイオードが基本的に短絡されると、シャント・コンデンサは、同軸ケーブル１２２の静電容量に比べて無視できる程の負荷である点に留意されたい。

図８は、処理基板１０６の底層８０２及び最上層８０４側を示す。図８は、図７に関して上で詳細に説明しているように、各処理基板１０６に含まれる処理電子機器の例示的な配置図を示す。図８に示すように、信号プロセッサ１１０は、処理基板の中央領域を占めると共に、Ｄ１ダイオード・アレイは信号プロセッサ１１０の下に位置付けられ、Ｄ３及びＤ４ダイオード・アレイは信号プロセッサ１１０の上に位置付けることができる。

次に図９を参照すると、該図は信号プロセッサ１１０のブロック図９００を示す。信号プロセッサ１１０は、４つのアパーチャ・プロセッサ９０２、９０４、９０６、及び９０８と、デジタル制御ブロック９１０と、遅延調整回路９１２及び回復電圧回路９１４並びにバイアス回路９１６を含むことができるサポート回路とを含む。

各アパーチャ・プロセッサ９０２−９０８は、１６の受信入力（例えばｓ０Ｉｎ０−ｓ０Ｉｎ１５）を含むが、これらは、受信サブアパーチャを形成するトランスデューサ素子に接続される。１つの実施形態において、受信サブアパーチャは三角形であり、１５のトランスデューサ素子から形成される。従って、各サブアパーチャ・プロセッサ９０２−９０８の１つの入力は使用されなくなる。各サブアパーチャ・プロセッサ９０２−９０８はまた、テスト入力（ｔｅｓｔｉｎとラベル付けされた）及びデジタル制御入力（ｐｇｍとラベル付けされた）を含む。サブアパーチャ・プロセッサ９０２−９０８は、受信入力信号上でビームフォーミングを行い、受信サブアパーチャを介して得られたビームフォームされた信号を受信サブアパーチャ出力（ｓ０Ｏｕｔ−ｓ３Ｏｕｔとラベル付けされた）上に出力する。

デジタル制御ブロック９１０は、クロック（ｓＣｌｋ、例えば、２０ＭＨｚのシステムクロック）と、データ（ｓＤａｔａＩｎ０及び１、シリアルデータ入力、及びｓＣｄａｔａＩｎ、シリアル制御データ入力）と、制御（ｓＯＥＮ、信号プロセッサ１１０の出力イネーブル）信号とを含む。デジタル制御ブロックはまた、２つのデータ出力（ｓＤａｔａＯｕｔ０及び１）を含む。データ入力及び出力は、以下に述べるように、信号プロセッサ１１０を直列に連鎖するのに用いることができる。

信号プロセッサ１１０内の回路を図１０に関して以下により詳細に説明する。図１０は、信号プロセッサ１１０内の狭帯域ビームフォーミング回路を示す。各受信入力（その１つがｓｘＩｎ０とラベル付けされている）は、低ノイズ増幅器１００２と、ミキサーを含む重み付け及び加算ステージ（その１つが１００４とラベル付けされている）と、アナログ加算器（正の加算のアナログ加算器が１００５とラベル付けされ、負の加算のアナログ加算器が１００６とラベル付けされている）と、全域通過フィルタ１００８及び１００９とを通過する。更に、全域通過フィルタは、第２のアナログ加算器（その１つが１０１０とラベル付けされている）に接続され、ライン・ドライバ１０１２を通って受信サブアパーチャ出力（そのうちの１つはｓｘＯｕｔとラベル付け）を出る。

低ノイズ増幅器（ＬＮＡ）は、電荷感知増幅器であり、外部の結合コンデンサを介してトランスデューサ素子からの受信信号を増幅する。ＬＮＡのゲインは、外部の結合コンデンサと内部のフィードバック抵抗との比を調整することにより設定することができる。通常、ＬＮＡの開ループゲインは高く、典型的な閉ループゲイン（３ＭＨｚ）は、利用可能な信号範囲を活用するように選択される。

ＬＮＡは、１つには回復電圧回路９１４に起因して回復時間が早い。受信信号電圧が回路を飽和状態にまで駆動すると、回復回路が作動して、入力ステージの飽和状態から迅速な回復を確実に行う。

図１０に示されるように、同相（Ｉ）及び直角（Ｑ）信号は、受信信号から生成される。このために、各入力は、全ての入力が加算される前に、望ましいチャネル遅延に応じた重みと符号が与えられる。多入力増幅器は、各入力に対して個別に選択可能な入力コンデンササイズを使用することによって重み付け及び加算を行う。完全差動増幅器を加算に用いることができる。各入力の符号は、正の加算ノード１００５か又は負の加算ノード１００６のいずれかに入力を供給することによって設定される。

１つの実施形態において、信号プロセッサ１１０は、以下の表２及び表３に示される２２．５度の定量化の重みを用いる。

加算ステージ１０１０は更に、使用可能範囲の信号の振れを平均化する減衰を含むことができる。

全域通過フィルタは、Ｉ及びＱ信号に対して、対象の周波数帯域にわたる位相誤差の差異を最小化するように選択された位相遅延を加える。各フィルタは、ｓ平面に与えられる一次伝達関数Ｈ（ｓ）＝（１−ｓｔ）／（１＋ｓｔ）を有し、ここでｔはフィルタのＲＣ時定数である。伝達関数は、アクティブ・フィードバックと抵抗及びクロスカップルのコンデンサを用いて実現することができる。より具体的には、全域通過フィルタは、その後に抵抗が続く非反転バッファとして、コンデンサと直列の反転バッファと並列にして実装することができる（図１１参照）。

１つの実施形態において、全域通過フィルタ１００８は、ＲＣ＝２５ｎｓを有し、全域通過フィルタ１００９は、３ＭＨｚでＲＣ＝１４５ｎｓを有する。ｉＭｘ、ｑＭｘ、ｉｎ、及びｑｎの決定について、図１５及び表４を参照して以下に説明する。

ライン・ドライバ１０１２は、ビームフォーミングされた受信信号を駆動してホストシステム１１６へ戻す。ライン・ドライバ１０１２は、アナログ加算器と差動増幅器の組み合わせとして接続された極めて大きな入力ステージを具備するオペアンプを用いることができる。この方法において、Ｉ及びＱチャネルからの信号は、加算されて単一の最終出力に変換される。組み合わされた第２の加算ステージのゲイン及びライン・ドライバは、望ましい出力範囲を与えるように選択される。

遅延調整回路９１２は、全域通過フィルタの時定数を変えることができるプロセス変動及び動作条件を考慮するように含まれる。時定数を制御するために、調整回路９１２が含まれる。

バイアス回路９１６は、信号プロセッサ１１０内のアナログ・モジュールへのバイアス電流を制御する。電源電圧は、基準電圧として用いることができる。１つの実施形態において、バイアス電流は、信号プロセッサ１１０により分配されて、異なるアナログ・モジュールに必要なバイアス電流を供給する。

次に図１３を参照すると、デジタル制御ブロック９１０内に含まれる信号プロセッサ１１０のデジタル・インターフェース１３００のブロック図が示されている。デジタル・インターフェース１３００は、４セットの６ビットレジスタ／メモリ１３０２及び１３０４、１３０６及び１３０８、１３１０及び１３１２、１３１４及び１３１６を含み、信号プロセッサ１１０によって処理される４つの受信アパーチャのデルタＹ及びデルタＸ傾斜パラメータを記憶する。デジタル・インターフェース１３００はまた、２つの１ビットのバンク・メモリ１３１８、１３２０と、２つのデータシフトレジスタ１３２２、１３２４と、多ビットのキー・レジスタ１３２６と、多ビットのコマンド・レジスタ１３２８とを含む。トライステイト・バッファ１３３０及び１３３２により、インターフェース１３００は、その出力をＳＯＥＮ信号の制御下で高インピーダンス状態に置くことができる。

インターフェース１３００を用いて、信号プロセッサ１１０をプログラムし、設定し、読み込むことができる。インターフェース１３００は、１つのコマンド・ライン（ＳＣＤＡＴＡＩＮ）と、２つのデータ・ライン（ＳＤＡＴＡＩＮ０、１）と、１つのイネーブル・ライン（ＳＯＥＮ）と、１つのクロック・ラインＳＣＬＫ（図示せず）とを含む。ＳＤＡＴＡＩＮ０及びＳＤＡＴＡＩＮ１ラインは、シリアルデータ入力を２つのデータシフトレジスタ１３２２、１３２４（ＳＨＩＦＴＲＥＧＩＳＴＥＲ０、１とラベル付け）に供給し、ＳＣＤＡＴＩＮは、シリアルデータ入力を制御データシフトレジスタに供給する。１つの実施形態において、データシフトレジスタは２５ビット長とすることができ、制御シフト・レジスタは３６ビット長とすることができる。

信号プロセッサ１１０は通常、超音波送信中にデジタル入力線がランダムな値を仮定することが予想される厳しい環境で用いられる。デジタル・インターフェースを通じて誤ったデータ及びコマンドを得ることのないように、イネーブル信号として３２ビットのキー・レジスタが用いられる。キー・レジスタに（信号プロセッサ１１０に事前に選択されて事前設定されたキーに比べて）正確なキーがあるときに、デジタルコントローラは４ビットのコマンド・レジスタ内にあるコマンドを実行する。

データ・ラインは、ＳＣＬＫデータ・クロックにより制御されるレジスタに同時にシフトすることができる。ＳＬＣＫは、例えば２０ＭＨｚで作動する。インターフェース１３００はまた、ＳＤＡＴＡＯＵＴ０及びＳＤＡＴＡＯＵＴ１とラベル付けされた２つのデジタル出力を含む点に留意されたい。これらの出力は、データシフトレジスタの出力であり、複数の信号プロセッサ１１０を連鎖的に接続するように用いることができる（図１４参照）。信号プロセッサ１１０からの出力データは、直列の連鎖を通じてシフトされ、連鎖の最後の信号プロセッサ１１０から読み出される。

出力バスは、連鎖的に入力バスに接続されるので、該連鎖に書き込むときに、ＳＯＥＮ信号を用いて、最後の信号プロセッサ１１０の出力をトライステート・モード（Ｈｉ Ｚモード）に置くことができる。シリアル・バスを介してデータを読み込むときに、ＳＯＥＮを用いて、最後の信号プロセッサ１１０からの出力を有効にすることができる。

１つの実施形態において、３６ビットの制御データ・レジスタは、３２ビットのキー・レジスタ及び４ビットのコマンド・レジスタを含む。ＳＣＤＡＴＡＩＮラインは、処理基板１０６上の全ての信号プロセッサ１１０への別個の信号線とすることができる。更に、図１３に示されるように、直列シフト・レジスタは最上位ビット（ＭＳＢ）からシフトされる。すなわち、コマンド及びデータは、ＬＳＢのシフトが最初である。

また図１３に示されるものは、６ビットの傾斜パラメータ・メモリであり、これは、信号プロセッサ１１０によって処理される４つの受信サブアパーチャの位置情報を記憶する。６ビットのメモリのペア１３０２、１３０４は、受信サブアパーチャのデルタＹ及びデルタＸ傾斜情報を記憶し、６ビットのメモリのペア１３０６、１３０８は、第２の受信サブアパーチャのデルタＹ及びデルタＸ傾斜パラメータを記憶する。同様に、６ビットのメモリのペア１３１０、１３１２は、第３の受信サブアパーチャのデルタＹ及びデルタＸ傾斜パラメータを記憶し、６ビットのメモリのペア１３１４、１３１６は、第４の受信アパーチャのデルタＹ及びデルタＸ傾斜パラメータを記憶する。次に、信号プロセッサの静的情報（幾何形状ＲＡＭ、設定レジスタ、エンコーダＲＡＭなど）をロードすると、シフト・レジスタ区域は、ロードされたデータに適合されている。

簡単に図１４を参照すると、該図は信号プロセッサ１１０の直列連鎖１４００を示している。直列連鎖１４００は、ＳＤＡＴＡＯＵＴ０、ＳＤＡＴＡＯＵＴ１、ＳＤＡＴＡＩＮ０、及びＳＤＡＴＡＩＮ１信号線を通じて接続される。また、クロック・ライン、ラッチ・ライン、及び（書き込みに対するパラメータ・レジスタのいずれかを選択するための）パラメータ選択ラインも備えることができる。

次に図１５を参照すると、該図は信号プロセッサ１１０内のクロスポイント・コントローラ１５００を示し、これは、シリアルインターフェース（図１３参照）を通じてロードされたデルタＸ、デルタＹ傾斜に基づいて信号プロセッサ１１０に割り当てられた４つの受信サブアパーチャを処理するための新たな制御値を計算する。クロスポイント・コントローラ１５００は、各アパーチャの１６の新たな遅延設定値を新たな傾斜パラメータのデルタＸ、デルタＹに基づいて計算する。遅延設定値は、幾何形状ＲＡＭの内容及び新たな傾斜パラメータのデルタＸ、デルタＹに基づいて計算される。対応する位相遅延は、選択されたエンコーダＲＡＭバンク内のロックアップから検出される。

このために、クロスポイント・コントローラ１５００は、乗算器１５０２、１５０４及びアナログ加算器１５０５を含む。クロスポイント・コントローラ１５００はまた、コントローラ１５０６と、幾何形状ＲＡＭ１５０８と、エンコーダＲＡＭ１５１０とを含む。４セット（各受信サブアパーチャに１つ）の１６の５ビット位相設定レジスタ１５１２、１５１４、１５１６、及び１５１８が備えられる（合計６４の５ビットレジスタ）。これらの遅延設定レジスタは、後述するように、信号プロセッサ１１０により処理される各受信サブアパーチャの遅延設定制御ビットを記憶する。

幾何形状ＲＡＭ１５０８は、受信サブアパーチャ内の受信信号チャネルｎと対応するトランスデューサ位置（ｘ_ｎ、ｙ_ｎ）との間の関係を保持する。エンコーダＲＡＭ１５１０は、コード化した遅延と狭帯域ビームフォーミングの図１０に示されるハードウェア設定（ｉＭｘｎ、ｉｎ、ｑＭｘｎ、ｑｎ）との間の関係を保持する。或いはまた、エンコーダＲＡＭ１５１０は、望ましい遅延とクロスポイント・スイッチ制御信号ｉｎｔＰｏｌ及びｃｈＰｏｓ（４）と、図１９に示される広帯域ビームフォーミング回路の符号との間の関係を保持する。プロセッサ１１０により処理される４つのサブアパーチャ各々について、パラメータのデルタＸｎはサブアパーチャｎ、ｎ=０、１、２、３、のｘ傾斜を表し、デルタＹｎはサブアパーチャｎ、ｎ＝０、１、２、３、のｙ傾斜を表す。

有効キーがキー・レジスタ内で検出されて、開始クロスポイント計算コマンドが選択されると、クロスポイント・コントローラ１５００は、サブアパーチャ０、１、２、及び３の新たなレジスタ値を計算する。最大１６の受信信号が各受信サブアパーチャに寄与することができるので、合計６４の計算が実行される。図１５に示されるデルタＸ値及びデルタＹ値は、各々の新たな設定の前にシリアルインターフェースからロードされた値である。以前の設定計算中にロードされたデルタＸ及びデルタＹの８つの値の全ては、図１３に示すように２つの２４ビット・バスを介してクロスポイント・コントローラ１５００が利用可能である。

設定時間を短縮するため、信号プロセッサが現在の設定を計算している間に、次の計算に用いられることになるデータがシフトされてロードされる。現在の計算が終了したときには、新たなデルタＸ及びデルタＹデータは既にロードされており、次の設定計算の準備がなされる。

計算を開始するために、所望のコマンドに割り当てられたキー値及びビット・コードと共にキー及びコマンド・レジスタがロードされる。計算が開始されると、乗算器１５０２、１５０４の入力にアパーチャ０のデルタＸ及びデルタＹ値が加えられる。該計算によりシーケンサ１５０６が制御される。シーケンサ１５０６は、６４の受信信号入力（４サブアパーチャブ×サアパーチャ当たりに１６の受信入力）の全てを通って循環するアップ・カウンタとして実行される。シーケンサ１５０６は、幾何形状ＲＡＭ１５０８のアドレス・バスに接続される。一般に、１つのサブアパーチャのデータは、次のサブアパーチャに進む前に計算される。

シーケンサ１５０６はまた、エンコーダＲＡＭ１５１０からの信号を正確なアナログ・サブアパーチャ・レジスタ１３０２−１３１４へ送ること、並びに正確なデルタＸ及びデルタＹデータをクロスポイント・コントローラ１５００へ多重化することを制御する。狭帯域ビームフォーミングの１つの実施形態において、エンコーダＲＡＭ１５１０からの出力は、５ビットのワードであり、ｓａｐ＿ｄａｔａ［４：０］と呼ばれ、ｓＸ＿ｍ＿ｃｏｎｔｒｏｌＸ（）にマッピングされる。

ｓＸ＿ｍ＿ｃｏｎｔｒｏｌＸ（）は、図１０に示されるビームフォーミング回路の制御信号にマッピングされる。５ビットのｓＸ＿ｍ＿ｃｏｎｔｒｏｌ４…０（Ｙ）は、Ｙチャネル（受信信号）に対するアパーチャＸの角度の重み及び符号を直接制御する。ビット値から角度の重み及び符号への変換は表４で与えられる。すなわち、エンコーダＲＡＭ１５１０は、狭帯域ビームフォーミングにおいて、遅延値からマルチプレクサ符号（ｉＭｘｎ及びｑＭｘｎ）とＩ及びＱスケーリング（ｉｎ及びｑｎ）とにマッピングする。これらのパラメータは、１６の位相角を実行し、所与の遅延を具備する信号を除外できるように、ｉｎ＝ｑｎ＝０もまた選択することができる。その結果、エンコーダＲＡＭ１５１０のワード長は５ビットである。或いは、エンコーダＲＡＭ１５１０のビットは、係数及びマルチプレクサの値を直接選択することができる（例えば、各マルチプレクサに１ビットを用いると、表３の６つのゲインペアの各々を選択するようにデコーダに３ビットが具備される）。

計算は、２の補数表示により行うことができる。再び図１５を参照すると、デルタＸ及びデルタＹ並びに幾何形状ＲＡＭデータは、アナログ加算器１５０５において乗算及び加算される。この計算は、１３ビット出力を生成する。デルタＸ及びデルタＹは、同時には最大にならないので、計算において２つのＭＳＢは常に同じであり、信号のＭＳＢは切り捨てることができる。図１５に示される実施形態において、４つのＬＳＢを切り捨てることで精度は８ビットまで低減される。

クロスポイント・コントローラ１５００は、信号プロセッサ１１０により処理される全ての受信アパーチャ「ｍ」に対して全トランスデューサ素子受信入力「ｎ」を順に配列する。クロスポイント・コントローラ１５００は、以下のように、各受信信号に導入されることになる遅延のスケーリングされたバージョンを決定するものとみなすことができる。
フロア（（ｘ（ｍ、ｎ）＊デルタＸ（ｍ）＋ｙ（ｍ、ｎ）＊デルタＹ（ｍ））／１６）
ここで、ｎ＝０、１、・・・１５、及び、ｍ＝０、１、２、３である。

ｘ（ｍ、ｎ）及びｙ（ｍ、ｎ）は、受信アパーチャｍのｎ番目の入力に結合されたトランスデューサ素子の幾何形状的位置である点に留意されたい。各位置は、幾何形状ＲＡＭ１５０８によりインデックスが付けられ、処理回路基板１０６の配置中にルーティングのフレキシビリティが付加される。傾斜パラメータデルタＸ（ｍ）及びデルタＹ（ｍ）は、所与の受信サブアパーチャｍの全ての受信信号について一定に維持することもできるが、通常はサブアパーチャによって変化する。

計算された遅延は、エンコーダＲＡＭ１５１０内のテーブルインデックスにより物理的遅延に変換される。

幾何形状ＲＡＭ１５０８に関しては、６ビットのアドレスを取り、１２ビットのデータを記憶する。幾何形状ＲＡＭ１５０８へのデータのロードを開始するために、アドレス・カウンタをリセットするようコマンドＲＥＳＥＴ＿ＡＤＤＲ＿ＣＯＵＮＴＥＲＳが出される。その後、次のコマンドは、ＬＯＡＤ＿ＧＥＯＭ＿ＲＡＭであり、これはアドレス・カウンタによって示された現在のアドレスにデータを書き込み、アドレス・カウンタを自動的にインクリメントする。データ幅が１２ビットであるため、１つのシフト／ロード処理は、幾何形状ＲＡＭ１５０８内に４データワードをロードすることになる。従って、アドレス・カウンタは、各ロードにつき４つずつインクリメントされることになる。

エンコーダＲＡＭ１５１０は、超音波プローブ１００の４つの異なる周波数設定を反映する、４つのバンクに分割される。シリアルインターフェースからロードされたバンク０及びバンク１のレジスタは、いずれのバンクを用いるかを指定する。計算からの８ビットと併せて、これらは、１０２４×５ビットＲＡＭのエンコーダＲＡＭアドレスを構成する。

エンコーダＲＡＭ１５１０は、１０ビットのアドレス・バスと５ビットのデータ・バスとを有する。エンコーダＲＡＭ１５１０にデータのロードを開始するために、アドレス・カウンタをリセットするようコマンドＲＥＳＥＴ＿ＡＤＤＲ＿ＣＯＵＮＴＥＲＳが出される。次のコマンドはＬＯＡＤ＿ＥＮＣ＿ＲＡＭであり、これはアドレス・カウンタ及びバンク０／１レジスタによって示された現在のアドレスにデータを書き込み、アドレス・カウンタを自動的にインクリメントする。データ幅が５ビットであるため、１つのシフト／ロード処理は、ＲＡＭ１５１０に８つのアパーチャ制御データワードをロードすることになる。従って、アドレス・カウンタは各ロードにつき８つずつインクリメントされることになる。

直列のシフト・レジスタの双方のビット［１９：０］は、ＲＡＭへのデータ用に用いられる。直列シフト・レジスタ０のビット２４は、エンコーダＲＡＭ１５１０のバンク０制御信号にマッピングされ、直列シフト・レジスタ１のビット２４は、バンク１制御信号にマッピングされる。バンク０／１レジスタ（図１３参照）は、どちらのバンクにロードするかを制御する。１つの実施形態において、位置メモリコントローラ１１２は、４ビットのコマンドを信号プロセッサ１１０に送信する。コマンドは、コマンド・レジスタ１３２８内の信号プロセッサ１１０の中にシフトされる。例示的なコマンドを下記の表５に表す。

図１６は、図１に示す超音波プローブ１００がサブアパーチャ処理を実行する段階１６００をまとめている。プローブ１００は、処理基板１０６にわたって分配された信号プロセッサ１１０において、音響トランスデューサ素子からの複数の受信信号を受信する（段階１６０２）。トランスデューサ素子は、三角形の受信サブアパーチャを形成することができるが、これは処理基板毎に分割されるのではなく所与の信号プロセッサ１１０によって全体的に処理される。受信（及び送信）動作中、プローブ１００は、受信サブアパーチャと正方形の送信サブアパーチャ間で少なくとも１つの音響トランスデューサ素子を多重化する（段階１６０４）。

ビームフォーミング後、信号プロセッサ１１０は、受信サブアパーチャの音響トランスデューサ素子を介して得られたビームフォーミング信号を有する受信サブアパーチャ出力を駆動する（段階１６０６）。送信方向において、プローブは、複数の処理基板間に分布する送信信号接続を介して送信信号を複数の送信サブアパーチャに結合することができる（段階１６０８）。受信アパーチャと同様に、所与のサブアパーチャの送信信号接続は、複数の処理基板１０６にわたって分割されるのではなく所与の処理基板１０６上に全て備えることができる。

複数の処理基板間で、送信又は受信サブアパーチャを分割しないことにより、ホストシステム１１６と処理基板１０６間にトランスデューサ・アレイ１０２への効率的な信号のルーティングが形成される。各処理基板１０６は、固有の送信及び受信サブアパーチャを処理するので、交差接続信号又はルーティングを処理基板１０６間に備える必要がない。

図１７は、図１に示す超音波プローブ１００が該プローブ１００のビームフォーミングを実行することができる段階１７００をまとめている。プローブ１００は、キャッシュメモリ及びコントローラ１１２でホストシステム１１６からの受信サブアパーチャの傾斜値（例えばデルタＸ及びデルタＹデータ）などの複数の方向パラメータを受信する（段階１７０２）。次いで、キャッシュメモリ及びコントローラ１１２は、方向パラメータを複数の処理基板１０６上の複数の信号プロセッサ１１０に転送する（段階１７０４）。

プローブ１００は、受信サブアパーチャから生起する受信信号を信号プロセッサ１１０に結合する（段階１７０６）。信号プロセッサ１１０は、直列入力レジスタ（例えば１３０２−１３０４、１３０６−１３０８、１３１０−１３１２、又は１３１４−１３１６）から、受信サブアパーチャの方向パラメータを検索する（段階１７０８）。方向パラメータに基づいて、信号プロセッサは、受信サブアパーチャ内のトランスデューサ素子のビームフォーミング遅延を求め（段階１７１０）、各それぞれのトランスデューサ素子からの受信信号に遅延を適用する（段階１７１２）。

図１８は、図１に示される超音波プローブ１００の段階１８００を示す（例えば、送受信器回路７００を用いて、受信アパーチャと送信アパーチャ間で多重化された音響トランスデューサ素子にエネルギを送受信するように行うことができる）。回路７００は、送信パルスを、送信部分入力７０４と、送信部分出力７０６と、送信部分入力７０４及び送信部分出力７０６間に結合された受信信号ブロック回路Ｄ１、Ｄ３、及びＣｓｈｕｎｔとを通じて結合する（段階１８０２）。送受信器回路７００はまた、受信信号を、受信部分入力７１２と、受信部分出力７１０と、受信部分入力７１２及び受信部分出力７１０間で結合された送信信号ブロック回路Ｃ２とＤ４、ＣｃｏｕｐｌｅとＤ２とを通じて結合する（段階１８０４）。

次に図１９を参照すると、該図は、アパーチャ・プロセッサ９０２−９０８内のビームフォーミング回路の別の実施形態のブロック図１９００を示す。ビームフォーミング回路１９００は、プリアンプ１９０２を含み、受信アパーチャ内の１６の受信チャネルの各々に１つと検査用に１つとを含む。プリアンプ１９０２は、３４×１１のクロスポイント・マトリクス１９０４に接続され、これは、直列に遅延ラインを形成する０から１０の遅延素子１９０６及び加算ノード１９０８を通じて受信信号をフレキシブルに接続するものである。ライン・ドライバ１９１０は、組み合わされた信号をホストシステム１１６に送り戻す。

クロスポイント・マトリクス１９０４は、遅延ラインの任意のノードへの任意の受信チャネルの接続をサポートする。幾つかのチャネルが遅延ラインの同じノードに接続されると、該ノードの出力は、それぞれの入力信号の合計となる。任意のチャネルは加算ノードに入る前に変換することができ、任意のチャネルは、任意選択的に２つの隣接加算ノードに同時に接続することができる。この場合、有効ゲインが各々について約６ｄＢだけ低減されるように信号が分割されることになる。

ビームフォーミング回路１９００が使用されると、クロスポイント・コントローラ１５００は、ビームフォーミング回路１９００に信号ｉｎｔＰｏｌ、ｃｈＰｏｓ（４）を出力する。

図１１は、全域通過フィルタのセルの１つの実施形態を示す（例えばフィルタ・セル１９０６）。図のように、全域通過フィルタは、その後に抵抗Ｒが続く非反転バッファとして、コンデンサＣと直列の反転バッファと並列にして実装することができる。各フィルタ・セルは、位相遅延Ｔ＝２ＲＣ、及び伝達関数Ｈｃ（ｗ）＝（１−ｊ（ｗＴ／２））／（１＋ｊ（ｗＴ／２））を有する。

図１２は、ビームフォーミング回路１９００に用いられるクロスポイント・コントローラ２１００を示し、クロスポイント・マトリクス１９０４内にスイッチをプログラムし、トリガー事象に対して開始し、スキャン・パラメータのラッチバージョンに対して動作する。クロスポイント・コントローラ２１００は、信号プロセッサ１１０によって処理される全ての受信アパーチャ「ｍ」に対して全てのトランスデューサ素子の受信入力「ｎ」を順に配列する。クロスポイント・コントローラ２１００は、以下のように各受信信号に導入されることになる遅延の事前スケーリングされたバージョンを決定するものとみなすことができる。フロア（（ｘ（ｍ、ｎ）＊デルタＸ（ｍ）＋ｙ（ｍ、ｎ）＊デルタＹ（ｍ））／８）ここでｎ＝０、１、・・・１５、及び、ｍ＝０、１、２、３である。

ｘ（ｍ、ｎ）及びｙ（ｍ、ｎ）は、受信アパーチャｍのｎ番目の入力に結合されたトランスデューサ素子の、幾何形状的位置である点に留意されたい。コード（又は任意選択的に、又は追加して、ｃｈＰｏｓのオーバーフロー）を検出し、チャネル無効出力信号をアサートするためのデコーダ２１０２を用いることによってアパーチャｍのチャネルｎを（例えば電源管理のため）無効にする予約コードを定める（例えばｘ（ｍ、ｎ）、ｙ（ｍ、ｎ）＝−１６、−１６）ことができる。位置は、幾何形状ＲＡＭ１５０８を通じてインデックスが付けられ、処理回路基板１０６の配置中にルーティングのフレキシビリティが付加される。スケール係数デルタＸ（ｍ）及びデルタＹ（ｍ）は、所与の受信アパーチャｍの全ての受信信号について一定に維持することができる。

事前遅延は、エンコーダＲＡＭ１５１０のテーブルインデックスにより物理的遅延に変換される。１つの実施形態において、エンコーダＲＡＭ１５１０の出力は、６ビットを含み、すなわち、１ビットはｉｎｔＰｏｌ、４ビットはｃｈＰｏｓ、及び１ビットはｓｉｇｎである。ｃｈＰｏｓビットは、クロスポイント・マトリクス１９０４の対応するスイッチを閉成する。制御ビットｉｎｔＰｏｌが設定されると、スイッチ１＋ｃｈＰｏｓもまた設定されることになる。サイン・ビットは、入力信号の非反転又は反転バージョンを選択する。

本発明の様々な実施形態を説明してきたが、本発明の範囲にある多くの実施形態が及び具現化が可能であることは当業者には明らかであろう。

ホストシステムと通信する超音波プローブのブロック図。 図１に示される超音波プローブで用いることができる音響トランスデューサ素子のアレイを含むトランスデューサ・スタック。 図１に示される超音波プローブに組み込まれた音響トランスデューサ素子のアレイ全体に配置さえれた受信アパーチャ。 図１に示される超音波プローブに組み込まれた音響トランスデューサ素子のアレイ全体に配置された受信アパーチャと多重化された送信アパーチャ。 プローブの音響トランスデューサ素子のアレイを処理基板の信号プロセッサに接続するための８つの処理基板に接続された４８のトランスデューサ可撓性ケーブルの分布。 送受信間で選択された音響トランスデューサ素子を多重化すると共に、音響トランスデューサ素子に接続された信号プロセッサを保護する送受信器回路。 送受信間で選択された音響トランスデューサ素子を多重化すると共に、音響トランスデューサ素子に接続された信号プロセッサを保護する受動回路を用いる送受信器回路の１つの実施形態。 処理基板によって伝送される電子機器の推奨配置領域を含む、処理基板の正面及び裏面図。 図１に示される超音波プローブに用いるのに好適な信号プロセッサのブロック図。 信号プロセッサの狭帯域ビームフォーミング回路。 全域通過フィルタのセル。 クロスポイント・コントローラの第２の実施形態。 信号プロセッサのデジタル・インターフェースのブロック図。 直列連鎖的に接続される信号プロセッサ。 信号プロセッサに割り当てられる４つの受信サブアパーチャを処理するための新たな制御値を計算する信号プロセッサのクロスポイント・コントローラ。 図１に示される超音波プローブがサブアパーチャ処理を実行するために行うことができる段階。 図１に示される超音波プローブがプローブ内でビームフォーミングを実行するために行うことができる段階。 図１に示される超音波プローブが受信アパーチャと送信アパーチャの間で多重化された音響トランスデューサ素子にエネルギを送受信するために行うことができる段階。 信号プロセッサのビームフォーミング回路の別の実施形態。

符号の説明

１０２ トランスデューサ・アレイ及びバッキングスタック
１０８ メモリ
１１２ プローブコントローラ
１１６ ホストシステム
１２０ ケーブル
１２４ コネクタ

Claims (10)

1. トランスデューサ素子のアレイ（１０２）を含むビームフォーミングプローブ（１００）であって、
   第１の信号プロセッサ（１１０）を含む第１の処理基板（１０６）と、
   複数のトランスデューサ素子（１０２）を含む受信アパーチャに対して、前記第１の信号プロセッサ（１１０）に結合され、且つ前記トランスデューサ素子（１０２）から生起する受信信号を前記第１の信号プロセッサ（１１０）に結合する受信信号接続と、
   前記受信アパーチャの方向パラメータを含む、前記第１の信号プロセッサ（１１０）に結合されたキャッシュ・メモリ（１１２）と、
   を備え、
   前記第１の信号プロセッサ（１１０）が方向パラメータを検索し、前記受信アパーチャの各トランスデューサ素子における前記方向パラメータから導出されるビームフォーミング遅延を決定して、該それぞれのビームフォーミング遅延を各受信信号に適用することを特徴とするビームフォーミングプローブ。
2. 前記方向パラメータの１つが傾斜値であることを特徴とする請求項１のビームフォーミングプローブ（１００）。
3. 前記ビームフォーミング遅延が、位相シフトとして実施されることを特徴とする請求項１のビームフォーミングプローブ（１００）。
4. 前記キャッシュ・メモリ（１１２）が、動的設定情報及び静的設定情報の少なくとも１つを含むことを特徴とする請求項１のビームフォーミングプローブ（１００）。
5. 前記キャッシュ・メモリ（１１２）が、遅延設定を含む動的設定情報を含むことを特徴とする請求項１のビームフォーミングプローブ（１００）。
6. 前記キャッシュ・メモリ（１１２）が、空間的な素子位置を含む静的設定情報を含むことを特徴とする請求項１のビームフォーミングプローブ（１００）。
7. 前記受信アパーチャが、三角形のアパーチャであることを特徴とする請求項１のビームフォーミングプローブ（１００）。
8. 前記受信信号接続が、複数の受信アパーチャの受信信号を前記第１の信号プロセッサに結合し、
   前記キャッシュ・メモリ（１１２）が、前記受信アパーチャの各々の方向パラメータを記憶し、
   前記第１の信号プロセッサ（１１０）が、各受信アパーチャの前記方向パラメータを検索し、各受信アパーチャ内の各トランスデューサ素子の方向パラメータから導出されたビームフォーミング遅延を決定して、前記ビームフォーミング遅延を前記それぞれのトランスデューサ素子から得られた前記受信信号に適用することを特徴とする請求項１のビームフォーミングプローブ（１００）。
9. 前記キャッシュメモリに結合されたキャッシュメモリコントローラを更に備え、該コントローラが前記キャッシュメモリ内に前記方向パラメータを記憶することを特徴とする請求項１のビームフォーミングプローブ（１００）。
10. ホストシステム（１１６）とインターフェースするために前記キャッシュメモリコントローラに結合された通信インターフェースを更に備える請求項９のビームフォーミングプローブ（１００）。

Images