JP2005149012A - デジタル・アナログ混載チップ設計方法、装置及びプログラム - Google Patents

Abstract

【課題】 設計工数を短縮して設計コストを削減しつつ、１チップ全体の設計品質を維持又は向上させる。
【解決手段】 ロジック部（７１）の出力回路部を表すデジタル出力セル（Ｍ）を対応するアナログ回路部（７２）に配置し、ロジック部を疑似的に含む検証用アナログ回路部を作成し、この検証用アナログ回路部の動作をアナログ解析ツールにより検証する。これにより、従来のデータの受け渡しに関する工数を削減するので、設計工数を短縮して設計コストを削減できる。また、ロジック部を疑似的に含む検証用アナログ回路部をアナログ解析ツールにより検証するので、１チップ全体の設計品質を維持又は向上できる。
【選択図】 図６

Description

本発明は、デジタル・アナログ混載チップ設計方法、装置及びプログラムに係わり、特に、設計工数を短縮して設計コストを削減しつつ、１チップ全体の設計品質を維持又は向上し得るデジタル・アナログ混載チップ設計方法、装置及びプログラムに関する。

近年、例えばＬＣＤ（Liquid Crystal Display）ドライバ等のように、アナログ回路とデジタル回路とが混載されてなるＬＳＩチップ（以下、デジタル・アナログ混載チップという）が人手や計算機により設計されるようになってきている。

この種のデジタル・アナログ混載チップは、設計が終了しても設計完了とする前に、ファンクション、ファンアウト（FANOUT）及び配線負荷の全てを検証する必要がある。デジタル・アナログ混載チップの設計工程においては、デジタル回路とアナログ回路の接続及びタイミングの確認が、ファンクション、ファンアウト及び配線負荷の全てを確認することにより、成立するからである。

ここで、ファンクションの検証は、伝搬遅延などを考慮に入れずに論理機能だけを検証するものであり、デジタル回路及びアナログ回路の両者をアナログシミュレータで検証することにより、実行される。ファンアウトの検証は、ファンクション同様に、デジタル回路及びアナログ回路の両者をアナログシミュレータで検証することにより実行される。配線負荷の検証は、レイアウト完了後に配線の抵抗及び容量を抽出し、その抵抗及び容量による遅延情報を用いてデジタル回路及びアナログ回路の両者をアナログシミュレータで検証することにより、実行される。

しかしながら、このようなデジタル・アナログ混載チップの検証は、デジタル回路及びアナログ回路の両者をアナログシミュレータにより検証するので、設計工数が増大してしまう問題がある。一方、デジタル回路及びアナログ回路の両者間における検証作業が不十分であると、設計品質を低下させる心配がある。

係る問題を解決する観点から、高精度な解析を必要とするアナログ機能部分をアナログ解析エンジンにより解析し、デジタル機能部分を論理解析エンジンで解析する技術であって、更に、アナログ解析エンジンと論理解析エンジンとを効率良く使い分ける方法が提案されている（例えば、特許文献１の段落［０００８］参照。）。この特許文献１には、高精度な解析が必要な部分のみを高精度に解析し、他の部分の解析精度を緩める方法が記載されている（特に、段落［００１１］及び［００１３］参照）。
特開２００１−３５７０９３号公報。

しかしながら、特許文献１に記載の方法は、優れた技術ではあるものの、本発明者の検討によれば、データの受け渡し（図３のＳ５参照）に関する工数が多くなるので、設計コストを増加させる可能性があると考えられる。また、特許文献１に記載の方法は、高精度な解析が必要な部分のみを高精度に解析するので、１チップ全体の設計品質を保証するものでは無く、高精度に解析しなかった部分については設計品質を維持又は向上できない可能性があると考えられる。

本発明は上記実情を考慮してなされたもので、設計工数を短縮して設計コストを削減しつつ、１チップ全体の設計品質を維持又は向上し得るデジタル・アナログ混載チップ設計方法、装置及びプログラムを提供することを目的とする。

請求項１に対応する発明は、デジタル回路部とこのデジタル回路部の出力側に接続されたアナログ回路部とが混載されてなるＬＳＩチップを設計するためのデジタル・アナログ混載チップ設計方法であって、前記デジタル回路部の出力回路部を表すデジタル出力セルが記憶された記憶部を準備する工程と、前記デジタル回路部の動作を論理解析ツールで検証する工程と、前記デジタル回路部の検証の後、前記アナログ回路部毎に、入力側のデジタル回路部におけるデジタル出力セルを前記記憶部から読み出す工程と、読み出したデジタル出力セルを対応するアナログ回路部に配置し、前記デジタル回路部を疑似的に含む検証用アナログ回路部を作成する工程と、前記デジタル回路部の遅延検証を実行する工程と、前記遅延検証のときにデジタル回路部の出力を抽出する工程と、前記抽出した出力を当該検証用アナログ回路部に入力し、この検証用アナログ回路部の動作をアナログ解析ツールにより検証する工程と、を備えたデジタル・アナログ混載チップ設計方法である。

また、請求項２に対応する発明は、請求項１に対応するデジタル・アナログ混載チップ設計方法において、前記検証用アナログ回路部を作成する工程と前記遅延検証を実行する工程との間には、前記作成した検証用アナログ回路部の負荷を確定する工程と、前記負荷の確定後、当該検証用アナログ回路部の元となるアナログ回路部とデジタル回路部との間の配線の抵抗及び容量を抽出する工程と、前記負荷、抵抗及び容量に基づいて、前記元となるアナログ回路部をデジタル出力セルからドライブするためのドライブ能力を設定する工程と、を備えており、前記遅延検証としては、前記負荷、抵抗、容量及びドライブ能力に基づいて実行されるデジタル・アナログ混載チップ設計方法である。

請求項３に対応する発明は、デジタル回路部とこのデジタル回路部の出力側に接続された前記アナログ回路部とが混載されてなるＬＳＩチップを設計するためのデジタル・アナログ混載チップ設計装置であって、前記デジタル回路部の出力回路部を表すデジタル出力セルが記憶された記憶手段と、前記デジタル回路部の動作を論理解析ツールで検証する手段と、前記デジタル回路部の検証の後、前記アナログ回路部毎に、入力側のデジタル回路部におけるデジタル出力セルを前記記憶手段から読み出す手段と、読み出したデジタル出力セルを対応するアナログ回路部に配置し、前記デジタル回路部を疑似的に含む検証用アナログ回路部を作成する手段と、前記デジタル回路部の遅延検証を実行する手段と、前記遅延検証のときにデジタル回路部の出力を抽出する手段と、前記抽出した出力を当該検証用アナログ回路部に入力し、この検証用アナログ回路部の動作をアナログ解析ツールにより検証する手段と、を備えたデジタル・アナログ混載チップ設計装置である。

また、請求項４に対応する発明は、請求項３に対応するデジタル・アナログ混載チップ設計装置において、前記作成した検証用アナログ回路部の負荷を確定する手段と、前記負荷の確定後、当該検証用アナログ回路部の元となるアナログ回路部とデジタル回路部との間の配線の抵抗及び容量を抽出する手段と、前記負荷、抵抗及び容量に基づいて、前記元となるアナログ回路部をデジタル出力セルからドライブするためのドライブ能力を設定する手段と、を備えており、前記遅延検証を実行する手段としては、前記負荷、抵抗、容量及びドライブ能力に基づいて遅延検証を実行するデジタル・アナログ混載チップ設計装置である。

請求項５に対応する発明は、デジタル回路部とこのデジタル回路部の出力側に接続された前記アナログ回路部とが混載されてなるＬＳＩチップを設計するためのデジタル・アナログ混載チップ設計装置を用いたプログラムであって、前記デジタル・アナログ混載チップ設計装置のコンピュータを、前記デジタル回路部の動作を論理解析ツールで検証する手段、前記デジタル回路部の検証の後、前記アナログ回路部毎に入力側のデジタル回路部におけるデジタル出力セルを、前記デジタル回路部の出力回路部を表すデジタル出力セルが記憶された記憶装置から読み出す手段、読み出したデジタル出力セルを対応するアナログ回路部に配置し、前記デジタル回路部を疑似的に含む検証用アナログ回路部を作成する手段、前記デジタル回路部の遅延検証を実行する手段、前記遅延検証のときにデジタル回路部の出力を抽出する手段、前記抽出した出力を当該検証用アナログ回路部に入力し、この検証用アナログ回路部の動作をアナログ解析ツールにより検証する手段、として機能させるプログラムである。

また、請求項６に対応する発明は、請求項５に対応するプログラムにおいて、前記デジタル・アナログ混載チップ設計装置のコンピュータを、前記作成した検証用アナログ回路部の負荷を確定する手段、前記負荷の確定後、当該検証用アナログ回路部の元となるアナログ回路部とデジタル回路部との間の配線の抵抗及び容量を抽出する手段、前記負荷、抵抗及び容量に基づいて、前記元となるアナログ回路部をデジタル出力セルからドライブするためのドライブ能力を設定する手段、として機能させ、前記遅延検証を実行する手段としては、前記負荷、抵抗、容量及びドライブ能力に基づいて遅延検証を実行するように機能させるプログラムである。

（作用）
従って、請求項１，３，５に対応する発明は以上のような手段を講じたことにより、デジタル回路部の出力回路部を表すデジタル出力セルを対応するアナログ回路部に配置し、デジタル回路部を疑似的に含む検証用アナログ回路部を作成し、この検証用アナログ回路部の動作をアナログ解析ツールにより検証している。

これにより、従来のデータの受け渡しに関する工数を削減するので、設計工数を短縮して設計コストを削減することができる。また、デジタル回路部を疑似的に含む検証用アナログ回路部をアナログ解析ツールにより検証するので、１チップ全体の設計品質を維持又は向上させることができる。

また、請求項２，４，６に対応する発明は、請求項１，３，５に対応する作用に加え、アナログ回路部からデジタル出力セルに向かうように、各条件（負荷、抵抗、容量及びドライブ能力）を確定させるので、無理なく検証用アナログ回路部の精度を高めることができ、さらに、負荷、抵抗、容量及びドライブ能力に基づいて、遅延検証を実行するので、より一層、設計品質の維持又は向上に寄与することができる。

以上説明したように本発明によれば、設計工数を短縮して設計コストを削減しつつ、１チップ全体の設計品質を維持又は向上させることができる。

以下、本発明の一実施形態について図面を参照しながら説明する。
図１は本発明の一実施形態に係るデジタル・アナログ混載チップ設計装置の構成を示す機能ブロック図である。このデジタル・アナログ混載チップ設計装置は、デジタル回路部とこのデジタル回路部の出力側に接続されたアナログ回路部とが混載されてなるＬＳＩチップを設計するためのものであり、ライブラリ記憶部１０、データ記憶部２０、入力部３０、制御部４０、ツール部５０及び表示部６０を備えている。

なお、このデジタル・アナログ混載チップ設計装置は、ハードウェア構成のみ、又はハードウェア構成とソフトウエア構成との組合せ構成により実現可能である。ソフトウェア構成により実現可能な部分は、例えばツール部５０であり、ツール部５０の各機能を実現させるためのプログラムが予め記憶媒体又はネットワークからデジタル・アナログ混載チップ設計装置のコンピュータにインストールされた構成となる。

ここで、ライブラリ記憶部１０は、ツール部５０から制御部４０を介して読出可能な記憶装置であり、予め論理検証用ライブラリ１１、論理合成用ライブラリ１２、簡易モデルライブラリ１３、レイアウト用セルライブラリ１４及びテクノロジーライブラリ１５が記憶されている。

論理検証用ライブラリ１１は、論理検証に用いられるライブラリであり、例えばVerilog（登録商標）が使用可能となっている。

論理合成用ライブラリ１２は、論理合成に用いられるライブラリであり、例えば、モデル名毎に、ゲート種類、入出力、能力などの情報が記憶されている。

簡易モデルライブラリ１３は、デジタル回路部の出力回路部を表すデジタル出力セルの情報が記憶されている。ここで、デジタル出力セルは、出力回路部（実回路）が簡易モデル（例、論理記号）により抽象化されて表された標準セル部品であり、出力回路部の位置、入出力、機能（入力・出力間の論理式）が設定可能となっている。

レイアウト用セルライブラリ１４は、自動レイアウトに用いられるセルのライブラリである。

テクノロジーライブラリ１５は、プロセスに依存したファクタのライブラリであり、抵抗及び容量抽出（ＳＤＦ；Standard Delay Format）に必要なものであって、例えば、マスクパターンの配線幅、配線層の厚み、配線層材料の抵抗率、などの情報が記憶されている。

データ記憶部２０は、ツール部５０から制御部４０を介して読出／書込可能な記憶装置であり、ツール部５０の処理に従い、仕様ファイル２１、設計結果ファイル２２、ＮＥＴファイル２３、仮想ＳＤＦファイル２４、ＳＤＦファイル２５、論理出力ファイル２６及び検証済設計結果ファイル２７が順次形成される。

仕様ファイル２１は、設計対象のＬＳＩチップの仕様が記憶されるファイルであり、操作者の入力部３０の操作により形成され、設計部５１により読出可能となっている。

設計結果ファイル２２は、検証前の設計結果が記憶されるファイルであり、設計部５１により形成され、論理検証部５２により読出可能となっている。

ＮＥＴファイル２３は、論理合成時や自動レイアウト時に配線結果が記憶されるファイルであり、論理合成部５３により形成され、レイアウト部５６により読出／書込可能となっている。

仮想ＳＤＦファイル２４は、自動レイアウト前の仮の抵抗及び容量抽出（仮想ＳＤＦ）結果が記憶されるファイルであり、論理合成部５３により形成され、遅延検証部５５により読出可能となっている。

ＳＤＦファイル２５は、自動レイアウト後の抵抗及び容量抽出結果が記憶されるファイルであり、レイアウト部５６により形成され、遅延検証部５５により読出可能となっている。

論理出力ファイル２６は、自動レイアウト後で遅延検証後のデジタル回路部の出力が抽出（サンプリング）されて記憶されるファイルであり、遅延検証部５５により形成され、アナログ検証部５６により読出可能となっている。

検証済設計結果ファイル２７は、アナログ検証部５７のアナログ解析ツールにより検証済みの設計結果が記憶されるファイルであり、アナログ検証部５７により形成される。

入力部３０は、操作者と制御部４０との間のインターフェイス機能をもつ装置であり、例えば、マウス、キーボード、及び記憶媒体の読出／書込装置、などが使用可能となっており、必要により、ネットワークとの通信装置を更に用いてもよい。

制御部４０は、操作者による入力部３０の操作やツール部５０の各処理に基づいて、ライブラリ記憶部１０を読み出す機能と、データ記憶部２０を読出／書込する機能と、ツール部５０を制御する機能と、制御の結果、得られた情報を表示部６０に送出する機能とをもっている。

ツール部５０は、設計部５１、論理検証部５２、論理合成部５３、タイミング解析部５４、遅延検証部５５、レイアウト部５６及びアナログ検証部５７を備えている。

設計部５１は、仕様ファイル２１に基づいてＬＳＩチップの設計処理を実行する機能と、得られた設計結果を設計結果ファイル２２としてデータ記憶部２０に保存する機能をもっている。

論理検証部５２は、設計結果ファイル２２内の設計結果に対し、論理検証用ライブラリ１１を参照しながら論理解析ツールにより論理検証処理を実行する機能と、論理検証結果に基づいて論理的な違反を解消した設計結果を論理合成部５３に送出する機能をもっている。

論理合成部５３は、論理検証部５２から受けた設計結果に対し、論理合成用ライブラリ１２及び簡易モデルライブラリ１３を参照しながら論理合成処理を実行し、論理合成結果、配線結果、及び抵抗・容量抽出結果を得ると、論理合成結果をタイミング解析部５４に送出すると共に、配線結果をＮＥＴファイル２３としてデータ記憶部２０に保存し、抵抗・容量抽出結果を仮想ＳＤＦファイル２４としてデータ記憶部２０に保存する機能をもっている。

なお、論理合成部５３の論理合成処理としては、例えばアナログ回路部毎に、入力側のデジタル回路部におけるデジタル出力セルをライブラリ記憶部１０内の簡易モデルライブラリ１３から読み出し、各デジタル出力セルを対応するアナログ回路部に配置し、デジタル回路部を疑似的に含む検証用アナログ回路部を作成する処理を含んでいる。

また、論理合成部５３の論理合成処理としては、例えば、作成した検証用アナログ回路部の負荷を確定する処理と、負荷の確定後、全体レイアウトにおける配置位置に基づいて、当該検証用アナログ回路部の元となるアナログ回路部とデジタル回路部との間の配線の抵抗及び容量を抽出する処理と、この負荷、抵抗及び容量に基づいて、元となるアナログ回路部をデジタル出力セルから電気的にドライブするためのドライブ能力を設定する処理とを含んでもよい。

タイミング解析部５４は、論理合成部５３から受けた論理合成結果に対し、静的タイミング解析（ＳＴＡ；Static Timing Analysis）を実行する機能と、タイミング解析結果に問題があれば再合成するように論理合成結果を論理合成部５３に戻す機能と、タイミング解析結果に問題がなければ論理合成結果を遅延検証部５５に送出する機能とをもっている。

遅延検証部５５は、論理合成結果に対する遅延検証機能と、レイアウト結果に対する遅延検証機能とをもっている。なお、各遅延検証機能は、別々の遅延検証部としてもよい。

ここで、論理合成結果に対する遅延検証機能は、タイミング解析部５４から受けた論理合成結果に対し、仮想ＳＤＦファイル２４を参照しながら遅延検証を実行する機能と、遅延検証結果に問題があれば再合成するように論理合成結果を論理合成部５３に戻す機能と、遅延検証結果に問題がなければ論理合成結果をレイアウト部５６に送出する機能とからなる。

レイアウト結果に対する遅延検証機能は、レイアウト部５６から受けたレイアウト結果に対し、論理検証用ライブラリ１１、ＮＥＴファイル２３及びＳＤＦファイル２５を参照しながら遅延検証を実行する機能と、遅延検証時にデジタル回路部の出力を抽出する機能と、遅延検証結果に問題があればレイアウトを修正するようにレイアウト結果をレイアウト部５６に戻す機能と、遅延検証結果に問題がなければデジタル回路部の出力を論理出力ファイル２６としてデータ記憶部２０に保存すると共にレイアウト結果をアナログ検証部５７に送出する機能とからなる。

レイアウト部５６は、遅延検証部５５から受けた論理合成結果に基づいて、レイアウト用セルライブラリ１４、テクノロジーライブラリ１５及びＮＥＴファイル２３を参照しながらレイアウト処理を実行し、得られたレイアウト結果を遅延検証部５５に送出する機能と、遅延検証部５５からレイアウト結果が戻されると、遅延を解消するように再度レイアウト処理を実行し、得られた再レイアウト結果を遅延検証部５５に送出する機能とをもっている。

アナログ検証部５７は、遅延検証部５５から受けたレイアウト結果に対し、論理出力ファイル２６を参照しながらアナログ解析ツールによる検証処理を実行する機能と、検証済みのレイアウト結果を検証済設計結果ファイル２７としてデータ記憶部２０に保存する機能をもっている。ここで、アナログ解析ツールとしては、例えばPOWER Mill（登録商標）が使用可能となっている。また、アナログ検証部５７の検証処理としては、例えば、論理出力ファイル２６内の出力データを当該検証用アナログ回路部に入力する処理と、この検証用アナログ回路部の動作をアナログ解析ツールにより検証する処理とを含んでいる。

表示部６０は、制御部４０から送出された情報を表示する表示装置であり、例えばＣＲＴ又はＬＣＤ等が使用可能となっている。

次に、以上のように構成されたデジタル・アナログ混載チップ設計装置によるデジタル・アナログ混載チップ設計方法を図２〜図４のフローチャートを用いて説明する。なお、本実施形態のデジタル・アナログ混載チップ設計装置では、通常のＣＡＤ装置とは異なり、予めデジタル回路部の出力回路部を標準セルとして表すデジタル出力セルが記憶された簡易モデルライブラリ１３がライブラリ記憶部１０に準備されているものとする。

始めに、入力部３０は、操作者の操作により、設計対象のＬＳＩチップの仕様を制御部４０に入力し（ＳＴ１０）、制御部４０がこの仕様を仕様ファイル２１としてデータ記憶部２０に保存する。

次に、入力部３０は、操作者の操作により、制御部４０を介して設計部５１を起動する。設計部５１は、起動されると、仕様ファイル２１に基づいて、例えばＲＴＬ（レジスタ転送言語；Resistor Transfer Language）の記述によりＬＳＩチップの設計処理を実行し（ＳＴ２０）、得られた設計結果を設計結果ファイル２２としてデータ記憶部２０に保存する。

論理検証部５２は、設計結果ファイル２２内の設計結果に対し、論理検証用ライブラリ１１を参照しながら論理解析ツールにより論理検証処理を実行し（ＳＴ３０）、デジタル回路部の動作を論理解析ツールで検証すると、論理検証結果に基づいて論理的な違反を解消した設計結果を論理合成部５３に送出する。

論理合成部５３は、この設計結果に対し、論理合成用ライブラリ１２及び簡易モデルライブラリ１３を参照しながら論理合成処理を実行する（ＳＴ４０；ＳＴ４１〜ＳＴ４６）。

詳しくは図３に示すように、論理合成部５３は、レイアウト制約及びその他の制約を確認し（ＳＴ４１〜４２）、合成スクリプトを作成する（ＳＴ４３）。

続いて、論理合成部５３は、アナログ回路部毎に、入力側のデジタル回路部におけるデジタル出力セルをライブラリ記憶部１０内の簡易モデルライブラリ１３から読み出し、各デジタル出力セルを対応するアナログ回路部に配置し、デジタル回路部を疑似的に含む検証用アナログ回路部を作成する（ＳＴ４４）。

例えば図５に示すように、ＬＣＤドライバ７０が設計対象のＬＳＩチップであるとする。このＬＣＤドライバ７０では、デジタル回路部としてのロジック部７１と、アナログ回路部としてのアナログ回路７２〜７５とが互いに配線部（ＮＥＴ）７６を介して接続されているとする。ここで、図６に模式的に示すように、ロジック部７１の出力側の標準セルＭ（デジタル出力セル）を擬似的にアナログ回路７２に配置している。なお、これは他の各アナログ回路７２〜７５についても同様である。

また、論理合成部５３は、作成した検証用アナログ回路部の負荷を確定し、負荷の確定後、全体レイアウトにおける配置位置に基づいて、当該検証用アナログ回路部の元となるアナログ回路部とデジタル回路部との間の配線の抵抗及び容量を抽出し、負荷、抵抗及び容量に基づいて、元となるアナログ回路部をデジタル出力セルからドライブするためのドライブ能力を設定し、デジタル回路部及び検証用アナログ回路部と各条件（負荷、抵抗・容量、ドライブ能力）とを合成し（ＳＴ４５）、論理合成結果を得る。

しかる後、論理合成部５３は、論理合成結果がＳＴ４１〜４２の制約に違反していない旨を確認すると、論理合成結果をタイミング解析部５４に送出すると共に、配線結果をＮＥＴファイル２３としてデータ記憶部２０に保存し、抵抗・容量抽出結果を仮想ＳＤＦファイル２４としてデータ記憶部２０に保存する。

タイミング解析部５４は、論理合成結果に対し、静的タイミング解析を実行し（ＳＴ５０）、タイミング解析結果に問題がなければ論理合成結果を遅延検証部５５に送出する。

遅延検証部５５は、この論理合成結果に対し、仮想ＳＤＦファイル２４を参照しながら遅延検証（予備）を実行し（ＳＴ６０）、遅延検証結果に問題がなければ論理合成結果をレイアウト部５６に送出する。

レイアウト部５６は、この論理合成結果に基づいて、レイアウト用セルライブラリ１４、テクノロジーライブラリ１５及びＮＥＴファイル２３を参照しながら自動レイアウト処理を実行する（ＳＴ７０）。

詳しくは図４に示すように、レイアウト部５６は、仕様に沿って検証用アナログ回路部を強制配置指定することにより、検証用アナログ回路部を含めた仮想チップでの自動レイアウトを実行する（ＳＴ７１）。続いて、レイアウト部５６は、検証用アナログ回路部を含めた仮想チップ及びデジタル回路部の抵抗・容量抽出（ＳＤＦ）を実行する（ＳＴ７２）。しかる後、レイアウト部５６は、レイアウト結果を検証し、問題が無ければレイアウト結果を遅延検証部５５に送出する。

遅延検証部５５は、このレイアウト結果に対し、論理検証用ライブラリ１１、ＮＥＴファイル２３及びＳＤＦファイル２５を参照しながら、負荷、抵抗、容量及びドライブ能力に基づいて、デジタル回路部の遅延検証を実行すると共に（ＳＴ８０）、デジタル回路部の出力を抽出する。例えば図７に示すように、配線部７６に設定したプローブポイント８０において、ロジック部７１の出力を抽出し、後述するようにアナログ回路７２〜７５に入力可能とする。

ここで、遅延検証部５５は、遅延検証結果に問題がなければデジタル回路部の出力を論理出力ファイル２６としてデータ記憶部２０に保存すると共にレイアウト結果をアナログ検証部５７に送出する。

アナログ検証部５７は、このレイアウト結果に対し、論理出力ファイル２６を参照しながら、ＳＴ８０の遅延検証時に抽出した出力を当該検証用アナログ回路部に入力し、この検証用アナログ回路部の動作をアナログ解析ツールにより検証する（ＳＴ９０）。

しかる後、アナログ検証部５７は、検証済みのレイアウト結果を検証済設計結果ファイル２７としてデータ記憶部２０に保存する。

上述したように本実施形態によれば、デジタル回路部の出力回路部を表すデジタル出力セルを対応するアナログ回路部に配置し、デジタル回路部を疑似的に含む検証用アナログ回路部を作成し、この検証用アナログ回路部の動作をアナログ解析ツールにより検証している。

これにより、従来のデータの受け渡しに関する工数を削減するので、設計工数を短縮して設計コストを削減することができる。例えば従来の人手による設計と比較すると、人手による設計が数ヶ月（例、３ヶ月程度）かかるのに対し、本実施形態では数日（例、３〜４日）で済むというように、著しく設計工数を短縮することができる。

また、デジタル回路部を疑似的に含む検証用アナログ回路部をアナログ解析ツールにより検証するので、１チップ全体の設計品質を維持又は向上させることができる。

また、アナログ回路部からデジタル出力セルに向かうように、各条件（負荷、抵抗、容量及びドライブ能力）を確定させるので、無理なく検証用アナログ回路部の精度を高めることができ、さらに、負荷、抵抗、容量及びドライブ能力に基づいて、遅延検証を実行するので、より一層、設計品質の維持又は向上に寄与することができる。

また、これら各条件に基づいてアナログ解析ツールを用いることにより、例えば、電源電圧の他への影響、クロストーク、ノイズの解析、消費電力の算出（概算、同時動作率）、電流分析の解析などを行なうことができる。

また、これらの効果に加え、以下の効果を得ることができる。
デジタル回路部とアナログ回路部の接続は、デジタル回路部の検証時に抽出したデジタル出力を検証用アナログ回路部に入力する方法を用いる。この方法でデジタル回路部を模擬的に含んだ検証用アナログ回路部を検証するので、同時に、ファンクションを確認することができる。

デジタル回路部を論理記述して論理合成を行なうことで、ファンアウトを容易に確認することができる。また、標準セルとして準備されたデジタル出力セルをアナログ回路部に配置するので、ファンアウトの最適化を一定の品質で行なうことができる。

ＳＴ７０の自動レイアウト後の実配線負荷を用いてバックアノテーション検証を行なうことで、配線負荷評価を的確に行なうことができる。

なお、上記各実施形態に記載した手法は、コンピュータに実行させることのできるプログラムとして、磁気ディスク（フロッピー（登録商標）ディスク、ハードディスクなど）、光ディスク（ＣＤ−ＲＯＭ、ＤＶＤなど）、光磁気ディスク（ＭＯ）、半導体メモリなどの記憶媒体に格納して頒布することもできる。

なお、本願発明は、上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組合せにより種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。更に、異なる実施形態に亘る構成要素を適宜組合せてもよい。

本発明の一実施形態に係るデジタル・アナログ混載チップ設計装置の構成を示す機能ブロック図である。 同実施形態における設計方法を説明するためのフローチャートである。 同実施形態における設計方法を説明するためのフローチャートである。 同実施形態における設計方法を説明するためのフローチャートである。 同実施形態における設計対象のＬＣＤドライバを示す模式図である。 同実施形態におけるデジタル出力セルの擬似的なアナログ回路への配置動作を説明するための模式図である。 同実施形態におけるロジック部の出力の抽出を説明するための模式図である。

符号の説明

１０…ライブラリ記憶部、１１…論理検証用ライブラリ、１２…論理合成用ライブラリ、１３…簡易モデルライブラリ、１４…レイアウト用セルライブラリ、１５…テクノロジーライブラリ、２０…データ記憶部、２１…仕様ファイル、２２…設計結果ファイル、２３…ＮＥＴファイル、２４…仮想ＳＤＦファイル、２５…ＳＤＦファイル、２６…論理出力ファイル、２７…検証済設計結果ファイル、３０…入力部、４０…制御部、５０…ツール部、５１…設計部、５２…論理検証部、５３…論理合成部、５４…タイミング解析部、５５…遅延検証部、５６…レイアウト部、５７…アナログ検証部、６０…表示部、７０…ＬＣＤドライバ、７１…ロジック部、７２〜７５…アナログ回路、７６…配線部、８０…プローブポイント、Ｍ…標準セル。

Claims (6)

1. デジタル回路部とこのデジタル回路部の出力側に接続されたアナログ回路部とが混載されてなるＬＳＩチップを設計するためのデジタル・アナログ混載チップ設計方法であって、
   前記デジタル回路部の出力回路部を表すデジタル出力セルが記憶された記憶部を準備する工程と、
   前記デジタル回路部の動作を論理解析ツールで検証する工程と、
   前記デジタル回路部の検証の後、前記アナログ回路部毎に、入力側のデジタル回路部におけるデジタル出力セルを前記記憶部から読み出す工程と、
   読み出したデジタル出力セルを対応するアナログ回路部に配置し、前記デジタル回路部を疑似的に含む検証用アナログ回路部を作成する工程と、
   前記デジタル回路部の遅延検証を実行する工程と、
   前記遅延検証のときにデジタル回路部の出力を抽出する工程と、
   前記抽出した出力を対応する検証用アナログ回路部に入力し、この検証用アナログ回路部の動作をアナログ解析ツールにより検証する工程と、
   を備えたことを特徴とするデジタル・アナログ混載チップ設計方法。
2. 請求項１に記載のデジタル・アナログ混載チップ設計方法において、
   前記検証用アナログ回路部を作成する工程と前記デジタル回路部の遅延検証を実行する工程との間には、
   前記作成した検証用アナログ回路部の負荷を確定する工程と、
   前記負荷の確定後、当該検証用アナログ回路部の元となるアナログ回路部とデジタル回路部との間の配線の抵抗及び容量を抽出する工程と、
   前記負荷、抵抗及び容量に基づいて、前記元となるアナログ回路部をデジタル出力セルからドライブするためのドライブ能力を設定する工程と、
   を備えており、
   前記遅延検証は、前記負荷、抵抗、容量及びドライブ能力に基づいて実行されることを特徴とするデジタル・アナログ混載チップ設計方法。
3. デジタル回路部とこのデジタル回路部の出力側に接続された前記アナログ回路部とが混載されてなるＬＳＩチップを設計するためのデジタル・アナログ混載チップ設計装置であって、
   前記デジタル回路部の出力回路部を表すデジタル出力セルが記憶された記憶手段と、
   前記デジタル回路部の動作を論理解析ツールで検証する手段と、
   前記デジタル回路部の検証の後、前記アナログ回路部毎に、入力側のデジタル回路部におけるデジタル出力セルを前記記憶手段から読み出す手段と、
   読み出したデジタル出力セルを対応するアナログ回路部に配置し、前記デジタル回路部を疑似的に含む検証用アナログ回路部を作成する手段と、
   前記デジタル回路部の遅延検証を実行する手段と、
   前記遅延検証のときにデジタル回路部の出力を抽出する手段と、
   前記抽出した出力を対応する検証用アナログ回路部に入力し、この検証用アナログ回路部の動作をアナログ解析ツールにより検証する手段と、
   を備えたことを特徴とするデジタル・アナログ混載チップ設計装置。
4. 請求項３に記載のデジタル・アナログ混載チップ設計装置において、
   前記作成した検証用アナログ回路部の負荷を確定する手段と、
   前記負荷の確定後、当該検証用アナログ回路部の元となるアナログ回路部とデジタル回路部との間の配線の抵抗及び容量を抽出する手段と、
   前記負荷、抵抗及び容量に基づいて、前記元となるアナログ回路部をデジタル出力セルからドライブするためのドライブ能力を設定する手段と、
   を備えており、
   前記遅延検証を実行する手段は、前記負荷、抵抗、容量及びドライブ能力に基づいて、遅延検証を実行することを特徴とするデジタル・アナログ混載チップ設計装置。
5. デジタル回路部とこのデジタル回路部の出力側に接続された前記アナログ回路部とが混載されてなるＬＳＩチップを設計するためのデジタル・アナログ混載チップ設計装置を用いたプログラムであって、
   前記デジタル・アナログ混載チップ設計装置のコンピュータを、
   前記デジタル回路部の動作を論理解析ツールで検証する手段、
   前記デジタル回路部の検証の後、前記アナログ回路部毎に入力側のデジタル回路部におけるデジタル出力セルを、前記デジタル回路部の出力回路部を表すデジタル出力セルが記憶された記憶装置から読み出す手段、
   読み出したデジタル出力セルを対応するアナログ回路部に配置し、前記デジタル回路部を疑似的に含む検証用アナログ回路部を作成する手段、
   前記デジタル回路部の遅延検証を実行する手段、
   前記遅延検証のときにデジタル回路部の出力を抽出する手段、
   前記抽出した出力を当該検証用アナログ回路部に入力し、この検証用アナログ回路部の動作をアナログ解析ツールにより検証する手段、
   として機能させるためのプログラム。
6. 請求項５に記載のプログラムにおいて、
   前記デジタル・アナログ混載チップ設計装置のコンピュータを、
   前記作成した検証用アナログ回路部の負荷を確定する手段、
   前記負荷の確定後、当該検証用アナログ回路部の元となるアナログ回路部とデジタル回路部との間の配線の抵抗及び容量を抽出する手段、
   前記負荷、抵抗及び容量に基づいて、前記元となるアナログ回路部をデジタル出力セルからドライブするためのドライブ能力を設定する手段、
   として機能させ、
   前記遅延検証を実行する手段としては、前記負荷、抵抗、容量及びドライブ能力に基づいて遅延検証を実行するように機能させることを特徴とするプログラム。

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