JP2005136942A - Drive circuit for field controlled semiconductor device - Google Patents
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Abstract
Description
本発明は、MOSFET、IGBTなどの電界制御型半導体スイッチの駆動回路に関し、特に簡単な構成で逆バイアスを加えて、電界制御型半導体スイッチを高速でターンオフできる駆動回路に関する。
The present invention relates to a drive circuit for an electric field control type semiconductor switch such as a MOSFET or IGBT, and more particularly to a drive circuit capable of turning off an electric field control type semiconductor switch at high speed by applying a reverse bias with a simple configuration.
FETは、ゲートに電圧を印加して駆動する電圧駆動型、つまり電界制御型の半導体素子であり、本質的にはゲートに電流を流す必要がないが、ゲート・ソース間にかなり大きな静電容量を有するために、オン駆動の際には、その静電容量を充電する電流が流れ、またオフ駆動の際には、その静電容量の充電電荷を放電させる必要がある。したがって、このような電界制御型半導体素子を高速で駆動、特に高速でオフ駆動するためには、オフ駆動時にゲート・ソース間に逆バイアス電圧を印加し、できるだけ短い時間でゲート・ソース間の静電容量の電荷を放電しなければならない。 An FET is a voltage-driven semiconductor device that is driven by applying a voltage to the gate, that is, an electric field control type semiconductor device. Essentially, it is not necessary to pass a current through the gate, but a considerably large capacitance between the gate and the source. Therefore, a current for charging the capacitance flows during on-drive, and it is necessary to discharge the charge of the capacitance during off-drive. Therefore, in order to drive such an electric field control type semiconductor device at a high speed, particularly at a high speed, a reverse bias voltage is applied between the gate and the source at the time of off driving, and the static voltage between the gate and the source is as short as possible. The electric charge of the capacitance must be discharged.
FET、IGBTのような電界制御型半導体素子を高速で駆動する従来例として、図12に示すような駆動回路が提案されている(例えば、特許文献1を参照)。この駆動回路は、制御電源41、制御電源41に直列接続されたFETのような制御用半導体スイッチ42、ダイオードとゼナーダイオードとを逆向きに直列接続してなるリセット回路43、1次巻線N1と2次巻線N2とを有するパルストランス44、整流用ダイオード45、順バイアス用ダイオード46、オン駆動、オフ駆動される電界制御型半導体素子(以下、FETという。)20のオン駆動時にはオフで、オフ駆動時にはオンであるトランジスタ47、そのベース・エミッタ間に接続された抵抗48、FET20に逆バイアスを与えるための逆バイアス用コンデンサ49、この逆バイアス用コンデンサ49を充電するための充電回路50を構成する高周波源51、絶縁トランス52、ダイオード53、定電圧ダイオード54、及びバイパス回路55からなる。
A drive circuit as shown in FIG. 12 has been proposed as a conventional example for driving an electric field control type semiconductor element such as an FET or IGBT at high speed (see, for example, Patent Document 1). This drive circuit includes a
ここでバイパス回路55は、FET20のドレイン・ソース間に立ち上がり時間の短い(dv/dt)が印加された場合に、FET20のドレイン・ゲート間静電容量C2を通してFET20のソースに直接急峻な電流を流すことによって、FET20のゲート・ソース間をバイパスし、FET20が誤導通するのを防止する。バイアス回路55は、ダイオード56とコンデンサ57と抵抗58とからなる。
Here, the
次に、この駆動回路の動作について説明する。FET20をオン駆動するときには、制御用半導体スイッチ42をオンさせる。制御用半導体スイッチ42のオンに伴い、パルストランス44の2次巻線N2の極性を示す黒点側に正の電圧が発生し、この正の電圧はダイオード45、46を通して、FET20のゲート電極に印加され、電流がFET20のゲート・ソース間静電容量C1に流れてこれを図示極性で充電し、FET20はターンオンする。このとき、トランジスタ47はバイアス用ダイオード46の電圧降下で逆バイアスされるので、オフである。この期間、充電回路50は、逆バイアス用コンデンサ49を図示極性で充電する。逆バイアス用コンデンサ49の充電電圧は、定電圧ダイオード54によって制限される。
Next, the operation of this drive circuit will be described. When the FET 20 is turned on, the
次に、FET20をオフ駆動するときには、制御用半導体スイッチ42をオフさせ、制御用半導体スイッチ42のオフに伴い、パルストランス44の2次巻線N2の極性を示す黒点側が負になる。このとき、トランジスタ47は、逆バイアス用コンデンサ49の充電電圧とFET20のゲート・ソース間静電容量C1の電圧とによって、順バイアスされてオンし、FET20は、逆バイアス用コンデンサ49の電圧によって確実に逆バイアスされる。これに伴い、ゲート・ソース間静電容量C1の電荷はトランジスタ47を通して急激に放電されるので、FET20は高速でターンオフする。
Next, when the FET 20 is driven off, the
制御用半導体スイッチ42がオンしていたときには、制御電源41の電圧、例えば15Vがパルストランス44の1次巻線N1に印加され、1次巻線N1を励磁電流が流れる。この励磁電流による励磁エネルギーは、制御用半導体スイッチ42がオフした後に、最初の値、一般的にはゼロに戻されないと、パルストランス44のコアが磁気飽和するので、その励磁エネルギーをリセット回路43で消費してゼロに戻す。いわゆる、パルストランス44のリセットが行われる。この回路では、ダイオード45の阻止作用によって、2次巻線N2側にはリセット電流は流れない。
When the
したがって、この従来の駆動回路は、FET、IGBTのような電圧駆動型半導体素子を確実に逆バイアスを与えて、高速でターンオフすることができ、かつバイパス回路53の働きによって、ドレイン・ソース間に印加される急峻な立ち上がりの電圧に対しても電圧駆動型半導体素子を誤動作させないという効果を有するが、パルストランスの励磁電流による励磁エネルギーがすべて損失になるので、電力損失が大きく、また、回路構成が複雑であり、経済的でないという問題点がある。
本発明は、FET、IGBTのような電圧駆動型半導体素子に逆バイアスを確実に与えて、ターンオフの高速化を達成する駆動回路の回路構成を如何に簡素化し、同時に、パルストランスの励磁エネルギーを有効利用して電力損失を如何に小さくするかということを課題とする。
The present invention simplifies the circuit configuration of a drive circuit that reliably gives a reverse bias to voltage-driven semiconductor elements such as FETs and IGBTs and achieves high turn-off speed, and at the same time, the excitation energy of a pulse transformer is reduced. The problem is how to reduce power loss effectively.
第1の発明は、制御電源と、この制御電源に直列に接続されている1次巻線とその1次巻線に磁気結合され、一方の端子が電界制御型半導体素子のソースに接続されている2次巻線とを有するパルストランスと、前記制御電源と前記1次巻線とに直列に接続されている制御用半導体スイッチと、前記2次巻線の他方の端子と電界制御型半導体素子のゲートとの間に直列接続されている第1のダイオードと、その第1のダイオードのアノードとカソードのそれぞれにベースとエミッタとが接続されているトランジスタと、そのトランジスタのコレクタに一端が接続され、他端が前記2次巻線の前記一方の端子に接続されているコンデンサとを備え、前記制御用半導体スイッチがオフすると、前記パルストランスの前記2次巻線を流れる励磁電流によって前記コンデンサを充電し、そのコンデンサの充電電圧で前記電界制御型半導体素子のゲート・ソース間を逆バイアスすることを特徴とする電界制御型半導体素子の駆動回路を提供するものである。 According to a first aspect of the present invention, a control power source, a primary winding connected in series to the control power source, and the primary winding are magnetically coupled, and one terminal is connected to the source of the electric field control type semiconductor element. A pulse transformer having a secondary winding, a control semiconductor switch connected in series to the control power source and the primary winding, the other terminal of the secondary winding, and an electric field control type semiconductor element A first diode connected in series between the gate of the transistor, a transistor having a base and an emitter connected to the anode and cathode of the first diode, and one end connected to the collector of the transistor, respectively. A capacitor having the other end connected to the one terminal of the secondary winding, and an excitation current flowing through the secondary winding of the pulse transformer when the control semiconductor switch is turned off. Thus by charging the capacitor, there is provided a driving circuit of the electric field control type semiconductor device characterized by reverse biasing the gate-source of the field-controlled semiconductor device at the charging voltage of the capacitor.
第2の発明は、前記第1の発明において、前記トランジスタのコレクタ・ベース間に、そのコレクタからベース方向に向けて第2のダイオードを並列接続することを特徴とする電界制御型半導体素子の駆動回路を提供する。 According to a second aspect of the invention, in the first aspect of the invention, the second diode is connected in parallel between the collector and base of the transistor from the collector toward the base. Provide a circuit.
第3の発明は、前記第2の発明において、前記第2のダイオードは、ショットキーバリアダイオードであることを特徴とする電界制御型半導体素子の駆動回路を提供する。 A third invention provides a driving circuit for an electric field control type semiconductor device according to the second invention, wherein the second diode is a Schottky barrier diode.
第4の発明は、前記第1の発明において、前記トランジスタのコレクタ・ベース間に、抵抗を並列接続することを特徴とする電界制御型半導体素子の駆動回路を提供する。 A fourth invention provides a drive circuit for an electric field control type semiconductor device according to the first invention, wherein a resistor is connected in parallel between the collector and base of the transistor.
第5の発明は、前記第1の発明において、前記2次巻線の一方の端子にカソードが接続されるように、第3のダイオードを前記コンデンサと並列に接続していることを特徴とする電界制御型半導体素子の駆動回路を提供する。 A fifth invention is characterized in that, in the first invention, a third diode is connected in parallel with the capacitor so that a cathode is connected to one terminal of the secondary winding. A drive circuit for an electric field control type semiconductor device is provided.
第6の発明は、前記第1の発明において、前記2次巻線は二つの直列接続されている第1、第2の2次巻線とからなり、前記トランジスタのコレクタから前記第1と第2の2次巻線との直列接続点に向かって第4のダイオードが接続されていることを特徴とする電界制御型半導体素子の駆動回路を提供する。 In a sixth aspect based on the first aspect, the secondary winding comprises two first and second secondary windings connected in series, and the first and second secondary windings are connected to the collector of the transistor. A drive circuit for an electric field control type semiconductor device, characterized in that a fourth diode is connected toward a series connection point with two secondary windings.
第7の発明は、前記第1の発明ないし前記第6の発明のいずれかにおいて、前記コンデンサに充電された電荷が前記パルストランスの前記2次巻線に放電されるのを阻止するスイッチ素子を、前記コンデンサと前記2次巻線との間に直列接続し、前記スイッチ素子は、前記電界制御型半導体素子のオン、オフと一緒にオン、オフするスイッチング部と、該スイッチング部がオフするときに前記パルストランスの励磁エネルギーをリセット電流として前記コンデンサに流して充電するダイオード部とからなることを特徴とする電界制御型半導体素子の駆動回路を提供する。 According to a seventh invention, in any one of the first to sixth inventions, there is provided a switch element for preventing the electric charge charged in the capacitor from being discharged to the secondary winding of the pulse transformer. The switching element is connected in series between the capacitor and the secondary winding, and the switching element is turned on / off together with the on / off of the electric field control type semiconductor element, and when the switching part is turned off. And a diode section that charges the capacitor by charging the excitation energy of the pulse transformer as a reset current.
第8の発明は、前記第7の発明において、前記ダイオード部は、前記スイッチング部と逆並列に備えられているか、別途逆並列接続されていることを特徴とする電界制御型半導体素子の駆動回路を提供する。 According to an eighth aspect of the present invention, in the seventh aspect, the diode section is provided in antiparallel with the switching section or is separately connected in reverse parallel. I will provide a.
第9の発明は、前記第8の発明において、前記スイッチ素子は、前記スイッチング部と前記ダイオード部とを備えるFETからなるか、又は制御端子を有する制御半導体素子とこれに逆並列接続されたダイオードとからなることを特徴とする電界制御型半導体素子の駆動回路を提供する。 In a ninth aspect based on the eighth aspect, the switching element is an FET including the switching portion and the diode portion, or a control semiconductor element having a control terminal and a diode connected in reverse parallel thereto. A drive circuit for an electric field control type semiconductor device is provided.
第10の発明は、前記第7の発明ないし前記第9の発明のいずれかにおいて、前記スイッチング部の主端子は、前記2次巻線の前記他方の端子と前記第1のダイオードとの間に直列接続され、前記スイッチング部の制御端子は、前記2次巻線の前記一方の端子に、又は前記2次巻線の中点、あるいは前記パルストランスに設けられた付加巻線に接続されていることを特徴とする電界制御型半導体素子の駆動回路を提供する。 In a tenth aspect based on any one of the seventh aspect to the ninth aspect, the main terminal of the switching unit is between the other terminal of the secondary winding and the first diode. Connected in series, the control terminal of the switching unit is connected to the one terminal of the secondary winding, to the midpoint of the secondary winding, or to an additional winding provided in the pulse transformer. An electric field control type semiconductor device driving circuit is provided.
第11の発明は、前記第7の発明ないし前記第9の発明のいずれかにおいて、前記スイッチング部の主端子は、前記2次巻線の前記一方の端子と前記コンデンサとの間に直列接続され、前記スイッチング部の制御端子は、前記2次巻線の前記他方の端子、又は前記2次巻線の中点、あるいは前記パルストランスに設けられた付加巻線に接続されていることを特徴とする電界制御型半導体素子の駆動回路を提供する。 In an eleventh aspect based on any one of the seventh aspect to the ninth aspect, the main terminal of the switching unit is connected in series between the one terminal of the secondary winding and the capacitor. The control terminal of the switching unit is connected to the other terminal of the secondary winding, the midpoint of the secondary winding, or an additional winding provided in the pulse transformer. An electric field control type semiconductor device driving circuit is provided.
第12の発明は、前記第7の発明ないし前記第9の発明のいずれかにおいて、前記スイッチング部の主端子は、前記2次巻線の前記他方の端子と前記第1のダイオードとの間、又は前記2次巻線の前記一方の端子と前記コンデンサとの間に直列に接続され、前記スイッチング部の制御端子は、前記制御用半導体スイッチの制御信号に同期した駆動信号を受けることを特徴とする電界制御型半導体素子の駆動回路を提供する。
In a twelfth aspect based on any one of the seventh aspect to the ninth aspect, the main terminal of the switching unit is between the other terminal of the secondary winding and the first diode. Alternatively, it is connected in series between the one terminal of the secondary winding and the capacitor, and the control terminal of the switching unit receives a drive signal synchronized with the control signal of the control semiconductor switch. An electric field control type semiconductor device driving circuit is provided.
前記第1の発明によれば、非常に簡単な回路構成で、電界制御型半導体素子のターンオフ時に、電界制御型半導体素子に逆バイアス電圧を印加して、高速でターンオフさせることができる。また、パルストランスの励磁エネルギーを逆バイアス用コンデンサに充電し、その充電電圧を利用して電界制御型半導体スイッチを逆バイアスしているので、パルストランスの励磁エネルギーの有効利用ができる。さらに、特別な回路を設けることなく、電界制御型半導体素子のドレイン・ソース間に印加される急峻な立ち上がりの電圧(dv/dt)に対しても電界制御型半導体素子を誤動作させない。 According to the first aspect, with a very simple circuit configuration, when the electric field control type semiconductor element is turned off, the reverse bias voltage can be applied to the electric field control type semiconductor element to turn it off at high speed. Further, since the reverse bias capacitor is charged with the excitation energy of the pulse transformer and the electric field control type semiconductor switch is reverse biased using the charged voltage, the excitation energy of the pulse transformer can be effectively used. Furthermore, without providing a special circuit, the electric field control semiconductor element does not malfunction even for a steep rising voltage (dv / dt) applied between the drain and source of the electric field control semiconductor element.
前記第2の発明によれば、第2のダイオードが逆バイアス用のコンデンサを流れる充電電流を引き受けて流すので、前記トランジスタの負担を軽減することができ、寿命を長くすることができる。 According to the second aspect of the invention, since the second diode accepts and flows the charging current flowing through the reverse bias capacitor, the burden on the transistor can be reduced and the life can be extended.
前記第3の発明によれば、順方向ドロップの小さいショットキーバリアダイオードを用いているので、回路動作のより高い安定化を達成することができる。 According to the third aspect of the invention, since the Schottky barrier diode having a small forward drop is used, higher stabilization of circuit operation can be achieved.
前記第4の発明によれば、急激に変化する電圧(dv/dtの大きな電圧)が電界制御型半導体素子のドレイン・ソース間に印加された場合にも、この駆動回路を更に安定に動作させることができる。 According to the fourth aspect of the invention, even when a rapidly changing voltage (voltage having a large dv / dt) is applied between the drain and source of the electric field control type semiconductor element, the drive circuit is operated more stably. be able to.
前記第5の発明によれば、電界制御型半導体素子のドレイン・ソース間に急峻な立ち上がりの電圧(dv/dt)が印加されるときに前記トランジスタを流れる急峻な大きい電流は、第3のダイオードを通して流れるので、逆バイアス用のコンデンサの充電電圧にほとんど影響を与えず、したがって、電界制御型半導体スイッチの高速ターンオフをより確実なものにする。 According to the fifth aspect of the invention, when a steep rising voltage (dv / dt) is applied between the drain and source of the electric field control type semiconductor element, the steep large current flowing through the transistor is the third diode. So that the charging voltage of the reverse bias capacitor is hardly affected, and therefore, the fast turn-off of the electric field control type semiconductor switch is made more reliable.
前記第6の発明によれば、電界制御型半導体素子のゲート・ソース間に与える逆バイアス電圧の大きさを調整することができる。 According to the sixth aspect, the magnitude of the reverse bias voltage applied between the gate and the source of the electric field control type semiconductor element can be adjusted.
前記第7の発明ないし第12の発明によれば、負荷が急激に軽くなったのに伴い、電界制御型半導体素子の制御パルスの幅が急激にかつ大幅に小さくしても、誤動作することなく、電界制御型半導体素子を安定に駆動することができる。
According to the seventh to twelfth aspects of the present invention, even if the control pulse width of the electric field control type semiconductor device is drastically and significantly reduced as the load is lightened rapidly, no malfunction occurs. The electric field control type semiconductor element can be driven stably.
先ず、本発明を実施するための最良の形態である実施例1の駆動回路100について説明する。 First, the drive circuit 100 of Example 1 which is the best mode for carrying out the present invention will be described.
[実施例1]
本発明の実施例1の駆動回路100を示す図1において、制御電源1に跨って制御用半導体スイッチ2とパルストランス3の1次巻線N1とが接続される。制御電源1は、図示していないが、商用交流電源電圧を整流平滑して得る直流電源であり、制御用半導体スイッチ2はFET又はトランジスタである。パルストランス3の2次巻線N2の極性を示す黒点側は、端子aと第1のダイオード4を通して、オンオフ駆動される電界制御型半導体素子20(以下ではNチャネル型のFETとして説明する。)のゲートGに接続される。FET20のゲートGと第1のダイオード4のカソードとの間には、PNP型のトランジスタ5のエミッタが接続され、そのコレクタは逆バイアス用のコンデンサ6を通してFET20のソースSに接続されている。第1のダイオード4は、トランジスタ5のエミッタとベースとの間に位置する。また、パルストランス3の2次巻線N2の黒点側と逆側の端子bもFET20のソースSに接続されている。
[Example 1]
In FIG. 1 showing the drive circuit 100 according to the first embodiment of the present invention, the
PNPのトランジスタ5のベースとコレクタとの間には、互いに並列に接続された第2のダイオード7と抵抗8とが接続されており、第2のダイオード7のカソードがトランジスタ5のベースに、そのアノードがトランジスタ5のコレクタに接続されている。また、逆バイアス用のコンデンサ6には第3のダイオード9が並列接続され、第3のダイオード9は、端子aから端子bに向かって電流を流す向きになっている。なお、10は制御用半導体スイッチ2の一般的な制御回路である。
A
次に、実施例1の駆動回路100の動作について説明する。制御回路10からの制御信号によって制御用半導体スイッチ2がオンすると、パルストランス3の2次巻線N2には、端子aが端子bに対して正極とする電圧が発生し、その正の電圧は第1のダイオード4を通してFET20のゲートGに印加され、ゲート・ソース間静電容量C1を充電する。ゲート・ソース間静電容量C1の充電に伴い、FET20のゲートGの電圧は上昇し、FET20はターンオンする。このとき、PNPのトランジスタ5は第1のダイオード4の順方向電圧降下によって、ベースの電圧がエミッタよりも高くなる、つまり逆バイアスされるので、オフである。この際、端子aから抵抗8と第3のダイード9又はコンデンサ6とを通って端子bに電流が流れるが、この電流経路は必ずしも必要でない。コンデンサ6を図示極性とは逆の向きに充電する充電電流が小さくなるように、抵抗8の抵抗値は選定されている。第3のダイオード9は、コンデンサ6が図示極性とは逆極性に充電されることを防止する。
Next, the operation of the drive circuit 100 according to the first embodiment will be described. When the
次に、制御用半導体スイッチ2がオフすると、パルストランス3の2次巻線N2には、端子bが端子aに対して正極となる電圧が発生する。このとき、制御用半導体スイッチ2のオンの期間にパルストランス3の1次巻線N1に流れた励磁電流による励磁エネルギーは2次巻線N2に伝達され、励磁エネルギーによる電流が端子bからコンデンサ6と第2のダイオード7とを通して端子aに流れ、逆バイアス用のコンデンサ6を図示極性に急速に充電する。図示極性にコンデンサ6を充電する充電電流は、図示極性とは逆向きに抵抗8を通して流れる前記充電電流に比べて大きいので、定常状態ではコンデンサ6はパルストランス3の2次巻線N2の端子b?a間の電圧にほぼ等しい電圧まで充電される。そして、パルストランス3の励磁エネルギーの放出に伴い上昇するコンデンサ6の充電電圧によって、パルストランス3がリセットされる。
Next, when the
ここで、第2のダイオード7と抵抗8とが存在しないときには、トランジスタ5のコレクタ・ベース間はPNダイオードと同じであるので、コンデンサ6を図示極性に充電する電流はトランジスタ5のコレクタ・ベース間を流れる。あるいは、第2のダイオード7が存在しても、その順方向電圧降下がトランジスタ5のコレクタ・ベース間の電圧降下よりも大きければ、第2のダイオード7を通して電流は流れず、電流はトランジスタ5のコレクタ・ベース間を流れる。したがって、必ずしも第2のダイオード7、抵抗8は必要でないが、トランジスタ5の負担、寿命などを考慮すれば、第2のダイオード7が存在する方が好ましく、また、抵抗8も後述する理由から接続されている方が好ましい。
Here, when the
他方では、制御用半導体スイッチ2がオフして、端子bが端子aに対して正極とする電圧がパルストランス3の2次巻線N2に発生すると、この電圧とFET20のゲート・ソース間電圧とによって、PNPトランジスタ5のエミッタ・ベース間に順バイアス電流が流れ、トランジスタ5はオンする。トランジスタ5のオンによって、トランジスタ5とコンデンサ6とFET20のゲート・ソース間静電容量C1との閉回路が形成される。これに伴い、逆バイアス用のコンデンサ6の電圧はFET20のゲート・ソース間に逆バイアス電圧を与え、FET20のゲート・ソース間静電容量C1の電荷を急速に放電し、FET20を確実かつ高速にターンオフさせる。
On the other hand, when the
つまり、この実施例では、FET20のターンオフ時にパルストランス3の励磁エネルギーをコンデンサ6に蓄えて、逆バイアス源を形成しつつ、この逆バイアス源の電圧でFET20に逆バイアスをかけているので、高速でFET20をオフ駆動できるばかりでなく、励磁エネルギーを無駄に消費することがないので、電力損失を小さくできる。
That is, in this embodiment, when the
次に、FET20のドレインD・ソースS間に、サージ電圧のような急速に立ち上がる電圧(dv/dtの大きな電圧)が印加された場合には、そのdv/dtの大きな電圧はFET20のドレインD・ゲートG間静電容量C2を通してトランジスタ5のエミッタからベースへ順バイアス電流を流し、トランジスタ5をターンオンさせる。トランジスタ5のオンによって、FET20のゲートGは、トランジスタ5のエミッタ・コレクタと第3のダイオード9又はコンデンサ6からなるインピーダンスの小さなバイパス経路を通してソースSに接続されるので、ゲートGの電圧がほとんど上昇することはなく、したがって、dv/dtの大きな電圧によってトランジスタ5が誤動作することはない。この実施例では、前記逆バイアス源を形成する回路を通してdv/dtの大きな電圧をバイパスしているので、dv/dtの大きな電圧をバイパスするためだけのバイパス回路は不要である。なお、第3のダイオード9は必ずしも必要ではない。
Next, when a rapidly rising voltage such as a surge voltage (voltage having a large dv / dt) is applied between the drain D and the source S of the
dv/dtの大きな電圧に対しては、トランジスタ5のエミッタ・ベース電流が抵抗8を通して流れ、トランジスタ5がオンして、ゲート電圧の上昇を制限して誤動作を防止するが、このとき、逆バイアス用のコンデンサ6の容量によっては、コンデンサ6の電圧が図1の極性と逆方向に上昇する可能性があり、FET20のゲート・ソース間の電圧をPNP型のトランジスタ5と第2のダイオード7との順方向電圧で保障する。抵抗8は、後述する実験結果でも明らかなように、dv/dt対策を特に強化しないのであれば、必ずしも必要でない。
For a voltage of large dv / dt, the emitter-base current of the
この駆動回路100では、PNP型のトランジスタ5のコレクタ・ベース接合(PN接合)の順方向電圧が第2のダイオード7のPN接合が呈する順方向電圧よりも低いと、第2のダイオード7が導通せずに、トランジスタ20のコレクタ・ベース接合が導通する可能性もあり、第2のダイオード7を備えた意味がなくなるので、第2のダイオード7はトランジスタ5のコレクタ・ベース接合(PN接合)の順方向電圧よりも小さい順方向電圧降下を呈するPN接合又は障壁を有するダイオード、例えば、ショットキーバリアダイオードであることが望ましい。
In this drive circuit 100, when the forward voltage of the collector-base junction (PN junction) of the
次ぎに、種々の実験を行った結果から主な四つの実験結果について下に述べる。
[実験結果1]
図1の駆動回路100において、逆バイアス用のコンデンサ6を1μF、抵抗8を1kΩとした実験結果では、FET20のターンオフ時のゲート・ソース間電圧Vgsの波形が図2(a)に示すようになり、FET20のターンオン時のゲート・ソース間電圧Vgsの波形は図2(b)に示すようになる。図2において、横軸は1目盛り(div)当たり250nsの時間を示し、縦軸は1目盛り(div)当たり10Vの電圧を示す。
Next, the main four experimental results are described below from the results of various experiments.
[Experimental result 1]
In the driving circuit 100 of FIG. 1, the experimental result with the
図2(a)からは、FET20のターンオフ時に、FET20のゲート・ソース間電圧Vgsが正の一定電圧から負の一定電圧まで降下するのに、1div未満、つまり250ns未満の時間を要するだけであるのが分かる。このことは、FET20のゲート・ソース間静電容量C1が図示極性から放電されて、逆の極性に充電されるまでの時間が250ns未満であることを示し、非常に短い時間でFET20のゲート・ソース間静電容量C1の電圧が反転する。したがって、FET20は250ns未満の短い時間で高速ターンオフする。
From FIG. 2A, it takes only less than 1 div, that is, less than 250 ns, for the gate-source voltage Vgs of the
また、図2(b)から分かるように、FET20のターンオン時のゲート・ソース間電圧Vgsの立ち上がり時間は約500nsであり、通常のコンバータの使用では十分に高速である。また、オーバーシュート(立ち上がり最後の盛り上がり部分)を生じるが、実用上問題にはならない。
[実験結果2]
図1の駆動回路100において、逆バイアス用のコンデンサ6を1μF、抵抗8を除去(抵抗8を無限大にし、トランジスタ5のベース・コレクタ間にはダイオード7だけが存在する。)した実験結果では、FET20のターンオフ時のゲート・ソース間電圧Vgsの波形が図3(a)に示すようになり、FET20のターンオン時のゲート・ソース間電圧Vgsの波形は図3(b)に示すようになる。図3において、横軸は250ns/divの時間を示し、縦軸は10V/divの電圧を示す。
Also, as can be seen from FIG. 2B, the rise time of the gate-source voltage Vgs when the
[Experimental result 2]
In the driving circuit 100 of FIG. 1, the experimental result in which the
FET20のターンオフ時のゲート・ソース間電圧Vgsの波形は、実験結果1の場合とほぼ同じである。FET20のゲート・ソース間静電容量C1が図示極性から放電されて、逆の極性に充電されるまでの時間は250ns未満であり、非常に短い時間でFET20のゲート・ソース間静電容量C1の電圧が反転するのが分かる。
The waveform of the gate-source voltage Vgs when the
また、図3(b)から分かるように、FET20のターンオン時のゲート・ソース間電圧Vgsの立ち上がり時間は約500nsであり、通常のコンバータの使用では十分に高速である。また、オーバーシュート(立ち上がり最後の盛り上がり部分)を生じるが、実用上問題にはならない。
[実験結果3]
図1の駆動回路100において、逆バイアス用のコンデンサ6を除去(容量をゼロに)して第3のダイオード9だけとし、抵抗8も除去(∞)にした実験結果では、FET20のターンオフ時のゲート・ソース間電圧Vgsの波形が図4(a)に示すようになり、FET20のターンオン時のゲート・ソース間電圧Vgsの波形は図4(b)に示すようになる。図4において、横軸は250ns/divの時間を示し、縦軸は10V/divの電圧を示す。
As can be seen from FIG. 3B, the rise time of the gate-source voltage Vgs when the
[Experimental result 3]
In the drive circuit 100 of FIG. 1, the
図4(a)からは、FET20のターンオフ時に、FET20のゲート・ソース間電圧Vgsが正の一定電圧から負の一定電圧まで降下するのに、4div強、つまり1000ns以上の時間を要するのが分かる。このことは、FET20のゲート・ソース間静電容量C1が図示極性から放電されて、逆の極性に充電されるまでの時間が1000nsを超えることを示し、実験結果1、2に比べて4倍以上の長い時間をかけてFET20のゲート・ソース間静電容量C1の電圧が反転する。このことは、FET20がターンオフするのに1000nsを超える時間を要することを示している。
From FIG. 4A, it can be seen that when the
また、図4(b)から分かるように、FET20のターンオン時のゲート・ソース間電圧Vgsの立ち上がり時間は約500nsであり、通常のコンバータの使用では十分に高速である。また、オーバーシュート(立ち上がり最後の盛り上がり部分)は、実験結果1に比べてかなり大きくなり、実験結果2と比べても大きくなる。
[実験結果4]
図1の駆動回路100において、逆バイアス用のコンデンサ6を除去(容量をゼロに)し、抵抗8を1kΩにした実験結果では、FET20のターンオフ時のゲート・ソース間電圧Vgsの波形が図5(a)に示すようになり、FET20のターンオン時のゲート・ソース間電圧Vgsの波形は図5(b)に示すようになる。図5において、横軸は250ns/divの時間を示し、縦軸は10V/divの電圧を示す。
Also, as can be seen from FIG. 4B, the rise time of the gate-source voltage Vgs when the
[Experimental result 4]
In the driving circuit 100 shown in FIG. 1, the
図5(a)からは、FET20のターンオフ時に、FET20のゲート・ソース間電圧Vgsが正の一定電圧から負の一定電圧まで降下するのに、実験結果3と同様に、4div強、つまり1000ns以上の時間を要するのが分かる。このことは、FET20のゲート・ソース間静電容量C1が図示極性から放電されて、逆の極性に充電されるまでの時間が1000nsを超えることを示し、実験結果1、2に比べて4倍以上の長い時間をかけてFET20のゲート・ソース間静電容量C1の電圧が反転する。また、このことは、FET20がターンオフするのに1000nsを超える長い時間を要することを示している。
From FIG. 5 (a), when the
また、図5(b)から分かるように、FET20のターンオン時のゲート・ソース間電圧Vgsの立ち上がり特性は、実験結果3と同程度である。
Further, as can be seen from FIG. 5B, the rising characteristic of the gate-source voltage Vgs when the
以上の実験結果1、2に対する実験結果3、4から分かるように、逆バイアス用のコンデンサ6が存在することによるコンデンサ6の逆バイアス作用が、FET20のゲート・ソース間静電容量C1を高速で放電し、図示極性から逆の極性に短時間で反転させ、FET20を高速でターンオフさせる。また、FET20のターンオフの高速化にとって、抵抗8は必ずしも必要でないことも分かる。
As can be seen from the
なお、逆バイアス用のコンデンサ6を1μFの容量にしたことは一例であって、FET20のゲート・ソース間静電容量C1や、dv/dt時におけるFET20のドレイン・ゲート間静電容量C2に流れる充電電流の値などによって決められ、コンデンサ6の容量は、少なくともFET20のゲート・ソース間静電容量C1よりも十分に大きいことが好ましい。種々の実験結果から他の容量にしても、実験結果1、2と同様な働きを行うことを確認している。また、ダイオード7、9を除去した場合にも、この駆動回路は正常に動作し、本発明の目的・効果を達成できることを確認している。
Note that the
[実施例2]
次に、図6によって、本発明の第2の実施例である駆動回路200について説明する。図1で用いた記号と同一の記号は同じ名称の部材を示すものとする。
[Example 2]
Next, referring to FIG. 6, a driving circuit 200 according to a second embodiment of the present invention will be described. The same symbols as those used in FIG. 1 indicate members having the same names.
この第2の実施例と第1の実施例との異なる点は、第2の実施例の駆動回路200では、パルストランス3の2次巻線を直列の二つの2次巻線N2、N3とし、それらの接続点を端子cとし、逆バイアス用のコンデンサ6とトランジスタ5のコレクタとの接続点をダイオード7’を通して端子cに接続したことである。
The difference between the second embodiment and the first embodiment is that in the drive circuit 200 of the second embodiment, the secondary winding of the
パルストランス3の2次巻線の端子aが端子bに対して正極性である場合は、第1の実施例の駆動回路100と同様な動作を行うので、説明を省略する。
When the terminal a of the secondary winding of the
制御用半導体スイッチ2がターンオフすることによって、パルストランス3の2次巻線N2の端子aが端子cに対して負極性、2次巻線N3の端子bが端子cに対して正極性になると、パルストランス3の1次巻線N1の励磁エネルギーが2次巻線N2、N3に移り、端子bからコンデンサ6、ダイオード7’を通して端子cへ、また、端子bからコンデンサ6、抵抗8を通して端子aへ流れる。この場合、抵抗8を通して流れる電流は、ダイオード7’を通して流れる電流に比べて小さい。この充電電流によって、コンデンサ6は図示極性でほぼ2次巻線N3の電圧まで充電される。2次巻線N2とN3との巻数が等しければ、逆バイアス用のコンデンサ6の充電電圧は端子aと端子bとの間の電圧のほぼ半分の電圧となる。この電圧は、FET20のゲート・ソース間静電容量C1の電圧のほぼ1/2である。
When the
ここで、図示極性方向に、ダイオード7’を通して逆バイアス用のコンデンサ6を充電する電流に比べて、その逆方向に抵抗8を通してコンデンサ6を充電する電流の大きさに比べて、図示極性方向に充電する電流の方が大きくなるように、抵抗8の抵抗値が選定されているので、定常状態ではコンデンサ6の図示極性の電圧は、端子aと端子bとの間の電圧のほぼ半分の状態にあり、その変動は小さい。
Here, in the illustrated polarity direction, compared to the current for charging the
他方、制御用半導体スイッチ2がターンオフすることによって、パルストランス3の2次巻線の端子aが端子cに対して負極性、端子bが端子cに対して正極性になると、駆動回路100と同様に、トランジスタ5は順バイアスされてオンし、トランジスタ5とコンデンサ6とFET20のゲート・ソース間静電容量C1とからなる閉回路が形成される。この閉回路が形成されることによって、FET20のゲート・ソース間はコンデンサ6の電圧で逆バイアスされ、FET20のゲート・ソース間静電容量C1の電荷は急速に放電され、FET20は高速でターンオフする。逆バイアス用のコンデンサ6の電圧が、FET20のゲート・ソース順バイアス電圧の半分程度でも十分に効果があり、FET20を高速でオフ駆動できる。この実施例では、パルストランス3の2次巻線N2とN3との巻数を調整することによって、逆バイアス電圧の大きさを調整できる。
On the other hand, when the
なお、FET20のドレインD・ソースS間に、ノイズ電圧のような急速に立ち上がる電圧(dv/dtの大きな電圧)が印加された場合については、実施例1と同様に、トランジスタ5、ダイオード9とコンデンサ6を通して急峻に変化する電流をバイパスするので、説明を省略する。
In the case where a rapidly rising voltage such as a noise voltage (voltage having a large dv / dt) is applied between the drain D and the source S of the
[実施例3]
次に、図7と図8とによって本発明の第3の実施例について説明する。図7は本発明に係る第3の実施例の駆動回路300を示す図である。図8(A)は、前記駆動回路100、200の駆動電圧−時間特性を示し、図8(B)は、実施例3の駆動回路300の駆動電圧−時間特性を示す。
[Example 3]
Next, a third embodiment of the present invention will be described with reference to FIGS. FIG. 7 is a diagram showing a driving circuit 300 according to the third embodiment of the present invention. FIG. 8A shows the drive voltage-time characteristics of the drive circuits 100 and 200, and FIG. 8B shows the drive voltage-time characteristics of the drive circuit 300 of the third embodiment.
以上述べた実施例1の駆動回路100及び実施例2の駆動回路200によれば、FET又はIGBTのような電界制御型半導体素子を高速でターンオフ駆動することができるが、駆動パルス幅が急激かつ大幅に小さくなるときに、誤動作することがある。図7に示すこの第3の実施例に係る駆動回路300は、駆動パルス幅が急激かつ大幅に小さくなっても正常に動作するところに特徴がある。 According to the driving circuit 100 of the first embodiment and the driving circuit 200 of the second embodiment described above, an electric field control type semiconductor device such as an FET or an IGBT can be turned off at a high speed, but the driving pulse width is abrupt. When it becomes significantly smaller, it may malfunction. The drive circuit 300 according to the third embodiment shown in FIG. 7 is characterized in that it operates normally even when the drive pulse width is drastically reduced.
先ず、この第3の実施例に係る駆動回路300を図7、図8(B)によって説明する前に、実施例1の駆動回路100及び実施例2の駆動回路200が、駆動パルス幅が急激かつ大幅に小さくなるときに誤動作する理由について説明する。図8(A)に示すように、FET20のゲートに印加される駆動パルスの幅がW1(例えば、約10μs)からW2(例えば、約2μs)に急激に小さくなると、パルストランス3のコアの正負の電圧・時間積が大幅に異なる現象が一時的に生じ、その次に、パルストランス3のコアの負の電圧・時間積P1と正の電圧・時間積P2とをほぼ同じにするように働く。この理由は、FET20のオフ期間が急激に長くなり、そのオフ期間に、コンデンサ6の図示極性の電圧がパルストランス3の2次巻線N2に端子bから端子a方向の直流電流を流し、励磁するので、パルストランス3がその方向に過剰にリセットされ、次にパルストランス3のコア特性によって、負極性の電圧・時間積P1と正極性の電圧・時間積P2とが等しくなるように働くからである。
First, before the driving circuit 300 according to the third embodiment is described with reference to FIGS. 7 and 8B, the driving circuit 100 according to the first embodiment and the driving circuit 200 according to the second embodiment have a sudden driving pulse width. The reason for malfunction when it becomes significantly smaller will be described. As shown in FIG. 8A, when the width of the drive pulse applied to the gate of the
したがって、図8(A)から明らかなように、パルストランス3の負極性の電圧・時間積P1に比べて、正極の駆動パルスによる電圧・時間積P2は小さいので、これら電圧・時間積を等しくするように、本来の正の駆動パルスが発生する時刻t1よりも前の時刻t0で、パルストランス3の2次巻線N2の端子aが端子bに対して正となる電圧を発生する。この時刻t0に発生する正の電圧によって、FET20が時刻t0でターンオンしてしまう。つまり、FET20は誤動作する。
Therefore, as apparent from FIG. 8A, the voltage / time product P2 generated by the positive drive pulse is smaller than the negative voltage / time product P1 of the
この第3の実施例の駆動回路300では、前述したように、コンデンサ6からパルストランス3の2次巻線N2に直流電流が流れるのを防止するためのスイッチ素子30を備えている。スイッチ素子30としては制御端子を有する3端子の電界制御型半導体素子、特にFETが好ましく、この実施例ではNチャネル型FETを用いている。このNチャネル型FETは一般的なFETであってボディダイオード30aを有する。なお、図7において、図1で用いた記号と同一の記号は同じ名称の部材を示すものとする。
As described above, the drive circuit 300 according to the third embodiment includes the
スイッチ素子30は、この駆動回路300によって駆動されるFET20がオン、オフするときにほぼ同時にオン、オフしなければならない。つまり、スイッチ素子30は、コンデンサ6に充電された図示極性の電圧によってパルストランス3の2次巻線N2を通して直流電流が流れるのを防止しなければならず、かつ前述のようにコンデンサ6が図示極性の電圧に充電されるのを妨げてはならない。したがって、スイッチ素子30は、FETなどのように、オンオフする機能を果たすスイッチング部と、このスイチング部がオフするときにパルストランス3の励磁エネルギーをリセット電流としてコンデンサ6に流してこれを充電するダイオード部とを有しなければならない。このダイオード部は、スイッチング部とは逆方向に電流を流すように逆向きに並列、つまりスイッチング部とは逆並列に備えられるか、あるいは別途、接続されてもよい。
The
スイッチ素子30の双方の主端子、つまりNチャネル型FETで言えば、そのドレイン端子とソース端子とは、パルストランス3の2次巻線N2の端子bと、コンデンサ6の端子xとの間に直列に接続され、スイッチ素子30の制御端子、Nチャネル型FETで言えば、ゲート端子は2次巻線N2の端子aに接続される。
In terms of both main terminals of the
この駆動回路300において、スイッチ素子30の動作以外は前記実施例1と同様であるので、ここではスイッチ素子30に関連する動作のみについて説明する。スイッチ素子30として用いられるNチャネル型FETは、ゲートにある値以上の正の電圧が印加されるとオンし、その電圧が除去されるとオフ、又は負の電圧が印加されると、オフするものである。
Since this drive circuit 300 is the same as that of the first embodiment except for the operation of the
制御回路10からの制御信号によって制御用半導体スイッチ2がオンすると、パルストランス3の2次巻線N2には、端子aが端子bに対して正となる電圧が発生し、その正の電圧は第1のダイオード4を通してFET20のゲートGに印加され、FET20をオンさせる。このとき同時に、端子aに発生する正の電圧によってスイッチ素子30であるNチャネル型FETもオンする。したがって、スイッチ素子30はFET20のオン時になんら悪影響を与えない。
When the
次に、制御用半導体スイッチ2がオフすると、パルストランス3の2次巻線N2には、端子aが端子bに対して負極となる電圧が発生する。端子aに発生する負極電圧によって、スイッチ素子30であるNチャネル型FETもターンオフするが、そのボディダイオード30aが順バイアスされて導通する。このボディダイオード30aの導通によって、パルストランス3の励磁エネルギーは2次巻線N2からその端子b、Nチャネル型FETのボディダイオード30a、コンデンサ6、第2のダイオード7、ダイオード4のアノードとダイオード7のカソードとの接続点y、端子aを通してリセット電流として瞬時に流れ、逆バイアス用のコンデンサ6を図示極性に充電する。そして、パルストランス3の励磁エネルギーの放出によるコンデンサ6の充電電圧によって、パルストランス3がリセットされ、このとき端子bの電圧とコンデンサ6の充電電圧とがほぼ等しくなるから、ボディダイオード30aは非導通となる。
Next, when the
つまり、Nチャネル型FETのボディダイオード30aは、パルストランス3がリセットされた段階で非導通となり、この時点でスイッチ素子30は、端子bとコンデンサ6の端子xとの間を遮断する。この遮断によって、コンデンサ6の電圧がスイッチ素子30を通してパルストランス3の2次巻線N2に印加されることは無く、したがって、パルストランス3は過剰にリセットされない。このことを示すのが、図8(B)であり、パルストランス3が過剰にリセットされないから、駆動パルスのパルス幅がP3からP4に急激に小さくなっても、図8(A)に示すように、本来の正の駆動信号が発生する時刻t1よりも前の時刻t0で正の電圧が端子aに発生することは無く、所定の狭いパルス幅が保持されるので、FET20は誤動作しない。
That is, the
この実施例では、スイッチ素子30であるNチャネル型FETのゲート・ソース間の過電圧保護を目的に、そのゲート・ソース間に2個のツェナーダイオード30b、30cを互いに逆向きに接続したか電圧保護素子を接続している。また、図示していないが、スイッチ素子30のゲート端子に直列に電流制限用の抵抗を設けても構わない。
In this embodiment, for the purpose of overvoltage protection between the gate and the source of the N-channel type FET which is the
[実施例4]
図9に示す実施例4の駆動回路400は、ある大きさ以上の負極の電圧がゲート端子に印加されるときにオンするPチャネル型FETを用いたものである。Pチャネル型FETを用いる場合には、Nチャネル型FETとは逆、つまりPチャネル型FETの双方の主端子であるソース端子とドレイン端子とがそれぞれ2次巻線N2の端子aと前記接続点yとの間に直列に接続され、そのゲート端子が2次巻線N2の端子bに接続される。ただし、Pチャネル型FETは、端子a側がカソードで、ダイオード4のアノード側がアノードである極性のボディダイオード30aを有する。このPチャネル型FET30は、パルストランス3の2次巻線N2の端子aが正で、端子bが負の電圧のときにオンし、また、その逆の電圧のときにオフする。このオフ時にボディダイオード30aが導通し、パルストランス3の励磁エネルギーが2次巻線N2からその端子b、コンデンサ6、ダイオード7、接続点y、ボディダイオード30a、端子aを通してリセット電流として流れ、コンデンサ6を図示極性に充電すると共に、パルストランス3をリセットする。このPチャネル型FETの働きは、Nチャネル型FETと同様であるので、これ以上の説明は省く。なお、図7で用いた記号と同一の記号は同じ名称の部材を示すものとする。
[Example 4]
The drive circuit 400 of the fourth embodiment shown in FIG. 9 uses a P-channel FET that is turned on when a negative voltage of a certain magnitude or more is applied to the gate terminal. When a P-channel FET is used, the source terminal and the drain terminal, which are the main terminals of both P-channel FETs, are opposite to the N-channel FET, respectively, and the connection point between the terminal a of the secondary winding N2. and the gate terminal of the secondary winding N2 is connected to the terminal b of the secondary winding N2. However, the P-channel FET has a
また、図示しないが、実施例3及び実施例4において、パルストランス3に図示しない適当な巻数の付加巻線を設け、その付加巻線にスイッチ素子30として用いられるNチャネル型FET又はPチャネル型FETのゲート端子を接続して、適当な大きさの駆動電圧を得ても勿論よい。
Although not shown, in Example 3 and Example 4, the
[実施例5]
図10に示す実施例5に係る駆動回路500は、図6に示した実施例2の駆動回路200に、スイッチ素子30を接続したものである。この実施例でも、スイッチ素子30としてNチャネル型FETを用いている。Nチャネル型FET30の主端子であるドレイン端子、ソース端子をコンデンサ6の端子x、パルストランス3の2次巻線N3の端子bにそれぞれ接続し、そのゲート端子を2次巻線N2とN3との中点タップである端子cに接続している。端子cが正で、端子bが負の極性の電圧のとき、Nチャネル型FET30はターンオンし、その逆の極性電圧のとき、Nチャネル型FET30はターンオフであり、その動作は実施例3の場合と同様であるので、説明を省略する。
[Example 5]
A drive circuit 500 according to the fifth embodiment illustrated in FIG. 10 is obtained by connecting the
また、この実施例でもPチャネル型FETを用いることができ、実施例3の場合と同様に、端子aと、ダイオード4のアノードと抵抗8との接続点yとの間にPチャネル型FETの主端子を直列に接続し、そのゲート端子を端子cに接続すればよい。なお、図10において、図6及び図7で用いた記号と同一の記号は同じ名称の部材を示すものとする。
Also in this embodiment, a P-channel FET can be used. As in the case of
[実施例6]
実施例6に係る駆動回路600は、図11に示すように、図7に示したスイッチ素子としてのNPN型トランジスタ30と、これに逆並列に接続されたダイオード30aとを用い、トランジスタ30のベース端子に制御回路10から駆動信号を受けるものである。前述のように、制御回路10からの制御信号で制御用半導体スイッチ2がオンし、これに伴い、パルストランス3の2次巻線N2に発生する電圧によってFET20もオンする。なお、図11において、図7で用いた記号と同じ記号は同一名称の部材を示すものとする。
[Example 6]
As shown in FIG. 11, the drive circuit 600 according to the sixth embodiment uses the
他方、制御回路10が制御用半導体スイッチ2のゲート端子に制御信号を与えるのと同時に、制御回路10はスイッチ素子であるトランジスタ30のベース端子に駆動信号を与え、トランジスタ30をオンさせる。そして、制御回路10が制御用半導体スイッチ2のゲート端子に制御信号を与えるのを停止すると同時に、トランジスタ30のベース端子に駆動信号を与えるのを停止する。このように、制御回路10からの駆動信号によって、スイッチ素子であるトランジスタ30は、制御用半導体スイッチ2、つまりFET20のオンオフに同期してオンオフ動作を行う。
On the other hand, at the same time that the
制御用半導体スイッチ2のオフ動作に伴い、前述のようにパルストランス3の2次巻線N2には、端子aに対して端子bが正となる電圧が発生する。この電圧によって順方向ドロップの小さいショットキーバリアダイオードのようなダイオード30aが導通し、パルストランス3の励磁エネルギーをリセット電流としてコンデンサ6に流して充電し、パルストランス3のリセットが短時間で終了すると、ダイオード30aは非導通になり、スイッチ素子30は完全にオフする。これによってトランジスタ30は、コンデンサ6の端子xと端子bとの間を遮断するので、パルストランス3のリセット終了後は、コンデンサ6の電圧はパルストランス3の2次巻線N2に印加されない。なお、この実施例において、トランジスタ30はPNP型でも勿論よく、この場合には駆動信号の極性が異なるだけである。また、このような接合型トランジスタに代えてFETを用いてもよく、FETの場合、ボディダイオードが存在するが、以上の実施例において更にダイオードをFETに並列接続しても構わない。そのダイオードとして順方向ドロップの小さいショットキーバリアダイオードを用いるのが、電力損失の低減の面から好ましい。
As the
また、以上の実施例では、電界制御型半導体素子20をNチャネル型のFET、トランジスタ5をPNP型のトランジスタとして説明してきたが、電界制御型半導体素子20がPチャネル型のFETであっても前述と同様に駆動できる。この場合には、図1に示した駆動回路100において、トランジスタ5としてNPNの型トランジスタを用い、ダイオード4、7、9の極性を逆にすれば良い。逆バイアス用のコンデンサ5の充電極性は図示とは逆になる。当然に、Pチャネル型のFETのゲート・ソース間の静電容量も図示極性とは反対に充電される。なお、パルストランス3に2次巻線を2個設け、それぞれの2次巻線にトランジスタ5とコンデンサ6とを接続してなる駆動回路を構成し、この駆動回路によれば、ブリッジインバータ回路におけるクロスする2個のFET(不図示)を同時にオンさせたり、又は図示しないが、トランスの1次巻線を挟んで直列接続された2個のFETと、それぞれのFETと1次巻線とに跨って接続された2個の帰還用ダイオードとからなるダブルフォワード型コンバータの2個のFETを同時に駆動することもできる。
In the above embodiments, the electric field control
また、以上の実施例では、電界制御型半導体素子をFETとして説明したが、IGBTであっても同様な効果を奏することは無論である。
In the above embodiments, the electric field control type semiconductor device has been described as an FET. However, it is a matter of course that the same effect can be obtained even with an IGBT.
1・・・制御電源
2・・・制御用半導体スイッチ
3・・・パルストランス
4・・・ダイオード
5・・・PNPトランジスタ
6・・・逆バイアス用のコンデンサ
7・・・ダイオード
8・・・抵抗
9・・・ダイオード
10・・・制御回路
20・・・電界制御型半導体素子
30・・・スイッチ素子
100・・・第1の実施例の駆動回路
200・・・第2の実施例の駆動回路
300・・・第3の実施例の駆動回路
400・・・第4の実施例の駆動回路
500・・・第5の実施例の駆動回路
600・・・第6の実施例の駆動回路
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Claims (12)
前記制御用半導体スイッチがオフすると、前記パルストランスの前記2次巻線を流れる励磁電流によって前記コンデンサを充電し、該コンデンサの充電電圧で前記電界制御型半導体素子のゲート・ソース間を逆バイアスすることを特徴とする電界制御型半導体素子の駆動回路。 A control power source, a primary winding connected in series to the control power source, and a secondary winding magnetically coupled to the primary winding and having one terminal connected to the source of the electric field control type semiconductor device; A control transformer connected in series with the control power source and the primary winding, and between the other terminal of the secondary winding and the gate of the electric field control type semiconductor element. A first diode connected in series; a transistor having a base and an emitter connected to each of an anode and a cathode of the first diode; one end connected to the collector of the transistor; A capacitor connected to the one terminal of the next winding,
When the control semiconductor switch is turned off, the capacitor is charged by an exciting current flowing through the secondary winding of the pulse transformer, and the gate-source of the electric field control type semiconductor element is reverse-biased by the charging voltage of the capacitor. A drive circuit for an electric field control type semiconductor element.
前記トランジスタのコレクタ・ベース間に、そのコレクタからベース方向に向けて第2のダイオードを並列接続することを特徴とする電界制御型半導体素子の駆動回路。 In claim 1,
A drive circuit for an electric field control type semiconductor device, wherein a second diode is connected in parallel between the collector and base of the transistor from the collector toward the base.
前記第2のダイオードは、ショットキーバリアダイオードであることを特徴とする電界制御型半導体素子の駆動回路。 In claim 2,
The drive circuit of the electric field control type semiconductor device, wherein the second diode is a Schottky barrier diode.
前記トランジスタのコレクタ・ベース間に、抵抗を並列接続することを特徴とする電界制御型半導体素子の駆動回路。 In claim 1,
A drive circuit for an electric field control type semiconductor device, wherein a resistor is connected in parallel between a collector and a base of the transistor.
前記2次巻線の一方の端子にカソードが接続されるように、第3のダイオードを前記コンデンサと並列に接続していることを特徴とする電界制御型半導体素子の駆動回路。 In claim 1,
3. A drive circuit for an electric field control type semiconductor device, wherein a third diode is connected in parallel with the capacitor so that a cathode is connected to one terminal of the secondary winding.
前記2次巻線は二つの直列接続されている第1、第2の2次巻線とからなり、
前記トランジスタのコレクタから前記第1と第2の2次巻線との直列接続点に向かって第4のダイオードが接続されていることを特徴とする電界制御型半導体素子の駆動回路。 In claim 1,
The secondary winding comprises two first and second secondary windings connected in series,
A drive circuit for an electric field control type semiconductor device, wherein a fourth diode is connected from a collector of the transistor toward a series connection point of the first and second secondary windings.
前記コンデンサに充電された電荷が前記パルストランスの前記2次巻線に放電されるのを阻止するスイッチ素子を、前記コンデンサと前記2次巻線との間に直列接続し、
前記スイッチ素子は、前記電界制御型半導体素子のオン、オフと一緒にオン、オフするスイッチング部と、該スイッチング部がオフするときに前記パルストランスの励磁エネルギーをリセット電流として前記コンデンサに流して充電するダイオード部とからなることを特徴とする電界制御型半導体素子の駆動回路。 In any one of Claims 1 thru | or 6,
A switch element for preventing the electric charge charged in the capacitor from being discharged to the secondary winding of the pulse transformer, and connected in series between the capacitor and the secondary winding;
The switching element is turned on and off together with the on / off of the electric field control type semiconductor element, and charged when the switching part is turned off by passing excitation energy of the pulse transformer as a reset current to the capacitor. A drive circuit for an electric field control type semiconductor device, characterized by comprising a diode section.
前記ダイオード部は、前記スイッチング部と逆並列に備えられているか、別途逆並列に接続されていることを特徴とする電界制御型半導体素子の駆動回路。 In claim 7,
The drive circuit of the electric field control type semiconductor device, wherein the diode unit is provided in antiparallel with the switching unit or separately connected in antiparallel.
前記スイッチ素子は、前記スイッチング部と前記ダイオード部とを備えるFETからなるか、又は制御端子を有する制御半導体素子とこれに逆並列接続されたダイオードとからなることを特徴とする電界制御型半導体素子の駆動回路。 In claim 7,
The switch element is an FET including the switching unit and the diode unit, or a control semiconductor element having a control terminal and a diode connected in reverse parallel to the control semiconductor element. Drive circuit.
前記スイッチング部の主端子は、前記2次巻線の前記他方の端子と前記第1のダイオードとの間に直列接続され、
前記スイッチング部の制御端子は、前記2次巻線の前記一方の端子に、又は前記2次巻線の中点、あるいは前記パルストランスに設けられた付加巻線に接続されていることを特徴とする電界制御型半導体素子の駆動回路。 In any one of claims 7 to 9,
The main terminal of the switching unit is connected in series between the other terminal of the secondary winding and the first diode,
The control terminal of the switching unit is connected to the one terminal of the secondary winding, the midpoint of the secondary winding, or an additional winding provided in the pulse transformer. An electric field control type semiconductor device driving circuit.
前記スイッチング部の主端子は、前記2次巻線の前記一方の端子と前記コンデンサとの間に直列接続され、
前記スイッチング部の制御端子は、前記2次巻線の前記他方の端子、又は前記2次巻線の中点、あるいは前記パルストランスに設けられた付加巻線に接続されていることを特徴とする電界制御型半導体素子の駆動回路。 In any one of claims 7 to 9,
The main terminal of the switching unit is connected in series between the one terminal of the secondary winding and the capacitor,
The control terminal of the switching unit is connected to the other terminal of the secondary winding, a midpoint of the secondary winding, or an additional winding provided in the pulse transformer. Driving circuit for electric field control type semiconductor element.
前記スイッチング部の主端子は、前記2次巻線の前記他方の端子と前記第1のダイオードとの間、又は前記2次巻線の前記一方の端子と前記コンデンサとの間に直列に接続され、
前記スイッチング部の制御端子は、前記制御用半導体スイッチの制御信号に同期した駆動信号を受けることを特徴とする電界制御型半導体素子の駆動回路。
In any one of claims 7 to 9,
The main terminal of the switching unit is connected in series between the other terminal of the secondary winding and the first diode, or between the one terminal of the secondary winding and the capacitor. ,
The drive circuit of the electric field control type semiconductor element, wherein the control terminal of the switching unit receives a drive signal synchronized with a control signal of the control semiconductor switch.
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