JP2009188746A - Gate drive circuit of voltage controlled type transistor - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To provide a gate drive circuit of a voltage controlled type transistor which can charge with a stable voltage, can use the charged voltage at the time of turnoff, and can turn on a gate discharging transistor provided on the side of secondary winding wire of a pulse transformer at the time of turnoff at high speed. <P>SOLUTION: The gate drive circuit of the voltage controlled type transistor has the pulse transformer 10, an MOS transistor 20, a diode 21, a capacitor 30, a diode 31, a gate discharging pnp transistor 40, and a resistor 41, wherein a voltage generated at a secondary winding wire 12 by a voltage applied to a primary winding wire 11 is applied to a gate of a voltage controlled type transistor 50 through the transistor 20 and the diode 21, and charges the capacitor 30 through the diode 31, so that the voltage applied to the primary winding wire 11 is not applied to the secondary winding wire 12. By a reverse voltage generating at the secondary winding wire 12, current through the capacitor 30, the resistor 41, the diode 21, and the transistor 20 flows. <P>COPYRIGHT: (C)2009,JPO&INPIT

Description

本発明は、電圧制御型トランジスタのゲートドライブ回路に係り、特に駆動信号を伝達する経路を電気的に絶縁する絶縁型ゲートドライブ回路に関するものである。   The present invention relates to a voltage-controlled transistor gate drive circuit, and more particularly to an insulated gate drive circuit that electrically insulates a path for transmitting a drive signal.

電圧制御型トランジスタのゲートドライブ回路として絶縁型ゲートドライブ回路が用いられている。絶縁型ゲートドライブ回路としてパルストランスを用いたものがある(特許文献1,2等)。   An insulated gate drive circuit is used as a gate drive circuit for a voltage controlled transistor. Some insulating gate drive circuits use a pulse transformer (Patent Documents 1, 2, etc.).

特許文献1においては、パルストランスの一次巻線側に設けたスイッチング素子の通電時から遮断時へ移行する際に、パルストランスの二次巻線において第3の巻線に誘起される逆誘起電圧をコンデンサに溜めてターンオフ時の電界効果型トランジスタのゲート・ソース間の逆バイアスエネルギーとして使用している。   In Patent Document 1, the reverse induced voltage induced in the third winding in the secondary winding of the pulse transformer when the switching element provided on the primary winding side of the pulse transformer is switched from energization to cutoff. Is stored in a capacitor and used as reverse bias energy between the gate and source of the field effect transistor at the time of turn-off.

また、特許文献2においては、電圧制御型トランジスタのオフ駆動時にパルストランスの励磁エネルギーでコンデンサに充電し、そのコンデンサの電圧でターンオフ時に電圧制御型トランジスタのゲート・ソース間に逆バイアス電圧を与えている。
特開昭63−67014号公報 特開2005−136942号公報
In Patent Document 2, a capacitor is charged with the excitation energy of a pulse transformer when the voltage control transistor is driven off, and a reverse bias voltage is applied between the gate and source of the voltage control transistor when the voltage control transistor is turned off. Yes.
JP-A-63-67014 JP 2005-136842 A

ところが、ターンオフ時のパルストランスの二次巻線に発生する逆起電力でコンデンサを充電すると、電圧が安定せず、特にデューティ比が変わるとコンデンサの電圧が変わってしまう。   However, when the capacitor is charged with a counter electromotive force generated in the secondary winding of the pulse transformer at the time of turn-off, the voltage is not stabilized, and the voltage of the capacitor changes particularly when the duty ratio is changed.

本発明は、このような背景の下になされたものであり、その目的は、安定した電圧で充電して当該充電電圧をターンオフ時に利用することができ、しかもターンオフ時にパルストランスの二次巻線側に設けたゲート放電用トランジスタを高速にオンすることができる電圧制御型トランジスタのゲートドライブ回路を提供することにある。   The present invention has been made under such a background, and an object of the present invention is to charge a stable voltage so that the charged voltage can be used at the time of turn-off, and the secondary winding of the pulse transformer at the time of turn-off. Another object of the present invention is to provide a voltage-controlled transistor gate drive circuit capable of turning on a gate discharge transistor provided on the side at high speed.

請求項1に記載の発明では、一次巻線と二次巻線を有し、前記二次巻線の一端である第1端子と前記二次巻線の他端である第2端子との間に設けたタップが電圧制御型トランジスタのソースまたはエミッタに接続されたトランスと、前記一次巻線に電圧を印加する1次側回路と、前記二次巻線に発生した電圧を前記電圧制御型トランジスタのゲートに印加する2次側回路とを有し、前記2次側回路は、前記第1端子と前記電圧制御型トランジスタのゲートとの間に接続されるトランジスタと、アノードが前記トランジスタと接続されるとともにカソードが前記電圧制御型トランジスタのゲートと接続される第1のダイオードと、前記タップと前記第2端子との間に接続されたコンデンサと、前記コンデンサと前記第2端子との間においてアノードが前記コンデンサに接続されるとともにカソードが前記第2端子となるように接続される第2のダイオードと、ドレインまたはコレクタが前記第2のダイオードのアノードと接続されるとともにソースまたはエミッタが前記電圧制御型トランジスタのゲートに接続されるゲート放電用トランジスタと、一端が前記ゲート放電用トランジスタのドレインまたはコレクタに接続されるとともに、他端が前記ゲート放電用トランジスタのゲートまたはベース、および、前記第1のダイオードのカソードに接続された抵抗と、を備え、前記1次側回路により前記一次巻線に印加された電圧によって前記二次巻線に発生する電圧を前記トランジスタおよび前記第1のダイオードを介して前記電圧制御型トランジスタのゲートに印加するとともに前記第2のダイオードを介して前記コンデンサを充電し、前記1次側回路により前記一次巻線に印加される電圧が印加されなくなることで前記二次巻線に発生する逆電圧により前記コンデンサ、前記抵抗、前記第1のダイオード、前記トランジスタを介する電流が流れるようにしたことを要旨としている。   In the first aspect of the present invention, a primary winding and a secondary winding are provided, and a first terminal that is one end of the secondary winding and a second terminal that is the other end of the secondary winding. A transformer having a tap connected to a source or an emitter of a voltage controlled transistor, a primary circuit for applying a voltage to the primary winding, and a voltage generated in the secondary winding to the voltage controlled transistor A secondary circuit that is applied to the gate of the transistor, wherein the secondary circuit has a transistor connected between the first terminal and the gate of the voltage controlled transistor, and an anode connected to the transistor. And a first diode whose cathode is connected to the gate of the voltage-controlled transistor, a capacitor connected between the tap and the second terminal, and an anode between the capacitor and the second terminal. A diode connected to the capacitor and a cathode connected to the second terminal, a drain or a collector connected to an anode of the second diode, and a source or emitter connected to the voltage A gate discharge transistor connected to the gate of the control transistor; one end connected to the drain or collector of the gate discharge transistor; the other end connected to the gate or base of the gate discharge transistor; and the first A resistor connected to the cathode of the diode, and a voltage generated in the secondary winding by the voltage applied to the primary winding by the primary side circuit via the transistor and the first diode. And applied to the gate of the voltage controlled transistor The capacitor is charged via the diode of 2 and the voltage applied to the primary winding by the primary circuit is no longer applied, so that the capacitor, the resistor, The gist is that a current flows through the first diode and the transistor.

請求項1に記載の発明によれば、1次側回路により一次巻線に印加された電圧によって二次巻線に発生する電圧をトランジスタおよび第1のダイオードを介して電圧制御型トランジスタのゲートに印加するとともに第2のダイオードを介してコンデンサを充電する。よって、コンデンサを安定した電圧で充電することができる。   According to the first aspect of the present invention, the voltage generated in the secondary winding by the voltage applied to the primary winding by the primary side circuit is applied to the gate of the voltage controlled transistor via the transistor and the first diode. Apply and charge the capacitor via the second diode. Therefore, the capacitor can be charged with a stable voltage.

また、1次側回路により一次巻線に印加される電圧が印加されなくなることで二次巻線に発生する逆電圧によりコンデンサ、抵抗、第1のダイオード、トランジスタを介する電流が流れ、ゲート放電用トランジスタのオンの高速化が図られる。ゲート放電用トランジスタのオンに伴い、充電されたコンデンサにより電圧制御型トランジスタのゲート・ソース間またはゲート・エミッタ間に逆バイアスが与えられ、電圧制御型トランジスタが高速にターンオフする。   In addition, when the voltage applied to the primary winding is not applied by the primary side circuit, the reverse voltage generated in the secondary winding causes a current to flow through the capacitor, resistor, first diode, and transistor, thereby causing gate discharge. The transistor can be turned on faster. As the gate discharge transistor is turned on, a reverse bias is applied between the gate and source of the voltage controlled transistor or between the gate and emitter by the charged capacitor, and the voltage controlled transistor is turned off at high speed.

ここで、電圧制御型トランジスタとは、MOSトランジスタ、IGBTを指す。また、ゲート放電用トランジスタとは、pチャネルMOSトランジスタ、バイポーラトランジスタを指す。さらに、トランジスタとは、MOSトランジスタ、逆接続されたダイオードを含むIGBTを指す。   Here, the voltage control type transistor refers to a MOS transistor or IGBT. The gate discharge transistor refers to a p-channel MOS transistor or a bipolar transistor. Furthermore, a transistor refers to an IGBT including a MOS transistor and a reversely connected diode.

請求項2に記載のように、請求項1に記載の電圧制御型トランジスタのゲートドライブ回路において、トランジスタのゲートが、第1端子とタップとの間に直列接続された一対の分圧抵抗間に接続されている構成とするとよい。   The voltage-controlled transistor gate drive circuit according to claim 1, wherein the gate of the transistor is between a pair of voltage dividing resistors connected in series between the first terminal and the tap. A connected configuration is preferable.

本発明によれば、安定した電圧で充電して当該充電電圧をターンオフ時に利用することができ、しかもターンオフ時にパルストランスの二次巻線側に設けたゲート放電用トランジスタを高速にオンすることができる。   According to the present invention, it is possible to charge at a stable voltage and use the charged voltage at the time of turn-off, and to turn on the gate discharge transistor provided on the secondary winding side of the pulse transformer at a high speed at the time of turn-off. it can.

以下、本発明を具体化した一実施形態を図面に従って説明する。
図1には、本実施形態における電圧制御型トランジスタの絶縁型ゲートドライブ回路を示す。
DESCRIPTION OF EXEMPLARY EMBODIMENTS Hereinafter, an embodiment of the invention will be described with reference to the drawings.
FIG. 1 shows an insulated gate drive circuit of a voltage controlled transistor in this embodiment.

図1において、nチャネルタイプの電圧制御型トランジスタ50はゲートに抵抗51が接続されている。また、電圧制御型トランジスタ50のゲート・ソース間には抵抗52が接続されている。   In FIG. 1, an n-channel type voltage control type transistor 50 has a resistor 51 connected to the gate. A resistor 52 is connected between the gate and source of the voltage control transistor 50.

ゲートドライブ回路はパルストランス10を具備している。パルストランス10は、一次巻線11と二次巻線12を有している。パルストランス10の一次巻線11について、一端が第1端子11a、他端が第2端子11bであり、第1端子11aと第2端子11bとの間にはタップ11cが設けられている。パルストランス10の二次巻線12について、一端が第1端子12a、他端が第2端子12bであり、第1端子12aと第2端子12bとの間にはタップ12cが設けられている。   The gate drive circuit includes a pulse transformer 10. The pulse transformer 10 has a primary winding 11 and a secondary winding 12. Regarding the primary winding 11 of the pulse transformer 10, one end is a first terminal 11a, the other end is a second terminal 11b, and a tap 11c is provided between the first terminal 11a and the second terminal 11b. Regarding the secondary winding 12 of the pulse transformer 10, one end is a first terminal 12a, the other end is a second terminal 12b, and a tap 12c is provided between the first terminal 12a and the second terminal 12b.

パルストランス10の一次巻線11に電圧を印加する1次側回路と、二次巻線12に発生した電圧を電圧制御型トランジスタ50のゲートに印加する2次側回路とを有している。1次側回路はダイオード13、MOSトランジスタ14、抵抗15,16,18、コンデンサ17を備えている。2次側回路はトランジスタ20,40、コンデンサ30、ダイオード21,22,25,31、抵抗23,24,41を備えている。   A primary circuit for applying a voltage to the primary winding 11 of the pulse transformer 10 and a secondary circuit for applying a voltage generated in the secondary winding 12 to the gate of the voltage control type transistor 50 are provided. The primary side circuit includes a diode 13, a MOS transistor 14, resistors 15, 16 and 18, and a capacitor 17. The secondary circuit includes transistors 20 and 40, a capacitor 30, diodes 21, 22, 25 and 31, and resistors 23, 24 and 41.

1次側回路について、パルストランス10の一次巻線11の第1端子11aはダイオード13を介して接地されている。一次巻線11の第2端子11bはMOSトランジスタ14を介して接地されている。MOSトランジスタ14のゲートには抵抗15が接続されている。また、MOSトランジスタ14のゲート・ソース間には抵抗16が接続されている。一次巻線11のタップ11cには電源(Vcc)端子が接続されている。一次巻線11のタップ11cとMOSトランジスタ14のドレインとの間にはコンデンサ17と抵抗18が直列に接続されている。   Regarding the primary circuit, the first terminal 11 a of the primary winding 11 of the pulse transformer 10 is grounded via a diode 13. The second terminal 11 b of the primary winding 11 is grounded via the MOS transistor 14. A resistor 15 is connected to the gate of the MOS transistor 14. A resistor 16 is connected between the gate and source of the MOS transistor 14. A power supply (Vcc) terminal is connected to the tap 11 c of the primary winding 11. A capacitor 17 and a resistor 18 are connected in series between the tap 11 c of the primary winding 11 and the drain of the MOS transistor 14.

そして、抵抗15を介してMOSトランジスタ14のゲートに、パルス信号が電圧制御型トランジスタ50の駆動信号として送られ、パルス信号の入力に伴いMOSトランジスタ14がオンしてパルストランス10の一次巻線11のタップ11cと第2端子11bとの間の巻線が通電される。   Then, a pulse signal is sent as a drive signal for the voltage-controlled transistor 50 to the gate of the MOS transistor 14 via the resistor 15, and the MOS transistor 14 is turned on in response to the input of the pulse signal, and the primary winding 11 of the pulse transformer 10. The winding between the tap 11c and the second terminal 11b is energized.

一方、2次側回路について、パルストランス10の二次巻線12のタップ12cには電圧制御型トランジスタ50のソースが接続されている。
パルストランス10の二次巻線12の第1端子12aと電圧制御型トランジスタ50のゲートとの間において、二次巻線12の第1端子12aから順に、pチャネルタイプのMOSトランジスタ20、ダイオード21、ダイオード22、抵抗51が直列に接続されている。ダイオード21のアノードがMOSトランジスタ20に接続され、ダイオード21のカソードがダイオード22のアノードと接続され、ダイオード22のカソードが抵抗51と接続されている。このように、MOSトランジスタ20がパルストランス10の二次巻線12の第1端子12aと電圧制御型トランジスタ50のゲートとの間に接続され、さらに、第1のダイオードとしてのダイオード21がMOSトランジスタ20と電圧制御型トランジスタ50のゲートとの間においてアノードがMOSトランジスタ20と接続されるとともにカソードが電圧制御型トランジスタ50のゲートと接続されている。
On the other hand, for the secondary circuit, the source of the voltage control type transistor 50 is connected to the tap 12 c of the secondary winding 12 of the pulse transformer 10.
Between the first terminal 12a of the secondary winding 12 of the pulse transformer 10 and the gate of the voltage control type transistor 50, the p-channel type MOS transistor 20 and the diode 21 are sequentially arranged from the first terminal 12a of the secondary winding 12. The diode 22 and the resistor 51 are connected in series. The anode of the diode 21 is connected to the MOS transistor 20, the cathode of the diode 21 is connected to the anode of the diode 22, and the cathode of the diode 22 is connected to the resistor 51. As described above, the MOS transistor 20 is connected between the first terminal 12a of the secondary winding 12 of the pulse transformer 10 and the gate of the voltage control type transistor 50, and the diode 21 as the first diode is further connected to the MOS transistor. The anode is connected to the MOS transistor 20 and the cathode is connected to the gate of the voltage controlled transistor 50 between the gate 20 and the gate of the voltage controlled transistor 50.

MOSトランジスタ20は寄生ダイオード27が形成され、これがソース・ドレイン間の内蔵ダイオード(ボディダイオード)となっている。
パルストランス10の二次巻線12の第1端子12aとタップ12cとの間には、一対の分圧抵抗23,24およびダイオード25が直列に接続されている。一対の分圧抵抗23,24間にMOSトランジスタ20のゲートが接続されている。ダイオード25は、アノードが抵抗24側であり、カソードがタップ12c側である。
In the MOS transistor 20, a parasitic diode 27 is formed, which is a built-in diode (body diode) between the source and the drain.
A pair of voltage dividing resistors 23 and 24 and a diode 25 are connected in series between the first terminal 12a of the secondary winding 12 of the pulse transformer 10 and the tap 12c. The gate of the MOS transistor 20 is connected between the pair of voltage dividing resistors 23 and 24. The diode 25 has an anode on the resistor 24 side and a cathode on the tap 12c side.

パルストランス10の二次巻線12のタップ12cと第2端子12bとの間においてコンデンサ30がダイオード31を介して接続されている。詳しくは、コンデンサ30は、その一端がパルストランス10の二次巻線12のタップ12cに、他端がダイオード31のアノードに接続され、ダイオード31のカソードがパルストランス10の二次巻線12の第2端子12bに接続されている。このようにコンデンサ30がパルストランス10の二次巻線12のタップ12cと第2端子12bとの間に接続され、さらに、第2のダイオードとしてのダイオード31がコンデンサ30とパルストランス10の二次巻線12の第2端子12bとの間においてアノードがコンデンサ30に接続されるとともにカソードがパルストランス10の二次巻線12の第2端子12bとなるように接続されている。   A capacitor 30 is connected via a diode 31 between the tap 12c of the secondary winding 12 of the pulse transformer 10 and the second terminal 12b. Specifically, the capacitor 30 has one end connected to the tap 12 c of the secondary winding 12 of the pulse transformer 10 and the other end connected to the anode of the diode 31, and the cathode of the diode 31 is connected to the secondary winding 12 of the pulse transformer 10. It is connected to the second terminal 12b. In this way, the capacitor 30 is connected between the tap 12c of the secondary winding 12 of the pulse transformer 10 and the second terminal 12b, and the diode 31 as the second diode is connected to the secondary of the capacitor 30 and the pulse transformer 10. Between the second terminal 12 b of the winding 12, the anode is connected to the capacitor 30 and the cathode is connected to be the second terminal 12 b of the secondary winding 12 of the pulse transformer 10.

ゲート放電用pnpトランジスタ40がダイオード31のアノードと電圧制御型トランジスタ50のゲートとの間に接続されている。詳しくは、ダイオード31のアノードにゲート放電用pnpトランジスタ40のコレクタが接続されているとともに、電圧制御型トランジスタ50のゲートに抵抗51を介してゲート放電用pnpトランジスタ40のエミッタが接続されている(ゲート放電用pnpトランジスタ40はコレクタがダイオード31のアノードと接続されるとともにエミッタが電圧制御型トランジスタ50のゲートに接続される)。pnpトランジスタ40のベースがダイオード22のアノードと接続されるとともにpnpトランジスタ40のベース・コレクタ間には抵抗41が接続されている。つまり、抵抗41の一端がpnpトランジスタ40のコレクタに接続されるとともに、他端がpnpトランジスタ40のベース、および、ダイオード21のカソードに接続されている。   A gate discharge pnp transistor 40 is connected between the anode of the diode 31 and the gate of the voltage control type transistor 50. Specifically, the collector of the gate discharge pnp transistor 40 is connected to the anode of the diode 31, and the emitter of the gate discharge pnp transistor 40 is connected to the gate of the voltage control transistor 50 via the resistor 51 ( (The gate discharge pnp transistor 40 has a collector connected to the anode of the diode 31 and an emitter connected to the gate of the voltage-controlled transistor 50). A base of the pnp transistor 40 is connected to the anode of the diode 22, and a resistor 41 is connected between the base and collector of the pnp transistor 40. That is, one end of the resistor 41 is connected to the collector of the pnp transistor 40, and the other end is connected to the base of the pnp transistor 40 and the cathode of the diode 21.

次に、このように構成したゲート駆動回路の作用を説明する。
図2には、MOSトランジスタ14のオン時を示す。図3には、MOSトランジスタ14がオンからオフに切り換わった時、即ちターンオフ時を示す。図4には、MOSトランジスタ14のオフ時を示す。
Next, the operation of the gate drive circuit configured as described above will be described.
FIG. 2 shows when the MOS transistor 14 is on. FIG. 3 shows the time when the MOS transistor 14 is switched from on to off, that is, when the MOS transistor 14 is turned off. FIG. 4 shows the MOS transistor 14 when it is off.

まず、図2のMOSトランジスタ14のオン時の動作について述べる。
図2に示すように、スイッチング素子としてのMOSトランジスタ14がオンすると、図2において符号A1で示すごとく、パルストランス10の一次巻線11のタップ11cと第2端子11bとの間の巻線が通電され、パルストランス10の二次巻線12に電圧が発生する。すると、図2において符号A2で示すごとく、抵抗23→抵抗24→ダイオード25の経路にて電流が流れてMOSトランジスタ20がオンする。
First, the operation when the MOS transistor 14 of FIG. 2 is on will be described.
As shown in FIG. 2, when the MOS transistor 14 as a switching element is turned on, the winding between the tap 11c of the primary winding 11 of the pulse transformer 10 and the second terminal 11b is turned on as shown by reference numeral A1 in FIG. When energized, a voltage is generated in the secondary winding 12 of the pulse transformer 10. As a result, as indicated by reference numeral A2 in FIG.

MOSトランジスタ20のオンにて、図2において符号A3で示すごとく、パルストランス10の二次巻線12の第1端子12a→MOSトランジスタ20→ダイオード21→ダイオード22を経て抵抗51に電流が流れ、電圧制御型トランジスタ50のゲートに電圧が印加される。これにより電圧制御型トランジスタ50がオンする。   When the MOS transistor 20 is turned on, as indicated by symbol A3 in FIG. 2, a current flows through the resistor 51 via the first terminal 12a of the secondary winding 12 of the pulse transformer 10 → the MOS transistor 20 → the diode 21 → the diode 22; A voltage is applied to the gate of the voltage controlled transistor 50. As a result, the voltage control type transistor 50 is turned on.

一方、図2において符号A4で示すごとく、コンデンサ30の両端間においてパルストランス10の二次巻線12のタップ12c→コンデンサ30→ダイオード31→パルストランス10の二次巻線12の第2端子12bに至る経路で電流が流れ、コンデンサ30が充電される。   On the other hand, as indicated by reference numeral A4 in FIG. 2, the tap 12c of the secondary winding 12 of the pulse transformer 10 → the capacitor 30 → the diode 31 → the second terminal 12b of the secondary winding 12 of the pulse transformer 10 between both ends of the capacitor 30. A current flows along the path leading to, and the capacitor 30 is charged.

このようにして、1次側回路により一次巻線11に印加された電圧によって二次巻線12に発生する電圧をMOSトランジスタ20およびダイオード21を介して電圧制御型トランジスタ50のゲートに印加するとともにダイオード31を介してコンデンサ30を充電する。   In this way, the voltage generated in the secondary winding 12 by the voltage applied to the primary winding 11 by the primary side circuit is applied to the gate of the voltage control type transistor 50 through the MOS transistor 20 and the diode 21. The capacitor 30 is charged via the diode 31.

次に、MOSトランジスタ14のターンオフ時の動作について述べる。
図3に示すように、MOSトランジスタ14がオンからオフに切り換わると、パルストランス10の二次巻線12に逆起電力(逆電圧)が発生する。すると、図3において符号A10で示すごとく、パルストランス10の二次巻線12のタップ12c→コンデンサ30→抵抗41→ダイオード21の寄生容量→MOSトランジスタ20の寄生ダイオード27→パルストランス10の二次巻線12の第1端子12aに到る経路にて電流が流れる。詳しくは、パルストランス10の逆起電力(逆電圧)によりダイオード21の寄生容量を充電しA10の経路で電流が流れる。ここで、抵抗41の両端間に電位差が生じ、pnpトランジスタ40のベース・エミッタ間の電圧が大きくなる。すると、図3において符号A11で示すごとく電圧制御型トランジスタ50のゲートから抵抗51→pnpトランジスタ40のエミッタ・ベース間→ダイオード21の寄生容量→MOSトランジスタ20の寄生ダイオード27→パルストランス10の二次巻線12の第1端子12aに到る経路にて電流が流れる(pnpトランジスタ40のベース電流が流れる)。
Next, the operation when the MOS transistor 14 is turned off will be described.
As shown in FIG. 3, when the MOS transistor 14 is switched from on to off, a counter electromotive force (reverse voltage) is generated in the secondary winding 12 of the pulse transformer 10. Then, as indicated by reference numeral A10 in FIG. 3, tap 12c of secondary winding 12 of pulse transformer 10 → capacitor 30 → resistance 41 → parasitic capacitance of diode 21 → parasitic diode 27 of MOS transistor 20 → secondary of pulse transformer 10 A current flows along a path to the first terminal 12a of the winding 12. Specifically, the parasitic capacitance of the diode 21 is charged by the counter electromotive force (reverse voltage) of the pulse transformer 10, and a current flows through the path A10. Here, a potential difference occurs between both ends of the resistor 41, and the voltage between the base and the emitter of the pnp transistor 40 increases. Then, as indicated by reference numeral A11 in FIG. 3, the resistance 51 → the emitter-base of the pnp transistor 40 → the parasitic capacitance of the diode 21 → the parasitic diode 27 of the MOS transistor 20 → the secondary of the pulse transformer 10 A current flows in a path to the first terminal 12a of the winding 12 (a base current of the pnp transistor 40 flows).

これにより、pnpトランジスタ40がオンして、図3において符号A12で示すごとく、電圧制御型トランジスタ50のゲートから抵抗51→pnpトランジスタ40のエミッタ・コレクタ間→コンデンサ30→電圧制御型トランジスタ50のソースに到る電流経路が形成される。よって、電圧制御型トランジスタ50のゲートに、コンデンサ30による負バイアス電圧が印加され、電圧制御型トランジスタ50が高速にオフする。   As a result, the pnp transistor 40 is turned on, and the resistor 51 → the emitter-collector of the pnp transistor 40 → the capacitor 30 → the source of the voltage control transistor 50 from the gate of the voltage control transistor 50 as indicated by reference numeral A12 in FIG. A current path leading to is formed. Therefore, a negative bias voltage by the capacitor 30 is applied to the gate of the voltage controlled transistor 50, and the voltage controlled transistor 50 is turned off at high speed.

このようにして、MOSトランジスタ14のターンオフ時にパルストランス10の二次巻線12に発生する逆電圧により、即ち、1次側回路により一次巻線11に印加される電圧が印加されなくなることで二次巻線12に発生する逆電圧により、パルストランス10の二次巻線12のタップ12c→コンデンサ30→抵抗41→ダイオード21の寄生容量→MOSトランジスタ20の寄生ダイオード27→パルストランス10の二次巻線12の第1端子12aに至る経路に電流が流れることによりpnpトランジスタ40のオンを高速化する。pnpトランジスタ40のオンに伴い、充電されたコンデンサ30により電圧制御型トランジスタ50のゲート・ソース間に逆バイアスが与えられ、電圧制御型トランジスタ50を高速にターンオフすることができる。   In this way, the reverse voltage generated in the secondary winding 12 of the pulse transformer 10 when the MOS transistor 14 is turned off, that is, the voltage applied to the primary winding 11 by the primary side circuit is no longer applied. Due to the reverse voltage generated in the secondary winding 12, the tap 12c of the secondary winding 12 of the pulse transformer 10 → the capacitor 30 → the resistor 41 → the parasitic capacitance of the diode 21 → the parasitic diode 27 of the MOS transistor 20 → the secondary of the pulse transformer 10 The pnp transistor 40 is turned on at high speed when a current flows through a path to the first terminal 12a of the winding 12. When the pnp transistor 40 is turned on, a reverse bias is applied between the gate and the source of the voltage control type transistor 50 by the charged capacitor 30, and the voltage control type transistor 50 can be turned off at high speed.

次に、図4のMOSトランジスタ14のオフ時の動作について述べる。
図4において符号A20で示すごとく、コンデンサ30における電圧制御型トランジスタ50のソース側端子から、抵抗52→抵抗51→pnpトランジスタ40のエミッタ・ベース間→抵抗41→コンデンサ30に到る経路にて電流が流れる。これによりpnpトランジスタ40がオン状態を維持する。よって、図4において符号A12で示す電流経路、即ち、電圧制御型トランジスタ50のゲートから抵抗51→pnpトランジスタ40のエミッタ・コレクタ間→コンデンサ30→電圧制御型トランジスタ50のソースに到る経路で電流が流れることにより、電圧制御型トランジスタ50のゲートに負バイアス電圧が印加された状態に維持される。
Next, the operation when the MOS transistor 14 of FIG. 4 is off will be described.
In FIG. 4, as indicated by reference numeral A <b> 20, a current flows from the source side terminal of the voltage control type transistor 50 in the capacitor 30 to the resistor 52 → the resistor 51 → the emitter-base of the pnp transistor 40 → the resistor 41 → the capacitor 30. Flows. As a result, the pnp transistor 40 is kept on. Therefore, the current flows along the current path indicated by A12 in FIG. 4, that is, the path from the gate of the voltage control transistor 50 to the resistor 51 → the emitter-collector of the pnp transistor 40 → the capacitor 30 → the source of the voltage control transistor 50. As a result, the negative bias voltage is applied to the gate of the voltage controlled transistor 50.

このようにして、従来(特許文献1,2)では、ターンオフ時のパルストランスの二次巻線に発生する逆起電力でコンデンサを充電すると、電圧が安定せず、特にデューティ比が変わるとコンデンサの電圧が変わってしまう。これに対し、本実施形態では、MOSトランジスタ14のオン時にコンデンサ30を充電するので、コンデンサ電圧はタップ12cと第1端子12aの間の巻数とタップ12cと第2端子12bの間の巻数の比(巻数比)で決定され、安定した電圧で充電して充電電圧をターンオフ時に利用することができる。即ち、二次巻線12にタップ12cを設けたパルストランス10を用いMOSトランジスタ14のオン時にコンデンサ30の充電を行い、この負電源(コンデンサ30)でオンからオフに切り換わった時に電圧制御型トランジスタ50のゲート電圧を引き抜いて電圧制御型トランジスタ50の高速動作を可能とした。また、パルストランス10の逆起電力によってパルストランス10の二次巻線12のタップ12c→コンデンサ30→抵抗41→ダイオード21の寄生容量→MOSトランジスタ20の寄生ダイオード27→パルストランス10の二次巻線12の第1端子12aに至る経路に電流が流れることによりpnpトランジスタ40のオンの高速化を図ることができる。その結果、電圧制御型トランジスタ50の高速なるオフ動作(高速スイッチング動作)を実現することができる。具体的には、ターンオフ動作として立下り動作時間100ns以下を実現可能となる。また、MOSトランジスタ20を設けることにより図4に示したMOSトランジスタ14のオフ時においてMOSトランジスタ20をオフさせて電流経路を遮断することにより電圧制御型トランジスタ50が誤ってターンオンすることを防止することができる(電圧制御型トランジスタ50のオフ時の誤点弧を防止することができる)。   Thus, in the prior art (Patent Documents 1 and 2), when the capacitor is charged with the counter electromotive force generated in the secondary winding of the pulse transformer at the time of turn-off, the voltage is not stabilized, and particularly when the duty ratio changes, the capacitor Will change the voltage. On the other hand, in this embodiment, the capacitor 30 is charged when the MOS transistor 14 is turned on, so the capacitor voltage is a ratio of the number of turns between the tap 12c and the first terminal 12a and the number of turns between the tap 12c and the second terminal 12b. It is determined by (turn ratio) and can be charged with a stable voltage and used at turn-off. That is, the pulse transformer 10 having the tap 12c provided in the secondary winding 12 is used to charge the capacitor 30 when the MOS transistor 14 is turned on, and the voltage control type when the negative power source (capacitor 30) is switched from on to off. By pulling out the gate voltage of the transistor 50, the voltage controlled transistor 50 can be operated at high speed. Further, the tap 12c of the secondary winding 12 of the pulse transformer 10 → the capacitor 30 → the resistor 41 → the parasitic capacitance of the diode 21 → the parasitic diode 27 of the MOS transistor 20 → the secondary winding of the pulse transformer 10 due to the counter electromotive force of the pulse transformer 10. The pnp transistor 40 can be turned on at high speed when a current flows through the path of the line 12 to the first terminal 12a. As a result, a high speed off operation (high speed switching operation) of the voltage control type transistor 50 can be realized. Specifically, a fall operation time of 100 ns or less can be realized as a turn-off operation. Further, by providing the MOS transistor 20, when the MOS transistor 14 shown in FIG. 4 is turned off, the MOS transistor 20 is turned off to cut off the current path, thereby preventing the voltage controlled transistor 50 from being turned on accidentally. (It is possible to prevent erroneous firing when the voltage-controlled transistor 50 is turned off.)

上記実施形態によれば、以下のような効果を得ることができる。
(1)電圧制御型トランジスタ50のゲート・ソース間に逆バイアスを与えるためのコンデンサ30と、オフ時に誤動作を防止するためのMOSトランジスタ20と、ゲート放電用pnpトランジスタ40と、ダイオード21,31と、抵抗41と、を用いて、コンデンサ30をMOSトランジスタ14のオン時に充電するとともに逆起電力を利用してパルストランス10の二次巻線12のタップ12c→コンデンサ30→抵抗41→ダイオード21の寄生容量→MOSトランジスタ20の寄生ダイオード27→パルストランス10の二次巻線12の第1端子12aに至る経路に電流を流してpnpトランジスタ40のオンの高速化を図るようにした。よって、安定した電圧で充電して当該充電電圧をターンオフ時に利用することができ、しかもターンオフ時にパルストランスの二次巻線側に設けたゲート放電用pnpトランジスタ40を高速にオンすることができる。
According to the above embodiment, the following effects can be obtained.
(1) a capacitor 30 for applying a reverse bias between the gate and the source of the voltage control type transistor 50, a MOS transistor 20 for preventing malfunction when turned off, a gate discharge pnp transistor 40, diodes 21 and 31, And the resistor 41 are used to charge the capacitor 30 when the MOS transistor 14 is turned on and use the back electromotive force to tap the secondary coil 12 tap 12c of the pulse transformer 10 → the capacitor 30 → the resistor 41 → the diode 21. The pnp transistor 40 is turned on at high speed by passing a current through a path from the parasitic capacitance → the parasitic diode 27 of the MOS transistor 20 → the first terminal 12 a of the secondary winding 12 of the pulse transformer 10. Therefore, it is possible to charge with a stable voltage and use the charged voltage at the time of turn-off, and at the time of turn-off, the gate discharge pnp transistor 40 provided on the secondary winding side of the pulse transformer can be turned on at high speed.

(2)MOSトランジスタ20のゲートが、パルストランス10の二次巻線12の第1端子12aとタップ12cとの間に直列接続された一対の分圧抵抗23,24間に接続されているので、簡単な構成にてMOSトランジスタ20をオンオフ動作させることができる。   (2) Since the gate of the MOS transistor 20 is connected between the pair of voltage dividing resistors 23 and 24 connected in series between the first terminal 12a of the secondary winding 12 of the pulse transformer 10 and the tap 12c. The MOS transistor 20 can be turned on and off with a simple configuration.

実施形態は前記に限定されるものではなく、例えば、次のように具体化してもよい。
・図1に代わる構成として、図5に示すように、ダイオード21に並列にコンデンサ80を接続してもよい。これによりダイオード21の寄生容量だけでなく、コンデンサ80も利用することができる。
The embodiment is not limited to the above, and may be embodied as follows, for example.
As an alternative to FIG. 1, a capacitor 80 may be connected in parallel to the diode 21 as shown in FIG. As a result, not only the parasitic capacitance of the diode 21 but also the capacitor 80 can be used.

・電圧制御型トランジスタとしてnチャネルMOSトランジスタ50を用いたが、MOSトランジスタに代わりIGBTを用いてもよい。
・ゲート放電用トランジスタとしてバイポーラトランジスタ40を用いたが、これに代わりpチャネルMOSトランジスタを用いてもよい。
Although the n-channel MOS transistor 50 is used as the voltage control type transistor, an IGBT may be used instead of the MOS transistor.
Although the bipolar transistor 40 is used as the gate discharge transistor, a p-channel MOS transistor may be used instead.

・pチャネルMOSトランジスタ20に代わり、nチャネルMOSトランジスタやIGBTを用いることも可能である。ただし、IGBTに置き換える場合、ボディーダイオードがないため別途ダイオードをつなぐようにする。   In place of the p-channel MOS transistor 20, an n-channel MOS transistor or IGBT can be used. However, when replacing with IGBT, since there is no body diode, a diode is connected separately.

・1次側回路はトランスの一次巻線に電圧を印加できる構成であればどのような構成でもよい。   The primary circuit may have any configuration as long as a voltage can be applied to the primary winding of the transformer.

本実施形態における電圧制御型トランジスタの絶縁型ゲートドライブ回路の回路構成図。The circuit block diagram of the insulated gate drive circuit of the voltage control type transistor in this embodiment. 作用を説明するためのオン時のゲートドライブ回路の動作説明図。The operation | movement explanatory drawing of the gate drive circuit at the time of ON for demonstrating an effect | action. 作用を説明するためのターンオフ時のゲートドライブ回路の動作説明図。The operation | movement explanatory drawing of the gate drive circuit at the time of turn-off for demonstrating an effect | action. 作用を説明するためのオフ時のゲートドライブ回路の動作説明図。The operation | movement explanatory drawing of the gate drive circuit at the time of OFF for demonstrating an effect | action. 別例における電圧制御型トランジスタのゲートドライブ回路の回路構成図。The circuit block diagram of the gate drive circuit of the voltage control type transistor in another example.

符号の説明Explanation of symbols

10…パルストランス、11…一次巻線、12…二次巻線、12a…第1端子、12b…第2端子、12c…タップ、14…MOSトランジスタ、20…MOSトランジスタ、21…ダイオード、30…コンデンサ、31…ダイオード、40…pnpトランジスタ、41…抵抗、50…電圧制御型トランジスタ。   DESCRIPTION OF SYMBOLS 10 ... Pulse transformer, 11 ... Primary winding, 12 ... Secondary winding, 12a ... 1st terminal, 12b ... 2nd terminal, 12c ... Tap, 14 ... MOS transistor, 20 ... MOS transistor, 21 ... Diode, 30 ... Capacitors, 31 ... diodes, 40 ... pnp transistors, 41 ... resistors, 50 ... voltage controlled transistors.

Claims (2)

一次巻線と二次巻線を有し、前記二次巻線の一端である第1端子と前記二次巻線の他端である第2端子との間に設けたタップが電圧制御型トランジスタのソースまたはエミッタに接続されたトランスと、
前記一次巻線に電圧を印加する1次側回路と、
前記二次巻線に発生した電圧を前記電圧制御型トランジスタのゲートに印加する2次側回路とを有し、
前記2次側回路は、前記第1端子と前記電圧制御型トランジスタのゲートとの間に接続されるトランジスタと、
アノードが前記トランジスタと接続されるとともにカソードが前記電圧制御型トランジスタのゲートと接続される第1のダイオードと、
前記タップと前記第2端子との間に接続されたコンデンサと、
前記コンデンサと前記第2端子との間においてアノードが前記コンデンサに接続されるとともにカソードが前記第2端子となるように接続される第2のダイオードと、
ドレインまたはコレクタが前記第2のダイオードのアノードと接続されるとともにソースまたはエミッタが前記電圧制御型トランジスタのゲートに接続されるゲート放電用トランジスタと、
一端が前記ゲート放電用トランジスタのドレインまたはコレクタに接続されるとともに、他端が前記ゲート放電用トランジスタのゲートまたはベース、および、前記第1のダイオードのカソードに接続された抵抗と、
を備え、
前記1次側回路により前記一次巻線に印加された電圧によって前記二次巻線に発生する電圧を前記トランジスタおよび前記第1のダイオードを介して前記電圧制御型トランジスタのゲートに印加するとともに前記第2のダイオードを介して前記コンデンサを充電し、前記1次側回路により前記一次巻線に印加される電圧が印加されなくなることで前記二次巻線に発生する逆電圧により前記コンデンサ、前記抵抗、前記第1のダイオード、前記トランジスタを介する電流が流れるようにした
ことを特徴とする電圧制御型トランジスタのゲートドライブ回路。
A voltage control type transistor having a primary winding and a secondary winding, and a tap provided between a first terminal which is one end of the secondary winding and a second terminal which is the other end of the secondary winding. A transformer connected to the source or emitter of
A primary circuit for applying a voltage to the primary winding;
A secondary side circuit for applying a voltage generated in the secondary winding to the gate of the voltage controlled transistor;
The secondary circuit includes a transistor connected between the first terminal and a gate of the voltage controlled transistor;
A first diode having an anode connected to the transistor and a cathode connected to the gate of the voltage controlled transistor;
A capacitor connected between the tap and the second terminal;
A second diode having an anode connected to the capacitor and a cathode connected to the second terminal between the capacitor and the second terminal;
A gate discharge transistor having a drain or collector connected to the anode of the second diode and a source or emitter connected to the gate of the voltage controlled transistor;
A resistor having one end connected to the drain or collector of the gate discharge transistor and the other end connected to the gate or base of the gate discharge transistor and the cathode of the first diode;
With
The voltage generated in the secondary winding by the voltage applied to the primary winding by the primary circuit is applied to the gate of the voltage controlled transistor via the transistor and the first diode, and The capacitor is charged via the diode of 2 and the voltage applied to the primary winding by the primary circuit is no longer applied, so that the capacitor, the resistor, A voltage-controlled transistor gate drive circuit, wherein a current flows through the first diode and the transistor.
前記トランジスタのゲートが、前記第1端子と前記タップとの間に直列接続された一対の分圧抵抗間に接続されている
ことを特徴とする請求項1に記載の電圧制御型トランジスタのゲートドライブ回路。
2. The gate drive of a voltage controlled transistor according to claim 1, wherein the gate of the transistor is connected between a pair of voltage dividing resistors connected in series between the first terminal and the tap. circuit.
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