JP2010166359A - Current limiting circuit - Google Patents
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Abstract
Description
本発明は、電流制限機能を有する電流制限回路に関する。 The present invention relates to a current limiting circuit having a current limiting function.
従来、出力段のMOSトランジスタと、該MOSトランジスタのソースと接地との間に接続され該MOSトランジスタに流れる電流を制限する抵抗(例えば、ポリシリコン抵抗)と、を備える電流制限回路がある。 2. Description of the Related Art Conventionally, there is a current limiting circuit that includes an output stage MOS transistor and a resistor (for example, a polysilicon resistor) that is connected between the source of the MOS transistor and the ground and limits a current flowing through the MOS transistor.
該従来の電流制限回路は、MOSトランジスタのゲート電圧を制御することにより、接続された負荷回路に流れる電流を制限する。 The conventional current limiting circuit limits the current flowing through the connected load circuit by controlling the gate voltage of the MOS transistor.
ここで、該従来の電流制限回路は、接続される負荷回路に流れる電流を大きくするためには、該抵抗の抵抗値を小さくする必要がある。 Here, in the conventional current limiting circuit, in order to increase the current flowing through the connected load circuit, it is necessary to reduce the resistance value of the resistor.
したがって、該負荷回路に流れる電流を大きくする場合には、該抵抗の抵抗幅が広くなり、回路面積が大きくなるという問題があった。 Therefore, when the current flowing through the load circuit is increased, there is a problem that the resistance width of the resistor is increased and the circuit area is increased.
また、一度該抵抗の抵抗値を設定した後は、電流制限回路の特性が該MOSトランジスタの特性のみで決まる。すなわち、一度該抵抗の抵抗値を設定した後は、電流が制限される出力電圧の値が該MOSトランジスタのしきい値電圧のみにより決まり、電流が制限される出力電圧の値が固定される。 Further, once the resistance value of the resistor is set, the characteristics of the current limiting circuit are determined only by the characteristics of the MOS transistor. That is, once the resistance value of the resistor is set, the value of the output voltage at which the current is limited is determined only by the threshold voltage of the MOS transistor, and the value of the output voltage at which the current is limited is fixed.
したがって、一度該抵抗の抵抗値を設定した後は、該電流制限回路が、ユーザの要求に応じて電流が制限される電流値を変更できず、適切に電流を制限できないという問題があった。 Therefore, once the resistance value of the resistor is set, there is a problem that the current limiting circuit cannot change the current value that limits the current according to the user's request, and cannot limit the current appropriately.
ここで、従来技術には、CMOSインバータと、該CMOSインバータと電源または接地との間に接続され定電流源として動作するMOSトランジスタと、を備える出力回路がある(例えば、特許文献1参照。)。該出力回路のMOSトランジスタにより、CMOSインバータに流れる電流が制限される。 Here, the prior art includes an output circuit including a CMOS inverter and a MOS transistor connected between the CMOS inverter and a power supply or ground and operating as a constant current source (see, for example, Patent Document 1). . The current flowing through the CMOS inverter is limited by the MOS transistor of the output circuit.
なお、該CMOSインバータは、該MOSトランジスタのソース・ドレイン間の電位差に拘わらず、単に、データ信号によりオン/オフが制御されるものである。
本発明は、回路面積を削減しつつ、より適切に電流を制限することが可能な電流制限回路を提供することを目的とする。 An object of the present invention is to provide a current limiting circuit capable of more appropriately limiting a current while reducing a circuit area.
本発明の一態様に係る電流制限回路は、
2つの端子間に接続された負荷回路に流れる電流を制限するための電流制限回路であって、
第1の端子と、
前記第1の端子との間に前記負荷回路を接続した場合に、前記第1の端子よりも電位が低くなる第2の端子と、
前記第1の端子と前記第2の端子との間に接続され、n型MOSトランジスタである第1のトランジスタと、
前記第1のトランジスタのソースと前記第2の端子との間に接続され、MOSトランジスタである第2のトランジスタと、
前記第2のトランジスタのソース・ドレイン間の電圧を検知し、検知された検知電圧に基づいて、前記第1のトランジスタのゲートに印加する第1の電圧を制御する第1の制御回路と、
前記第2のトランジスタのゲートに印加する第2の電圧を制御する第2の制御回路と、を備えることを特徴とする。
A current limiting circuit according to an aspect of the present invention includes:
A current limiting circuit for limiting a current flowing in a load circuit connected between two terminals,
A first terminal;
A second terminal having a potential lower than that of the first terminal when the load circuit is connected between the first terminal and the first terminal;
A first transistor connected between the first terminal and the second terminal and being an n-type MOS transistor;
A second transistor connected between the source of the first transistor and the second terminal and being a MOS transistor;
A first control circuit that detects a voltage between a source and a drain of the second transistor and controls a first voltage applied to a gate of the first transistor based on the detected voltage;
And a second control circuit for controlling a second voltage applied to the gate of the second transistor.
本発明の他の態様に係る電流制限回路は、
2つの端子間に接続された負荷回路に流れる電流を制限するための電流制限回路であって、
第1の端子と、
前記第1の端子との間に前記負荷回路を接続した場合に、前記第1の端子よりも電位が低くなる第2の端子と、
前記第1の端子と前記第2の端子との間に接続され、NPN型バイポーラトランジスタである第1のトランジスタと、
前記第1のトランジスタのエミッタと前記第2の端子との間に接続され、MOSトランジスタである第2のトランジスタと、
前記第2のトランジスタのソース・ドレイン間の電圧を検知し、検知された検知電圧に基づいて、前記第1のトランジスタのベースに印加する第1の電圧を制御する第1の制御回路と、
前記第2のトランジスタのゲートに印加する第2の電圧を制御する第2の制御回路と、を備えることを特徴とする。
A current limiting circuit according to another aspect of the present invention includes:
A current limiting circuit for limiting a current flowing in a load circuit connected between two terminals,
A first terminal;
A second terminal having a potential lower than that of the first terminal when the load circuit is connected between the first terminal and the first terminal;
A first transistor connected between the first terminal and the second terminal and being an NPN-type bipolar transistor;
A second transistor connected between the emitter of the first transistor and the second terminal and being a MOS transistor;
A first control circuit that detects a voltage between a source and a drain of the second transistor and controls a first voltage applied to a base of the first transistor based on the detected voltage;
And a second control circuit for controlling a second voltage applied to the gate of the second transistor.
本発明のさらに他の態様に係る電流制限回路は、
2つの端子間に接続された負荷回路に流れる電流を制限するための電流制限回路であって、
第1の端子と、
前記第1の端子との間に前記負荷回路を接続した場合に、前記第1の端子よりも電位が低くなる第2の端子と、
前記第1の端子と前記第2の端子との間に接続され、p型MOSトランジスタである第1のトランジスタと、
前記第1のトランジスタのソースと前記第1の端子との間に接続され、MOSトランジスタである第2のトランジスタと、
前記第2のトランジスタのソース・ドレイン間の電圧を検知し、検知された検知電圧に基づいて、前記第1のトランジスタのゲートに印加する第1の電圧を制御する第1の制御回路と、
前記第2のトランジスタのゲートに印加する第2の電圧を制御する第2の制御回路と、を備えることを特徴とする。
A current limiting circuit according to still another aspect of the present invention includes:
A current limiting circuit for limiting a current flowing in a load circuit connected between two terminals,
A first terminal;
A second terminal having a potential lower than that of the first terminal when the load circuit is connected between the first terminal and the first terminal;
A first transistor connected between the first terminal and the second terminal and being a p-type MOS transistor;
A second transistor connected between the source of the first transistor and the first terminal and being a MOS transistor;
A first control circuit that detects a voltage between a source and a drain of the second transistor and controls a first voltage applied to a gate of the first transistor based on the detected voltage;
And a second control circuit for controlling a second voltage applied to the gate of the second transistor.
本発明のさらに他の態様に係る電流制限回路は、
2つの端子間に接続された負荷回路に流れる電流を制限するための電流制限回路であって、
第1の端子と、
前記第1の端子との間に前記負荷回路を接続した場合に、前記第1の端子よりも電位が低くなる第2の端子と、
前記第1の端子と前記第2の端子との間に接続され、PNP型バイポーラトランジスタである第1のトランジスタと、
前記第1のトランジスタのエミッタと前記第1の端子との間に接続され、MOSトランジスタである第2のトランジスタと、
前記第2のトランジスタのソース・ドレイン間の電圧を検知し、検知された検知電圧に基づいて、前記第1のトランジスタのベースに印加する第1の電圧を制御する第1の制御回路と、
前記第2のトランジスタのゲートに印加する第2の電圧を制御する第2の制御回路と、を備えることを特徴とする。
A current limiting circuit according to still another aspect of the present invention includes:
A current limiting circuit for limiting a current flowing in a load circuit connected between two terminals,
A first terminal;
A second terminal having a potential lower than that of the first terminal when the load circuit is connected between the first terminal and the first terminal;
A first transistor connected between the first terminal and the second terminal and being a PNP bipolar transistor;
A second transistor connected between the emitter of the first transistor and the first terminal and being a MOS transistor;
A first control circuit that detects a voltage between a source and a drain of the second transistor and controls a first voltage applied to a base of the first transistor based on the detected voltage;
And a second control circuit for controlling a second voltage applied to the gate of the second transistor.
本発明の一態様に係る電流制限回路によれば、回路面積を削減しつつ、より適切に電流を制限することができる。 According to the current limiting circuit of one embodiment of the present invention, the current can be more appropriately limited while reducing the circuit area.
以下、本発明を適用した各実施例について図面を参照しながら説明する。 Embodiments to which the present invention is applied will be described below with reference to the drawings.
図1は、本発明の一態様である実施例1に係る電流制限回路100を含む構成を示す回路図である。
FIG. 1 is a circuit diagram showing a configuration including a current limiting
図1に示すように、2つの端子間に接続された負荷回路101に流れる電流を制限するための電流制限回路100は、第1の端子1と、第2の端子2と、第1の制御回路3と、第1のトランジスタM1と、第2のトランジスタM2と、第2の制御回路4と、を備える。
As shown in FIG. 1, a current limiting
第2の端子2は、第1の端子1との間に負荷回路101を接続した場合に、第1の端子1よりも電位が低くなるようになっている。
The
すなわち、第2の端子2は、第1の端子1よりも出力電圧Voutだけ電位が低い。該第2の端子2は、例えば、接地に接続されている。そして、該第2の端子2と第1の端子1との間に接続される負荷回路(電流源)101により、第1の端子1の電位は、第2の端子2よりも、電位が高くなる。
That is, the potential of the
また、第1のトランジスタM1は、第1の端子1と第2の端子2との間に接続されている。ここでは、該第1のトランジスタM1は、n型MOSトランジスタである。
The first transistor M1 is connected between the
第2のトランジスタM2は、第1のトランジスタM1のソースと第2の端子2との間に接続されている。該第2のトランジスタM2は、ここでは、nMOSトランジスタである。なお、該第2のMOSトランジスタM2は、pMOSトランジスタであってもよい。
The second transistor M2 is connected between the source of the first transistor M1 and the
このように、第1の端子1と第2の端子2との間に、第1のトランジスタM1と第2のトランジスタM2とが直列に接続された、MOSトランジスタの段積み構成となっている。このため、従来回路と比較して、第1、第2の端子1、2の耐圧が向上する。
As described above, the first transistor M1 and the second transistor M2 are connected in series between the
第1の制御回路3は、第2のトランジスタM2のソース・ドレイン間の電圧を検知するようになっている。該第1の制御回路3は、検知された検知電圧Vdに基づいて、第1のトランジスタM1のゲートに印加する第1の電圧V1を制御するようになっている。該第1の電圧V1が制御されることにより、第1のトランジスタM1のオン抵抗Ron1が制御される。
The
ここで、該第1の制御回路3は、例えば、検知電圧Vdが規定値以上である場合には、第1のトランジスタM1の抵抗値(オン抵抗Ron1)が大きくなるように、第1の電圧V1を制御する。
Here, for example, when the detection voltage Vd is equal to or higher than a specified value, the
これにより、負荷回路101に流れる出力電流Ioを、より適切に制限することができる。特に、第1のトランジスタM1のゲート・ソース間電圧Vgs1が、該第1のトランジスタM1のしきい値電圧よりも高い場合に、より急峻に出力電流Ioを制限することができる。したがって、負荷回路101の電力損失を一定に抑えることができる。
Thereby, the output current Io flowing through the
第2の制御回路4は、第2のトランジスタM2のゲートに印加する第2の電圧V2を制御するようになっている。該第2の電圧V2が制御されることにより、第2のトランジスタM2のオン抵抗Ron2が制御される。
The
該第2の制御回路4は、例えば、外部信号に応じて、第2の電圧V2を制御するようにしてもよい。例えば、ユーザが必要に応じて外部信号を入力して、第2の制御回路4で第2の電圧V2を制御することにより、第2のMOSトランジスタM2のオン抵抗Ron2を制御できる。
For example, the
次に、以上のような構成を有する電流制限回路100により負荷回路101に流れる電流Ioを制限する特性について、説明する。
Next, the characteristics of limiting the current Io flowing through the
図2は、図1に示す電流制限回路100の出力電圧Voutと出力電流Ioとの関係を示す図である。
FIG. 2 is a diagram showing the relationship between the output voltage Vout and the output current Io of the current limiting
図2に示すように、例えば、Vgs1>Vth領域(非電流制限領域)では、第1のMOSトランジスタM1が線形領域にあり、電流制限回路100のVI特性が第1のトランジスタM1のオン抵抗Ron1で決まる。
As shown in FIG. 2, for example, in the Vgs1> Vth region (non-current limiting region), the first MOS transistor M1 is in the linear region, and the VI characteristic of the current limiting
また、出力電流Ioが制限される出力電圧Voutは、第2のトランジスタM2のオン抵抗Ron2できまるため、該第2の電圧V2で制御できる。 Further, the output voltage Vout that limits the output current Io can be controlled by the second voltage V2 because the on-resistance Ron2 of the second transistor M2 can be generated.
一方、Vgs1≦Vth領域(電流制限領域)では、第1のMOSトランジスタM1が飽和領域にあり、電流制限回路100のVI特性が第1のトランジスタM1のゲート・ソース間電圧(ゲート電圧)Vgs1と出力電流Ioで決まる。すなわち、電流制限回路100は、既述のように、第1のトランジスタM1の抵抗値(オン抵抗Ron1)が大きくなるように、第1の電圧V1を制御することにより、Vgs1≦Vth領域(第1のMOSトランジスタM1の飽和領域)における垂線に対する角度を狭めることができる。これにより、負荷回路101の電力損失を一定に抑えることができる。
On the other hand, in the Vgs1 ≦ Vth region (current limiting region), the first MOS transistor M1 is in the saturation region, and the VI characteristic of the current limiting
ここで、第1のトランジスタM1のゲート電圧Vgs1は、第1の制御回路3からの第1の電圧V1と、式(1)で表される第2のトランジスタM2のオン抵抗値(Ron2)と出力電流値Ioにより発生する電圧Vds2と、により決まる。
Vds2=Io×Ron2・・・(1)
Here, the gate voltage Vgs1 of the first transistor M1 is equal to the first voltage V1 from the
Vds2 = Io × Ron2 (1)
したがって、第2の電圧V2を既定値に設定して、オン抵抗値Ron2を、例えば、従来回路の抵抗の抵抗値と同じ値にすることにより、電流制限回路100は従来回路と同様の特性が得られる(図2の実線波形)。
Therefore, by setting the second voltage V2 to a predetermined value and setting the on-resistance value Ron2 to the same value as, for example, the resistance value of the resistor of the conventional circuit, the current limiting
このように、従来回路の抵抗(ポリシリコン抵抗)を、ポリシリコン抵抗に比べて面積が小さい第2のMOSトランジスタM2で代替することができる。すなわち、電流制限回路100は、従来回路と比較して、回路面積を削減することができる。
Thus, the resistance (polysilicon resistance) of the conventional circuit can be replaced by the second MOS transistor M2 having a smaller area than the polysilicon resistance. That is, the current limiting
さらに、電流制限回路100は、例えば、外部信号に応じて、第2の電圧V2を制御して、M2のオン抵抗値Ron2を調整する。これにより、出力電圧Voutに対して出力電流Ioを急峻に制限するポイント(しきい値電圧Vthとゲート電圧Vgs1とが等しいときの制限電流値)を変更することができる(図2の点線波形)。
Furthermore, the current limiting
ここで、既述のように、従来の電流制限回路では、電流が制限される出力電圧の値が該MOSトランジスタのしきい値電圧のみにより決まり、一度該抵抗の抵抗値を設定した後は、電流が制限されるポイント(出力電圧の値)が固定される。 Here, as described above, in the conventional current limiting circuit, the value of the output voltage at which the current is limited is determined only by the threshold voltage of the MOS transistor, and once the resistance value of the resistor is set, The point where the current is limited (output voltage value) is fixed.
しかし、本実施例1に係る電流制制限電流値限回路100では、上述のように、出力電流Ioを急峻に制限するポイント(制限電流値)を変更できるので、ユーザの幅広い要求に対応することができる。
However, in the current limiting
以上のように、本実施例に係る電流制限回路によれば、回路面積を削減しつつ、より適切に電流を制限することができる。 As described above, according to the current limiting circuit of this embodiment, the current can be more appropriately limited while reducing the circuit area.
実施例1では、第1のトランジスタにnMOSトランジスタを用いた場合について説明した。該第1のトランジスタをNPN型バイポーラトランジスタにしても、電流制限回路は、同様の電流を制限する特性を有することとなる。 In the first embodiment, the case where an nMOS transistor is used as the first transistor has been described. Even if the first transistor is an NPN bipolar transistor, the current limiting circuit has the same characteristic of limiting current.
そこで、本実施例2では、第1のトランジスタをNPN型バイポーラトランジスタにした場合について述べる。なお、電流制限回路は、第1のトランジスタ以外の構成は、実施例1と同様である。 In the second embodiment, therefore, a case where the first transistor is an NPN bipolar transistor will be described. The configuration of the current limiting circuit other than the first transistor is the same as that of the first embodiment.
図3は、本発明の一態様である実施例2に係る電流制限回路200を含む構成を示す回路図である。なお、図3において、図1の符号と同じ符号は、実施例1と同様の構成を示す。
FIG. 3 is a circuit diagram showing a configuration including a current limiting
図3に示すように、2つの端子間に接続された負荷回路101に流れる電流を制限するための電流制限回路200は、第1の端子1と、第2の端子2と、第1の制御回路3と、第1のトランジスタQ1と、第2のトランジスタM2と、第2の制御回路4と、を備える。
As shown in FIG. 3, the current limiting
第1のトランジスタQ1は、第1の端子1と第2の端子2との間に接続されている。ここでは、該第1のトランジスタQ1は、NPN型バイポーラトランジスタである。
The
第2のトランジスタM2は、第1のトランジスタQ1のエミッタと第2の端子2との間に接続されている。該第2のトランジスタM2は、ここでは、nMOSトランジスタである。なお、該第2のMOSトランジスタM2は、pMOSトランジスタであってもよい。
The second transistor M2 is connected between the emitter of the first transistor Q1 and the
このように、第1の端子1と第2の端子2との間に、第1のトランジスタQ1と第2のトランジスタM2とが直列に接続された、トランジスタの段積み構成となっている。
In this manner, the first transistor Q1 and the second transistor M2 are connected in series between the
第1の制御回路3は、第2のトランジスタM2のソース・ドレイン間の電圧を検知するようになっている。該第1の制御回路3は、検知された検知電圧Vdに基づいて、第1のトランジスタQ1のベースに印加する第1の電圧V1を制御するようになっている。該第1の電圧V1が制御されることにより、第1のトランジスタQ1に流れる電流が制御される。
The
ここで、該第1の制御回路3は、例えば、検知電圧Vdが規定値以上である場合には、第1のトランジスタQ1の抵抗値が大きくなるように、第1の電圧V1を制御する。
Here, the
これにより、負荷回路101に流れる出力電流Ioを、より適切に制限することができる。
Thereby, the output current Io flowing through the
このように、電流制限回路200は、第1のトランジスタQ1以外の構成は、上述のように、実施例1の電流制限回路100と同様である。
Thus, the configuration of the current limiting
以上のような構成を有する電流制限回路200により負荷回路101に流れる電流Ioを制限する特性については、既述の電流制限回路100と同様になる。
The characteristic of limiting the current Io flowing through the
すなわち、実施例1と同様に、第2の電圧を既定値に設定して、オン抵抗値Ron2を、例えば、従来回路の抵抗の抵抗値と同じ値にすることにより、電流制限回路200は従来回路と同様の特性が得られる。 That is, as in the first embodiment, the second voltage is set to a predetermined value, and the on-resistance value Ron2 is set to the same value as, for example, the resistance value of the resistor of the conventional circuit. The same characteristics as the circuit can be obtained.
このように、従来回路の抵抗(ポリシリコン抵抗)を、ポリシリコン抵抗に比べて面積が小さい第2のMOSトランジスタM2で代替することができる。すなわち、電流制限回路200は、従来回路と比較して、回路面積を削減することができる。
Thus, the resistance (polysilicon resistance) of the conventional circuit can be replaced by the second MOS transistor M2 having a smaller area than the polysilicon resistance. That is, the current limiting
さらに、電流制限回路200は、例えば、外部信号に応じて、第2の電圧V2を制御して、M2のオン抵抗値Ron2を調整する。これにより、出力電圧Voutに対して出力電流Ioを急峻に制限するポイント(制限電流値)を変更することができる。
Furthermore, the current limiting
ここで、既述のように、従来の電流制限回路では、電流が制限される出力電圧の値が該MOSトランジスタのしきい値電圧のみにより決まり、一度該抵抗の抵抗値を設定した後は、電流が制限されるポイント(制限電流値)が固定される。 Here, as described above, in the conventional current limiting circuit, the value of the output voltage at which the current is limited is determined only by the threshold voltage of the MOS transistor, and once the resistance value of the resistor is set, The point at which the current is limited (limit current value) is fixed.
しかし、本実施例2に係る電流制限回路200では、上述のように、出力電流Ioを急峻に制限するポイント(制限電流値)を変更できるので、ユーザの幅広い要求に対応することができる。
However, in the current limiting
以上のように、本実施例2に係る電流制限回路によれば、実施例1と同様に、回路面積を削減しつつ、より適切に電流を制限することができる。 As described above, according to the current limiting circuit according to the second embodiment, the current can be more appropriately limited while reducing the circuit area as in the first embodiment.
実施例1では、第1のトランジスタおよび第2のトランジスタにnMOSトランジスタを用いた場合について説明した。回路の極性を考慮しつつ第1、第2のトランジスタをpMOSトランジスタに変更した場合も、電流制限回路は、同様の電流を制限する特性を有することとなる。 In the first embodiment, the case where nMOS transistors are used as the first transistor and the second transistor has been described. Even when the first and second transistors are changed to the pMOS transistors in consideration of the polarity of the circuit, the current limiting circuit has the same characteristic to limit the current.
そこで、本実施例2では、回路の極性を考慮しつつ第1、第2のトランジスタをpMOSトランジスタに変更した場合について述べる。なお、電流制限回路は、第1、第2のトランジスタ以外の構成は、実施例1と同様である。 In the second embodiment, a case where the first and second transistors are changed to pMOS transistors in consideration of the polarity of the circuit will be described. The configuration of the current limiting circuit is the same as that of the first embodiment except for the first and second transistors.
図4は、本発明の一態様である実施例3に係る電流制限回路300を含む構成を示す回路図である。
FIG. 4 is a circuit diagram showing a configuration including a current limiting
図4に示すように、2つの端子間に接続された負荷回路301、302に流れる電流を制限するための電流制限回路300は、第1の端子1と、第2の端子2と、第1の制御回路3と、第1のトランジスタM1と、第2のトランジスタM2と、第2の制御回路4と、を備える。
As shown in FIG. 4, the current limiting
第2の端子2は、第1の端子1との間に、負荷回路301、302を接続した場合に、第1の端子1よりも電位が低くなるようになっている。
The
すなわち、第2の端子2は、第1の端子1よりも出力電圧Voutだけ電位が低い。例えば、該第2の端子2と接地との間に、負荷回路(電流源)301が接続され、第1の端子1と接地との間に、負荷回路(電圧源)302が接続される。そして、該第2の端子2と第1の端子1との間に接続される負荷回路301、302により、第1の端子1の電位は、第2の端子2よりも、電位が高くなる。
That is, the potential of the
また、第1のトランジスタM1は、第1の端子1と第2の端子2との間に接続されている。ここでは、該第1のトランジスタM1は、pMOSトランジスタである。
The first transistor M1 is connected between the
第2のトランジスタM2は、第1のトランジスタM1のソースと第1の端子1との間に接続されている。該第2のトランジスタM2は、ここでは、nMOSトランジスタである。なお、該第2のMOSトランジスタM2は、pMOSトランジスタであってもよい。
The second transistor M2 is connected between the source of the first transistor M1 and the
このように、第1の端子1と第2の端子2との間に、第1のトランジスタM1と第2のトランジスタM2とが直列に接続された、トランジスタの段積み構成となっている。このため、従来回路と比較して、第1、第2の端子1、2の耐圧が向上する。
In this way, the first transistor M1 and the second transistor M2 are connected in series between the
第1の制御回路3は、第2のトランジスタM2のソース・ドレイン間の電圧を検知するようになっている。該第1の制御回路3は、検知された検知電圧Vdに基づいて、第1のトランジスタM1のゲートに印加する第1の電圧V1を制御するようになっている。該第1の電圧V1が制御されることにより、第1のトランジスタM1のオン抵抗が制御される。
The
ここで、該第1の制御回路3は、例えば、検知電圧Vdが規定値以上である場合には、第1のトランジスタM1の抵抗値が大きくなるように、第1の電圧V1を制御する。
Here, the
これにより、負荷回路101に流れる出力電流Ioを、より適切に制限することができる。
Thereby, the output current Io flowing through the
このように、電流制限回路300は、第1、第2のトランジスタM1、M2以外の構成は、上述のように、実施例1の電流制限回路100と同様である。
As described above, the configuration of the current limiting
以上のような構成を有する電流制限回路200により負荷回路101に流れる電流Ioを制限する特性については、既述の電流制限回路100と同様になる。
The characteristic of limiting the current Io flowing through the
すなわち、実施例1と同様に、第2の電圧を既定値に設定して、オン抵抗値Ron2を、例えば、従来回路の抵抗の抵抗値と同じ値にすることにより、電流制限回路300は従来回路と同様の特性が得られる。 That is, as in the first embodiment, the second voltage is set to a predetermined value, and the on-resistance value Ron2 is set to the same value as, for example, the resistance value of the resistor of the conventional circuit. The same characteristics as the circuit can be obtained.
このように、従来回路の抵抗(ポリシリコン抵抗)を、ポリシリコン抵抗に比べて面積が小さい第2のMOSトランジスタM2で代替することができる。すなわち、電流制限回路300は、従来回路と比較して、回路面積を削減することができる。
Thus, the resistance (polysilicon resistance) of the conventional circuit can be replaced by the second MOS transistor M2 having a smaller area than the polysilicon resistance. That is, the current limiting
さらに、電流制限回路300は、例えば、外部信号に応じて、第2の電圧V2を制御して、M2のオン抵抗値Ron2を調整する。これにより、出力電圧Voutに対して出力電流Ioを急峻に制限するポイント(制限電流値)を変更することができる。
Furthermore, the current limiting
ここで、既述のように、従来の電流制限回路では、電流が制限される出力電圧の値が該MOSトランジスタのしきい値電圧のみにより決まり、一度該抵抗の抵抗値を設定した後は、電流が制限されるポイント(制限電流値)が固定される。 Here, as described above, in the conventional current limiting circuit, the value of the output voltage at which the current is limited is determined only by the threshold voltage of the MOS transistor, and once the resistance value of the resistor is set, The point at which the current is limited (limit current value) is fixed.
しかし、本実施例3に係る電流制限回路300では、上述のように、出力電流Ioを急峻に制限するポイント(制限電流値)を変更できるので、ユーザの幅広い要求に対応することができる。
However, in the current limiting
以上のように、本実施例3に係る電流制限回路によれば、実施例1と同様に、回路面積を削減しつつ、より適切に電流を制限することができる。 As described above, according to the current limiting circuit according to the third embodiment, as in the first embodiment, the current can be more appropriately limited while reducing the circuit area.
実施例3では、第1のトランジスタにpMOSトランジスタを用いた場合について説明した。該第1のトランジスタをPNP型バイポーラトランジスタにしても、電流制限回路は、同様の電流を制限する特性を有することとなる。 In the third embodiment, the case where a pMOS transistor is used as the first transistor has been described. Even if the first transistor is a PNP-type bipolar transistor, the current limiting circuit has a characteristic of limiting the same current.
そこで、本実施例4では、第1のトランジスタをPNP型バイポーラトランジスタした場合について述べる。なお、電流制限回路は、第1のトランジスタ以外の構成は、実施例3と同様である。 In the fourth embodiment, a case where the first transistor is a PNP bipolar transistor will be described. The configuration of the current limiting circuit is the same as that of the third embodiment except for the first transistor.
図5は、本発明の一態様である実施例4に係る電流制限回路400を含む構成を示す回路図である。なお、図5において、図4の符号と同じ符号は、実施例3と同様の構成を示す。
FIG. 5 is a circuit diagram showing a configuration including a current limiting
図5に示すように、2つの端子間に接続された負荷回路301、302に流れる電流を制限するための電流制限回路400は、第1の端子1と、第2の端子2と、第1の制御回路3と、第1のトランジスタQ1と、第2のトランジスタM2と、第2の制御回路4と、を備える。
As shown in FIG. 5, the current limiting
第1のトランジスタQ1は、第1の端子1と第2の端子2との間に接続されている。ここでは、該第1のトランジスタQ1は、PNP型バイポーラトランジスタである。
The
第2のトランジスタM2は、第1のトランジスタQ1のエミッタと第1の端子1との間に接続されている。該第2のトランジスタM2は、ここでは、nMOSトランジスタである。なお、該第2のMOSトランジスタM2は、pMOSトランジスタであってもよい。
The second transistor M2 is connected between the emitter of the first transistor Q1 and the
このように、第1の端子1と第2の端子2との間に、第1のトランジスタQ1と第2のトランジスタM2とが直列に接続された、トランジスタの段積み構成となっている。
In this manner, the first transistor Q1 and the second transistor M2 are connected in series between the
第1の制御回路3は、第2のトランジスタM2のソース・ドレイン間の電圧を検知するようになっている。該第1の制御回路3は、検知された検知電圧Vdに基づいて、第1のトランジスタQ1のベースに印加する第1の電圧V1を制御するようになっている。該第1の電圧V1が制御されることにより、第1のトランジスタQ1に流れる電流が制御される。
The
ここで、該第1の制御回路3は、例えば、検知電圧Vdが規定値以上である場合には、第1のトランジスタQ1の抵抗値が大きくなるように、第1の電圧V1を制御する。
Here, the
これにより、負荷回路301、302に流れる出力電流Ioを、より適切に制限することができる。
Thereby, the output current Io flowing through the
このように、電流制限回路400は、第1のトランジスタQ1以外の構成は、上述のように、実施例1の電流制限回路300と同様である。
Thus, the configuration of the current limiting
以上のような構成を有する電流制限回路400により負荷回路301、302に流れる電流Ioを制限する特性については、既述の電流制限回路300と同様になる。
The characteristic of limiting the current Io flowing through the
すなわち、実施例3と同様に、第2の電圧を既定値に設定して、オン抵抗値Ron2を、例えば、従来回路の抵抗の抵抗値と同じ値にすることにより、電流制限回路400は従来回路と同様の特性が得られる。
That is, as in the third embodiment, the current limiting
このように、従来回路の抵抗(ポリシリコン抵抗)を、ポリシリコン抵抗に比べて面積が小さい第2のMOSトランジスタM2で代替することができる。すなわち、電流制限回路400は、従来回路と比較して、回路面積を削減することができる。
Thus, the resistance (polysilicon resistance) of the conventional circuit can be replaced by the second MOS transistor M2 having a smaller area than the polysilicon resistance. That is, the current limiting
さらに、電流制限回路400は、例えば、外部信号に応じて、第2の電圧V2を制御して、M2のオン抵抗値Ron2を調整する。これにより、出力電圧Voutに対して出力電流Ioを急峻に制限するポイント(制限電流値)を変更することができる。
Furthermore, the current limiting
ここで、既述のように、従来の電流制限回路では、電流が制限される出力電圧の値が該MOSトランジスタのしきい値電圧のみにより決まり、一度該抵抗の抵抗値を設定した後は、電流が制限されるポイント(制限電流値)が固定される。 Here, as described above, in the conventional current limiting circuit, the value of the output voltage at which the current is limited is determined only by the threshold voltage of the MOS transistor, and once the resistance value of the resistor is set, The point at which the current is limited (limit current value) is fixed.
しかし、本実施例4に係る電流制限回路400では、上述のように、出力電流Ioを急峻に制限するポイント(制限電流値)を変更できるので、ユーザの幅広い要求に対応することができる。
However, in the current limiting
以上のように、本実施例4に係る電流制限回路によれば、実施例3と同様に、回路面積を削減しつつ、より適切に電流を制限することができる。 As described above, according to the current limiting circuit according to the fourth embodiment, as in the third embodiment, the current can be more appropriately limited while reducing the circuit area.
1 第1の端子
2 第2の端子
3 第1の制御回路
4 第2の制御回路
100、200、300、400 電流制限回路
101 負荷回路(電流源)
301 負荷回路(電流源)
302 負荷回路(電圧源)
M1、Q1 第1のトランジスタ
M2 第2のトランジスタ
DESCRIPTION OF
301 Load circuit (current source)
302 Load circuit (voltage source)
M1, Q1 first transistor M2 second transistor
Claims (5)
第1の端子と、
前記第1の端子との間に前記負荷回路を接続した場合に、前記第1の端子よりも電位が低くなる第2の端子と、
前記第1の端子と前記第2の端子との間に接続され、n型MOSトランジスタである第1のトランジスタと、
前記第1のトランジスタのソースと前記第2の端子との間に接続され、MOSトランジスタである第2のトランジスタと、
前記第2のトランジスタのソース・ドレイン間の電圧を検知し、検知された検知電圧に基づいて、前記第1のトランジスタのゲートに印加する第1の電圧を制御する第1の制御回路と、
前記第2のトランジスタのゲートに印加する第2の電圧を制御する第2の制御回路と、を備える
ことを特徴とする電流制限回路。 A current limiting circuit for limiting a current flowing in a load circuit connected between two terminals,
A first terminal;
A second terminal having a potential lower than that of the first terminal when the load circuit is connected between the first terminal and the first terminal;
A first transistor connected between the first terminal and the second terminal and being an n-type MOS transistor;
A second transistor connected between the source of the first transistor and the second terminal and being a MOS transistor;
A first control circuit that detects a voltage between a source and a drain of the second transistor and controls a first voltage applied to a gate of the first transistor based on the detected voltage;
A current control circuit comprising: a second control circuit that controls a second voltage applied to a gate of the second transistor.
第1の端子と、
前記第1の端子との間に前記負荷回路を接続した場合に、前記第1の端子よりも電位が低くなる第2の端子と、
前記第1の端子と前記第2の端子との間に接続され、NPN型バイポーラトランジスタである第1のトランジスタと、
前記第1のトランジスタのエミッタと前記第2の端子との間に接続され、MOSトランジスタである第2のトランジスタと、
前記第2のトランジスタのソース・ドレイン間の電圧を検知し、検知された検知電圧に基づいて、前記第1のトランジスタのベースに印加する第1の電圧を制御する第1の制御回路と、
前記第2のトランジスタのゲートに印加する第2の電圧を制御する第2の制御回路と、を備える
ことを特徴とする電流制限回路。 A current limiting circuit for limiting a current flowing in a load circuit connected between two terminals,
A first terminal;
A second terminal having a potential lower than that of the first terminal when the load circuit is connected between the first terminal and the first terminal;
A first transistor connected between the first terminal and the second terminal and being an NPN-type bipolar transistor;
A second transistor connected between the emitter of the first transistor and the second terminal and being a MOS transistor;
A first control circuit that detects a voltage between a source and a drain of the second transistor and controls a first voltage applied to a base of the first transistor based on the detected voltage;
A current control circuit comprising: a second control circuit that controls a second voltage applied to a gate of the second transistor.
第1の端子と、
前記第1の端子との間に前記負荷回路を接続した場合に、前記第1の端子よりも電位が低くなる第2の端子と、
前記第1の端子と前記第2の端子との間に接続され、p型MOSトランジスタである第1のトランジスタと、
前記第1のトランジスタのソースと前記第1の端子との間に接続され、MOSトランジスタである第2のトランジスタと、
前記第2のトランジスタのソース・ドレイン間の電圧を検知し、検知された検知電圧に基づいて、前記第1のトランジスタのゲートに印加する第1の電圧を制御する第1の制御回路と、
前記第2のトランジスタのゲートに印加する第2の電圧を制御する第2の制御回路と、を備える
ことを特徴とする電流制限回路。 A current limiting circuit for limiting a current flowing in a load circuit connected between two terminals,
A first terminal;
A second terminal having a potential lower than that of the first terminal when the load circuit is connected between the first terminal and the first terminal;
A first transistor connected between the first terminal and the second terminal and being a p-type MOS transistor;
A second transistor connected between the source of the first transistor and the first terminal and being a MOS transistor;
A first control circuit that detects a voltage between a source and a drain of the second transistor and controls a first voltage applied to a gate of the first transistor based on the detected voltage;
A current control circuit comprising: a second control circuit that controls a second voltage applied to a gate of the second transistor.
第1の端子と、
前記第1の端子との間に前記負荷回路を接続した場合に、前記第1の端子よりも電位が低くなる第2の端子と、
前記第1の端子と前記第2の端子との間に接続され、PNP型バイポーラトランジスタである第1のトランジスタと、
前記第1のトランジスタのエミッタと前記第1の端子との間に接続され、MOSトランジスタである第2のトランジスタと、
前記第2のトランジスタのソース・ドレイン間の電圧を検知し、検知された検知電圧に基づいて、前記第1のトランジスタのベースに印加する第1の電圧を制御する第1の制御回路と、
前記第2のトランジスタのゲートに印加する第2の電圧を制御する第2の制御回路と、を備える
ことを特徴とする電流制限回路。 A current limiting circuit for limiting a current flowing in a load circuit connected between two terminals,
A first terminal;
A second terminal having a potential lower than that of the first terminal when the load circuit is connected between the first terminal and the first terminal;
A first transistor connected between the first terminal and the second terminal and being a PNP bipolar transistor;
A second transistor connected between the emitter of the first transistor and the first terminal and being a MOS transistor;
A first control circuit that detects a voltage between a source and a drain of the second transistor and controls a first voltage applied to a base of the first transistor based on the detected voltage;
A current control circuit comprising: a second control circuit that controls a second voltage applied to a gate of the second transistor.
ことを特徴とする請求項1ないし4の何れかに記載の電流制限回路。 The first control circuit controls the first voltage so that a resistance value of the first transistor is increased when the detected voltage is equal to or higher than a predetermined value. The current limiting circuit according to any one of 1 to 4.
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Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
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JP2019518415A (en) * | 2016-06-15 | 2019-06-27 | 日本テキサス・インスツルメンツ合同会社 | Overvoltage protection and short circuit tolerance for gallium nitride devices |
CN115940902A (en) * | 2022-12-31 | 2023-04-07 | 广州慧智微电子股份有限公司 | Switching circuit |
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2009
- 2009-01-16 JP JP2009007440A patent/JP2010166359A/en active Pending
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