JP2005124210A5 - - Google Patents

Claims (8)

1. 高帯域幅チャネル内に低帯域幅チャネルを生成する装置であって、
   シリアル高帯域幅チャネルをシリアルデータストリームから出力高帯域幅パラレルデータストリームに変換するデシリアライザと、
   前記低帯域幅チャネル用の追加のパケットを保持するメモリと、
   前記低帯域幅チャネル用のパケットを送信している間、高帯域幅パラレルデータストリームを保持するメモリと、
   パラレルデータストリームをシリアルデータストリームに変換するシリアライザと、
   前記高帯域幅パラレルデータストリームを受け取り、追加のパケットが送信されていないときには前記高帯域幅パラレルデータストリームを前記シリアライザにルーティングし、前記低帯域幅チャネルを形成する追加のパケットを送信している間は前記追加のパケットを保持するメモリの出力を前記シリアライザにルーティングする制御ロジックと、
   を備える装置。
2. 前記制御ロジックは状態マシンを使用する請求項１に記載の装置。
3. 前記高帯域幅パラレルデータストリームを保持するメモリは、先入れ先出しメモリとして構成される請求項１に記載の装置。
4. 前記制御ロジックは、
   前記追加のパケットメモリの出力と前記先入れ先出しメモリの出力との間で選択する第１のマルチプレクサと、
   前記デシリアライザの出力と前記第１のマルチプレクサの出力との間で選択し、出力を前記シリアライザに供給する第２のマルチプレクサと、
   を備える請求項１に記載の装置。
5. 前記制御ロジックによって制御され、入力を前記デシリアライザの出力に接続するレジスタと、
   前記制御ロジックによって制御され、前記追加のパケットを保持するメモリと前記レジスタ出力との間で選択する第１のマルチプレクサと、
   前記先入れ先出しメモリに供給される前記第１のマルチプレクサの出力と、
   前記制御ロジックが制御し、前記レジスタの出力と前記先入れ先出しメモリの出力との間で選択する第２のマルチプレクサと、
   前記シリアライザに供給される前記第２のマルチプレクサの出力と、
   をさらに備える請求項３に記載の装置。
6. 前記低帯域幅チャネルのための追加のパケットを保持するメモリは前記先入れ先出しメモリの一部である請求項３に記載の装置。
7. 前記シリアライザは光出力を有する請求項１に記載の装置。
8. 前記シリアライザは電気出力を有する請求項１に記載の装置。