JP2005123770A - 時分割処理装置および通信装置 - Google Patents

Abstract

【課題】 遅延を低減できる時分割処理装置および通信装置を提供する。
【解決方法】 バッファメモリ１２に入力データを一時的に格納し、読出制御部１３にてその読出制御を行い、パターン生成部１６にて予め所定パターンを生成しておき、タイミング制御部１７にて生成したパターンに応じてセル化処理部１５によるバッファメモリ１２毎の処理開始タイミングを制御する。このため、セル化処理部１５から出力されるデータを遅延なく送り出すことができる。また、セル化処理部１５の出力側に出力バッファを設けることが不要となり、装置構成の簡略化および製造コストの低減化が可能である。
【選択図】 図１

Description

本発明は、複数のバッファメモリ毎に時分割で処理する時分割処理装置、およびこの時分割処理装置を用いてデータパケットを作成する通信装置に関するものである。

従来の通信装置では、入力データの蓄積開始を１フレーム時間間隔ずらすことにより、セル化の処理要求が集中することを回避して、セル化の処理を行うプロセッサの負荷を分散させるとともに、遅延時間を低減しようとしていた。（例えば、特許文献１参照）
特開平１１−４１２５７号公報（段落００５２、図３）

しかしながら、従来の技術では、セル化処理部の出力側に出力バッファを設けていたため、セル化の処理を行った後に遅延が発生してしまい、遅延時間を充分に低減できなかった。この出力バッファは、ＡＴＭセルの間にアイドルセルを分散配置させて、ＡＴＭ回線のバースト性を軽減するために必要であった。

本発明の目的は、遅延を更に低減できる時分割処理装置および通信装置を提供することである。

本発明の時分割処理装置は、入力データを一時的に格納するための複数のバッファメモリと、前記バッファメモリに格納されたデータを読み出す制御を行う読出制御部と、前記バッファメモリから読み出されたデータをバッファメモリ毎に時分割で処理する時分割処理部と、前記時分割処理部から出力されるデータのパターンを生成するパターン生成部と、前記パターン生成部によって生成されたパターンに応じて、前記時分割処理部によるバッファメモリ毎の処理開始タイミングを制御するタイミング制御部とを備えたことを特徴とする。

また、本発明の通信装置は、入力データを一時的に格納するための複数のバッファメモリと、前記バッファメモリに格納されたデータを読み出す制御を行う読出制御部と、前記バッファメモリから読み出されたデータをバッファメモリ毎に時分割で処理する時分割処理部と、前記時分割処理部から出力されるデータのパターンを生成するパターン生成部と、前記パターン生成部によって生成されたパターンに応じて、前記時分割処理部によるバッファメモリ毎の処理開始タイミングを制御するタイミング制御部とを備えたものであって、前記時分割処理部は、バッファメモリに格納されたデータに対して回線情報を含むヘッダを付加することによって、データパケットを生成するパケット生成部であることを特徴とする。

本発明によれば、所定のパターンに応じてバッファメモリ毎の処理開始タイミングを制御するため、時分割処理部から出力されるデータを遅延なく送り出すことができる。また、このことにより、時分割処理部の出力側に出力バッファを設けることが不要となり、装置構成の簡略化および製造コストの低減化が可能である。

実施の形態１．
図１は、本発明の実施の形態１に係る通信装置を示すブロック構成図である。通信装置１０は、受信したＳＴＭ（Synchronous Transfer Mode）データをＡＴＭ（Asynchronous Transfer Mode）セルに変換して送信する装置であり、回線分離部１１、バッファメモリ１２、読出制御部１３、セル化処理部１５、パターン生成部１６、タイミング制御部１７及びデータ量調整部２０を備えている。

通信装置１０の入力データは、複数回線のデータをＳＴＭ形式で多重化したものであって、回線分離部１１は、この入力データを多重化された回線毎に分離する。バッファメモリ１２は、回線毎に分離された入力データを回線毎に一時的に格納するＦＩＦＯ（First In First Out）メモリであり、各回線＃１〜＃Ｎに対応付けられた複数のバッファメモリ＃１〜＃Ｎから成る。読出制御部１３は、バッファメモリ１２からデータを読み出すための制御を行う。セル化処理部１５は、バッファメモリ１２に格納されたデータに回線情報を含むヘッダを付加してＡＴＭセルを生成する処理部であって、各バッファメモリ＃１〜＃Ｎに格納されたデータを各バッファメモリ毎に時分割で処理する。パターン生成部１６は、セル化処理部１５から出力されるべきセルのパターンを予め生成しておく。タイミング制御部１７は、セル化処理部１５に時分割処理を実行させるために、バッファメモリ毎の処理開始タイミングを制御する。

データ量調整部２０は、所定条件のもとで、セル化処理部１５の処理データ量以下となるように各バッファメモリ＃１〜＃Ｎの格納データ量を調整する。処理データ量とは、各バッファメモリ＃１〜＃Ｎ毎に時分割で処理するセル化処理部１５の処理単位となっているデータ量である。また、データ量調整部２０は、前記調整を行うために、データ廃棄部２１および空読み制御部（廃棄制御部）２２を備えている。データ廃棄部２１は、各バッファメモリ＃１〜＃Ｎの出力側にそれぞれ設けられた複数の廃棄スイッチ＃１〜＃Ｎから成り、各バッファメモリ＃１〜＃Ｎの処理データ量を超えたデータを廃棄する。廃棄スイッチ＃１〜＃Ｎは、各バッファメモリ＃１〜＃Ｎのデータをセル化処理部１５に向けて出力するための処理端、あるいはデータを廃棄するための廃棄端（開放端）に切替えるスイッチである。空読み制御部２２は、バッファメモリ毎の処理データ量を超えたデータが廃棄されるように、データ廃棄部２１を制御する。

タイミング制御部１７は、スイッチ状態管理メモリ３１、カウンタ３２、処理開始判定部３３、識別番号メモリ（キュー）３４、タイミング指示部３５、バッファスイッチ３６およびデータ量監視部３７を備えている。スイッチ状態管理メモリ３１は、データ廃棄部２１の廃棄スイッチ＃１〜＃Ｎが処理端または廃棄端のいずれに切替えられているかを示すスイッチ状態を、各バッファメモリ＃１〜＃Ｎに対応付けて格納するメモリである。カウンタ３２は、各バッファメモリを識別するための識別番号Ｋ（＝１〜Ｎ）をカウントアップ（カウントダウンでも良い）するリングカウンタであって、パターン生成部１６によって生成されたパターンに応じて識別番号を出力する。この識別番号１〜Ｎは、バッファメモリを識別する番号であるとともに、ＳＴＭデータとして多重化された回線を識別する番号、すなわち回線番号でもある。処理開始判定部３３は、データ量監視部３７による監視結果、動作情報管理メモリ３１に格納されているスイッチ状態およびカウンタ３２から識別番号が出力されたタイミングに基づいて、セル化処理部１５によるバッファメモリ毎の処理開始が可能か否かを判定する。識別番号メモリ３４は、処理開始判定部３４によって処理開始が可能と判定されたバッファメモリに対応する識別番号Ｋを順次格納するＦＩＦＯメモリであり、書き込まれた識別番号Ｋは先に書き込まれた順に読み出される。タイミング指示部３５は、パターン生成部１６によって生成されたパターンに従ったタイミングで識別番号メモリ３４から識別番号を読み出すことによって、処理開始のタイミングを指示する。バッファスイッチ３６は、タイミング指示部３５によって読み出された識別番号に対応するバッファメモリに格納されたデータを選択的にセル化処理部１５に出力させるためのスイッチである。データ量監視部３７は、バッファメモリ１２に格納されている格納データ量を監視し、各バッファメモリ＃１〜＃Ｎの格納データ量がセル化処理部１５の処理データ量に達したときに、各バッファメモリ＃１〜＃Ｎに対応した識別番号１〜Ｎを出力する。

次に、通信装置１０の動作を、ＡＴＭセル化、データ量調整およびタイミング制御に分けて説明する。

まず、ＡＴＭセル化の動作について説明する。通信装置１０で受信した入力データは、前述したように複数回線のデータを多重化したＳＴＭ形式のデータとなっており、回線分離部１１にて回線毎に分離され、それぞれバッファメモリ＃１〜＃Ｎに一時的に格納される。ここで、タイミング指示部３５により特定の識別番号Ｋが出力された場合、読出制御部１３によってバッファメモリ＃Ｋに格納された処理データ量分のデータが読み出される。これと同時に、タイミング指示部３５によって出力された識別番号Ｋが、空読み制御部２２にも伝えられ、空読み制御部２２によってデータ廃棄部２１の廃棄スイッチ＃Ｋが処理端に切替えられる。また同時に、タイミング指示部３５によって出力された識別番号Ｋはバッファスイッチ３６にも伝えられ、バッファスイッチ３６はバッファメモリ＃Ｋに接続されるように切替えられる。このため、バッファメモリ＃Ｋから読み出されたデータは、廃棄スイッチ＃Ｋおよびバッファスイッチ３６を経由して、セル化処理部１５に供給される。セル化処理部１５では、バッファスイッチ３６を介して供給されたバッファメモリ１２のデータに対し、セル化の処理が行われる。セル化処理は、たとえばＡＡＬ１（ATM Adaptation Layer type 1）とよばれる方法で行われる。セル化処理部１５によって生成されたＡＴＭセルは、出力データとして外部のＡＴＭ回線に出力される。このような動作が、バッファメモリ＃１〜＃Ｎについて時分割で行われ、セル化処理部１５から回線＃１〜＃Ｋに関するＡＴＭセルが順次送出される。

次に、データ量調整の動作について説明する。入力データがバッファメモリ１２に蓄積されていくと、各バッファメモリの格納データ量が処理データ量に達する。バッファメモリ＃Ｋの格納データ量が処理データ量に達すると、そのバッファメモリ＃Ｋに対応する識別番号Ｋが、データ量監視部３７から読出制御部１３に出力される。廃棄スイッチ＃Ｋが廃棄端に切替えられているときに、データ量監視部３７から識別番号Ｋが出力された場合であって、かつタイミング指示部３５から識別番号Ｋに関する指示が無い場合は、処理データ量を超えた分だけをバッファメモリ＃Ｋから読み出す制御が実行される。データ廃棄部２１の廃棄スイッチ＃１〜＃Ｎは、初期的には廃棄端に切替えられており、タイミング指示部３５から空読み制御部２２を経由して指示があるまで処理端への切替えは実行されない。このため、バッファメモリ＃Ｋから読み出されたデータは、廃棄スイッチ＃Ｋの廃棄端へ流れて消失する。このように、廃棄スイッチ＃Ｋが廃棄端側であり、タイミング指示部３５から処理開始の指示が無い限り、各バッファメモリの処理データ量を超えたデータは、古いデータから順に廃棄される。以上の動作により、バッファメモリ１２の格納データ量は、処理データ量以下となるように調整される。空読み制御部２２は、タイミング指示部３５から特定の識別番号Ｋについて指示を受けた場合に、データ廃棄部２１に対し廃棄スイッチ＃Ｋを廃棄端から処理端へ切替える制御を行うとともに、スイッチ状態管理メモリ３１に記憶されている識別番号Ｋに対応したスイッチ状態を「廃棄端」から「処理端」に書き替える制御を行う。

次に、タイミング制御の動作について説明する。パターン生成部１６によって予め生成された出力セルのパターンは、タイミング制御の基礎となるパターンであって、ＡＴＭ回線に有効セルの送出タイミングを示すものである。有効セルは、ＳＴＭ回線のデータをＡＴＭセル化したものである。有効セルでない部分には、アイドルセルやアンアサインドセル等の無効セルを挿入することにより、有効セルの発生を平均化する。アイドルセルは、ＩＴＵ−Ｔ（国際電気通信連合−電気通信標準化部門）勧告Ｉ．４３２に定義された速度調整用セルをいい、アンアサインドセルは、ＩＴＵ−Ｔ勧告Ｉ．３６１に定義された速度調整用セルをいう。出力セルのパターンは、各バッファメモリ＃１〜＃Ｎの書き込み速度と読み出し速度の比が、セルパタンの有効セル数と（無効セル数＋有効セル数）との比になるべく近くなるように決定される。このように決定され作成されたパターンはカウンタ３２およびタイミング指示部３５に供給される。カウンタ３２は、パターンの有効セル位置を検出するとカウントアップされ、識別番号１〜Ｎが処理開始判定部３３に出力される。

また、スイッチ状態管理メモリ３１には、データ廃棄部２１の各廃棄スイッチ＃１〜＃Ｎに関する最新のスイッチ状態を示す情報が格納されており、処理開始判定部３３により常に参照可能となっている。スイッチ状態とは、「処理端」または「廃棄端」のいずれが選択されているかを示すものである。初期的には、「廃棄端」がスイッチ状態管理メモリ３１に格納される。処理開始判定部３３は、データ量監視部３７の監視結果、スイッチ状態管理メモリ３１に格納されているスイッチ状態およびカウンタ３２から供給されるタイミングに基づいて、処理開始が可能か否かを判定し、処理開始が可能なバッファメモリ＃Ｋに対応する識別番号（回線番号）Ｋを識別番号メモリ３４に格納する。具体的には、バッファメモリ＃Ｋのスイッチ状態が「廃棄端」である場合、バッファメモリ＃Ｋの格納データ量が処理データ量に達し、かつカウンタ３２が識別番号Ｋを出力した場合に、識別番号Ｋが識別番号メモリ３４に書き込まれる。また、バッファメモリ＃Ｋのスイッチ状態が「処理端」である場合、バッファメモリ＃Ｋの格納データ量が処理データ量に達すれば、識別番号Ｋが識別番号メモリ３４に書き込まれる。識別番号メモリ３４に書き込まれた識別番号は、タイミング指示部３５によって所定のタイミングで読み出されて、読出制御部１３、バッファスイッチ３６および空読み制御部２２に出力される。

このようにして、予め生成したパターンに応じてセル化処理部１５の処理開始タイミングが制御される。

図２は、バッファメモリの格納データ量およびセル出力パターンの具体例を示す図である。ここでは、ＳＴＭ形式のデータに多重化された全回線数Ｎを４とする。ＡＴＭ回線へ出力されるＡＴＭセルの送出パターンを５セルで１サイクルとし、有効セル２セル、アイドルセル１セルおよび有効セル２セルが順次続くパターンとする。セル化が開始可能な回線は、上記セル送出パターンに従って、回線＃１、回線＃２、アイドルセル＃１、回線＃３、回線＃４という順に続くものとする。アイドルセル＃１を送出するためのセル化処理部１５の処理期間は、どの回線もセル化処理が不可となる。

通信装置１０にてＳＴＭデータの受信が開始されると、回線＃１〜＃４に対応したバッファメモリ＃１〜＃４においてデータの蓄積が順次開始される。蓄積開始後、各バッファメモリの格納データ量は増加する。その後、バッファメモリ＃１〜＃Ｎの格納データ量が順次、セル化可能量（処理データ量）に達する。バッファメモリ＃１の格納データ量がセル化可能量に達した時点から、バッファメモリ＃１からセル化処理部１５へのデータ供給が開始される。次に、バッファメモリ＃２の格納データ量がセル化可能量に達した時点では、バッファメモリ＃１からセル化処理部１５へのデータ供給が終了していない。このため、バッファメモリ＃２についてはデータの空読み（廃棄）が開始される。続いて、バッファメモリ＃１からセル化処理部１５へのデータ供給が終了する。この時点で、バッファメモリ＃２について空読みが終了し、セル化処理部１５へのデータ供給が開始される。

バッファメモリ＃３については、セル化可能量に達した時点から空読みが開始されるが、バッファメモリ＃２からセル化処理部１５へのデータ供給が終了しても、次のアイドルセル＃１に相当する期間を経過する時点まで、空読みが継続される。空読みを終了した時点において、バッファメモリ＃３からセル化処理部１５へのデータ供給が開始される。バッファメモリ＃４については、セル化可能量に達した時点から空読みが開始され、バッファメモリ＃３からセル化処理部１５へのデータ供給が終了する時点まで空読みが継続される。空読み終了後に、バッファメモリ＃４からセル化処理部１５へのデータ供給が開始される。

回線＃４のセル化が終了後、いずれの回線もセル化可能量に達していないため、アイドルセル＃２が挿入される。アイドルセル＃２に相当する期間を経過した時点において、回線＃１の格納データ量がセル化可能量に達し、バッファメモリ＃１からセル化処理部１５へのデータ供給が開始される。続いて、バッファメモリ＃１からセル化処理部１５へのデータ供給が終了した時点において、回線＃２の格納データ量がセル化可能量に達し、バッファメモリ＃２からセル化処理部１５へのデータ供給が開始される。バッファメモリ＃２からセル化処理部１５へのデータ供給に続いて、アイドルセル＃１に相当する期間を経過した時点において、回線＃３の格納データ量がセル化可能量に達し、バッファメモリ＃３からセル化処理部１５へのデータ供給が開始される。続いて、バッファメモリ＃３からセル化処理部１５へのデータ供給が終了した時点において、回線＃４の格納データ量がセル化可能量に達し、バッファメモリ＃４からセル化処理部１５へのデータ供給が開始される。これ以降も同様にして、バッファメモリ＃１〜＃４からセル化処理部１５へのデータ供給が、アイドルセル＃１、＃２を挟んで時分割で実行される。

このように、予め生成した所定パターンに応じてバッファメモリ１２からセル化処理部１５に時分割でデータを供給することに加え、時分割データ供給の１順目においてバッファメモリ１２の空読みを行うことにより、２順目以降に格納データ量がセル化可能量を超えることがなくなるため、空読みが不要になると同時にデータの遅延が解消される。

なお、回線＃４のセル化が終了後、いずれの回線もセル化可能量に達していないためにアイドルセル＃２を挿入した。これは、ＳＴＭ側のデータ書き込み速度とＡＴＭ側のデータ読み出し速度の比が、セル送出パタンの有効セル数と（アイドルセル数＋有効セル数）の比と正確に一致しないことにより発生する。図２の具体例では、各回線がセル化可能量に達する時刻とセルパターンの境界は一致しているが、前記理由のために挿入されたアイドルセル＃２の送出待ちのため、各回線が多少の処理待ちを行うことがある。このため、ある回線においては多少のセル化遅延を生じるが、これは最大でもＡＴＭ回線側のセル速度で１セルに相当する時間以下であり、かつ固定的に発生するものではない。この値はセル化後に通過するＡＴＭネットワークで通常生じるセル化遅延変動よりも明らかに小さいため、問題になることは少ない。

図３は、実施の形態１に対する比較例に係る通信装置を示すブロック構成図である。この比較例に係る通信装置は、図１に示した実施の形態１に係る通信装置の一部を省略したものである。このため、図１と同一の機能ブロックについては、同一の参照符号を付し詳細説明を省略する。図３の通信装置５０は、回線分離部１１、バッファメモリ１２、読出制御部１３、セル化処理部１５及びタイミング制御部１７を備えている。このうち、回線分離部１１、バッファメモリ１２、読出制御部１３及びセル化処理部１５については、図１と同様である。タイミング制御部１７は、識別番号メモリ３４、バッファスイッチ３６及びデータ量監視部３７を備えている。

次に、通信装置５０の動作を、ＡＴＭセル化およびタイミング制御に分けて説明する。

まず、ＡＴＭセル化の動作について説明する。通信装置５０で受信した入力データは、回線分離部１１にて回線毎に分離され、それぞれバッファメモリ＃１〜＃Ｎに一時的に格納される。ここで、識別番号メモリ３４から特定の識別番号Ｋが出力された場合、読出制御部１３によってバッファメモリ＃Ｋに格納された処理データ量分のデータが読み出される。これと同時に、識別番号メモリ３４から出力された識別番号Ｋが、バッファスイッチ３６にも伝えられ、バッファスイッチ３６はバッファメモリ＃Ｋに接続されるように切替えられる。このため、バッファメモリ＃Ｋから読み出されたデータは、バッファスイッチ３６を経由して、セル化処理部１５に供給される。セル化処理部１５では、バッファスイッチ３６を介して供給されたバッファメモリ１２のデータに対し、セル化の処理が行われる。セル化処理部１５によって生成されたＡＴＭセルは、出力データとして外部のＡＴＭ回線に送出される。このような動作が、バッファメモリ＃１〜＃Ｎについて時分割で行われ、セル化処理部１５から回線＃１〜＃Ｋに関するＡＴＭセルが順次送出される。

次に、タイミング制御の動作について説明する。データ量監視部３７によって格納データ量がセル化可能量（処理データ量）に達したものと判断されたバッファメモリ＃１〜＃Ｎについて、これに対応した識別番号（回線番号）１〜Ｎがデータ量監視部３７から順次出力される。データ量監視部３７から出力された識別番号１〜Ｎは、識別番号メモリ３４に順次書き込まれる。識別番号メモリ３４に書き込まれた識別番号は、書き込まれた順に読み出されて、読出制御部１３及びバッファスイッチ３６に出力される。たとえば、識別番号Ｋが識別番号メモリ３４から読み出された場合、読出制御部１３によってバッファメモリ＃Ｋに格納されていた処理データ量のデータが読み出される。また、これと同時に、バッファスイッチ３６はバッファメモリ＃Ｋからセル化処理部１５にデータが出力されるように切替えを行うため、バッファメモリ＃Ｋから読み出されたデータは、セル化処理部１５に供給される。このようにして、セル化可能量に達したバッファメモリ＃１〜＃Ｎの順に、セル化処理部１５の処理開始タイミングが制御される。

図４は、比較例に係る格納データ量の変動を示す図である。図４は、図２と同様の形式で描かれたものであり、図３に示した通信装置５０による動作を示している。通信装置５０にてＳＴＭデータの受信が開始されると、回線＃１〜＃４に対応したバッファメモリ＃１〜＃４においてデータの蓄積が順次開始される。蓄積開始後、各バッファメモリの格納データ量は増加する。その後、バッファメモリ＃１〜＃Ｎの格納データ量が順次、セル化可能量（処理データ量）に達する。バッファメモリ＃１の格納データ量がセル化可能量に達した時点において、バッファメモリ＃１からセル化処理部１５へのデータ供給が開始される。次に、バッファメモリ＃２の格納データ量がセル化可能量に達した時点では、バッファメモリ＃１からセル化処理部１５へのデータ供給が終了していないため、セル化可能量を超えてバッファメモリ＃２へのデータ蓄積を続ける。続いて、バッファメモリ＃１からセル化処理部１５へのデータ供給が終了し、この時点において、バッファメモリ＃２からセル化処理部１５へのデータ供給が開始される。ただし、バッファメモリ＃２からセル化処理部１５へのデータ供給は、セル化可能量だけ行われるため、データの読み残しが発生する。以降、バッファメモリ＃３、＃４についても同様に、データの読み残しが発生する。この読み残しデータは、次のサイクルでセル化を開始するまで読み出されないため、セル化遅延の要因となる。バッファメモリ＃２〜＃４は、この順に読み残しが多くなり、セル化遅延が大きくなる。

このような比較例に比べて、実施の形態１では１順目に空読みを行うので、読み残しが無くなり、データの遅延が解消される。また、図４では、各回線＃１〜＃４についてセル化可能量に達する時刻が近接しているのに対し、図２では、セル化の開始時期をセル送出パターンに合わせてずらしたため、セル化可能量に達する時刻が分散されている。

実施の形態２．
図５は、本発明の実施の形態２に係る通信装置を示すブロック構成図である。実施の形態１では、ＡＴＭ回線に出力されるセルパターンは、各回線＃１〜＃Ｎに対応したバッファメモリ＃１〜＃Ｎの書き込み速度と読み出し速度の比が、セルパターンの有効セル数と（無効セル数＋有効セル数）の比になるべく近くなるように決定した。本来はこれらが一致するように設定するのが望ましいが、一般に、これらの値を正確に一致させることは難しいため近似値となるようにセルパターンを決定することになる。近似値とした場合、パターン生成部１６で設定したセルパターンのセル間境界と、バッファメモリ＃１〜＃Ｎがセル化可能量に達するタイミングが一致しない。すなわち、図２において、セル化可能量に達した時刻と、ＡＴＭ回線上のセル間境界とが一致しない。このため、特定回線に対応したバッファメモリの格納データ量がセル化可能量に達する時刻が、他の回線のセル化処理中にあたる場合があり、その場合、先の特定回線はセル化処理を待つ必要がある。この待ち合わせのため、実施の形態１では、識別番号メモリ（キュー）３４が必要となった。

これに対し、実施の形態２は、各バッファメモリ＃１〜＃Ｎの書き込み速度と読み出し速度の比が、セルパターンの有効セル数と（無効セル数＋有効セル数）の比と一致するように構成できた場合に実施できる形態である。この場合、前記のようなセルパターンのセルの位相と、各バッファメモリ＃１〜＃Ｎがセル化可能量に達するタイミングとが、一致しないということがないため、待ち合わせを行う必要がない。従って、実施の形態２に係る図５の通信装置６０では、識別番号メモリ３４が不要であるため、これを省き、これに関係する処理開始判定部３３をも省略している。ただし、タイミング指示部３５は、処理開始判定部３３の機能を合せ持ち、処理開始が可能か否かを判定するとともに、処理開始タイミングを指示する。

このように、実施の形態２では、回路構成を簡略化することができる。

なお、上記実施の形態１および実施の形態２では、出力側がＡＴＭ回線であってＡＴＭセルを出力する場合を説明したが、ＡＴＭセルと同様な構造のＩＰ（Ｉｎｔｅｒｎｅｔ Ｐｒｏｔｏｃｏｌ）パケットを生成し出力する場合にも、適用可能である。

また、上記実施の形態１および実施の形態２では、入力信号がＳＴＭ信号である場合を説明したが、その他の一定速度で到達する複数回線の信号をＡＴＭセル化する場合にも適用可能である。

さらに、上記実施の形態１および実施の形態２では、通信装置においてセル化処理（あるいはＩＰパケット生成処理）を行う場合を説明したが、時分割処理を行う装置一般にも適用可能である。

本発明の実施の形態１に係る通信装置を示すブロック構成図である。 バッファメモリの格納データ量およびセル出力パターンの具体例を示す図である。 実施の形態１に対する比較例に係る通信装置を示すブロック構成図である。 比較例に係る格納データ量の変動を示す図である。 本発明の実施の形態２に係る通信装置を示すブロック構成図である。

符号の説明

１０，５０，６０ 通信装置
１１ 回線分離部
１２ バッファメモリ
１３ 読出制御部
１５ セル化処理部
１６ パターン生成部
１７ タイミング制御部
２０ データ量調整部
２１ データ廃棄部
２２ 空読み制御部（廃棄制御部）
３１ スイッチ状態管理メモリ
３２ カウンタ
３３ 処理開始判定部
３４ 識別番号メモリ（キュー）
３５ タイミング指示部
３６ バッファスイッチ
３７ データ量監視部

Claims (12)

1. 入力データを一時的に格納するための複数のバッファメモリと、
   前記バッファメモリに格納されたデータを読み出す制御を行う読出制御部と、
   前記バッファメモリから読み出されたデータをバッファメモリ毎に時分割で処理する時分割処理部と、
   前記時分割処理部から出力されるデータのパターンを生成するパターン生成部と、
   前記パターン生成部によって生成されたパターンに応じて、前記時分割処理部によるバッファメモリ毎の処理開始タイミングを制御するタイミング制御部とを備えたことを特徴とする時分割処理装置。
2. 前記バッファメモリの格納データ量を調整するデータ量調整部を備えたことを特徴とする請求項１記載の時分割処理装置。
3. 前記データ量調整部は、前記時分割処理部の処理単位であるバッファメモリ毎の処理データ量以下となるように、前記バッファメモリの格納データ量を調整することを特徴とする請求項２記載の時分割処理装置。
4. 前記データ量調整部は、前記バッファメモリ毎の処理データ量を超えたデータを廃棄するデータ廃棄部を備えたことを特徴とする請求項２記載の時分割処理装置。
5. 前記データ廃棄部は、前記バッファメモリから読み出されたデータを、時分割処理部のある処理端または時分割処理部のない廃棄端のいずれかに選択的に出力する廃棄スイッチを備えたことを特徴とする請求項４記載の時分割処理装置。
6. 前記タイミング制御部は、前記バッファメモリの格納データ量を監視するデータ量監視部と、前記廃棄スイッチによるスイッチ状態を記憶するスイッチ状態管理メモリと、前記データ量監視部による監視結果および前記スイッチ状態管理メモリに格納されているスイッチ状態に基づいて、前記時分割処理部によるバッファメモリ毎の処理開始タイミングを指示するタイミング指示部と、該タイミング指示部からの指示に応じていずれかのバッファメモリに格納されたデータを選択的に時分割処理部に出力するためのバッファスイッチとを備えたことを特徴とする請求項５記載の時分割処理装置。
7. 前記タイミング制御部は、前記パターン生成部によって生成されたパターンに応じて、各バッファメモリを識別するための識別番号を出力するカウンタを備え、
   前記タイミング指示部は、前記データ量監視部による監視結果および前記スイッチ状態管理メモリに格納されているスイッチ状態に加えて、前記カウンタから識別番号が出力されたタイミングに基づいて、前記時分割処理部の処理開始タイミングを指示し、
   前記バッファスイッチは、前記カウンタから出力された識別番号に対応したバッファメモリを選択することを特徴とする請求項６記載の時分割処理装置。
8. 前記タイミング制御部は、前記バッファメモリの格納データ量を監視するデータ量監視部と、前記廃棄スイッチによるスイッチ状態を記憶するスイッチ状態管理メモリと、前記パターン生成部によって生成されたパターンに応じて、各バッファメモリを識別するための識別番号を出力するカウンタと、前記データ量監視部による監視結果、前記スイッチ状態管理メモリに格納されているスイッチ状態、および前記カウンタから識別番号が出力されたタイミングに基づいて、前記時分割処理部によるバッファメモリ毎の処理開始が可能か否かを判定する処理開始判定と、前記処理開始判定部によって処理が可能と判定されたバッファメモリに対応した識別番号を順次格納する識別番号メモリと、前記パターン生成部によって生成されたパターンに従ったタイミングで前記識別番号メモリから識別番号を読み出すタイミング指示部と、該タイミング指示部によって読み出された識別番号に対応するバッファメモリに格納されたデータを選択的に時分割処理部に出力するバッファスイッチとを備えたことを特徴とする請求項５記載の時分割処理装置。
9. 入力データを一時的に格納するための複数のバッファメモリと、
   前記バッファメモリに格納されたデータを読み出す制御を行う読出制御部と、
   前記バッファメモリから読み出されたデータをバッファメモリ毎に時分割で処理する時分割処理部と、
   前記時分割処理部から出力されるデータのパターンを生成するパターン生成部と、
   前記パターン生成部によって生成されたパターンに応じて、前記時分割処理部によるバッファメモリ毎の処理開始タイミングを制御するタイミング制御部とを備えた通信装置であって、
   前記時分割処理部は、バッファメモリに格納されたデータに対して回線情報を含むヘッダを付加することによって、データパケットを生成するパケット生成部であることを特徴とする通信装置。
10. 前記データパケットは、ＡＴＭセルであることを特徴とする請求項９記載の通信装置。
11. 前記入力データは、複数回線のデータを多重化したＳＴＭデータであることを特徴とする請求項１０記載の通信装置。
12. 前記入力データを回線毎に分離して各バッファメモリに出力する回線分離部を備えたことを特徴とする請求項１１記載の通信装置。
    

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