JP2005109379A - 半導体装置の製造方法 - Google Patents

Abstract

【課題】 半導体基板上にＤＲＡＭ部とロジック部とが混載された半導体装置について、ＤＲＡＭ部とロジック部との境界部での段差発生を解消した製造方法を提供する。
【解決手段】 半導体基板１上のＤＲＡＭ部に位置する第１層間絶縁膜２１にトレンチ型のストレージノード電極６を形成する工程と、ＤＲＡＭ部における第１層間絶縁膜２１を略セルプレート電極１１の厚さに相当する深さ分だけエッチングする工程と、エッチング後にＤＲＡＭ部およびロジック部の上に容量絶縁膜ならびにセルプレート電極形成用の導体膜１０を形成する工程と、ＣＭＰによりＤＲＡＭ部およびロジック部における容量絶縁膜ならびにセルプレート電極形成用の導体膜１０を共に削除してセルプレート電極１１を形成する工程とを含む。
【選択図】 図１．５

Description

本発明は、ＤＲＡＭ混載ロジックデバイス等の半導体装置に係り、特には、ＤＲＡＭ部とロジック部との境界部に段差を生じないようにするための技術に関するものである。

一般に、グラフィックスＬＳＩやＡＳＩＣ等の半導体装置においては、多機能化が容易で、かつ高速動作を行わせる上で、ＤＲＡＭ部とロジック部とを同一基板上に混載したＤＲＡＭ混載ロジックデバイスが提供されている。かかるＤＲＡＭ混載ロジックデバイスにおいては、近年、ＤＲＡＭ部の大容量化とゲート数の増加が要請されている。

このようなＤＲＡＭ混載ロジックデバイスを製造する場合の従来方法、特にここではＤＲＡＭ部のメモリセルを形成する場合に着目して、図７．１〜図７．４および図８．１〜図８．４を参照して説明する。

図７．１〜図７．４は、ＤＲＡＭ部のメモリセルとしてトレンチ型キャパシタを形成する場合の従来方法の一例を示す工程断面図である。

予め半導体基板１上に第１の層間絶縁膜２１を形成するとともに、半導体基板１にはＭＯＳトランジスタのソースやドレインとなる図示しないウェルを形成し、また、第１層間絶縁膜２１にはゲート電極３、および後述のストレージノード電極６とウェルとを電気的に接続するためのポリシリコン等からなるコンタクトプラグ４をそれぞれ形成しておく。そして、ＤＲＡＭ部に位置する第１層間絶縁膜２１を局部的にシリンダ形状にエッチングしてその内面にポリシリコン等からなるトレンチ型のストレージノード電極６を形成する（図７．１）。

次に、ＤＲＡＭ部およびロジック部の上に容量絶縁膜（図示せず）ならびに導体膜１０を形成する（図７．２）。この場合、容量絶縁膜は、例えばＴａ_２Ｏ_５を成膜した後にこれを酸化することにより形成される。また、導体膜１０は、例えばＴｉ／ＴｉＮを成膜することにより形成される。

次いで、ＤＲＡＭ部をレジスト８で覆い、ロジック部の上に形成されている容量絶縁膜ならびに導体膜１０をエッチングにより除去する（図７．３）。これにより、ＤＲＡＭ部に位置する導体膜１０がトレンチ型キャパシタＴＣを構成するセルプレート電極１１となる。

引き続いて、ＤＲＡＭ部およびロジック部の上に第２の層間絶縁膜２２を形成する（図７．４）。その際、ＤＲＡＭ部の各トレンチ型キャパシタＴＣはそのセルプレート電極１１の厚さ分がそのまま第１層間絶縁膜２１の上面よりも上方に突出しているため、第２の層間絶縁膜２２には、ＤＲＡＭ部とロジック部との境界部分で段差が生じる（図７．４の二点鎖線）。

そこで、従来は、ＣＭＰ（化学的機械的研磨）により第２の層間絶縁膜２２を研磨しているが（図７．４の実線）、ＤＲＡＭ部とロジック部との境界部での段差を十分に除くことができず、依然として段差が残ってしまう。これは、ＣＭＰを行う場合、局部的な凹凸は効果的に削除できるが、広い面積にわたって厚さがなだらかに変化するような場合には平坦化が難しいためである。

図８．１〜図８．４は、ＤＲＡＭ部のメモリセルとしてスタック型キャパシタを形成する場合の従来方法の一例を示す工程断面図である。

予め半導体基板１上に第１層間絶縁膜２１を形成するとともに、半導体基板１にはＭＯＳトランジスタのソースやドレインとなる図示しないウェルを形成し、また、第１層間絶縁膜２１にはゲート電極３、および後述のストレージノード電極７とウェルとを電気的に接続するためのポリシリコン等からなるコンタクトプラグ４をそれぞれ形成しておく。そして、ＤＲＡＭ部に位置する第１層間絶縁膜２１の上にスタック型のストレージノード電極７を形成する（図８．１）。このストレージノード電極７は、例えば第１層間絶縁膜２１の上にポリシリコン等の導体膜を形成した後、この導体膜を選択的にエッチングすることにより形成される。

次に、ＤＲＡＭ部およびロジック部の上に容量絶縁膜（図示せず）ならびにセルプレート電極形成用の導体膜２４を形成する（図８．２）。この場合、容量絶縁膜は、例えばＴａ_２Ｏ_５を成膜した後にこれを酸化することにより形成される。また、導体膜２４は、例えばＴｉ／ＴｉＮを成膜することにより形成される。

次いで、ＤＲＡＭ部の領域をレジスト８で覆い、ロジック部の上に形成されている容量絶縁膜ならびに導体膜２４をエッチングにより除去する（図８．３）。これにより、ＤＲＡＭ部に位置する導体膜２４がスタック型キャパシタＳＣを構成するセルプレート電極２６となる。

引き続いて、ＤＲＡＭ部およびロジック部の上に第２層間絶縁膜２２を形成する（図８．４）。その際、ＤＲＡＭ部の各スタック型キャパシタＳＣはそのストレージノード電極７およびセルプレート電極２６の厚さ分がそのまま第１層間絶縁膜２１の上面よりも上方に突出しているため、第２層間絶縁膜２２には、ＤＲＡＭ部とロジック部との境界部分で段差が生じる（図８．４の二点鎖線）。

そこで、従来は、ＣＭＰにより第２層間絶縁膜２２を研磨しているが（図８．４の実線）、ＤＲＡＭ部とロジック部との境界での段差を十分に除くことができず、依然として段差が残ってしまう。

一方、ＤＲＡＭ混載ロジックデバイス等の半導体装置において、ＤＲＡＭ部とロジック部との境界部に段差を生じないようにするために、従来技術では、トレンチ型キャパシタのストレージノード電極をコンタクトプラグを用いて形成することにより、トレンチ型キャパシタが下層の層間絶縁膜内に完全に埋め込み形成されるようにして、それよりも上層の層間絶縁膜に段差が生じないようにした製造方法も提供されている（例えば、特許文献１等参照）。
特開２００１−５３２５２号公報（第４頁、図２，図３）

ＤＲＡＭ混載ロジックデバイス等の半導体装置において、従来、メモリセルとしてトレンチ型キャパシタ、あるいはスタック型キャパシタを形成する場合、図７．１〜図７．４および図８．１〜図８．４に示したように、ＤＲＡＭ部とロジック部との境界部に生じる段差を十分に低減することが難しい。そして、ＤＲＡＭ部とロジック部との境界部にこのような段差が生じていると、その後の処理工程において、精確なリソグラフィが行われなかったり、配線に断線が生じるなどの弊害が発生する。

図８．１〜図８．４に示したスタック型キャパシタを形成する場合のＤＲＡＭ部とロジック部との間で生じる段差低減のために、従来技術では、第２層間絶縁膜２２の形成後に、ロジック部をレジストで覆ってＤＲＡＭ部にある第２層間絶縁膜２２のみをエッチングし、その後、ＤＲＡＭ部とロジック部との境界部分に残った突起をＣＭＰにより除くことで平坦化を図ることも試みられている。しかし、このようにすると、平坦化のためにレジスト形成やエッチング等の余分な工程が増加してしまう。

また、特許文献１に記載されている製造方法では、ＤＲＡＭ部とロジック部との段差発生を解消できるものの、トレンチ型キャパシタを構成する各セルプレート電極はエッチバックあるいはＣＭＰで形成されていて下層の層間絶縁膜に完全に埋設された構成となるために、各セルプレート電極は独立しており、電位を共通化して固定することが難しい。

さらに、特許文献１の製造方法の場合、コンタクトプラグによってストレージノード電極を形成しているため、キャパシタ面積が小さく、大きなセル容量値を確保することが難しい。

本発明は、上記の課題を解決するためになされたもので、ＤＲＡＭ部を構成するメモリセルのセル容量値を十分に確保しつつ、簡単な工程によってＤＲＡＭ部とロジック部との境界部での段差を可及的に低減することが可能な半導体装置の製造方法を提供することを目的とする。

上記の課題を解決するために、請求項１記載に係る発明は、半導体基板上にＤＲＡＭ部とロジック部とが混載され、上記ＤＲＡＭ部のメモリセルはトレンチ型キャパシタを備えている半導体装置の製造方法であって、上記半導体基板上のＤＲＡＭ部に位置する第１層間絶縁膜にトレンチ型のストレージノード電極を形成する工程と、上記ＤＲＡＭ部における上記第１層間絶縁膜を略セルプレート電極の厚さに相当する深さ分だけエッチングする工程と、このエッチング後に上記ＤＲＡＭ部およびロジック部の上に容量絶縁膜ならびにセルプレート電極形成用導体膜を形成する工程と、ＣＭＰにより上記ＤＲＡＭ部およびロジック部における上記容量絶縁膜ならびにセルプレート電極形成用導体膜を共に削除してセルプレート電極を形成する工程と、を含むことを特徴としている。

請求項２記載に係る発明は、半導体基板上にＤＲＡＭ部とロジック部とが混載され、上記ＤＲＡＭ部のメモリセルはトレンチ型キャパシタを備えている半導体装置の製造方法であって、上記半導体基板上のＤＲＡＭ部に位置する第１層間絶縁膜にトレンチ型のストレージノード電極を形成する工程と、上記ＤＲＡＭ部における上記第１層間絶縁膜を略セルプレート電極の厚さに相当する深さ分だけエッチングする工程と、このエッチング後に上記ＤＲＡＭ部およびロジック部の上に容量絶縁膜ならびにセルプレート電極形成用導体膜を形成する工程と、上記ロジック部における上記容量絶縁膜ならびにセルプレート電極形成用導体膜をエッチングで除去する工程と、このエッチング後に上記ＤＲＡＭ部およびロジック部の上に第２層間絶縁膜を形成する工程と、ＣＭＰにより上記第２層間絶縁膜を平坦化する工程と、を含むことを特徴としている。

請求項３記載に係る発明は、半導体基板上にＤＲＡＭ部とロジック部とが混載され、前記ＤＲＡＭ部のメモリセルがトレンチ型キャパシタを備えている半導体装置の製造方法であって、上記半導体基板上の第１層間絶縁膜に予めコンタクトプラグを形成する工程と、上記ＤＲＡＭ部に位置する上記第１層間絶縁膜にトレンチ型のストレージノード電極を形成する工程と、上記ストレージノード電極の形成箇所、および上記ロジック部に位置するコンタクトプラグの形成箇所にそれぞれ対応した層間絶縁膜を所定の深さ分だけエッチングする工程と、このエッチング後に上記ＤＲＡＭ部およびロジック部の上に容量絶縁膜ならびにセルプレート電極形成用の導体膜を形成する工程と、上記コンタクトプラグの形成箇所に位置する上記容量絶縁膜ならびに導体膜をエッチングで除去する工程と、このエッチング後に上記ＤＲＡＭ部およびロジック部の上に配線層形成用の導体膜を形成する工程と、ＣＭＰにより上記ＤＲＡＭ部およびロジック部における上記セルプレート電極形成用と配線層形成用の各導体膜を共に削除してセルプレート電極および配線層を同時に形成する工程と、を含むことを特徴としている。

請求項４記載に係る発明は、半導体基板上にＤＲＡＭ部とロジック部とが混載され、上記ＤＲＡＭ部のメモリセルがスタック型キャパシタを備えている半導体装置の製造方法であって、上記半導体基板上のＤＲＡＭ部に位置する第１層間絶縁膜の上にスタック型のストレージノード電極を形成する工程と、上記ＤＲＡＭ部およびロジック部の上に上記ストレージノード電極の厚さ分以上の厚さをもつ第２層間絶縁膜を形成する工程と、上記ＤＲＡＭ部における第２層間絶縁膜をエッチングで除去して上記ストレージノード電極を露出させる工程と、このエッチング後に上記ＤＲＡＭ部およびロジック部の上に容量絶縁膜ならびにセルプレート電極形成用導体膜を形成する工程と、ＣＭＰにより上記ＤＲＡＭ部およびロジック部における容量絶縁膜ならびにセルプレート電極形成用導体膜を共に削除してセルプレート電極を形成する工程と、を含むことを特徴としている。

請求項１ないし請求項４記載の発明に係る半導体装置の製造方法によれば、ＤＲＡＭ部を構成するメモリセルのセル容量値を十分に確保しつつ、簡単な工程によってＤＲＡＭ部とロジック部との境界部における段差を可及的に低減することができる。

その結果、その後の処理工程において、精確なリソグラフィを行うことができ、配線に断線が生じるなどの弊害を有効に防止することができ、信頼性の高い半導体装置を提供することが可能になる。

特に、請求項１ないし請求項３記載の発明に係る半導体装置の製造方法によれば、ＤＲＡＭ部のメモリセルをトレンチ型キャパシタとして形成する場合でも、従来は難しかった境界部での段差発生を無くすことができる。また、請求項４記載の発明に係る半導体装置の製造方法によれば、ＤＲＡＭ部のメモリセルをスタック型キャパシタとして形成する場合において、第２層間絶縁膜の形成後に平坦化のためにレジスト形成やエッチング等の余分な処理を行うのを省略することができる。

さらに、本発明では、トレンチ型あるいはスタック型のストレージノード電極を形成しているため、従来のコンタクトプラグによってストレージノード電極を形成する場合よりもキャパシタ面積を大きくでき、メモリセルのセル容量値を十分に確保することができる。

以下、本発明の半導体装置の製造方法について、実施の形態１〜実施の形態４についてそれぞれ詳しく説明する。

実施の形態１．
図１．１〜図１．６は、本発明の実施の形態１におけるトレンチ型キャパシタを備えたＤＲＡＭ混載ロジックデバイスの製造方法を示す工程断面図である。

この実施の形態１においては、予め半導体基板１上に酸化シリコンやＰＳＧなどの第１層間絶縁膜２１を形成するとともに、半導体基板１にはＭＯＳトランジスタのソースやドレインとなるウェル（図示せず）を形成し、また、第１層間絶縁膜２１にはゲート電極３を形成する。さらに、第１層間絶縁膜２１には、後述のストレージノード電極６とウェルとを電気的に接続するためのポリシリコン等からなるコンタクトプラグ４をそれぞれ形成しておく。そして、ＤＲＡＭ部に位置する第１層間絶縁膜２１を局部的にシリンダ形状にエッチングしてその内面にポリシリコン等からなるトレンチ型のストレージノード電極６を形成する（図１．１）。

次に、セルプレート電極パターンをレジスト８で形成してロジック部の領域を覆い（図１．２）、ＤＲＡＭ部における第１層間絶縁膜２１を後述する略セルプレート電極１１の膜厚に相当する深さｄ分だけエッチングする（図１．３）。

続いて、ＤＲＡＭ部およびロジック部の上に容量絶縁膜（図示せず）ならびにセルプレート電極形成用の導体膜１０を形成する。この場合の容量絶縁膜は、例えばＴａ_２Ｏ_５を成膜した後にこれを酸化することにより形成される。また、導体膜１０は、例えばＴｉ／ＴｉＮを成膜することにより形成される（図１．４）。なお、容量絶縁膜としてはＢＳＴ膜を適用することもできる。

引き続いて、ＣＭＰ（化学的機械的研磨）によりＤＲＡＭ部およびロジック部における容量絶縁膜ならびにセルプレート電極形成用の導体膜１０を共に削除する（図１．５）。これにより、ＤＲＡＭ部にはセルプレート電極１１が形成されてトレンチ型キャパシタＴＣが構成されると同時に、ＤＲＡＭ部とロジック部との境界部には段差が生じることなく平坦化される。したがって、次にその上に第２層間絶縁膜２２を形成した場合にもＤＲＡＭ部とロジック部との境界部に段差を生じることはない（図１．６）。

以上のように、この実施の形態１の製造方法によれば、ＤＲＡＭ部のメモリセルをトレンチ型キャパシタＴＣとして形成する場合において、セルプレート電極１１を形成する前に第１層間絶縁膜２１を略セルプレート電極１１の膜厚に相当する深さｄ分だけエッチングしておくので（図１．３）、第２層間絶縁膜２２を形成した際にＤＲＡＭ部とロジック部との境界部で段差が生じないようにすることができる。したがって、その後の処理工程において、精確なリソグラフィを行うことができ、配線に断線が生じるなどの弊害を有効に防止することができ、信頼性の高い半導体装置を提供することが可能になる。

実施の形態２．
図２．１〜図２．３は、本発明の実施の形態２におけるトレンチ型キャパシタを備えたＤＲＡＭ混載ロジックデバイスの製造方法を示す工程断面図である。

この実施の形態２における製造方法は、上記の実施の形態１で示した図１．１〜図１．４までの工程、すなわちＤＲＡＭ部に位置する第１層間絶縁膜２１にトレンチ型のストレージノード電極６を形成してから、ＤＲＡＭ部およびロジック部の上に容量絶縁膜ならびにセルプレート電極形成用の導体膜１０を形成するまでの工程は同じである。

この実施の形態２では、引き続いて、ＤＲＡＭ部のセルプレート電極パターンをレジスト１２で形成して、ロジック部を覆っている容量絶縁膜ならびにセルプレート電極形成用の導体膜１０をエッチングして除く（図２．１）。これにより、ＤＲＡＭ部にはセルプレート電極１１が形成される。

次に、ＤＲＡＭ部およびロジック部の上に第２層間絶縁膜２２を形成する（図２．２）。その際、ＤＲＡＭ部における第２層間絶縁膜２２の表面は、トレンチ型キャパシタＴＣのセルプレート電極１１の形状に沿って局部的な凹凸となるので、次に、ＣＭＰを行って局部的な凹凸を削除する。その結果、ＤＲＡＭ部とロジック部との境界部には段差が生じることなく第２層間絶縁膜２２全体が平坦化される（図２．３）。

以上のように、この実施の形態２の製造方法によれば、ＤＲＡＭ部のメモリセルをトレンチ型キャパシタＴＣとして形成する場合において、ＤＲＡＭ部とロジック部との境界部で生じる段差を可及的に低減することができる。したがって、その後の処理工程において、精確なリソグラフィを行うことができ、配線に断線が生じるなどの弊害を有効に防止することができ、信頼性の高い半導体装置を提供することが可能になる。

実施の形態３．
図３．１〜図３．９は、本発明の実施の形態３におけるトレンチ型キャパシタを備えたＤＲＡＭ混載ロジックデバイスの製造方法を示す工程断面図である。

この実施の形態３においては、予め半導体基板１上に第１の層間絶縁膜２１を形成するとともに、半導体基板１にはＭＯＳトランジスタのソースやドレインとなるウェル（図示せず）を形成し、また、第１層間絶縁膜２２にはゲート電極３を形成する。さらに、第１層間絶縁膜には、ＭＯＳトランジスタと電気的に接続するためのＷ（タングステン）からなるコンタクトプラグ１４を形成する（図３．１）。なお、コンタクトプラグ１４としては、Ｗに代えてポリシリコンやＣｕ、Ａｌ等を用いることもできる。

次に、実施の形態１，２の場合と同様に、ストレージノード電極６とウェルとを電気的に接続するためのポリシリコン等からなるコンタクトプラグ４を形成した後、ＤＲＡＭ部に位置する第１層間絶縁膜２１を局部的にシリンダ形状にエッチングしてその内面にポリシリコン等からなるトレンチ型のストレージノード電極６を形成する（図３．２）。

次いで、セルプレート電極パターンおよび配線パターンをレジスト１５で形成し（図３．３）、ストレージノード電極６の形成箇所、およびロジック部に位置するコンタクトプラグ１４の形成箇所にそれぞれ対応した第１層間絶縁膜２１を所定の深さ分だけ選択的にエッチングする（図３．４）。

続いて、ＤＲＡＭ部およびロジック部の上に容量絶縁膜（図示せず）ならびにセルプレート電極形成用の導体膜１０を形成する（図３．５）。この場合、容量絶縁膜は、例えばＴａ_２Ｏ_５を成膜した後にこれを酸化することにより形成される。また、導体膜１０は、例えばＴｉ／ＴｉＮを成膜することにより形成される。なお、容量絶縁膜としてはＢＳＴ膜を適用することもできる。

次に、コンタクトプラグ１４の形成箇所のみが開口するようにレジスト１６を形成し（図３．６）、コンタクトプラグ１４の形成箇所に位置する容量絶縁膜ならびにセルプレート電極形成用の導体膜１０をエッチングで除去して各コンタクトプラグ１４の上面が第１層間絶縁膜２１から露出するようにする（図３．７）。

続いて、ＤＲＡＭ部およびロジック部の上に配線層形成用の導体膜１７を形成する。この配線層形成用の導体膜１７は、例えばＣｕメッキを行うことにより形成される（図３．８）。

引き続いて、ＣＭＰによりＤＲＡＭ部およびロジック部におけるセルプレート電極形成用と配線層形成用の各導体膜１０，１７を共に削除する（図３．９）。これにより、セルプレート電極１１とともに、コンタクトプラグ１４に接続された配線層１８が同時に形成される。しかも、その際、ＤＲＡＭ部とロジック部との境界部は段差を生じることなく平坦化されている。したがって、次にその上に第２層間絶縁膜２２を形成した場合にもＤＲＡＭ部とロジック部との境界部に段差を生じることはない（図３．１０）。

以上のように、この実施の形態３では、ＤＲＡＭ部とロジック部との境界部は段差を生じることなく平坦化されるとともに、トレンチ型キャパシタＴＣのセルプレート電極１１を形成するのと同時に配線層１８を形成することができるため、配線層１８を別個に形成する場合に比べて処理工程を大幅に削減することができる。

なお、図４に示すように、ＤＲＡＭ部において、第１層間絶縁膜２１の上に形成された第２層間絶縁膜２２にスルーホール１９を形成する際に、このスルーホール１９を直接にコンタクトプラグ１４と接続する構成とすれば、第１層間絶縁膜２１の上に配線層を形成する必要がなくなるためにメモリセル相互間の間隔を狭くすることができ、さらに一層ＤＲＡＭ部の集積度を高めることが可能になる。

実施の形態４．
図５．１〜図５．７は、本発明の実施の形態４におけるスタック型キャパシタを備えたＤＲＡＭ混載ロジックデバイスの製造方法を示す工程断面図である。

この実施の形態４においては、予め半導体基板１上に第１層間絶縁膜２１を形成するとともに、半導体基板１にはＭＯＳトランジスタのソースやドレインとなるウェル（図示せず）を形成し、また、第１層間絶縁膜２１にはゲート電極３を形成する。さらに、第１層間絶縁膜２１には、後述のストレージノード電極７とウェルとを電気的に接続するためのポリシリコン等からなるコンタクトプラグ４をそれぞれ形成しておく。そして、ＤＲＡＭ部に位置する第１層間絶縁膜２１の上にスタック型のストレージノード電極７を形成する（図５．１）。このストレージノード電極７は、従来と同様、例えば第１層間絶縁膜２１の上にポリシリコン等の導体膜を形成した後、この導体膜を選択的にエッチングすることにより形成される。

次に、ＤＲＡＭ部およびロジック部の上にストレージノード電極７の厚さｔ_１分以上の膜厚ｔ_２となるように第２層間絶縁膜２２を形成する（図５．２）。続いて、セルプレート電極パターンをレジスト２３で形成し（図５．３）、ＤＲＡＭ部における第２層間絶縁膜２２をエッチングで除きストレージノード電極７を露出させる（図５．４）。

次いで、ＤＲＡＭ部およびロジック部の上に容量絶縁膜（図示せず）ならびにセルプレート電極形成用の導体膜２４を形成する（図５．５）。この場合の容量絶縁膜は、例えばＴａ_２Ｏ_５を成膜した後にこれを酸化することにより形成される。また、導体膜２４は、例えばＴｉ／ＴｉＮを成膜することにより形成される。なお、容量絶縁膜としてはＢＳＴ膜を適用することもできる。

引き続いて、ＤＲＡＭ部およびロジック部の上にさらにセルプレート電極形成用の導体膜２５を形成する。この場合の導体膜２５はＣｕをメッキすることにより形成される（図５．６）。このＣｕメッキによってストレージノード電極７間の凹凸が埋められてＤＲＡＭ部とロジック部との高低差がなくなる。

次に、ＣＭＰによりＤＲＡＭ部およびロジック部における容量絶縁膜ならびにセルプレート電極形成用の導体膜（ＣｕおよびＴｉ／ＴｉＮ）２４，２５を共に削除してセルプレート電極２６を形成する（図５．７）。その際、ロジック部における第２層間絶縁膜２２の膜厚ｔ_２は、ＤＲＡＭ部のストレージノード電極７の厚さｔ_１よりも若干大きいため、スタック型キャパシタＳＣは何ら影響を受けることなく、ＤＲＡＭ部とロジック部とが平坦化される。

以上のように、この実施の形態４の製造方法によれば、ＤＲＡＭ部のメモリセルをスタック型キャパシタＳＣとして形成する場合において、セルプレート電極２６を形成する前に第２層間絶縁膜２の膜厚ｔ_２をストレージノード電極７の膜厚ｔ_１以上に形成しておくので（図５．２）、セルプレート電極２６を形成した際にＤＲＡＭ部とロジック部との境界部で段差が生じないようにすることができる。したがって、その後の処理工程において、精確なリソグラフィを行うことができ、配線に断線が生じるなどの弊害を有効に防止することができ、信頼性の高い半導体装置を提供することが可能になる。

なお、上記の実施の形態４においては、セルプレート電極形成用の導体膜としてＴｉ／ＴｉＮ膜２４とＣｕメッキ膜２５の双方により構成したが、Ｔｉ／ＴｉＮの成膜処理のみでストレージノード電極間の隙間が埋まるときにはＣｕメッキ処理を省略することも可能である。

さらに、上記の実施の形態４において、ＤＲＡＭ部における第１層間絶縁膜２１上にスタック型のストレージノード電極７を形成するに先立って、図６に示すように、予め第１層間絶縁膜２１の上に窒化膜２８を形成しておくこともできる。このようにすれば、ＤＲＡＭ部における第２層間絶縁膜２２をエッチングで除いてストレージノード電極７を露出させる際に（図５．４参照）、オーバーエッチになるのを有効に抑制できるので都合がよい。

本発明の実施の形態１におけるトレンチ型キャパシタを備えたＤＲＡＭ混載ロジックデバイスの製造方法を説明するための工程断面図である。 同工程断面図である。 同工程断面図である。 同工程断面図である。 同工程断面図である。 同工程断面図である。 本発明の実施の形態２におけるトレンチ型キャパシタを備えたＤＲＡＭ混載ロジックデバイスの製造方法を説明するための工程断面図である。 同工程断面図である。 同工程断面図である。 本発明の実施の形態３におけるトレンチ型キャパシタを備えたＤＲＡＭ混載ロジックデバイスの製造方法を説明するための工程断面図である。 同工程断面図である。 同工程断面図である。 同工程断面図である。 同工程断面図である。 同工程断面図である。 同工程断面図である。 同工程断面図である。 同工程断面図である。 同工程断面図である。 本発明の実施の形態３におけるトレンチ型キャパシタを備えたＤＲＡＭ混載ロジックデバイスのコンタクトプラグとその上に形成されたスルーホールとの接続状態を説明するための断面図である。 本発明の実施の形態４におけるスタック型キャパシタを備えたＤＲＡＭ混載ロジックデバイスの製造方法を説明するための工程断面図である。 同工程断面図である。 同工程断面図である。 同工程断面図である。 同工程断面図である。 同工程断面図である。 同工程断面図である。 本発明の実施の形態４における半導体装置の製造方法の変形例を説明するための断面図である。 トレンチ型キャパシタを備えたＤＲＡＭ混載ロジックデバイスの従来の製造方法を説明するための工程断面図である。 同工程断面図である。 同工程断面図である。 同工程断面図である。 スタック型キャパシタを備えたＤＲＡＭ混載ロジックデバイスの従来の製造方法を説明するための工程断面図である。 同工程断面図である。 同工程断面図である。 同工程断面図である。

符号の説明

ＴＣ トレンチ型キャパシタ
ＳＣ スタック型キャパシタ
１ 半導体基板
２１ 第１層間絶縁膜
２２ 第２層間絶縁膜
６，７ ストレージノード電極
１０，１７，２４，２５ 導体膜
１１，２６ セルプレート電極
１４ コンタクトプラグ
１８ 配線層
２８ 窒化膜

Claims (6)

1. 半導体基板上にＤＲＡＭ部とロジック部とが混載され、上記ＤＲＡＭ部のメモリセルはトレンチ型キャパシタを備えている半導体装置の製造方法であって、
   上記半導体基板上のＤＲＡＭ部に位置する第１層間絶縁膜にトレンチ型のストレージノード電極を形成する工程と、
   上記ＤＲＡＭ部における上記第１層間絶縁膜を略セルプレート電極の厚さに相当する深さ分だけエッチングする工程と、
   このエッチング後に上記ＤＲＡＭ部およびロジック部の上に容量絶縁膜ならびにセルプレート電極形成用導体膜を形成する工程と、
   ＣＭＰにより上記ＤＲＡＭ部およびロジック部における上記容量絶縁膜ならびにセルプレート電極形成用導体膜を共に削除してセルプレート電極を形成する工程と、
   を含むことを特徴とする半導体装置の製造方法。
2. 半導体基板上にＤＲＡＭ部とロジック部とが混載され、上記ＤＲＡＭ部のメモリセルはトレンチ型キャパシタを備えている半導体装置の製造方法であって、
   上記半導体基板上のＤＲＡＭ部に位置する第１層間絶縁膜にトレンチ型のストレージノード電極を形成する工程と、
   上記ＤＲＡＭ部における上記第１層間絶縁膜を略セルプレート電極の厚さに相当する深さ分だけエッチングする工程と、
   このエッチング後に上記ＤＲＡＭ部およびロジック部の上に容量絶縁膜ならびにセルプレート電極形成用導体膜を形成する工程と、
   上記ロジック部における上記容量絶縁膜ならびにセルプレート電極形成用導体膜をエッチングで除去する工程と、
   このエッチング後に上記ＤＲＡＭ部およびロジック部の上に第２層間絶縁膜を形成する工程と、
   ＣＭＰにより上記第２層間絶縁膜を平坦化する工程と、
   を含むことを特徴とする半導体装置の製造方法。
3. 半導体基板上にＤＲＡＭ部とロジック部とが混載され、前記ＤＲＡＭ部のメモリセルがトレンチ型キャパシタを備えている半導体装置の製造方法であって、
   上記半導体基板上の第１層間絶縁膜に予めコンタクトプラグを形成する工程と、
   上記ＤＲＡＭ部に位置する上記第１層間絶縁膜にトレンチ型のストレージノード電極を形成する工程と、
   上記ストレージノード電極の形成箇所、および上記ロジック部に位置するコンタクトプラグの形成箇所にそれぞれ対応した層間絶縁膜を所定の深さ分だけエッチングする工程と、
   このエッチング後に上記ＤＲＡＭ部およびロジック部の上に容量絶縁膜ならびにセルプレート電極形成用の導体膜を形成する工程と、
   上記コンタクトプラグの形成箇所に位置する上記容量絶縁膜ならびに導体膜をエッチングで除去する工程と、
   このエッチング後に上記ＤＲＡＭ部およびロジック部の上に配線層形成用の導体膜を形成する工程と、
   ＣＭＰにより上記ＤＲＡＭ部およびロジック部における上記セルプレート電極形成用と配線層形成用の各導体膜を共に削除してセルプレート電極および配線層を同時に形成する工程と、
   を含むことを特徴とする半導体装置の製造方法。
4. 半導体基板上にＤＲＡＭ部とロジック部とが混載され、上記ＤＲＡＭ部のメモリセルがスタック型キャパシタを備えている半導体装置の製造方法であって、
   上記半導体基板上のＤＲＡＭ部に位置する第１層間絶縁膜の上にスタック型のストレージノード電極を形成する工程と、
   上記ＤＲＡＭ部およびロジック部の上に上記ストレージノード電極の厚さ分以上の厚さをもつ第２層間絶縁膜を形成する工程と、
   上記ＤＲＡＭ部における第２層間絶縁膜をエッチングで除去して上記ストレージノード電極を露出させる工程と、
   このエッチング後に上記ＤＲＡＭ部およびロジック部の上に容量絶縁膜ならびにセルプレート電極形成用導体膜を形成する工程と、
   ＣＭＰにより上記ＤＲＡＭ部およびロジック部における容量絶縁膜ならびにセルプレート電極形成用導体膜を共に削除してセルプレート電極を形成する工程と、
   を含むことを特徴とする半導体装置の製造方法。
5. ＣＭＰに先立つセルプレート電極形成用導体膜の形成時において、スタック型キャパシタ間が埋まりきらない場合には、Ｃｕメッキを行うことを特徴とする請求項４記載の半導体装置の製造方法。
6. ＤＲＡＭ部における第１層間絶縁膜の上にスタック型のストレージノード電極を形成するに先立って、上記第１層間絶縁膜の上に予め窒化膜を形成しておくことを特徴とする請求項４または請求項５に記載の半導体装置の製造方法。
   

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