JP2005099827A - Semiconductor device and its manufacturing method - Google Patents
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Abstract
Description
本明細書で開示する発明は集積化された薄膜半導体装置およびその作製方法に関する。また本明細書で開示する発明は、アクティブマトリクス型の液晶表示装置およびその作製方法に関する。 The invention disclosed in this specification relates to an integrated thin film semiconductor device and a manufacturing method thereof. The invention disclosed in this specification also relates to an active matrix liquid crystal display device and a manufacturing method thereof.
従来よりアクティブマトリクス型の液晶表示装置が知られている。これは、ガラス基板上に数十万個の単位で配置された画素電極のそれぞれに薄膜トランジスタを配置する構成を有している。画素電極のそれぞれに配置された薄膜トランジスタは、ぞれぞれの画素電極に出入りする電荷を制御する機能を有している。 Conventionally, an active matrix type liquid crystal display device is known. This has a configuration in which a thin film transistor is arranged on each of the pixel electrodes arranged in units of several hundreds of thousands on a glass substrate. The thin film transistor disposed in each of the pixel electrodes has a function of controlling electric charges entering and exiting each pixel electrode.
また、画素電極に配置された薄膜トランジスタを駆動するための薄膜トランジスタ回路(ドライバー回路と称される)を同一ガラス基板上に集積化する構成も知られている。これは、周辺一体型のアクティブマトリクス型と称されている。 In addition, a configuration in which a thin film transistor circuit (referred to as a driver circuit) for driving a thin film transistor disposed on a pixel electrode is integrated on the same glass substrate is also known. This is called a peripheral integrated active matrix type.
このようなアクティブマトリクス型の液晶表示装置を作製する場合、ガラス基板上に集積化された薄膜トランジスタのいくつかが動作不良になってしまう現象が見られる。 In the case of manufacturing such an active matrix liquid crystal display device, there is a phenomenon that some of thin film transistors integrated on a glass substrate become defective in operation.
本発明者らは、この問題について鋭意研究した結果以下に示すような知見を得た。 As a result of intensive studies on this problem, the present inventors have obtained the following findings.
アクティブマトリクス型の液晶表示装置のような集積化された半導体装置を作製する場合には、絶縁膜や配線の形成において、プラズマCVD法でスパッタ法による成膜やプラズマエッチングが利用されている。 When an integrated semiconductor device such as an active matrix liquid crystal display device is manufactured, film formation by sputtering or plasma etching is used by plasma CVD in forming an insulating film or wiring.
図3にプラズマを生じさせた場合におけるイオンのエネルギー(相対値)とイオンの数(相対値)との概略の関係を示す。一般に図3の斜線に示すようなプラズマダメージを与える高エネルギーイオンが少なからず存在する。 FIG. 3 shows an approximate relationship between the ion energy (relative value) and the number of ions (relative value) when plasma is generated. In general, there are not a few high-energy ions that cause plasma damage as shown by the oblique lines in FIG.
一方、プラズマCVD法やスパッタ法を用いて成膜された絶縁膜は膜質が緻密でなく、その耐圧が数十V程度以下と低いという事実がある。また、利用される基板は、ほとんど完全な絶縁体であるガラスや石英であるので非常に帯電し易いという問題がある。 On the other hand, there is a fact that an insulating film formed by plasma CVD or sputtering is not dense and has a low withstand voltage of about several tens of volts or less. In addition, since the substrate used is glass or quartz which is an almost perfect insulator, there is a problem that it is very easily charged.
ここで図4に示すような状態を考える。図4(B)に示すのは、(A)に示すような記号で示される薄膜トランジスタを作製する場合における一工程である。図4(B)は、層間絶縁膜31を成膜している状況を示すものである。 Here, a state as shown in FIG. 4 is considered. FIG. 4B shows one step in manufacturing a thin film transistor indicated by a symbol as shown in FIG. FIG. 4B shows a situation where an interlayer insulating film 31 is formed.
ここでは、この層間絶縁膜31をプラズマCVD法やスパッタ法で成膜する場合を想定する。この成膜時において当然図3に示すような高エネルギーを有するイオンが試料に衝突する。 Here, it is assumed that the interlayer insulating film 31 is formed by plasma CVD or sputtering. During this film formation, ions having high energy as shown in FIG. 3 naturally collide with the sample.
一般にソース(S)電極とゲイト電極(G)との間は導通状態にはない。従って、局所的にではあるが、成膜中においてソース(S)電極とゲイト(G)電極の電位差が瞬間的に数十V〜数百Vに達してしまうような状態が実現されてしまう場合がある。 Generally, there is no conduction between the source (S) electrode and the gate electrode (G). Therefore, although locally, a state in which the potential difference between the source (S) electrode and the gate (G) electrode instantaneously reaches several tens to several hundreds V during film formation is realized. There is.
ソース電極とゲイト電極とは活性層32とゲイト絶縁膜30とを介して配置されている。一方、前述したようにCVD法やスパッタ法で成膜されたゲイト絶縁膜30の耐圧は数十V以下である。従って、上記の状況においては、ゲイト絶縁膜30が電気的に破壊してしまうことになる。
The source electrode and the gate electrode are disposed via the
この結果、薄膜トランジスタは動作不良なものとなってしまう。この問題を解決するためには、絶縁膜31の成膜時において、ソース電極とゲイト電極とが電気的にショートしていて、等電位になるようにしておけばよい。しかし、最終的な動作を行わせる状態においては、ソース電極とゲイト電極とが直接電気的にショートしていてはいけない。 As a result, the thin film transistor becomes defective. In order to solve this problem, when the insulating film 31 is formed, the source electrode and the gate electrode may be electrically short-circuited so as to be equipotential. However, in the state where the final operation is performed, the source electrode and the gate electrode should not be directly electrically short-circuited.
そこで図4(B)に示すような工程においては、最終段階までソース電極とゲイト電極とを電気的にショートした状態とし、最終段階でソース電極とゲイト電極とを切断することが必要とされる。しかし、このような工程は、工程数を増やすことになる。工程数を増やすことは、生産歩留りの問題や生産コスト点から好ましいものではない。 Therefore, in the process shown in FIG. 4B, it is necessary to keep the source electrode and the gate electrode in an electrically shorted state until the final stage and to cut the source electrode and the gate electrode in the final stage. . However, such a process increases the number of processes. Increasing the number of processes is not preferable from the viewpoint of production yield and production cost.
本明細書で開示する発明は、図4(B)に示すような工程における半導体装置の破壊の問題を解決する技術を提供することを課題とする。即ち、プラズマから与えられるパルス状の高電位(これらの高電位は局所的にまた瞬間的に加わる)によって、作製途中の半導体装置が破壊してしまうことを防ぐ技術を提供することを課題とする。また上記技術を特別な作製工程の追加を行わずに実現することを課題とする。 An object of the invention disclosed in this specification is to provide a technique for solving the problem of destruction of a semiconductor device in a process as illustrated in FIG. That is, it is an object of the present invention to provide a technique for preventing a semiconductor device being fabricated from being destroyed by a pulsed high potential applied from plasma (these high potentials are applied locally and instantaneously). . It is another object of the present invention to realize the above technique without adding a special manufacturing process.
本明細書で開示する発明の一つは、図2にその具体的な作製工程例を示すように、薄膜トランジスタのゲイト電極101に延在した第1の配線100を形成する工程と、前記第1の配線上に第1の絶縁膜206を形成する工程と、前記絶縁膜上に前記薄膜トランジスタのソース領域211に接続された第2の配線102を形成する工程と、前記第2の配線上に第2の絶縁膜207を形成する工程と、前記第2の絶縁膜上に導電パターン214を形成する工程と、を有し、前記第1及び/または前記第2の配線には配線パターン(図6または図7参照)が形成されており、前記導電パターンを形成すると同時に前記第1及び/または前記第2の配線を切断(図2(E)参照)することを特徴とする。
One of the inventions disclosed in this specification includes a step of forming the
上記構成において、各絶縁膜は多層に構成されたものであってもよい。 In the above configuration, each insulating film may be formed in multiple layers.
他の発明の構成は、図2にその具体的な作製工程例を示すように、アクティブマトリクス回路(図1参照)の作製工程であって、第1の配線101を形成する工程と、前記第1の配線上に第1の絶縁膜206を形成する工程と、前記第1の絶縁膜上に前記第1の配線に直交する第2の配線102を形成する工程と、
前記第2の配線上に第2の絶縁膜207を形成する工程と、前記第2の絶縁膜上に導電パターン214を形成する工程と、を有し、前記第1及び/または前記第2の配線には配線パターン(図6または図7参照)が形成されており、前記導電パターンを形成すると同時に前記第1及び/または前記第2の配線を切断(図2(E)参照)することを特徴とする。
The structure of another invention is a manufacturing process of an active matrix circuit (see FIG. 1), as shown in FIG. Forming a first
A step of forming a second
他の発明の構成は、アクティブマトリクス回路を構成する配線を形成する工程と、前記配線上に絶縁膜を形成する工程と、前記絶縁膜上に導電パターンを形成する工程と、を有し、前記配線は配線パターンを有し、前記導電パターンの形成時に前記配線パターンを有した配線を切断することを特徴とする。 According to another aspect of the invention, there is provided a step of forming a wiring constituting an active matrix circuit, a step of forming an insulating film on the wiring, and a step of forming a conductive pattern on the insulating film, The wiring has a wiring pattern, and the wiring having the wiring pattern is cut when the conductive pattern is formed.
この構成は、例えば、図1の100や114で示される短絡配線に図6または図7に示すような配線パターンが形成されたものとした場合に、画素電極214(図2参照)のパターニングの際にこの配線パターンをマトリクス状に配置された配線101や102から切り離す場合のものである。
For example, when the wiring pattern shown in FIG. 6 or 7 is formed on the short-circuit wiring shown by 100 or 114 in FIG. 1, the configuration of the pixel electrode 214 (see FIG. 2) is patterned. In this case, the wiring pattern is separated from the
他の発明の構成は、アクティブマトリクス回路を構成する配線を形成する工程と、前記配線上に絶縁膜を形成する工程と、前記絶縁膜上に導電パターンを形成する工程と、を有し、前記配線は配線パターンを有し、前記導電パターンの形成時に前記配線パターンを前記アクティブマトリクス回路を構成する配線から分離することを特徴とする。 According to another aspect of the invention, there is provided a step of forming a wiring constituting an active matrix circuit, a step of forming an insulating film on the wiring, and a step of forming a conductive pattern on the insulating film, The wiring has a wiring pattern, and the wiring pattern is separated from the wiring constituting the active matrix circuit when the conductive pattern is formed.
〔作用〕
図2に示す工程において、配線同士を接続する配線100や114が形成されており、画素電極のパターニング以前においては、各配線が短絡した状態となっている。
[Action]
In the process shown in FIG. 2,
こうすることで、プラズマプロセスにおいて作製途中の半導体装置の絶縁膜に局所的な高電圧が印加される現象を抑制することができる。またこの短絡部分を画素電極のパターニングの際に切断する工程を採用することにより、作製工程を特に増やさなくてもよい構成とすることができる。 By doing so, it is possible to suppress a phenomenon in which a local high voltage is applied to the insulating film of the semiconductor device being manufactured in the plasma process. Further, by adopting a step of cutting this short-circuited portion when patterning the pixel electrode, it is possible to obtain a configuration in which the number of manufacturing steps is not particularly increased.
また、配線同士を接続する配線100や114に図6や図7で示される配線パターンを設けることにより、作製工程途中において、配線100や114を伝播するパルス電位を減少または消滅させることができる。
In addition, by providing the
本明細書で開示する発明を利用するこによって、プラズマから誘起されるパルス状の高電位によって、作製途中の半導体装置が破壊してしまうことを防ぐことができる。特に特別な作製工程の追加を行わずにこのことを実現することができる。 By utilizing the invention disclosed in this specification, it is possible to prevent a semiconductor device being manufactured from being broken by a pulsed high potential induced from plasma. In particular, this can be realized without adding a special manufacturing process.
〔実施例1〕
本実施例は、図1に示すようなアクティブマトリクス型の液晶表示装置の構成において、103、104、105で示される部分を画素電極(図1には図示せず)のパターニングの際にエッチング除去することを特徴とする。
[Example 1]
In this embodiment, in the configuration of the active matrix type liquid crystal display device as shown in FIG. 1, portions indicated by 103, 104, and 105 are removed by etching when patterning pixel electrodes (not shown in FIG. 1). It is characterized by doing.
本実施例では、アクティブマトリクス領域に配置され、それぞれが互いに接続されたソース配線およびゲイト配線を最終段階でそれぞれ分離する工程について説明する。 In this embodiment, a process of separating the source wiring and the gate wiring arranged in the active matrix region and connected to each other in the final stage will be described.
画素電極は最終工程において形成され、その形成の後にはプラズマを用いる処理工程は存在しない。従って、プラズマを利用する工程として、画素電極の形成工程を最終工程ということができる。 The pixel electrode is formed in the final process, and there is no processing process using plasma after the formation. Therefore, the pixel electrode formation process can be called the final process as a process using plasma.
本実施例においては、この画素電極の形成の前では、例えばゲイト配線101とソース配線102とを109で示される短絡用の配線(この配線はゲイト配線101の形成と同時に形成される)でつながった状態としておく。
In this embodiment, before the pixel electrode is formed, for example, the
即ち、プラズマが利用される最終工程までは、各配線が電気的にショートした状態としておく。このようにすることで、プラズマによって誘起される高電位パルスによって作製途中の薄膜トランジスタが破壊してしまうことを抑制することができる。 That is, each wiring is in an electrically shorted state until the final process in which plasma is used. By doing so, it is possible to prevent the thin film transistor being fabricated from being destroyed by a high potential pulse induced by plasma.
例えば、画素電極を構成するITO膜の成膜工程において、ゲイト配線101とソース配線102とは接続された状態となる。即ち、薄膜トランジスタ106のゲイト電極110とソース電極211とは接続され同電位となっている。
For example, the
従って、不可避に局所的な高電圧が加わった状態となっても薄膜トランジスタ106のゲイト電極110とソース電極211(図1のソース配線102から延在して設けられている)との間に数十V以上の電圧が加わるような状況を避けることができる。
Accordingly, even if a local high voltage is unavoidably applied, several tens of minutes are provided between the
そして画素電極の形成を行うパターニング工程において、103で示される部分で配線を切断(分断)することで、回路を完成させることができる。図1には、この配線の切断を行う他の箇所として104や105で示される領域が示されている。 In the patterning process for forming the pixel electrode, the circuit can be completed by cutting (dividing) the wiring at a portion indicated by 103. In FIG. 1, regions indicated by 104 and 105 are shown as other portions where the wiring is cut.
図1に示すような構成とすると、ゲイト配線101と112、さらにはソース配線102と108のそれぞれ全てを作製工程中において等電位とすることができる。そして、プラズマや放電を利用した成膜工程やエッチング工程において、不要な電位差が生じる問題を解決することができる。
With the structure shown in FIG. 1, all of the
図2に図1に示す構成の一部の作製工程断面図を示す。図2に示されているのは、図1に示す構成における薄膜トランジスタ106の断面作製工程図と、ゲイト配線101から延在した短絡用の配線100のA−A’で示される断面の作製工程図と、ソース配線102から延在した短絡用の配線114のB−B’で示される断面の作製工程図とを同一の図面上に示したものである。(実際には全体として図2に示すような断面箇所が得られるわけではない)
FIG. 2 is a cross-sectional view showing a part of the structure shown in FIG. 2 shows a cross-sectional manufacturing process diagram of the
以下図2に示す作製工程を説明する。まず図2(A)に示すようにガラス基板201上に図示しない酸化珪素膜を下地膜として成膜する。図1に示すような構成は、このガラス基板201上に配置されることになる。
The manufacturing process shown in FIG. 2 will be described below. First, as shown in FIG. 2A, a silicon oxide film (not shown) is formed on a
次に非晶質珪素膜をプラズマCVD法や減圧熱CVD法で500Åの厚さに成膜する。この非晶質珪素膜の膜厚は、200〜2000Å程度とすればよい。そしてこれにレーザー光の照射および/または加熱処理を施す。こうすることによって図示しない結晶化性珪素膜を得る。 Next, an amorphous silicon film is formed to a thickness of 500 mm by plasma CVD or low pressure thermal CVD. The film thickness of this amorphous silicon film may be about 200 to 2000 mm. Then, this is subjected to laser light irradiation and / or heat treatment. By doing so, a crystallizable silicon film (not shown) is obtained.
そしてこの図示しない結晶性珪素膜をパターニングすることによって、図2(A)の202で示される薄膜トランジスタの活性層を形成する。次にゲイト絶縁膜として機能する酸化珪素膜203をプラズマCVD法またはスパッタ法によって1000Åの厚さに成膜する。
Then, the crystalline silicon film (not shown) is patterned to form an active layer of the thin film transistor indicated by 202 in FIG. Next, a
さらにスカンジウムを0.2 wt%含有させた図示しないアルミニウム膜を5000Åの厚さにスパッタ法で成膜する。アルミニウム膜中にスカンジスムを微量に含有させるのは、後の工程(特に加熱が行われる工程)において、ヒロックやウィスカーが発生してしまうことを抑制するためである。ヒロックやウィスカーというのは、アルミニウムの異常成長によって形成される角状あるいは刺状の突起物のことである。 Further, an aluminum film (not shown) containing scandium in an amount of 0.2 wt% is formed by sputtering to a thickness of 5000 mm. The reason why the scandium is contained in a trace amount in the aluminum film is to suppress the occurrence of hillocks and whiskers in the subsequent process (particularly the process in which heating is performed). Hillocks and whiskers are horn-like or stab-like projections formed by abnormal growth of aluminum.
次に図示しないアルミニウム膜をパターニングする。こうしてゲイト配線101とゲイト配線101から延在したゲイト電極110を形成する。また同時にゲイト配線101から延在した短絡用の配線100を同時に形成する。
Next, an aluminum film (not shown) is patterned. Thus, the
なお図2には示されていないが、図1の109で示される短絡用の配線もこの工程において同時に形成される。このゲイト配線101とゲイト配線から延在したゲイト電極110、さらにはゲイト配線101から延在した短絡用の配線100を1層目の配線という。
Although not shown in FIG. 2, a short-circuit wiring indicated by 109 in FIG. 1 is also formed simultaneously in this step. The
また他の実施例で詳述するが、短絡用の配線には、放電あるいは誘起された高電位パルスを減少または消滅させるためのパターンを配置する。 As will be described in detail in another embodiment, a pattern for reducing or eliminating the discharged or induced high potential pulse is disposed on the short-circuit wiring.
次に電解溶液中においてゲイト電極110と、ゲイト配線101と、ゲイト配線から延在した短絡用の配線100と109を陽極とした陽極酸化を行う。この工程において、図2(A)に示す陽極酸化膜204と205が形成される。
Next, anodization is performed in the electrolytic solution using the
この陽極酸化膜は500Åの厚さに形成する。この陽極酸化膜は、ヒロックの発生を抑え、配線間ショートが生じないようにするために有効なものである。こうして図2(A)に示す状態を得る。 This anodized film is formed to a thickness of 500 mm. This anodic oxide film is effective for suppressing the generation of hillocks and preventing the occurrence of a short circuit between wirings. In this way, the state shown in FIG.
この陽極酸化工程は、電解溶液として、酒石酸を3%含んだエチレングリコール溶液をアンモニア水で中和したものを用いる。またこの電解溶液中において、アルミニウムパターンを陽極、白金を陰極として、両電極間に電流を流すことによって行われる。 In this anodizing step, an electrolytic solution obtained by neutralizing an ethylene glycol solution containing 3% tartaric acid with aqueous ammonia is used. In this electrolytic solution, an aluminum pattern is used as an anode and platinum is used as a cathode, and a current is passed between both electrodes.
次に図2(A)の状態で不純物イオンの注入を行う。この工程において、ソース領域211とドレイン領域212とが自己整合的に形成される。(図2(B))
Next, impurity ions are implanted in the state of FIG. In this step, the
次に第1の層間絶縁膜206として酸化珪素膜または窒化珪素膜を5000Åの厚さにプラズマCVD法で成膜する。この層間絶縁膜としては、酸化珪素膜と窒化珪素膜との積層膜や酸化窒化珪素膜を用いることができる。なお酸化窒化珪素膜は、ガスソースとして、TEOSガスとN2Oガスとの混合ガスを用いたプラズマCVD法によって成膜する。
Next, a silicon oxide film or a silicon nitride film is formed as a first
次にコンタクトホールの形成を行う。このコンタクトホールの形成はドライエッチングが利用される。近年パターンの微細化が進んでおり、これに従って異方性エッチングが利用できるドライエッチングが多用される傾向にある。 Next, contact holes are formed. This contact hole is formed by dry etching. In recent years, pattern miniaturization has progressed, and in accordance with this, dry etching that can utilize anisotropic etching tends to be frequently used.
ここで、ドライエッチングを用いても、プラズマから誘起される高電位パルスによって、作製途中の薄膜トランジスタが破壊されることは抑制される。これは、各配線や電極が接続され同電位となっているので、例えばゲイト絶縁膜203に高い電位差が加わることが抑制されるからである。
Here, even when dry etching is used, destruction of the thin film transistor in the middle of production by a high potential pulse induced from plasma is suppressed. This is because, for example, a high potential difference is suppressed from being applied to the
次に2層目の配線を形成するためのチタン膜とアルミニウム膜とチタン膜との3層膜を成膜する。この3層膜の成膜はスパッタ法によって行う。この際にも各配線や電極間に高い電位差が生じてしまうことが抑制される。 Next, a three-layer film of a titanium film, an aluminum film, and a titanium film for forming a second-layer wiring is formed. The three-layer film is formed by sputtering. Also at this time, the occurrence of a high potential difference between each wiring and electrode is suppressed.
上記3層膜を成膜したら、これをパターニングする。こうして、ソース配線102(延在してソース領域211にコンタクトする)、ドレイン電極113、ソース配線102から延在した短絡用の配線114を形成する。(図2(B))
When the three-layer film is formed, it is patterned. In this manner, the source wiring 102 (extending to contact the source region 211), the
これらの電極や配線は2層目の配線と呼ばれる。またこれらの配線や電極の配置される位置関係は図1に示すようなものとなる。 These electrodes and wirings are called second-layer wirings. The positional relationship between these wirings and electrodes is as shown in FIG.
図2を見れば明らかなようにゲイト配線101(図1参照)から延在したゲイト電極110、さらにゲイト配線101から延在した配線100で構成される1層目の配線(図1では実線で示される)と、ソース配線102やソース配線から延在した配線114で構成される2層目の配線(図1では点線で示される)とは、層間絶縁膜206によって上下に分離される構成となる。
As is apparent from FIG. 2, a first-layer wiring (in FIG. 1, indicated by a solid line) including a
こうして図2(B)に示す状態を得たら、次に第2の層間絶縁膜207として酸化珪素膜または窒化珪素膜を成膜する。(図2(C))
2B is obtained, a silicon oxide film or a silicon nitride film is formed as the second
この第2の層間絶縁膜207の成膜時においては、全ての電極および配線が短絡されている状態である。従って、プラズマの影響による不要な電位差の発生を抑制することができる。そして局部的な高電圧印加による不良の発生を抑制することができる。
When the second
さらにドレイン電極113と後に形成される画素電極214(図2(E)参照)とを接続するためのコンタクトホール208を形成する。
Further, a contact hole 208 for connecting the
また、同時に1層目の配線であるゲイト配線101から延在した短絡用の配線100を105の領域(図2(E)参照)で切断するための開口209を形成する。
At the same time, an
また、同時に2層目の配線であるソース配線102から延在した短絡用の配線114を104の領域(図2(E)参照)で切断するための開口210を形成する。(図2(C))
At the same time, an
これらの開口の形成もドライエッチングでもって行う。この工程においても各配線や電極が接続され同電位となっているので、プラズマから各配線や電極間に誘起される高電位の影響を抑制することができる。 These openings are also formed by dry etching. Also in this step, since each wiring and electrode are connected and have the same potential, the influence of a high potential induced between each wiring and electrode from plasma can be suppressed.
図2(C)を見れば分かるように、この工程において、1層目の配線100と2層目の配線114とに達する開口209と210とが形成される。
As can be seen from FIG. 2C,
次に画素電極を構成するためのITO膜213をスパッタ法で成膜する。この画素電極の成膜においても、各配線や電極が同電位となっているので、プラズマの影響によって各配線間や電極間において不要な電位差が発生することが抑制される。
Next, an
特に図1において実線で示される1層目の配線であるゲイト配線101と、点線で示される2層目の配線102とを短絡した状態で層間絶縁膜や画素電極の成膜が行われことは重要である。このような状態で成膜(およびドライエッチング)が行われることで、1層目の配線およびそこと電気的につながった領域と、2層目の配線との間で高電圧が加わる状態を抑制することができる。
In particular, in the state where the
この結果、例えば前述したゲイト電極110と活性層202との間に高電圧が加わるような状況を避けることができる。即ち、ゲイト絶縁膜203に高電圧が印加されることを抑制することができる。
As a result, for example, a situation where a high voltage is applied between the
次にITO膜213をパターニングする。このパターニングもドライエッチングによって行う。このITOのエッチングを行った後にさらに配線100と114のエッチングを行う。即ち、図2(E)の105と104の領域において、配線100と114をエッチング除去する。
Next, the
こうして、配線100と114とが、105と104の領域において切断(分断)される。
Thus, the
図2には、図1の104と105で示される領域で配線を分断する状態が示されている。他に103で示される領域における配線109の分断も同じ工程において同時に行われる。
FIG. 2 shows a state in which the wiring is divided at the areas indicated by 104 and 105 in FIG. In addition, the
こうしてアクティブマトリクス型の液晶表示装置の画素領域の回路構成が完成する。 Thus, the circuit configuration of the pixel region of the active matrix liquid crystal display device is completed.
本実施例においては、プラズマが利用される工程において、アンテナとして機能してしまう各配線や電極が電気的にショートし同電位となっている。従って、局所的にプラズマから高電位が誘起されても、それが原因で作製途中の薄膜トランジスタが破壊されてしまうことを抑制することができる。 In this embodiment, in the process of using plasma, each wiring or electrode that functions as an antenna is electrically shorted to have the same potential. Therefore, even when a high potential is locally induced from plasma, it is possible to suppress the destruction of the thin film transistor being manufactured due to the high potential.
〔実施例2〕
本実施例は、図5(B)に示すような等価回路を有したアクティブマトリクス型の液晶表示装置の画素領域の構成に関する。図5(A)は図5(B)に示す等価回路を有した構成を上面から見た様子を示す。
[Example 2]
This embodiment relates to a structure of a pixel region of an active matrix liquid crystal display device having an equivalent circuit as shown in FIG. FIG. 5A illustrates a state in which the structure having the equivalent circuit illustrated in FIG.
図5において、502がゲイト配線であり、501がソース配線である。このゲイト配線とソース配線とはマトリクス状に配置されており、この2つの配線に囲まれた領域に512、513、514で示されるような画素電極が配置されている。 In FIG. 5, 502 is a gate wiring, and 501 is a source wiring. The gate wiring and the source wiring are arranged in a matrix, and pixel electrodes as indicated by 512, 513, and 514 are arranged in a region surrounded by the two wirings.
図5に示す構成は、M型に配置された半導体層(活性層)の上をゲイト配線502と容量線503とが横断することにより、(B)に示すような回路構成とするものである。
The configuration shown in FIG. 5 is a circuit configuration as shown in FIG. 5B when the
(B)を見れば明らかなように、ゲイト配線502と容量線503とが直接接続されていては、回路は動作しない。またゲイト配線502と容量線503とは、同一の導電膜をパターニングして形成される。
As is clear from FIG. 5B, the circuit does not operate when the
このような構成において、ゲイト配線502と容量線503とを覆って絶縁膜を形成する際等において、2つの配線間に高電圧が加わってしまう場合がある。(B)を見れば明らかなようにゲイト配線502と容量線503との間に高い電圧が加わった場合、その間に形成されているトランジスタやMOS容量は破壊されてしまう。
In such a configuration, when an insulating film is formed to cover the
そこで本実施例で示す構成においては、画素電極513(この画素電極は最後に形成される)の形成時までは、500で示される部分でゲイト線502と容量線503とを接続しておき、画素電極513のパターニング時に500の領域を切断することを特徴とする。
Therefore, in the configuration shown in this embodiment, until the pixel electrode 513 (this pixel electrode is formed last) is formed, the
このような構成とすることで、特に作製工程を増加させずに、ゲイト配線502と容量線503との間に高い電圧が加わることを防ぐことができる。
With such a structure, it is possible to prevent a high voltage from being applied between the
〔実施例3〕
本実施例は、図1に示す短絡用の配線109や114、さらには100のパターン形状に関する。
Example 3
This embodiment relates to the short-
プラズマによって誘起されるパルス状の高電位は、局所的な異常放電によって生成される。従って、パルス状の高電位が誘起される場所も不特定の局所領域となる。 The pulsed high potential induced by the plasma is generated by local abnormal discharge. Therefore, the place where the pulsed high potential is induced is also an unspecified local region.
アクティブマトリクス領域が大面積となった場合、プラズマから誘起された高電位パルスが配線を長い距離に渡り伝播することが考えられる。このような場合、各配線や電極が同電位となっていても上記伝播する高電位パルスの影響が懸念される。 When the active matrix region has a large area, it is conceivable that a high potential pulse induced from plasma propagates over a long distance through the wiring. In such a case, there is a concern about the influence of the propagating high potential pulse even if each wiring or electrode has the same potential.
本実施例で示すのは、このような場合に効果を発揮する構成に関する。本実施例においては、109や114、さらには100で示される短絡用の配線の一部に図6に示すようなパターンを形成する。 The present embodiment relates to a configuration that is effective in such a case. In this embodiment, a pattern as shown in FIG. 6 is formed on a part of the short-circuit wiring indicated by 109, 114, and 100.
図6(A)に示すのは、配線601を伝播してきた高電位パルス波形を602で示される部分で減少あるいは消滅させるための配線パターンである。この配線パターンは、602で示される部分でパルスを衝突させ、そのエネルギーをそこで放電させてしまうためのものである。 FIG. 6A shows a wiring pattern for reducing or eliminating the high potential pulse waveform propagating through the wiring 601 at a portion indicated by 602. This wiring pattern is for colliding a pulse at a portion indicated by 602 and discharging the energy there.
図6(A)に示すようなパターンは、100や114で示される短絡用の配線の途中や終端部に配置することが効果的である。これは、高電位パルスが配線を何回も往復しないようにすることに効果がある。 It is effective to arrange the pattern as shown in FIG. 6A in the middle of the short-circuit wiring indicated by 100 or 114 or at the terminal portion. This is effective in preventing the high potential pulse from reciprocating the wiring many times.
また、図6(B)に示すのは、グランド電位を有するベタ配線603に囲まれて放電用のパターン605が配置された配線604である。
FIG. 6B illustrates a wiring 604 in which a
このようなパターンも100や114で示される短絡用の配線の終端部に配置することが有効である。また、アクティブマトリクス領域と周辺駆動回路領域との間の領域に配置することも有用である。 It is effective to arrange such a pattern at the terminal portion of the short-circuit wiring indicated by 100 or 114. It is also useful to dispose in an area between the active matrix area and the peripheral drive circuit area.
図7で示されるのは、2つの配線701と703を702で示されるような配線パターンで接続したものである。このような構成は、配線701と703を伝播してきた高電位パルスが702のパターン部分で衝突し、そこで放電される機能を有している。
In FIG. 7, two
図7で示すようなパターンは、100や114で示される短絡用の配線の終端部やアクティブマトリクス領域からはずれた部分に設けることが有効である。図7で示すようなパターンを設けることにより、アクティブマトリクス回路内を高電位パルスが縦横無尽に伝播することを抑制することができる。 It is effective to provide the pattern as shown in FIG. 7 at the terminal portion of the short-circuit wiring indicated by 100 or 114 or a portion away from the active matrix region. By providing a pattern as shown in FIG. 7, it is possible to suppress the high potential pulse from being propagated in the active matrix circuit indefinitely.
101 ゲイト配線
102 ソース配線
103 切断領域
104 切断領域
105 切断領域
106 薄膜トランジスタ
107 液晶
108 ソース配線
109 短絡配線
110 ゲイト電極
112 ゲイト配線
211 ドレイン領域
101
Claims (8)
複数の薄膜トランジスタのゲイト電極に延びている複数の第1の配線と、当該第1の配線同士を接続する短絡配線とを同時に形成し、
前記第1の配線及び前記短絡配線上に第1の絶縁膜を形成し、
前記第1の絶縁膜上に前記複数の薄膜トランジスタのソース領域に接続された複数の第2の配線を形成し、
前記第2の配線上に第2の絶縁膜を形成し、
前記第1の絶縁膜及び前記第2の絶縁膜に前記短絡配線に達する開口を形成し、
前記第2の絶縁膜上に導電パターンを形成することを含み、
放電あるいは誘起された高電位パルスを減少または消滅させるための配線パターンが前記アクティブマトリクス領域と前記周辺駆動回路領域との間の領域に配置され、
前記導電パターンをパターニングによって形成する際に前記短絡配線を切断することを特徴とする半導体装置の作製方法。 A method for manufacturing a semiconductor device having an active matrix region and a peripheral driver circuit region on the same substrate,
Forming a plurality of first wirings extending to the gate electrodes of the plurality of thin film transistors and a short-circuit wiring connecting the first wirings simultaneously;
Forming a first insulating film on the first wiring and the short-circuit wiring;
Forming a plurality of second wirings connected to source regions of the plurality of thin film transistors on the first insulating film;
Forming a second insulating film on the second wiring;
Forming an opening reaching the short-circuit wiring in the first insulating film and the second insulating film;
Forming a conductive pattern on the second insulating film;
A wiring pattern for reducing or extinguishing a discharged or induced high potential pulse is disposed in a region between the active matrix region and the peripheral driving circuit region,
A method for manufacturing a semiconductor device, wherein the short-circuit wiring is cut when the conductive pattern is formed by patterning.
複数の薄膜トランジスタのゲイト電極に延びている複数の第1の配線を形成し、
前記第1の配線上に第1の絶縁膜を形成し、
前記第1の絶縁膜上に前記複数の薄膜トランジスタのソース領域に接続された複数の第2の配線と、当該第2の配線同士を接続する短絡配線とを同時に形成し、
前記第2の配線及び前記短絡配線上に第2の絶縁膜を形成し、
前記第2の絶縁膜に前記短絡配線に達する開口を形成し、
前記第2の絶縁膜上に導電パターンを形成することを含み、
放電あるいは誘起された高電位パルスを減少または消滅させるための配線パターンが前記アクティブマトリクス領域と前記周辺駆動回路領域との間の領域に配置され、
前記導電パターンをパターニングによって形成する際に前記短絡配線を切断することを特徴とする半導体装置の作製方法。 A method for manufacturing a semiconductor device having an active matrix region and a peripheral driver circuit region on the same substrate,
Forming a plurality of first wirings extending to gate electrodes of the plurality of thin film transistors;
Forming a first insulating film on the first wiring;
Forming a plurality of second wirings connected to source regions of the plurality of thin film transistors and a short-circuiting wiring connecting the second wirings on the first insulating film;
Forming a second insulating film on the second wiring and the short-circuit wiring;
Forming an opening reaching the short-circuit wiring in the second insulating film;
Forming a conductive pattern on the second insulating film;
A wiring pattern for reducing or extinguishing a discharged or induced high potential pulse is disposed in a region between the active matrix region and the peripheral driving circuit region,
A method for manufacturing a semiconductor device, wherein the short-circuit wiring is cut when the conductive pattern is formed by patterning.
複数の薄膜トランジスタのゲイト電極に延びている複数の第1の配線と、当該第1の配線同士を接続する第1の短絡配線とを同時に形成し、
前記第1の配線及び前記第1の短絡配線上に第1の絶縁膜を形成し、
前記第1の絶縁膜上に前記複数の薄膜トランジスタのソース領域に接続された複数の第2の配線と、当該第2の配線同士を接続する第2の短絡配線とを同時に形成し、
前記第2の配線及び前記第2の短絡配線上に第2の絶縁膜を形成し、
前記第1の絶縁膜及び前記第2の絶縁膜に前記第1の短絡配線に達する開口を形成し、
前記第2の絶縁膜に前記第2の短絡配線に達する開口を形成し、
前記第2の絶縁膜上に導電パターンを形成することを含み、
放電あるいは誘起された高電位パルスを減少または消滅させるための配線パターンが前記アクティブマトリクス領域と前記周辺駆動回路領域との間の領域に配置され、
前記導電パターンをパターニングによって形成する際に前記第1及び第2の短絡配線を切断することを特徴とする半導体装置の作製方法。 A method for manufacturing a semiconductor device having an active matrix region and a peripheral driver circuit region on the same substrate,
Forming a plurality of first wirings extending to the gate electrodes of the plurality of thin film transistors and a first short-circuiting wiring connecting the first wirings;
Forming a first insulating film on the first wiring and the first short-circuit wiring;
A plurality of second wirings connected to source regions of the plurality of thin film transistors and a second short-circuiting wiring connecting the second wirings are simultaneously formed on the first insulating film;
Forming a second insulating film on the second wiring and the second short-circuit wiring;
Forming an opening reaching the first short-circuit wiring in the first insulating film and the second insulating film;
Forming an opening reaching the second short-circuit wiring in the second insulating film;
Forming a conductive pattern on the second insulating film;
A wiring pattern for reducing or extinguishing a discharged or induced high potential pulse is disposed in a region between the active matrix region and the peripheral driving circuit region,
A method of manufacturing a semiconductor device, wherein the first and second short-circuit wirings are cut when the conductive pattern is formed by patterning.
前記第1の配線のうち少なくとも一の配線と、前記第2の配線のうち少なくとも一の配線とは接続されて形成され、前記導電パターンをパターニングによって形成する際に切断されることを特徴とする半導体装置の作製方法。 In any one of Claims 1 thru | or 3,
At least one of the first wirings and at least one of the second wirings are connected to each other, and are cut when the conductive pattern is formed by patterning. A method for manufacturing a semiconductor device.
前記アクティブマトリクス領域を構成する複数の薄膜トランジスタのゲイト電極に延びている複数の配線と、ソース領域に接続された複数の配線を形成し、
前記配線上に絶縁膜を形成し、
前記絶縁膜上に導電パターンを形成することを含み、
前記配線同士は短絡配線によって接続されており、
放電あるいは誘起された高電位パルスを減少または消滅させるための配線パターンが、前記アクティブマトリクス領域と前記周辺駆動回路領域との間の領域に配置され、
前記導電パターンをパターニングによって形成する際に前記絶縁膜に形成した開口を介して前記短絡配線を切断することを特徴とする半導体装置の作製方法。 A method for manufacturing a semiconductor device having an active matrix region and a peripheral driver circuit region on the same substrate,
Forming a plurality of wirings extending to gate electrodes of a plurality of thin film transistors constituting the active matrix region, and a plurality of wirings connected to the source region;
Forming an insulating film on the wiring;
Forming a conductive pattern on the insulating film,
The wires are connected by a short-circuit wire,
A wiring pattern for reducing or extinguishing a discharged or induced high potential pulse is disposed in a region between the active matrix region and the peripheral driving circuit region,
A method for manufacturing a semiconductor device, wherein the short-circuit wiring is cut through an opening formed in the insulating film when the conductive pattern is formed by patterning.
複数の薄膜トランジスタのゲイト電極に延びている複数の第1の配線と、
当該第1の配線に接続されている短絡配線と、
前記第1の配線及び前記短絡配線上に形成された第1の絶縁膜と、
前記第1の絶縁膜上に形成され、前記複数の薄膜トランジスタのソース領域に接続された複数の第2の配線と、
前記第2の配線上に形成された第2の絶縁膜と、
前記第2の絶縁膜上に形成された導電パターンとを有し、
放電あるいは誘起された高電位パルスを減少または消滅させるための配線パターンが、前記アクティブマトリクス領域と前記周辺駆動回路領域との間の領域に配置され、
前記短絡配線は切断されていることを特徴とする半導体装置。 A semiconductor device having an active matrix region and a peripheral drive circuit region on the same substrate,
A plurality of first wirings extending to gate electrodes of the plurality of thin film transistors;
A short-circuit wiring connected to the first wiring;
A first insulating film formed on the first wiring and the short-circuit wiring;
A plurality of second wirings formed on the first insulating film and connected to source regions of the plurality of thin film transistors;
A second insulating film formed on the second wiring;
A conductive pattern formed on the second insulating film;
A wiring pattern for reducing or extinguishing a discharged or induced high potential pulse is disposed in a region between the active matrix region and the peripheral driving circuit region,
The semiconductor device, wherein the short-circuit wiring is cut.
複数の薄膜トランジスタのゲイト電極に延びている複数の第1の配線と、
前記第1の配線上に形成された第1の絶縁膜と、
前記第1の絶縁膜上に形成され、前記複数の薄膜トランジスタのソース領域に接続された複数の第2の配線と、
当該第2の配線に接続されている短絡配線と、
前記第2の配線及び前記短絡配線上に形成された第2の絶縁膜と、
前記第2の絶縁膜上に形成された導電パターンとを有し、
放電あるいは誘起された高電位パルスを減少または消滅させるための配線パターンが、前記アクティブマトリクス領域と前記周辺駆動回路領域との間の領域に配置され、
前記短絡配線は切断されていることを特徴とする半導体装置。 A semiconductor device having an active matrix region and a peripheral drive circuit region on the same substrate,
A plurality of first wirings extending to gate electrodes of the plurality of thin film transistors;
A first insulating film formed on the first wiring;
A plurality of second wirings formed on the first insulating film and connected to source regions of the plurality of thin film transistors;
A short-circuit wiring connected to the second wiring;
A second insulating film formed on the second wiring and the short-circuit wiring;
A conductive pattern formed on the second insulating film;
A wiring pattern for reducing or extinguishing a discharged or induced high potential pulse is disposed in a region between the active matrix region and the peripheral driving circuit region,
The semiconductor device, wherein the short-circuit wiring is cut.
複数の薄膜トランジスタのゲイト電極に延びている複数の第1の配線と、
当該第1の配線に接続されている第1の短絡配線と、
前記第1の配線及び前記第1の短絡配線上に形成された第1の絶縁膜と、
前記第1の絶縁膜上に形成され、前記複数の薄膜トランジスタのソース領域に接続された複数の第2の配線と、
当該第2の配線に接続されている第2の短絡配線と、
前記第2の配線及び前記第2の短絡配線上に形成された第2の絶縁膜と、
前記第2の絶縁膜上に形成された導電パターンとを有し、
放電あるいは誘起された高電位パルスを減少または消滅させるための配線パターンが、前記アクティブマトリクス領域と前記周辺駆動回路領域との間の領域に配置され、
前記第1及び第2の短絡配線はそれぞれ切断されていることを特徴とする半導体装置。 A semiconductor device having an active matrix region and a peripheral drive circuit region on the same substrate,
A plurality of first wirings extending to gate electrodes of the plurality of thin film transistors;
A first short-circuit wiring connected to the first wiring;
A first insulating film formed on the first wiring and the first short-circuit wiring;
A plurality of second wirings formed on the first insulating film and connected to source regions of the plurality of thin film transistors;
A second short-circuit wiring connected to the second wiring;
A second insulating film formed on the second wiring and the second short-circuit wiring;
A conductive pattern formed on the second insulating film;
A wiring pattern for reducing or extinguishing a discharged or induced high potential pulse is disposed in a region between the active matrix region and the peripheral driving circuit region,
The semiconductor device according to claim 1, wherein the first and second short-circuit wirings are cut off.
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JP2004316061A JP2005099827A (en) | 1995-08-04 | 2004-10-29 | Semiconductor device and its manufacturing method |
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Cited By (2)
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JP2009092692A (en) * | 2007-10-03 | 2009-04-30 | Ulvac Japan Ltd | Method for manufacturing panel, and panel |
JP2013236069A (en) * | 2012-04-13 | 2013-11-21 | Semiconductor Energy Lab Co Ltd | Display device and method of manufacturing said display device |
-
2004
- 2004-10-29 JP JP2004316061A patent/JP2005099827A/en not_active Withdrawn
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