KR100728952B1

KR100728952B1 - Method forming electrical fuse of semiconductor device

Info

Publication number: KR100728952B1
Application number: KR1020040056759A
Authority: KR
Inventors: 장헌용
Original assignee: 주식회사 하이닉스반도체
Priority date: 2004-07-21
Filing date: 2004-07-21
Publication date: 2007-06-15
Also published as: KR20060007694A

Abstract

본 발명은 반도체 소자의 전기적 퓨즈 형성방법을 개시한다. 개시된 본 발명은 캐패시터 구조를 이용하여 웨이퍼 레벨 및 패키지 레벨 모두에서 리페어가 가능하도록 한 반도체 소자의 전기적 퓨즈 형성방법으로서, 소자분리막을 구비한 반도체 기판을 제공하는 단계; 상기 기판 내에 소자분리막에 접하도록 접합영역을 형성하는 단계; 상기 기판 상에 제1산화막과 질화막 및 제2산화막을 차례로 형성하는 단계; 상기 접합영역이 노출되도록 제2산화막과 질화막 및 제1산화막을 식각하여 콘택홀을 형성하는 단계; 상기 콘택홀 내에 하부전극을 형성하는 단계; 상기 하부전극의 상단부가 노출되도록 제2산화막을 제거하는 단계; 상기 노출된 하부전극 상단부의 소정 폭을 식각하는 단계; 상기 식각된 하부전극 상단부의 측벽에 스페이서를 형성하는 단계; 상기 하부전극과 스페이서 및 질화막 상에 유전막을 형성하는 단계; 및 상기 유전막 상에 상부전극을 형성하는 단계를 포함하는 것을 특징으로 한다.The present invention discloses a method for forming an electrical fuse of a semiconductor device. Disclosed is a method of forming an electrical fuse of a semiconductor device in which a repair is possible at both a wafer level and a package level using a capacitor structure, the method comprising: providing a semiconductor substrate having a device isolation film; Forming a junction region in the substrate to contact the device isolation layer; Sequentially forming a first oxide film, a nitride film, and a second oxide film on the substrate; Forming a contact hole by etching the second oxide film, the nitride film, and the first oxide film to expose the junction region; Forming a lower electrode in the contact hole; Removing the second oxide film so that the upper end of the lower electrode is exposed; Etching a predetermined width of an upper portion of the exposed lower electrode; Forming a spacer on a sidewall of an upper portion of the etched lower electrode; Forming a dielectric film on the lower electrode, the spacer, and the nitride film; And forming an upper electrode on the dielectric layer.

Description

TECHNICAL FORMING ELECTRICAL FUSE OF SEMICONDUCTOR DEVICE

도 1a 내지 도 1g는 본 발명의 실시예에 따른 반도체 소자의 전기적 퓨즈 형성방법을 설명하기 위한 공정 단면도.1A to 1G are cross-sectional views illustrating a method of forming an electrical fuse of a semiconductor device according to an embodiment of the present invention.

*도면의 주요 부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *

1 : 반도체 기판 2 : 소자분리막1 semiconductor substrate 2 device isolation film

3 : 접합영역 4 : 제1산화막3: junction region 4: first oxide film

5 : 질화막 6 : 제2산화막5: nitride film 6: second oxide film

7 : 콘택홀 8 : 하부전극7: contact hole 8: lower electrode

9 : 스페이서 10 : 유전막9 spacer 10 dielectric film

11 : 상부전극 11: upper electrode

본 발명은 반도체 소자의 전기적 퓨즈 형성방법에 관한 것으로, 보다 상세하게는, 웨이퍼 레벨(wafer level)과 패키지 레벨(package level)에서 리페어가 가능한 반도체 소자의 전기적 퓨즈 형성방법에 관한 것이다. The present invention relates to a method of forming an electrical fuse of a semiconductor device, and more particularly, to a method of forming an electrical fuse of a semiconductor device capable of repairing at a wafer level and a package level.

종래 반도체 디램에서 사용하는 리페어(repair) 방식은 칩(chip) 내에 퓨즈를 형성한 후, 레이저로 파괴함으로써 페일(fail)이 발생한 해당 어드레스를 리던던시(redundancy)로 전환하도록 프로그램화 한 것인데, 이 방식은 웨이퍼 레벨에서만 프로그램이 가능하며, 패키지 공정 이후 발생한 어드레스에 대해서는 리페어가 불가능한 문제점이 있다.The repair method used in the conventional semiconductor DRAM is to program a fuse to form a chip in the chip and then destroy it with a laser so as to convert the corresponding address where a failure occurs into redundancy. Is programmable only at the wafer level, and there is a problem that repair is not possible with respect to addresses generated after the package process.

즉, 반도체 소자의 리페어 방식 중 하나인 레이저를 이용한 리페어 방식을 사용할 경우, 퓨즈 상단의 산화막 두께를 조절하는 것과 균일도(uniformity)를 최적화하기 어려우며, 레이저 블로잉(laser blowing)시 정확도에 제약이 따르는 문제점이 있다. 특히, 패키지 상태에서 리페어가 불가능한 관계로 페일이 발생할 경우, 수율 감소를 초래하게 된다.That is, when using a repair method using a laser, which is one of the repair methods of a semiconductor device, it is difficult to control the thickness of the oxide film on the top of the fuse and to optimize the uniformity, and the accuracy is limited when laser blowing. There is this. In particular, when a failure occurs because repair is impossible in a packaged state, a yield decrease occurs.

또한, 전기적 리페어 퓨즈는 두 개의 전극 사이에 절연층이 샌드위치 형태를 이루고 있다가 내부 바이어스 또는 외부 바이어스를 통해서 프로그래밍하여 절연층의 파괴가 일어나면서 두 개의 전극 사이에 전도 채널(conductive channel)을 형성하는 것이다.In addition, an electrical repair fuse has a sandwich form between two electrodes, and is programmed through an internal bias or an external bias to break down the insulating layer to form a conductive channel between the two electrodes. will be.

한편, 종래의 전기적 퓨즈(electric fuse)는 디램의 경우, 일반적인 캐패시터를 그대로 이용하고자 하는 경향이 많으나, 실제로 칩 내의 전원 회로에서 생성되는 바이어스로는 캐패시터의 절연막을 파괴하고 채널을 형성하기에는 구조상의 문제점이 있다, 즉, 인가된 전류가 단면적이 비교적 넓은 영역을 통과할 시 산화막 등의 절연막의 파괴를 유발시킬 수 없고, 결과적으로 효과적인 채널형성이 어려운 문제점이 있다. On the other hand, the conventional electric fuse (electric fuse), in the case of DRAM, tends to use a common capacitor as it is, but in fact, the bias generated in the power circuit in the chip is a structural problem to break the insulating film of the capacitor and form a channel That is, when an applied current passes through a region having a relatively large cross-sectional area, it is impossible to cause breakdown of an insulating film such as an oxide film, and as a result, there is a problem that effective channel formation is difficult.

따라서, 상기와 같은 문제점을 해결하기 위하여 안출된 본 발명은, 웨이퍼 레벨과 패키지 레벨에서 리페어가 가능한 반도체 소자의 전기적 퓨즈 형성방법을 제공하는데 그 목적이 있다.Accordingly, an object of the present invention is to provide a method for forming an electrical fuse of a semiconductor device capable of repairing at a wafer level and a package level.

상기 목적을 달성하기 위한 본 발명은, 캐패시터 구조를 이용하여 웨이퍼 레벨 및 패키지 레벨 모두에서 리페어가 가능하도록 한 반도체 소자의 전기적 퓨즈 형성방법으로서, 소자분리막을 구비한 반도체 기판을 제공하는 단계; 상기 기판 내에 소자분리막에 접하도록 접합영역을 형성하는 단계; 상기 기판 상에 제1산화막과 질화막 및 제2산화막을 차례로 형성하는 단계; 상기 접합영역이 노출되도록 제2산화막과 질화막 및 제1산화막을 식각하여 콘택홀을 형성하는 단계; 상기 콘택홀 내에 하부전극을 형성하는 단계; 상기 하부전극의 상단부가 노출되도록 제2산화막을 제거하는 단계; 상기 노출된 하부전극 상단부의 소정 폭을 식각하는 단계; 상기 식각된 하부전극 상단부의 측벽에 스페이서를 형성하는 단계; 상기 하부전극과 스페이서 및 질화막 상에 유전막을 형성하는 단계; 및 상기 유전막 상에 상부전극을 형성하는 단계를 포함하는 것을 특징으로 한다.According to an aspect of the present invention, there is provided a method of forming an electrical fuse of a semiconductor device, which enables repair at both a wafer level and a package level by using a capacitor structure, the method including: providing a semiconductor substrate having a device isolation film; Forming a junction region in the substrate to contact the device isolation layer; Sequentially forming a first oxide film, a nitride film, and a second oxide film on the substrate; Forming a contact hole by etching the second oxide film, the nitride film, and the first oxide film to expose the junction region; Forming a lower electrode in the contact hole; Removing the second oxide film so that the upper end of the lower electrode is exposed; Etching a predetermined width of an upper portion of the exposed lower electrode; Forming a spacer on a sidewall of an upper portion of the etched lower electrode; Forming a dielectric film on the lower electrode, the spacer, and the nitride film; And forming an upper electrode on the dielectric layer.

여기에서, 상기 노출된 하부전극 상단부의 소정 폭을 식각하는 단계는, 잔류된 상단부 폭이 0.05∼0.1㎛가 되도록 하는 것을 특징으로 한다.Here, the etching of the predetermined width of the upper end of the exposed lower electrode is characterized in that the remaining upper end width is 0.05 ~ 0.1㎛.

상기 제1산화막은 HDP, USG, SOG, TEOS, BPSG, PSG 및 HLD 산화막으로 구성된 그룹으로부터 선택되는 어느 하나로 형성하는 것을 특징으로 한다 The first oxide film is formed of any one selected from the group consisting of HDP, USG, SOG, TEOS, BPSG, PSG, and HLD oxide.

상기 유전막은 ONO, NO, TaON, PZT, BST, STO, TiO 및 BLT로 구성된 그룹으로부터 선택되는 어느 하나로 형성하는 것을 특징으로 한다.The dielectric layer may be formed of any one selected from the group consisting of ONO, NO, TaON, PZT, BST, STO, TiO, and BLT.

상기 상부전극은 폴리실리콘막 또는 금속막으로 형성하는 것을 특징으로 한다.The upper electrode may be formed of a polysilicon film or a metal film.

(실시예)(Example)

이하, 본 발명의 바람직한 실시예에 대해 첨부된 도면을 참조하여 보다 상세하게 설명하도록 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 1a 내지 도 1g는 본 발명의 실시예에 따른 반도체 소자의 전기적 퓨즈 형성방법을 설명하기 위한 각 공정별 단면도이다. 1A to 1G are cross-sectional views of respective processes for describing a method of forming an electrical fuse of a semiconductor device according to an exemplary embodiment of the present invention.

도 1a에 도시된 바와 같이, 소자분리막(2)이 구비된 반도체 기판(1)을 제공한다. 그 다음, 상기 기판(1) 내에 불순물 이온주입을 실시하여 소자분리막(2)에 접하도록 접합영역(3)을 형성한다. 이어서, 상기 기판(1) 상에 제1산화막(4)과 질화막(5) 및 제2산화막(6)을 차례로 형성한다. 이때, 상기 제1산화막(4)은 HDP, USG, SOG, TEOS, BPSG, PSG 및 HLD 산화막으로 구성된 그룹으로부터 선택되는 어느 하나로 형성한다.As shown in FIG. 1A, a semiconductor substrate 1 having an isolation layer 2 is provided. Subsequently, impurity ion implantation is performed in the substrate 1 to form a junction region 3 in contact with the device isolation film 2. Subsequently, the first oxide film 4, the nitride film 5, and the second oxide film 6 are sequentially formed on the substrate 1. In this case, the first oxide film 4 is formed of any one selected from the group consisting of HDP, USG, SOG, TEOS, BPSG, PSG, and HLD oxide.

도 1b에 도시된 바와 같이, 상기 접합영역(3)이 노출되도록 제2산화막(6)과 질화막(5) 및 제1산화막(4)을 식각하여 콘택홀(7)을 형성한다.As shown in FIG. 1B, the contact hole 7 is formed by etching the second oxide film 6, the nitride film 5, and the first oxide film 4 so that the junction region 3 is exposed.

도 1c에 도시된 바와 같이, 상기 콘택홀(7) 내에 폴리실리콘막을 매립하여 하부전극(8)을 형성한다.As shown in FIG. 1C, a polysilicon film is embedded in the contact hole 7 to form a lower electrode 8.

도 1d에 도시된 바와 같이, 상기 하부전극(8)의 상단부가 노촐되도록 제2산 화막(6)을 제거한다.As shown in FIG. 1D, the second oxide layer 6 is removed to expose the upper end of the lower electrode 8.

도 1e에 도시된 바와 같이, 상기 노출된 하부전극(8) 상단부의 소정 폭을 식각한다. 이때, 잔류된 하부전극의 상단부 폭이 0.1㎛ 이하, 바람직하게는 0.05∼0.1㎛가 되도록 식각한다.As shown in FIG. 1E, a predetermined width of the upper portion of the exposed lower electrode 8 is etched. At this time, the upper end portion of the remaining lower electrode is etched so that it is 0.1 μm or less, preferably 0.05 to 0.1 μm.

도 1f에 도시된 바와 같이, 상기 식각된 하부전극(8) 상단부의 측벽에 스페이서(9)를 형성한다. 이때, 상기 스페이서(9)는 질화막 또는 산화막으로 형성한다.As shown in FIG. 1F, spacers 9 are formed on sidewalls of the etched lower electrode 8. In this case, the spacer 9 is formed of a nitride film or an oxide film.

도 1g에 도시된 바와 같이, 상기 하부전극(8)과 스페이서(9) 및 질화막(5) 상에 유전막(10)을 형성한다. 이때, 상기 유전막(10)은 ONO, NO, TaON, PZT, BST, STO, TiO 및 BLT로 구성된 그룹으로부터 선택되는 어느 하나로 형성한다. As shown in FIG. 1G, a dielectric film 10 is formed on the lower electrode 8, the spacer 9, and the nitride film 5. At this time, the dielectric film 10 is formed of any one selected from the group consisting of ONO, NO, TaON, PZT, BST, STO, TiO and BLT.

그 다음, 상기 유전막(10) 상에 상부전극(11)을 형성한다. 여기에서, 상기 상부전극(11)은 폴리실리콘막 또는 금속막으로 형성한다. 이때, 상기 하부전극(8)과 상부전극(11) 사이에 유전막(10)이 계면을 이루면서 "A" 부분에 전계(electric field)가 집중되어 유전막(10)이 파괴(rupture)되면서 상부전극(11)과 하부전극(8) 사이에 전도 채널(conduction layer)이 형성되어 전기적 퓨즈가 형성된다. Next, an upper electrode 11 is formed on the dielectric film 10. Here, the upper electrode 11 is formed of a polysilicon film or a metal film. At this time, as the dielectric film 10 forms an interface between the lower electrode 8 and the upper electrode 11, an electric field is concentrated at the “A” portion, and the dielectric film 10 is disrupted. A conduction layer is formed between 11 and the lower electrode 8 to form an electrical fuse.

이상, 본 발명을 몇 가지 예를 들어 설명하였으나, 본 발명은 이에 한정되는 것은 아니며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자라면 본 발명의 사상에서 벗어나지 않으면서 많은 수정과 변형을 가질 수 있음을 이해할 것이다.In the above, the present invention has been described with reference to some examples, but the present invention is not limited thereto. Those skilled in the art may have many modifications and variations without departing from the spirit of the present invention. I will understand.

이상에서와 같이, 본 발명은 레이저를 이용한 리페어 방식을 패키지 내에서도 사용할 수 있도록 기판 내에 접합영역을 형성한 후에 접합영역 상에 하부전극과 유전막 및 상부전극을 형성하여 전기적 퓨즈를 형성함으로써 패키지 내에서도 레이저를 이용한 리페어 방식을 사용할 수 있다. 이로 인해, 반도체 소자의 수율을 향상시킬 수 있다.As described above, the present invention forms the junction region in the substrate so that the repair method using the laser can be used in the package, and then forms the lower electrode, the dielectric layer and the upper electrode on the junction region to form an electrical fuse, thereby forming the laser in the package. The repair method used can be used. For this reason, the yield of a semiconductor element can be improved.

Claims

A method of forming an electrical fuse in a semiconductor device using a capacitor structure to enable repair at both a wafer level and a package level,

Providing a semiconductor substrate having a device isolation film;

Forming a junction region in the substrate to contact the device isolation layer;

Sequentially forming a first oxide film, a nitride film, and a second oxide film on the substrate;

Forming a contact hole by etching the second oxide film, the nitride film, and the first oxide film to expose the junction region;

Forming a lower electrode in the contact hole;

Removing the second oxide film so that the upper end of the lower electrode is exposed;

Etching a predetermined width of an upper portion of the exposed lower electrode;

Forming a spacer on a sidewall of an upper portion of the etched lower electrode;

Forming a dielectric film on the lower electrode, the spacer, and the nitride film; And

Forming an upper electrode on the dielectric layer.

The method of claim 1, wherein the etching of the predetermined width of the exposed upper end of the lower electrode has a width of the remaining upper end of 0.05 μm to 0.1 μm.

The method of claim 1, wherein the first oxide layer is formed of any one selected from the group consisting of HDP, USG, SOG, TEOS, BPSG, PSG, and HLD oxide.

The method of claim 1, wherein the dielectric layer is formed of any one selected from the group consisting of ONO, NO, TaON, PZT, BST, STO, TiO, and BLT.

The method of claim 1, wherein the upper electrode is formed of a polysilicon film or a metal film.