JP2007122071A - Manufacturing method of display device - Google Patents

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宏勇 張
Satoshi Teramoto
聡 寺本
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Abstract

<P>PROBLEM TO BE SOLVED: To suppress the occurrence of defects due to static electricity, in a manufacturing process of an active matrix display device or of a completed product. <P>SOLUTION: In a manufacturing method of the display device wherein an active matrix circuit and a peripheral driving circuit for driving the active matrix circuit are disposed on one substrate, a first conductive film included in the active matrix circuit, a second conductive film included in the peripheral driving circuit, and a third conductive film provided to surround the active matrix circuit and the peripheral driving circuit are formed on the substrate, and the third conductive film constitutes a protection capacity and is electrically connected to the first and second conductive films, and the third conductive film is electrically disconnected from the first and second conductive films later. <P>COPYRIGHT: (C)2007,JPO&INPIT

Description

本明細書で開示する発明は、周辺駆動回路を内蔵したアクティブマトリクス型のフラットパネルディスプレイの構造に関する。   The invention disclosed in this specification relates to a structure of an active matrix flat panel display including a peripheral driving circuit.

従来より、周辺駆動回路を内蔵したアクティブマトリクス型の液晶表示装置が知られている。これは、薄膜トランジスタ(TFTと称する)でもって構成される画素領域を構成するアクティブマトリクス回路と、やはり薄膜トランジスタで構成されるこのアクティブマトリクス回路を駆動するための周辺駆動回路と、をガラス基板(または石英基板)上に集積化した構成を有している。   Conventionally, an active matrix type liquid crystal display device incorporating a peripheral driving circuit is known. This is because an active matrix circuit constituting a pixel region constituted by a thin film transistor (referred to as TFT) and a peripheral drive circuit for driving the active matrix circuit also constituted by a thin film transistor are composed of a glass substrate (or quartz). Substrate).

例えばVGAパネルにおいては、約30万個の薄膜トランジスタが同一のガラス基板または石英基板上に集積化される。またEWSパネルの場合、約130万個の薄膜トランジスタが同一のガラス基板または石英基板上に集積化される。   For example, in a VGA panel, about 300,000 thin film transistors are integrated on the same glass substrate or quartz substrate. In the case of an EWS panel, about 1.3 million thin film transistors are integrated on the same glass substrate or quartz substrate.

このような構成においては、薄膜トランジスタに一つでも不良であると、点欠陥や線欠陥が形成されてしまう。   In such a configuration, if even one thin film transistor is defective, a point defect or a line defect is formed.

ディスプレイは、見た目でその性能が判断される。従って、上記の点欠陥や線欠陥が存在する場合、商品としては不良品となってしまう。   The performance of the display is judged by appearance. Therefore, when the above point defect or line defect exists, the product is a defective product.

ガラス基板や石英基板を用いる場合、その絶縁性が高く、またその面積が大きいことから、静電気による破壊(静電破壊)の問題が特に顕在化する。   In the case of using a glass substrate or a quartz substrate, the problem of breakdown due to static electricity (electrostatic breakdown) becomes particularly obvious because of its high insulation and large area.

例えば液晶パネルの形成に際しては、各種薄膜の成膜やエッチングにプラズマを用いた工程が多用される。これらプラズマを用いた工程においては、後述するようにパルス状の静電気が発生する。また、ラビング工程のようにプラズマ工程以外の場合において静電気が発生してしまう工程も存在している。   For example, when a liquid crystal panel is formed, a process using plasma is frequently used for forming and etching various thin films. In the process using these plasmas, pulsed static electricity is generated as described later. There is also a process where static electricity is generated in cases other than the plasma process, such as a rubbing process.

前述したように薄膜トランジスタを構成する各種薄膜の成膜やエッチングに際しては、プラズマCVD法やプラズマエッチング法で代表されるプラズマ工程が多用される。しかし、使用される基板の絶縁性が高いということから、このプラズマ工程において、局所的に放電が生じてしまう現象が起こる。   As described above, a plasma process typified by a plasma CVD method or a plasma etching method is frequently used for forming or etching various thin films constituting the thin film transistor. However, since the insulating property of the substrate used is high, a phenomenon occurs in which discharge occurs locally in this plasma process.

そしてこの放電に起因すると見られる不良が発生してしまう。具体的には、各種静電破壊や静電気が原因と見られる薄膜トランジスタの動作不良が発生してしまう。これらの不良は、アクティブマトリクス型の液晶表示装置やその他アクティブマトリクス型のフラットパネル型のディスプレイの生産歩留りを低下させる大きな要因となる。   And the defect seen to originate in this discharge will generate | occur | produce. Specifically, the malfunction of the thin film transistor which appears to be caused by various electrostatic breakdowns or static electricity occurs. These defects are a major factor in reducing the production yield of active matrix liquid crystal display devices and other active matrix flat panel displays.

上述の各種不良の発生について、本発明者が数々の実例を解析した結果、以下の知見が得られた。   As a result of the inventor's analysis of various examples of the occurrence of the various defects described above, the following knowledge was obtained.

まず、静電気や局在的な高電圧が印加されてしまうことによる不良の発生形態は、以下の2つに大別できる。   First, the occurrence of defects due to the application of static electricity or a localized high voltage can be broadly classified into the following two.

第1の形態は、静電パルスによるものである。静電パルスによる不良の種類としては、コンタクト不良と絶縁膜の絶縁破壊とがある。   The first form is due to electrostatic pulses. Types of failure due to electrostatic pulses include contact failure and dielectric breakdown of the insulating film.

コンタクト不良は以下のようなメカニズムによって発生する。まず、プラズマCVD法による薄膜の成膜時やRIE法によるプラズマエッチング時において、局在的な放電が起こる。この放電は、絶縁性の基板を用いた試料が大面積であり、そもそも局在的な放電が起こりやすい状態が実現されていることに加えて、パターン表面の凹凸やパターン面積の違い、さらに膜質の微妙な違い、さらにパーティクルの存在等の些細な要因により発生する。   Contact failure occurs by the following mechanism. First, localized discharge occurs when a thin film is formed by plasma CVD or plasma etching is performed by RIE. In addition to the fact that a sample using an insulating substrate has a large area and a local discharge is likely to occur in the first place, this discharge has an uneven pattern surface, differences in pattern area, and film quality. This is caused by slight differences such as the presence of particles.

上記の局在的な放電の結果、特定の微小な部分に高電圧が瞬間的に加わる。この時、配線の一部分に局在的に電圧が誘起され、静電パルスが発生する。この静電パルスは瞬間的に発生するものであり、その誘起される電圧の先頭値が極めて大きなものとなる。   As a result of the above localized discharge, a high voltage is momentarily applied to a specific minute portion. At this time, a voltage is locally induced in a part of the wiring, and an electrostatic pulse is generated. This electrostatic pulse is generated instantaneously, and the leading value of the induced voltage becomes extremely large.

そして、この静電パルスに起因して、薄膜トランジスタと配線(または電極)のコンタクト部分に瞬間的に大電流が流れる。この瞬間的な大電流が流れることにより、コンタクト部分が高い温度に発熱する。そしてこのことにより、コンタクトが破壊される。このコンタクトの破壊は永久的なものであり、一般には修復は困難である。   Due to the electrostatic pulse, a large current instantaneously flows through the contact portion between the thin film transistor and the wiring (or electrode). Due to this instantaneous large current flowing, the contact portion generates heat to a high temperature. This destroys the contact. This contact destruction is permanent and generally difficult to repair.

また絶縁膜の破壊は、静電パルスに起因する瞬間的な大電流が配線や電極に流れることにより、本来絶縁機能を維持しなければならない絶縁膜に局在的な強電界が加わり、その部分において絶縁性が破壊されることによる。この絶縁性の破壊も永久的なものであり、一般には修復が困難である。   In addition, the breakdown of the insulating film is caused by the fact that a local high electric field is applied to the insulating film, which originally has to maintain the insulating function, because an instantaneous large current caused by electrostatic pulses flows through the wiring and electrodes. This is due to the breakdown of the insulating property. This insulation breakdown is also permanent and is generally difficult to repair.

第2の形態は、プラズマ誘起による静電気の発生によるものである。これは、成膜やエッチング等のプラズマが用いられる工程において、基板上の配線パターン形状の不均一性(面積の違いや段差)に起因する。この工程においては、プラズマ放電中にパターン間に局在的な電位差が瞬間的に誘起される。   The second form is due to generation of static electricity by plasma induction. This is due to non-uniformity (difference in area or level difference) of the wiring pattern shape on the substrate in a process using plasma such as film formation or etching. In this process, a local potential difference between patterns is instantaneously induced during plasma discharge.

この局在的な電位差は、導電性パターン同士、あるは導電性パターンと絶縁基板との間に局在的な放電を引き起こす。そしてこのことに起因して薄膜トランジスタのジャンクション(PI接合やNI接合)に損傷が与えられ、薄膜トランジスタの動作が不良となる。   This local potential difference causes a local discharge between the conductive patterns or between the conductive pattern and the insulating substrate. As a result, the junction (PI junction or NI junction) of the thin film transistor is damaged, and the operation of the thin film transistor becomes poor.

この局在的な放電による薄膜トランジスタのジャンクションに対する損傷は、加熱処理等によって修復することができる場合がある。従ってこの場合の不良は半永久的なものと見ることができる。   Damage to the junction of the thin film transistor due to this localized discharge may be repaired by heat treatment or the like. Therefore, the defect in this case can be regarded as semi-permanent.

本明細書で開示する発明は、上述した各種静電破壊による不良の発生を抑制し、液晶パネルの生産歩留りを向上させる技術を提供することを課題とする。   An object of the invention disclosed in this specification is to provide a technique for suppressing the occurrence of defects due to the various electrostatic breakdowns described above and improving the production yield of liquid crystal panels.

本明細書で開示する発明は、上述の解析結果に基づくものである。本明細書で開示する発明は、基本的に2つの構成からなる。第1の構成は、静電パルスの発生を抑制する手段を提供するものである。また、第2の構成はプラズマによって誘起される静電気の発生を抑制する手段を提供するものである。   The invention disclosed in this specification is based on the analysis result described above. The invention disclosed in this specification basically has two configurations. The first configuration provides means for suppressing the generation of electrostatic pulses. The second configuration provides a means for suppressing the generation of static electricity induced by plasma.

本明細書で開示する発明においては、静電パルスの発生を抑制するための構成として、液晶パネルの周囲に瞬間的な電気パルスを吸収する保護容量(キャパシタ)を配置する。   In the invention disclosed in this specification, a protective capacitor (capacitor) that absorbs an instantaneous electric pulse is arranged around the liquid crystal panel as a configuration for suppressing the generation of electrostatic pulses.

液晶パネルに代表されるアクティブマトリクス型のフラットパネルディスプレイの作製工程においては、各配線パターンの電位差を無くすためにショートリングと呼ばれる配線が配置される。このショートリングは、最終的には回路から切り離される。そして、完成品の段階では配線としての機能は持たない。   In a manufacturing process of an active matrix flat panel display typified by a liquid crystal panel, wiring called a short ring is arranged in order to eliminate a potential difference between wiring patterns. This short ring is eventually disconnected from the circuit. And at the stage of the finished product, it does not have a function as wiring.

前述の電気パルスを吸収するためのキャパシタ(保護容量)の電極の一方は、このショートリングに接続される。即ち、ショートリングに誘起される電気パルスを上記保護容量に吸収させる構成とする。   One of the electrodes of the capacitor (protective capacitor) for absorbing the electric pulse is connected to the short ring. That is, the protective capacitor absorbs the electric pulse induced in the short ring.

ショートリングはアクティブマトリクス回路を構成するソース配線とゲイト配線の全てに接続されている。従って、アクティブマトリクス回路のどこかに電気パルスの侵入があっても上記の保護容量に電気パルスは吸収される。また、電気パルスが大きく保護容量によって完全に吸収されなくても、その影響を弱めることができる。   The short ring is connected to all of the source wiring and the gate wiring constituting the active matrix circuit. Therefore, even if the electric pulse enters somewhere in the active matrix circuit, the electric pulse is absorbed by the protective capacitor. Moreover, even if the electric pulse is large and is not completely absorbed by the protective capacitor, the influence can be weakened.

なお一般にショートリングは、アクティブマトリクス回路を駆動するための周辺駆動回路を構成する薄膜トランジスタのゲイト電極の全てに連結した構成にはなっていない。しかし、周辺駆動回路ブロックに近い領域に上記保護容量を配置すれば、外部からの電気パルスをそこで吸収し、周辺駆動回路に電気パルスが進入することを抑制することができる。また、周辺駆動回路に侵入する電気パルスを弱めることができる。   In general, the short ring is not connected to all the gate electrodes of the thin film transistors constituting the peripheral drive circuit for driving the active matrix circuit. However, if the protection capacitor is arranged in a region close to the peripheral drive circuit block, it is possible to absorb an external electric pulse there and prevent the electric pulse from entering the peripheral drive circuit. In addition, electric pulses that enter the peripheral drive circuit can be weakened.

また、本明細書に開示する発明においては、プラズマによって誘起される静電気を防ぐ手段として、この静電気を放電させる放電パターンをショートリングとアクティブマトリクス回路部、さらにショートリングと周辺駆動回路部との間に配置する。   In the invention disclosed in this specification, as a means for preventing static electricity induced by plasma, a discharge pattern for discharging static electricity is provided between the short ring and the active matrix circuit portion, and between the short ring and the peripheral drive circuit portion. To place.

本発明者らの解析によれば、主に面積の大きい導電性パターンからプラズマによって誘起される静電気が発生しやすい。   According to the analysis by the present inventors, static electricity induced by plasma is likely to be generated mainly from a conductive pattern having a large area.

液晶パネルの作製工程中における最大の面積を有する導電性パターンは、ショートリングである。即ち、ショートリングは、各配線間の電位差をなくし、不要な放電を抑制するためのものであるが、一方では、ショートリング自身が静電気の発生を招いてしまう要因ともなっている。   The conductive pattern having the largest area during the manufacturing process of the liquid crystal panel is a short ring. That is, the short ring is for eliminating the potential difference between the wirings and suppressing unnecessary discharge, but on the other hand, the short ring itself causes the generation of static electricity.

ショートリングに電圧が誘起されると、それが基になって局在的に静電気が生じてしまう。   When a voltage is induced in the short ring, static electricity is generated locally based on the voltage.

そこで、本明細書に開示する発明においては、ショートリングとアクティブマトリクス回路部、さらにショートリングと周辺駆動回路部との間にプラズマ誘起された静電気を消滅させる放電パターン(ガードリングと称する)を配置する。   Therefore, in the invention disclosed in this specification, a discharge pattern (referred to as a guard ring) that extinguishes plasma-induced static electricity is disposed between the short ring and the active matrix circuit portion, and between the short ring and the peripheral drive circuit portion. To do.

即ち、ショートリングに誘起された静電気がアクティブマトリクス回路部や周辺駆動回路部に入り込む前に、放電パターンを通過する段階でこの静電気を放電させてしまう構成とする。   That is, the static electricity induced in the short ring is discharged at the stage of passing through the discharge pattern before entering the active matrix circuit portion and the peripheral drive circuit portion.

または、電位差が生じては都合の悪い部分においては、ショートリングと当該回路との間に放電パターンを予め配置する。このようにすることで、回路にはショートリングとの間で生じる電位差の影響が及ばないようにすることができる。   Alternatively, a discharge pattern is arranged in advance between the short ring and the circuit at a portion that is inconvenient when a potential difference occurs. By doing so, it is possible to prevent the circuit from being affected by the potential difference generated between the short ring and the circuit.

そして、ショートリングに誘起された静電気によってアクティブマトリクス回路部や周辺駆動回路部に配置された薄膜トランジスタが損傷することを抑制することができる。   And it can suppress that the thin-film transistor arrange | positioned in an active-matrix circuit part or a peripheral drive circuit part by the static electricity induced by the short ring is damaged.

本明細書で開示する発明の一つは、図1にその一実施形態を示すように、アクティブマトリクス回路108と、該アクティブマトリクス回路を駆動するための周辺駆動回路104と105と、が同一基板101上に配置された構成を有し、前記アクティブマトリクス回路108及び前記周辺駆動回路104と105の周辺は放電パターン112、103、106によって囲まれていることを特徴とする。   One of the inventions disclosed in this specification is that an active matrix circuit 108 and peripheral drive circuits 104 and 105 for driving the active matrix circuit are formed on the same substrate as shown in FIG. 101, and the periphery of the active matrix circuit 108 and the peripheral driving circuits 104 and 105 are surrounded by discharge patterns 112, 103, and 106.

上記構成において、放電パターンのピッチをアクティブマトリクス回路の画素ピッチより小さくすることは有用である。   In the above configuration, it is useful to make the pitch of the discharge pattern smaller than the pixel pitch of the active matrix circuit.

これは、アクティブマトリクス回路に侵入する電気パルスによって、アクティブマトリクス回路において放電が生じないようにするためである。   This is to prevent discharge from occurring in the active matrix circuit due to electrical pulses entering the active matrix circuit.

他の発明の構成は、図3にその1実施形態の作製工程を示すように、
アクティブマトリクス型の表示装置であって、
同一基板301上にアクティブマトリクス回路(画素部)が配置されており、 前記アクティブマトリクス回路に隣接して容量が形成されており、
前記容量は、
前記アクティブマトリクス回路に配置された薄膜トランジスタのゲイト電極310と同一材料でかつ同一層に形成された電極307と、
該電極下の前記薄膜トランジスタのゲイト絶縁膜を構成する材料でなる絶縁膜306と、
前記絶縁膜306下の前記薄膜トランジスタの活性層を構成する半導体膜302と、
で構成されていることを特徴とする。
The structure of another invention is as shown in FIG.
An active matrix display device,
An active matrix circuit (pixel portion) is disposed on the same substrate 301, and a capacitor is formed adjacent to the active matrix circuit.
The capacity is
An electrode 307 made of the same material and in the same layer as the gate electrode 310 of the thin film transistor disposed in the active matrix circuit;
An insulating film 306 made of a material constituting the gate insulating film of the thin film transistor under the electrode;
A semiconductor film 302 constituting an active layer of the thin film transistor under the insulating film 306;
It is characterized by comprising.

他の発明の構成は、図3のその実施態様の1つを示すように、
アクティブマトリクス回路(画素部)と、
該アクティブマトリクス回路を駆動するために周辺駆動回路と、
が同一基板301上に配置された表示装置を作製する方法であって、
前記アクティブマトリクス回路を構成する全てのゲイト配線と全てのソース配線とに接続されるショートリング307を形成する工程と、
前記アクティブマトリクス回路に配置される薄膜トランジスタの不純物領域319〜321、300を不純物イオンの注入によって形成する工程と、
該工程と同時に前記ショートリング307をマスクとして不純物イオンを前記ショートリング下の半導体層302に注入し、前記ショートリング部に容量を形成する工程と、
を有することを特徴とする。
Other inventive configurations, as shown in one of its embodiments in FIG.
An active matrix circuit (pixel portion);
A peripheral drive circuit for driving the active matrix circuit;
Is a method of manufacturing a display device arranged on the same substrate 301,
Forming a short ring 307 connected to all gate wirings and all source wirings constituting the active matrix circuit;
Forming impurity regions 319 to 321 and 300 of the thin film transistor disposed in the active matrix circuit by implanting impurity ions;
Simultaneously with the step, implanting impurity ions into the semiconductor layer 302 under the short ring using the short ring 307 as a mask to form a capacitor in the short ring portion;
It is characterized by having.

上記構成においては、絶縁膜306を介して電極(ショートリング)307と半導体領域322とが対向する部分で容量が形成される。この容量は、電気パルスを吸収するための保護容量として機能する。   In the above structure, a capacitor is formed at a portion where the electrode (short ring) 307 and the semiconductor region 322 face each other with the insulating film 306 interposed therebetween. This capacity functions as a protective capacity for absorbing electrical pulses.

他の発明の構成は、図3にその実施態様の1つを示すように、
アクティブマトリクス型の表示装置の作製方法であって、
ショートリング307の下部に薄膜半導体層302が形成され、前記薄膜半導体層302を利用して容量を形成する工程を有することを特徴とする。
他の発明の構成は、図3にその実施態様の1つを示すように、
アクティブマトリクス型の表示装置の作製方法であって、
ショートリング307の下部に薄膜半導体層302が存在し、アクティブマトリクス回路に配置される薄膜トランジスタの不純物領域319〜321、300を形成する工程と同時に前記薄膜半導体層302を利用して容量を形成することを特徴とする。
Other invention configurations, as shown in FIG.
A method for manufacturing an active matrix display device,
A thin film semiconductor layer 302 is formed below the short ring 307, and a capacitor is formed using the thin film semiconductor layer 302.
Other invention configurations, as shown in FIG.
A method for manufacturing an active matrix display device,
A thin film semiconductor layer 302 exists below the short ring 307, and a capacitor is formed using the thin film semiconductor layer 302 simultaneously with the step of forming impurity regions 319 to 321 and 300 of the thin film transistor disposed in the active matrix circuit. It is characterized by.

本明細書に開示する発明を利用することにより、各種静電破壊による不良の発生を抑制し、液晶パネルの生産歩留りを向上させることができる。この技術は、アクティブマトリクス型の液晶表示装置のみではなく、他のアクティブマトリクス型を有するフラットパネルディスプレイに利用することができる。   By utilizing the invention disclosed in this specification, the occurrence of defects due to various electrostatic breakdowns can be suppressed, and the production yield of liquid crystal panels can be improved. This technique can be used not only for active matrix liquid crystal display devices but also for other flat panel displays having an active matrix type.

図1に示すアクティブマトリクス型の液晶表示装置の作製工程において、100にその拡大図を示すアクティブマトリクス回路108と、周辺駆動回路104や105とを囲むようにしてショートリング102を配置する。このショートリング102は、アクティブマトリクス回路を構成する格子状に配置されたソース線110とゲイト線111の全てに接続される。   In the manufacturing process of the active matrix type liquid crystal display device shown in FIG. The short ring 102 is connected to all of the source lines 110 and the gate lines 111 arranged in a lattice pattern constituting the active matrix circuit.

そしてこのショートリング102を一方の電極として、薄膜トランジスタの活性層を構成するのに用いる半導体を用いてMOS容量107が配置される。このMOS容量107は、外部から誘起されるパルス電圧を吸収する役割を有した保護容量となる。   A MOS capacitor 107 is arranged using the semiconductor used for forming the active layer of the thin film transistor with the short ring 102 as one electrode. The MOS capacitor 107 serves as a protective capacitor having a role of absorbing a pulse voltage induced from the outside.

また、ショートリング102とアクティブマトリクス回路108との間に放電パターン112を配置する。この放電パターン112は、104と105で示される周辺駆動回路とアクティブマトリクス回路108との間にも配置される。   A discharge pattern 112 is disposed between the short ring 102 and the active matrix circuit 108. The discharge pattern 112 is also disposed between the peripheral drive circuit indicated by 104 and 105 and the active matrix circuit 108.

さらにショートリング102と周辺駆動回路104及び105との間にも放電パターン103及び106が配置される。これらの放電パターンは、ショートリングに誘起されたパルス電圧を放電させ、各回路に電気パルスが侵入することを抑制する役割を有している。   Further, discharge patterns 103 and 106 are also arranged between the short ring 102 and the peripheral drive circuits 104 and 105. These discharge patterns have a role of discharging a pulse voltage induced in the short ring and suppressing an electric pulse from entering each circuit.

これらの放電パターンは、例えば図2の203で示されるような形状を有している。これらの放電パターンは、ショートリングの形成と同時に形成され、かつ必要に応じて電気的に相互に接続される。   These discharge patterns have a shape as shown by 203 in FIG. 2, for example. These discharge patterns are formed simultaneously with the formation of the short ring and are electrically connected to each other as necessary.

また放電パターンのピッチは、回路の配線パターンのピッチより短くすることが有効である。このようにすると、回路中において局在的な放電を行うような電気パルスを予め放電パターンにおいて放電させることができる。   It is effective to make the pitch of the discharge pattern shorter than the pitch of the circuit wiring pattern. In this way, electrical pulses that cause localized discharge in the circuit can be discharged in advance in the discharge pattern.

本実施例では、本明細書に開示する発明を利用したアクティブマトリクス型の液晶表示装置のアクティブマトリクス回路が形成される基板側の作製工程の概略を示す。   In this embodiment, an outline of a manufacturing process on a substrate side where an active matrix circuit of an active matrix liquid crystal display device using the invention disclosed in this specification is formed is shown.

図3にアクティブマトリクス基板側の作製工程の概略を示す。図3には、画素部に配置されるNチャネル型の薄膜トランジスタと、周辺回路部に配置されるP及びNチャネル型の薄膜トランジスタと、ショートリングが形成される部分に配置される保護容量(電気パルスを吸収するための容量)と、を同一基板上に同時に形成する工程が示されている。   FIG. 3 shows an outline of a manufacturing process on the active matrix substrate side. FIG. 3 shows an N channel thin film transistor disposed in the pixel portion, P and N channel thin film transistors disposed in the peripheral circuit portion, and a protection capacitor (electric pulse) disposed in a portion where a short ring is formed. And a step of forming a capacitor on the same substrate at the same time.

まず図3(A)に示すガラス基板301上に下地膜として図示しない酸化珪素膜、または酸化窒化珪素膜を成膜する。基板301としては、石英基板を利用することもできる。   First, a silicon oxide film or a silicon oxynitride film (not shown) is formed as a base film over the glass substrate 301 illustrated in FIG. A quartz substrate can be used as the substrate 301.

図示しない下地膜を成膜したら、後に薄膜トランジスタの活性層や容量を構成することになる珪素膜の形成を行う。   When a base film (not shown) is formed, a silicon film which will later constitute an active layer and a capacitor of the thin film transistor is formed.

ここでは、プラズマCVD法または減圧熱CVD法により、まず非晶質珪素膜を成膜する。さらに、加熱処理及び/またはレーザー光の照射により、この非晶質珪素膜を結晶化させ、図示しない結晶性珪素膜を得る。   Here, an amorphous silicon film is first formed by plasma CVD or low pressure thermal CVD. Further, the amorphous silicon film is crystallized by heat treatment and / or laser light irradiation to obtain a crystalline silicon film (not shown).

そしてこの図示しない結晶性珪素膜をパターニングすることにより、302〜305で示されるパターンを形成する。   Then, by patterning this crystalline silicon film (not shown), the patterns indicated by 302 to 305 are formed.

ここで、302はショートリング部に形成される保護容量の一方の電極を構成することになる半導体パターンである。   Here, reference numeral 302 denotes a semiconductor pattern that constitutes one electrode of the protective capacitor formed in the short ring portion.

また、303と304とが周辺駆動回路に配置されるPチャネル型の薄膜トランジスタとNチャネル型の薄膜トランジスタの活性層となる半導体パターンである。ここで、303がPチャネル型の薄膜トランジスタの活性層となる。また、304がNチャネル型の薄膜トランジスタの活性層となる。   Reference numerals 303 and 304 denote semiconductor patterns serving as active layers of a P-channel thin film transistor and an N-channel thin film transistor which are arranged in the peripheral driver circuit. Here, reference numeral 303 denotes an active layer of a P-channel thin film transistor. Reference numeral 304 denotes an active layer of an N-channel thin film transistor.

また、305が画素部に配置されるNチャネル型の薄膜トランジスタの活性層となる。この画素部に配置される薄膜トランジスタは、マトリクス状に配置された画素電極のそれぞれにスイッチング用に配置される。   Reference numeral 305 denotes an active layer of an N-channel thin film transistor disposed in the pixel portion. The thin film transistor disposed in the pixel portion is disposed for switching on each of the pixel electrodes disposed in a matrix.

こうして図3(A)に示す状態を得る。次にゲイト絶縁膜および他部において電気パルス吸収用の保護容量の誘電体を構成する絶縁膜306を成膜する。ここでは、絶縁膜306として酸化珪素膜を1000Åの厚さにプラズマCVD法を用いて成膜する。(図3(B))   In this way, the state shown in FIG. Next, an insulating film 306 constituting a dielectric of a protective capacitor for absorbing electric pulses is formed on the gate insulating film and other portions. Here, a silicon oxide film is formed to a thickness of 1000 mm as the insulating film 306 by a plasma CVD method. (Fig. 3 (B))

こうして図3(B)に示す状態を得る。次にゲイト電極を構成するための図示しないアルミニウム膜をスパッタ法でもって成膜する。ここでは、アルミニウム膜でもってゲイト電極を構成する例を示すが、他の金属材料や合金、さらに各種シリサイド材料を用いることもできる。   In this way, the state shown in FIG. Next, an aluminum film (not shown) for forming the gate electrode is formed by sputtering. Here, an example in which the gate electrode is formed of an aluminum film is shown, but other metal materials and alloys, and various silicide materials can also be used.

このアルミニウム膜中には、スカンジウムを0.1 重量%含有させる。これは、後の加熱が行われる工程において、アルミニウムの異常成長に起因するヒロックやウィスカーの発生を抑制するためである。ヒロックやウィスカーというのは、アルミニウムの異常成長によって形成される針状あるいは刺状の突起物のことである。   This aluminum film contains 0.1% by weight of scandium. This is to suppress the generation of hillocks and whiskers due to the abnormal growth of aluminum in the subsequent heating process. Hillocks and whiskers are needle-like or stab-like projections formed by abnormal growth of aluminum.

そしてこのアルミニウム膜をパターニングすることによって、図3(C)に示すアルミニウムでなるパターン307、308、309、310を形成する。   Then, by patterning this aluminum film, patterns 307, 308, 309, and 310 made of aluminum shown in FIG. 3C are formed.

ここで、307はショートリングを構成するパターンである。即ち、307はショートリングの断面を示すものといえる。   Here, reference numeral 307 denotes a pattern constituting a short ring. That is, it can be said that 307 shows a cross section of the short ring.

308は周辺駆動回路部に配置されるPチャンネル型の薄膜トランジスタのゲイト電極を構成するパターンである。309は周辺駆動回路部に配置されるNチャンネル型の薄膜トランジスタのゲイト電極を構成するパターンである。   Reference numeral 308 denotes a pattern constituting a gate electrode of a P-channel type thin film transistor disposed in the peripheral drive circuit section. Reference numeral 309 denotes a pattern constituting a gate electrode of an N channel type thin film transistor disposed in the peripheral drive circuit section.

さらに310は、画素部に配置されるNチャネル型の薄膜トランジスタのゲイト電極を構成するパターンである。この画素部に配置される薄膜トランジスタのゲイト電極310は、図2に示すようなマトリクス状に配置されたゲイト線202から延在して設けられる。   Further, reference numeral 310 denotes a pattern constituting a gate electrode of an N channel type thin film transistor disposed in the pixel portion. The gate electrode 310 of the thin film transistor disposed in the pixel portion is provided extending from the gate line 202 disposed in a matrix as shown in FIG.

307〜310で示されるアルミニウムでなるパターンを形成したら、電解溶液中でこれらパターンを陽極とした陽極酸化を行う。この工程において、陽極酸化膜311、312、313、314が形成される。   After the patterns made of aluminum shown by 307 to 310 are formed, anodic oxidation using these patterns as anodes in an electrolytic solution is performed. In this step, anodic oxide films 311, 312, 313, and 314 are formed.

この陽極酸化工程においては、電解溶液として酒石酸を含んだエチレングリコール溶液をアンモニア水で中和したものを用いる。この工程において形成される陽極酸化膜は、緻密な膜質を有し、アルミニウム膜の表面を物理的および電気的に保護する機能を有している。   In this anodizing step, an electrolytic solution obtained by neutralizing an ethylene glycol solution containing tartaric acid with aqueous ammonia is used. The anodized film formed in this step has a dense film quality and has a function of physically and electrically protecting the surface of the aluminum film.

即ち、この陽極酸化膜は、物理的にはヒロックやウィスカーの発生を抑制する機能を有し、また電気的にはアルミニウムでなるパターンの周囲からの絶縁性を高める機能を有している。   That is, this anodic oxide film physically has a function of suppressing generation of hillocks and whiskers, and electrically has a function of improving insulation from the periphery of the pattern made of aluminum.

このようにして図3(C)に示す状態を得る。この状態を得た段階で不純物イオンの注入を行う。   In this way, the state shown in FIG. Impurity ions are implanted when this state is obtained.

まず、活性層303が形成された部分を図示しないレジストマスクで覆った状態において、P(リン)イオンの注入をプラズマドーピング法でもって行う。   First, P (phosphorus) ions are implanted by a plasma doping method in a state where a portion where the active layer 303 is formed is covered with a resist mask (not shown).

この結果、ソース及びドレイン領域として機能するN型を有する不純物領域320と319、さらに321と300が形成される。   As a result, N-type impurity regions 320 and 319 and 321 and 300 functioning as source and drain regions are formed.

また、315と316の領域もN型を有する不純物領域として形成される。このN型を有する不純物領域315と316の少なくとも一方は、保護容量の電極となる。   The regions 315 and 316 are also formed as impurity regions having an N type. At least one of the N-type impurity regions 315 and 316 serves as an electrode of a protective capacitor.

即ち、この保護容量の一方の電極は307であり、他方の電極は315または316またはその両方となる。そして他部においてゲイト絶縁膜として機能する絶縁膜306がこの保護容量の誘電体となる。こうしてMOSキャパシタでなる保護容量がN型の薄膜トランジスタの形成と同時に自己整合的に形成される。   That is, one electrode of the protection capacitor is 307, and the other electrode is 315 or 316 or both. The insulating film 306 functioning as a gate insulating film in the other part serves as a dielectric of this protective capacitor. In this way, a protective capacitor composed of a MOS capacitor is formed in a self-aligning manner simultaneously with the formation of the N-type thin film transistor.

次に先にPイオンが注入された領域を新たなレジストマスクでマスクして、B(ボロン)イオンの注入を行う。この結果、Pチャネル型の薄膜トランジスタのソース領域317及びドレイン領域318が自己整合的に形成される。   Next, the region into which P ions have been implanted first is masked with a new resist mask, and B (boron) ions are implanted. As a result, the source region 317 and the drain region 318 of the P-channel thin film transistor are formed in a self-aligned manner.

こうして図3(C)に示す状態を得る。不純物イオンの注入が終了したら、レーザー光の照射を行い、不純物イオンの注入が行われた領域の活性化を行う。   In this way, the state shown in FIG. When the implantation of impurity ions is completed, laser light irradiation is performed to activate the region where the impurity ions have been implanted.

その後、層間絶縁膜329として酸化珪素膜、または窒化珪素膜と酸化珪素膜の積層膜、またはこれらの膜と樹脂膜との積層膜を成膜する。   After that, a silicon oxide film, a stacked film of a silicon nitride film and a silicon oxide film, or a stacked film of these films and a resin film is formed as the interlayer insulating film 329.

さらに画素部の薄膜トランジスタのドレイン領域にコンタクトホールの形成を行い、ITOでなる画素電極330を形成する。   Further, a contact hole is formed in the drain region of the thin film transistor in the pixel portion, and a pixel electrode 330 made of ITO is formed.

次に再度のコンタクトホールの形成を行い、周辺駆動回路部のPチャネル型の薄膜トランジスタのソース電極323とドレイン電極324を形成する。また同時に周辺駆動回路部のNチャネル型の薄膜トランジスタのソース電極326とドレイン電極325を形成する。また同時に画素部の薄膜トランジスタのソース電極327を形成する。これらの電極はチタン膜とアルミニウム膜の積層膜でもって構成する。   Next, contact holes are formed again, and a source electrode 323 and a drain electrode 324 of a P-channel thin film transistor in the peripheral driver circuit portion are formed. At the same time, a source electrode 326 and a drain electrode 325 of an N-channel thin film transistor in the peripheral driver circuit portion are formed. At the same time, a source electrode 327 of a thin film transistor in the pixel portion is formed. These electrodes are composed of a laminated film of a titanium film and an aluminum film.

なお、ソース電極327は、図2に示すソース線201から延在して形成される。   Note that the source electrode 327 is formed to extend from the source line 201 shown in FIG.

図3に示すような画素部の構成は、マトリクス状に配置された数百万以上の各画素においてそれぞれ同時に形成される。   The configuration of the pixel portion as shown in FIG. 3 is simultaneously formed in each of millions or more of pixels arranged in a matrix.

本実施例では、プラズマ放電中において局在的な電位差が誘起されることによるショートリングに発生する電気パルスを放電させる放電パターンについて説明する。   In the present embodiment, a discharge pattern for discharging an electric pulse generated in a short ring caused by a local potential difference being induced during plasma discharge will be described.

図2に示すのは、格子状に配置されたソース線201とゲイト線202とを有したアクティブマトリクス型の液晶パネルの一方の基板側の一部である。図には、マトリクス状に配置された薄膜トランジスタ205、206と、この薄膜トランジスタの出力によって駆動される液晶207、208が示されている。   FIG. 2 shows a part of one substrate side of an active matrix type liquid crystal panel having source lines 201 and gate lines 202 arranged in a lattice pattern. In the figure, thin film transistors 205 and 206 arranged in a matrix and liquid crystals 207 and 208 driven by outputs of the thin film transistors are shown.

図2に示すのは、薄膜トランジスタが完成し、各部の配線の形成が終了した段階である。この段階においては、ショートリング204に各ゲイト線は接続されている。また、図示されていないが、ショートリング204から延在した他のショートリング部分には、ソース線201もそれぞれ電気的に接続されている。   FIG. 2 shows a stage where the thin film transistor is completed and the formation of wirings in each part is completed. At this stage, each gate line is connected to the short ring 204. Although not shown, the source line 201 is also electrically connected to other short ring portions extending from the short ring 204.

図2に示す構成においては、ショートリング204とアクティブマトリクス回路との間を接続する配線に203で示されるような放電パターンが形成されている。   In the configuration shown in FIG. 2, a discharge pattern as indicated by 203 is formed on the wiring connecting the short ring 204 and the active matrix circuit.

この放電パターン203は、プラズマを用いた成膜やエッチング時において、ショートリング204と回路部との間で生じる電位差に起因する電気パルスを放電させる機能を有している。   The discharge pattern 203 has a function of discharging an electric pulse caused by a potential difference generated between the short ring 204 and the circuit portion during film formation or etching using plasma.

この放電パターン203の効果を高めるには、そのピッチをアクティブマトリクス回路の画素ピッチよりも小さくすることが有効である。   In order to enhance the effect of the discharge pattern 203, it is effective to make the pitch smaller than the pixel pitch of the active matrix circuit.

この放電パターンは、アクティブマトリクス回路の周囲を囲むように配置されている。ここでは、アクティブマトリクス回路とショートリングとを接続する配線に203で示されるような放電パターンを配置する例を示した。   This discharge pattern is arranged so as to surround the periphery of the active matrix circuit. Here, an example is shown in which a discharge pattern as indicated by 203 is arranged on the wiring connecting the active matrix circuit and the short ring.

しかし、この放電パターンはどこかの配線に必ずしも接続させれている必要は必ずしもない。例えば、電位差を持ちそうな回路と回路の間や、回路と配線の間、さらには電位差を持ちそうな導電性パターン同士の間に203で示されるような形状を有する放電パターンを配置することは有効である。   However, this discharge pattern does not necessarily have to be connected to some wiring. For example, disposing a discharge pattern having a shape as indicated by 203 between circuits that are likely to have a potential difference, between circuits and wiring, and between conductive patterns that are likely to have a potential difference is It is valid.

このような場合にも何らかの原因(一般にはプラズマ工程に起因)によって生じる電位差に起因する電気パルスをこの放電パターンが存在することで消滅させることができる。   Even in such a case, an electric pulse caused by a potential difference caused by some cause (generally due to a plasma process) can be extinguished by the presence of this discharge pattern.

図4にこの放電パターンを取り入れたアクティブマトリクス型の液晶表示装置のTFT基板の顕微鏡写真を示す。図4に示すのは、ガラス基板上に形成された微細なパターンを示す写真である。   FIG. 4 shows a photomicrograph of the TFT substrate of an active matrix type liquid crystal display device incorporating this discharge pattern. FIG. 4 is a photograph showing a fine pattern formed on a glass substrate.

図4には、左上に格子状の配線が形成されたアクティブマトリクス回路が示されている。また、このアクティブマトリクス回路からショートリング(写真には写っていない)へと延在する配線が示されている。   FIG. 4 shows an active matrix circuit in which a grid-like wiring is formed on the upper left. In addition, wiring extending from the active matrix circuit to a short ring (not shown in the photograph) is shown.

左上に示されるアクティブマトリクス回路において、横方向に延在するのがゲイト線である。また縦方向に延在するのがソース線である。   In the active matrix circuit shown in the upper left, a gate line extends in the horizontal direction. A source line extends in the vertical direction.

また図4には、ゲイト線及びソース線からアクティブマトリクス回路の外側に延在した領域で電気パルスを放電させるための放電パターンが配置されている状態が示されている。   FIG. 4 shows a state in which a discharge pattern for discharging an electric pulse is arranged in a region extending from the gate line and the source line to the outside of the active matrix circuit.

さらに電気パルスが侵入し易い、アクティブマトリクス回路の角の部分に隣接して放電パターンが配置されている。この放電パターンは、写真右下のおよそ1/4強の領域を占めている。この放電パターンは、アクティブマトリクス回路には直接接続されてはいない。   Further, a discharge pattern is arranged adjacent to a corner portion of the active matrix circuit where an electric pulse easily enters. This discharge pattern occupies an area of about a quarter of the lower right of the photograph. This discharge pattern is not directly connected to the active matrix circuit.

このような構成とすることで、アクティブマトリクス回路がプラズマ放電に起因する電気パルスによってダメージを受けることを防ぐことができる。   With such a configuration, it is possible to prevent the active matrix circuit from being damaged by an electric pulse caused by plasma discharge.

アクティブマトリクス型の液晶パネルの概要を示す図。The figure which shows the outline | summary of an active matrix liquid crystal panel. アティブマトリクス回路とそれに接続されたショートリングとを示す拡大図。The enlarged view which shows an active matrix circuit and the short ring connected to it. アクティブマトリクス型の液晶パネルの作製工程を示す断面図。Sectional drawing which shows the manufacturing process of an active-matrix liquid crystal panel. 基板上に形成された微細なパターンを示す写真。A photograph showing a fine pattern formed on a substrate.

符号の説明Explanation of symbols

101 ガラス基板
102 ショートリング
103 放電パターン
104、105 周辺駆動回路
106 放電パターン
107 保護容量
108 アクティブマトリクス回路
100 アクティブマトリクス回路の拡大部分
110 ソース線
111 ゲイト線
112 放電パターン
201 ソース線
202 ゲイト線
203 放電パターン
204 ショートリング
205、206 薄膜トランジスタ
207、208 液晶
301 ガラス基板
302 保護容量を構成する半導体パターン
303 Pチャネル型の薄膜トランジスタの活性層
304、305 Nチャネル型の薄膜トランジスタの活性層
306 ゲイト電極と保護容量の誘電体を構成する絶縁膜
307 ショートリング
308、309、310 ゲイト電極
311、312、313 陽極酸化膜
314 陽極酸化膜
315、316 保護容量の一方の電極を形成するN型領域
317 ソース領域
318 ドレイン領域
319 ドレイン領域
320 ソース領域
321 ソース領域
300 ドレイン領域
322 半導体領域
323 ソース電極
324 ドレイン電極
325 ドレイン電極
326 ソース電極
327 ソース電極
328 ドレイン電極
329 層間絶縁膜
330 画素電極
DESCRIPTION OF SYMBOLS 101 Glass substrate 102 Short ring 103 Discharge pattern 104,105 Peripheral drive circuit 106 Discharge pattern 107 Protection capacity 108 Active matrix circuit 100 Expanded part of active matrix circuit 110 Source line 111 Gate line 112 Discharge pattern 201 Source line 202 Gate line 203 Discharge pattern 204 Short ring 205, 206 Thin film transistor 207, 208 Liquid crystal 301 Glass substrate 302 Semiconductor pattern constituting protective capacitor 303 Active layer of P channel type thin film transistor 304, 305 Active layer of N channel type thin film transistor 306 Dielectric of gate electrode and protective capacitor Insulating film constituting the body
307 Short ring 308, 309, 310 Gate electrode 311, 312, 313 Anodized film 314 Anodized film 315, 316 N-type region for forming one electrode of the protective capacitance 317 Source region 318 Drain region 319 Drain region 320 Source region 321 Source region 300 Drain region 322 Semiconductor region 323 Source electrode 324 Drain electrode 325 Drain electrode 326 Source electrode 327 Source electrode 328 Drain electrode 329 Interlayer insulating film 330 Pixel electrode

Claims (21)

アクティブマトリクス回路と、前記アクティブマトリクス回路を駆動するための周辺駆動回路が同一基板上に配置された表示装置の作製方法であって、
前記基板上に、前記アクティブマトリクス回路に含まれる第1の導電膜と、前記周辺駆動回路に含まれる第2の導電膜と、前記アクティブマトリクス回路及び前記周辺駆動回路を囲んで設けられる第3の導電膜を形成し、
前記第3の導電膜は、保護容量を構成するとともに、前記第1及び第2の導電膜と電気的に接続され、
後に、前記第3の導電膜を、前記第1及び第2の導電膜から電気的に切り離すことを特徴とする表示装置の作製方法。
A method of manufacturing a display device in which an active matrix circuit and a peripheral driving circuit for driving the active matrix circuit are arranged on the same substrate,
A first conductive film included in the active matrix circuit, a second conductive film included in the peripheral drive circuit, and a third conductive film provided on the substrate so as to surround the active matrix circuit and the peripheral drive circuit. Forming a conductive film;
The third conductive film constitutes a protective capacitor and is electrically connected to the first and second conductive films,
A method for manufacturing a display device, wherein the third conductive film is electrically separated from the first and second conductive films later.
アクティブマトリクス回路と、前記アクティブマトリクス回路を駆動するための周辺駆動回路が同一基板上に配置された表示装置の作製方法であって、
前記基板上に、前記アクティブマトリクス回路に含まれる第1の導電膜と、前記周辺駆動回路に含まれる第2の導電膜と、前記アクティブマトリクス回路及び前記周辺駆動回路を囲んで設けられる第3の導電膜を形成し、
前記第1乃至第3の導電膜は、同一材料でかつ同一層に形成され、
前記第3の導電膜は、前記第1及び第2の導電膜と電気的に接続され、
後に、前記第3の導電膜を、前記第1及び第2の導電膜から電気的に切り離すことを特徴とする表示装置の作製方法。
A method of manufacturing a display device in which an active matrix circuit and a peripheral driving circuit for driving the active matrix circuit are arranged on the same substrate,
A first conductive film included in the active matrix circuit, a second conductive film included in the peripheral drive circuit, and a third conductive film provided on the substrate so as to surround the active matrix circuit and the peripheral drive circuit. Forming a conductive film;
The first to third conductive films are formed of the same material and in the same layer,
The third conductive film is electrically connected to the first and second conductive films;
A method for manufacturing a display device, wherein the third conductive film is electrically separated from the first and second conductive films later.
アクティブマトリクス回路と、前記アクティブマトリクス回路を駆動するための周辺駆動回路が同一基板上に配置された表示装置の作製方法であって、
前記基板上に、前記アクティブマトリクス回路に含まれる第1の導電膜と、前記周辺駆動回路に含まれる第2の導電膜と、前記アクティブマトリクス回路及び前記周辺駆動回路を囲んで設けられる第3の導電膜を形成し、
前記第3の導電膜の幅は、前記第1及び第2の導電膜の幅よりも広く、
前記第3の導電膜は、前記第1及び第2の導電膜と電気的に接続され、
後に、前記第3の導電膜を、前記第1及び第2の導電膜から電気的に切り離すことを特徴とする表示装置の作製方法。
A method of manufacturing a display device in which an active matrix circuit and a peripheral driving circuit for driving the active matrix circuit are arranged on the same substrate,
A first conductive film included in the active matrix circuit, a second conductive film included in the peripheral drive circuit, and a third conductive film provided on the substrate so as to surround the active matrix circuit and the peripheral drive circuit. Forming a conductive film;
The third conductive film is wider than the first and second conductive films,
The third conductive film is electrically connected to the first and second conductive films;
A method for manufacturing a display device, wherein the third conductive film is electrically separated from the first and second conductive films later.
アクティブマトリクス回路と、前記アクティブマトリクス回路を駆動するための周辺駆動回路が同一基板上に配置された表示装置の作製方法であって、
前記基板上に、前記アクティブマトリクス回路に含まれる第1の導電膜と、前記周辺駆動回路に含まれる第2の導電膜と、前記アクティブマトリクス回路及び前記周辺駆動回路の外側に設けられる第3の導電膜を形成し、
前記第3の導電膜の幅は、前記第1及び第2の導電膜の幅よりも広く、
前記第3の導電膜は、保護容量を構成するとともに、前記第1及び第2の導電膜と電気的に接続され、
後に、前記第3の導電膜を、前記第1及び第2の導電膜から電気的に切り離すことを特徴とする表示装置の作製方法。
A method of manufacturing a display device in which an active matrix circuit and a peripheral driving circuit for driving the active matrix circuit are arranged on the same substrate,
A first conductive film included in the active matrix circuit, a second conductive film included in the peripheral drive circuit, and a third conductive film provided on the substrate outside the active matrix circuit and the peripheral drive circuit. Forming a conductive film;
The third conductive film is wider than the first and second conductive films,
The third conductive film constitutes a protective capacitor and is electrically connected to the first and second conductive films,
A method for manufacturing a display device, wherein the third conductive film is electrically separated from the first and second conductive films later.
アクティブマトリクス回路と、前記アクティブマトリクス回路を駆動するための周辺駆動回路が同一基板上に配置された表示装置の作製方法であって、
前記基板上に、前記アクティブマトリクス回路に含まれる第1の導電膜と、前記周辺駆動回路に含まれる第2の導電膜と、前記アクティブマトリクス回路及び前記周辺駆動回路の外側に設けられる第3の導電膜を形成し、
前記第1乃至第3の導電膜は、同一材料でかつ同一層に形成され、
前記第3の導電膜は、前記第1及び第2の導電膜と電気的に接続され、
後に、前記第3の導電膜を、前記第1及び第2の導電膜から電気的に切り離すことを特徴とする表示装置の作製方法。
A method of manufacturing a display device in which an active matrix circuit and a peripheral driving circuit for driving the active matrix circuit are arranged on the same substrate,
A first conductive film included in the active matrix circuit, a second conductive film included in the peripheral drive circuit, and a third conductive film provided on the substrate outside the active matrix circuit and the peripheral drive circuit. Forming a conductive film;
The first to third conductive films are formed of the same material and in the same layer,
The third conductive film is electrically connected to the first and second conductive films;
A method for manufacturing a display device, wherein the third conductive film is electrically separated from the first and second conductive films later.
アクティブマトリクス回路と、前記アクティブマトリクス回路を駆動するための周辺駆動回路が同一基板上に配置された表示装置の作製方法であって、
前記基板上に、前記アクティブマトリクス回路に含まれる第1の導電膜と、前記周辺駆動回路に含まれる第2の導電膜と、前記アクティブマトリクス回路及び前記周辺駆動回路の外側に設けられる第3の導電膜を形成し、
前記第3の導電膜の幅は、前記第1及び第2の導電膜の幅よりも広く、
前記第3の導電膜は、前記第1及び第2の導電膜と電気的に接続され、
後に、前記第3の導電膜を、前記第1及び第2の導電膜から電気的に切り離すことを特徴とする表示装置の作製方法。
A method of manufacturing a display device in which an active matrix circuit and a peripheral driving circuit for driving the active matrix circuit are arranged on the same substrate,
A first conductive film included in the active matrix circuit, a second conductive film included in the peripheral drive circuit, and a third conductive film provided on the substrate outside the active matrix circuit and the peripheral drive circuit. Forming a conductive film;
The third conductive film is wider than the first and second conductive films,
The third conductive film is electrically connected to the first and second conductive films;
A method for manufacturing a display device, wherein the third conductive film is electrically separated from the first and second conductive films later.
請求項1乃至6のいずれか一において、前記第1乃至第3の導電膜は、アルミニウムを含むことを特徴とする表示装置の作製方法。   7. The method for manufacturing a display device according to claim 1, wherein the first to third conductive films contain aluminum. 請求項1乃至7のいずれか一において、前記第3の導電膜が前記第1及び第2の導電膜と電気的に接続されている状態で、前記第1乃至第3の導電膜上に、絶縁膜を形成することを特徴とする表示装置の作製方法。   8. The method according to claim 1, wherein the third conductive film is electrically connected to the first and second conductive films on the first to third conductive films. A manufacturing method of a display device, characterized by forming an insulating film. 請求項8において、前記絶縁膜は、酸化珪素膜、窒化珪素膜又は樹脂膜を含むことを特徴とする表示装置の作製方法。   9. The method for manufacturing a display device according to claim 8, wherein the insulating film includes a silicon oxide film, a silicon nitride film, or a resin film. 請求項1乃至9のいずれか一において、前記第3の導電膜が前記第1及び第2の導電膜と電気的に接続されている状態で、プラズマを用いた工程を行うことを特徴とする表示装置の作製方法。   The process using plasma is performed according to any one of claims 1 to 9, wherein the third conductive film is electrically connected to the first and second conductive films. A method for manufacturing a display device. 請求項10において、前記プラズマを用いた工程は、プラズマCVD法による薄膜の成膜工程、プラズマエッチング工程又はプラズマドーピング工程であることを特徴とする表示装置の作製方法。   11. The method for manufacturing a display device according to claim 10, wherein the step using plasma is a thin film formation step, a plasma etching step, or a plasma doping step by a plasma CVD method. 請求項1乃至11のいずれか一において、前記第3の導電膜が前記第1及び第2の導電膜と電気的に接続されている状態で、ラビング工程を行うことを特徴とする表示装置の作製方法。   12. The display device according to claim 1, wherein a rubbing process is performed in a state where the third conductive film is electrically connected to the first and second conductive films. Manufacturing method. 請求項1乃至12のいずれか一において、前記第1の導電膜は、ゲイト線又はソース線であることを特徴とする表示装置の作製方法。   13. The method for manufacturing a display device according to claim 1, wherein the first conductive film is a gate line or a source line. アクティブマトリクス回路を有する表示装置の作製方法であって、
基板上に、前記アクティブマトリクス回路に含まれる2つの第1の導電膜を形成し、
前記基板上に、前記アクティブマトリクス回路と前記基板の端部の間に設けられる第2の導電膜を形成し、
前記第2の導電膜は、保護容量を構成するとともに、前記2つの第1の導電膜と電気的に接続され、
後に、前記第2の導電膜を、前記2つの第1の導電膜から電気的に切り離すことを特徴とする表示装置の作製方法。
A method for manufacturing a display device having an active matrix circuit,
Forming two first conductive films included in the active matrix circuit on a substrate;
Forming a second conductive film provided between the active matrix circuit and the edge of the substrate on the substrate;
The second conductive film constitutes a protective capacitor and is electrically connected to the two first conductive films,
A method for manufacturing a display device, wherein the second conductive film is electrically separated from the two first conductive films later.
請求項14において、前記2つの第1の導電膜は、ゲイト線及びソース線であることを特徴とする表示装置の作製方法。   The method for manufacturing a display device according to claim 14, wherein the two first conductive films are a gate line and a source line. 請求項15において、前記ゲイト線又はソース線は、アルミニウム膜を含むことを特徴とする表示装置の作製方法。   16. The method for manufacturing a display device according to claim 15, wherein the gate line or the source line includes an aluminum film. 請求項16において、前記ゲイト線としてのアルミニウム膜は、スカンジウムを含むことを特徴とする表示装置の作製方法。   The method for manufacturing a display device according to claim 16, wherein the aluminum film as the gate line contains scandium. 請求項13、15及び16のいずれか一において、前記ソース線は、チタン膜を含むことを特徴とする表示装置の作製方法。   17. The method for manufacturing a display device according to claim 13, wherein the source line includes a titanium film. 請求項1、4、14乃至17のいずれか一において、前記保護容量は、半導体膜を電極として含むことを特徴とする表示装置の作製方法。   The method for manufacturing a display device according to claim 1, wherein the protective capacitor includes a semiconductor film as an electrode. 請求項1乃至19のいずれか一において、前記基板上に、酸化珪素膜又は酸化窒化珪素膜でなる下地膜が形成されていることを特徴とする表示装置の作製方法。   20. The method for manufacturing a display device according to claim 1, wherein a base film made of a silicon oxide film or a silicon oxynitride film is formed over the substrate. 請求項1乃至20のいずれか一において、前記表示装置は、液晶表示装置であることを特徴とする表示装置の作製方法。   The method for manufacturing a display device according to claim 1, wherein the display device is a liquid crystal display device.
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