JP3431741B2 - Semiconductor device - Google Patents

Semiconductor device

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JP3431741B2 JP30354195A JP30354195A JP3431741B2 JP 3431741 B2 JP3431741 B2 JP 3431741B2 JP 30354195 A JP30354195 A JP 30354195A JP 30354195 A JP30354195 A JP 30354195A JP 3431741 B2 JP3431741 B2 JP 3431741B2
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【発明の詳細な説明】 【0001】 【産業上の利用分野】本明細書で開示する発明は、液晶電気光学装置やEL型のフラットパネルディスプレイの構成、およびその作製方法に関する。 BACKGROUND OF THE INVENTION [0001] BACKGROUND OF THE INVENTION disclosed herein, the liquid crystal electro-optical device and an EL type configuration of flat panel displays, and a manufacturing method thereof. 【0002】 【従来の技術】フラットパネルディスプレイとして液晶電気光学装置が知られている。 [0002] The liquid crystal electro-optical device is known as the Related Art Flat panel displays. また高い画質を表示できる液晶電気光学装置として、アクティブマトリクス型の液晶電気光学装置が知られている。 The liquid crystal electro-optical device capable of displaying a high quality, it is known an active matrix type liquid crystal electro-optical device. 【0003】アクティブマトリクス型の液晶電気光学装置は、マトリクス状に配置された各画素にそれぞれ1つ以上の薄膜トランジスタを個別に配置し、各画素電極に出入りする電荷を薄膜トランジスタでもってスイッチングする構成を有している。 [0003] The active matrix type liquid crystal electro-optical device, have a configuration for switching with a respective one or more thin film transistors each of pixels arranged in a matrix are arranged separately, and out of each pixel electrode charge in the thin film transistor doing. 【0004】このような構成においては、表示コントラストを確保するためと、各画素に配置された薄膜トランジスタを遮光するためのブラックマトリクスという遮光膜が必要とされる。 [0004] In such a configuration, the order to secure the display contrast, light-shielding film that a black matrix for shielding the thin film transistor arranged in each pixel is required. 【0005】ブラックマトリクスとしては普通クロム等の金属が利用されている。 [0005] The metal of ordinary chromium and the like have been utilized as a black matrix. ブラックマトリクスに金属材料が利用されるのは、作製のし易さや不純物の問題が無いためである。 The metal material is utilized for the black matrix, because no fabrication ease and impurities problem. 【0006】図9に従来より公知のアクティブマトリクス型の液晶表示装置の画素部分に配置される薄膜トランジスタの作製工程を示す。 [0006] A manufacturing process of a thin film transistor provided in the pixel portion of the known active matrix liquid crystal display device of the prior art in FIG. まずガラス基板301上に下地膜として酸化珪素膜302を成膜する。 First, a silicon oxide film 302 as a base film on a glass substrate 301. 【0007】さらにその上に後に活性層を構成する珪素膜を形成する。 Furthermore forming a silicon film which later constitutes the active layer thereon. 珪素膜としてはCVD法で成膜した非晶質珪素膜を加熱やレーザー光の照射によって結晶化した結晶性珪素膜が用いられる。 The silicon film crystalline silicon film crystallized can be used by the irradiation of heat or laser light an amorphous silicon film formed by a CVD method. 【0008】この結晶性珪素膜をパターニングすることにより、薄膜トタンジスタの活性層303を得る。 [0008] By patterning the crystalline silicon film to obtain an active layer 303 of the thin film Totanjisuta. そしてゲイト絶縁膜を構成する酸化珪素膜304を成膜し、 The silicon oxide film 304 constituting a gate insulating film is formed,
さらにゲイト電極305を金属材料やシリサイド材料でもって構成する。 Further configured with the gate electrode 305 of a metal material or silicide material. こうして図3(A)に示す状態を得る。 Thus, the state shown in Figure 3 (A). 【0009】次に不純物イオンの注入を行うことにより、ソース領域とドレイン領域の形成を行う。 [0009] By implanting impurity ions then to form a source region and a drain region. この工程は、(B)に示すようにゲイト電極305をマスクとして不純物イオンをプラズマドーピング法等を利用して加速注入することによって行われる。 This step is performed by accelerating implanted impurity ions using a plasma doping method or the like using the gate electrodes as a mask 305 as shown in (B). 【0010】不純物イオンの注入後、レーザー光の照射や強光の照射により、アニールを行い、ソース/ドレイン領域の低抵抗化を促進させる。 [0010] After implantation of impurity ions, the irradiation of the irradiation or intense light of a laser beam, an annealing, to promote resistance of the source / drain regions. こうしてソース領域3 In this way the source region 3
06とドレイン領域308が自己整合的に形成される。 06 and drain region 308 are formed in a self-aligned manner.
またゲイト電極305がマスクとなり不純物イオンが注入されなかった領域がチャネル形成領域307として自己整合的に形成される。 The area gate electrode 305 impurity ions as a mask has not been implanted are formed in a self-aligned manner as the channel formation region 307. 【0011】次に(C)に示すように第1の層間絶縁膜309を酸化珪素膜でもって構成する。 [0011] Then the first interlayer insulating film 309 as shown in (C) is configured with a silicon oxide film. さらにコンタクトホールの形成を行い、ソース領域306へのコンタクト配線(ソース配線)310を形成する。 Further subjected to formation of a contact hole, forming a contact wiring (source wiring) 310 to the source region 306. そして、第2 Then, the second
の層間絶縁膜311を酸化珪素膜でもって形成する。 The interlayer insulating film 311 is formed with a silicon oxide film. 【0012】この酸化珪素膜311の上に金属膜でなるブラックマトリクス312を形成する。 [0012] to form a black matrix 312 formed of a metal film on the silicon oxide film 311. さらに第3の層間絶縁膜313を酸化珪素膜で形成する。 Further the third interlayer insulating film 313 is formed of a silicon oxide film. (図9 (Figure 9
(D)) 【0013】そしてコンタクトホールの形成を行った後、画素電極を構成するITO電極314を形成する。 (D)) [0013] Then after forming the contact hole, an ITO electrode 314 constituting the pixel electrode. 【0014】このような構成においては、3層目の層間絶縁膜313に存在するピンホールが問題となる。 [0014] In such a configuration, the pinhole becomes a problem that exists in the interlayer insulating film 313 of the third layer. IT IT
O膜は特に成膜時の回り込みが良く、ピンホール内に被覆性よく成膜されてしまう。 O film would be particularly well wraparound during film formation, good coverage deposition in the pinhole. 換言すれば、微小なピンホール内に容易に充填されてしまう。 In other words, it would be easily filled in fine pin holes. 【0015】図9(D)において316で示されるのがピンホールである。 [0015] a pinhole is shown by 316 in FIG. 9 (D). そして315で示されるのが、IT And is shown by 315, IT
O材料が充填されてしまったピンホール部分である。 O material is a pinhole part had been filled. 【0016】このような状態となると、ITO電極31 [0016] When it comes to such a state, ITO electrodes 31
4とブラックマトリクス312とがショートしてしまう。 4 and the black matrix 312 is short-circuited. この問題を解決するには、層間絶縁膜313を必要以上に厚く成膜する方法が考えられる。 To resolve this problem, it is conceivable a method of thickly deposited unnecessarily interlayer insulating film 313. また、層間絶縁膜313として特殊な多層膜を利用し、ピンホールの存在を無視できる構成とする方法が考えられる。 Further, by using a special multi-layer film as an interlayer insulating film 313, a method for the construction negligible presence of pinholes can be considered. また、光CVD法のようにピンホールの少ない膜質が得られる成膜方法を利用する方法が考えられる。 Further, methods utilizing deposition method less quality pinholes as optical CVD method is obtained is considered. しかしこのような方法は経済性の観点から好ましい手段であるとはいえない。 However, such method can not be said to be a preferred means in view of economy. 【0017】また図9に示すような多層配線を構成する場合、プラズマを用いた成膜時やエッチング時に特定の配線部分が電位を持ってしまい、局所的な破壊が生じてしまうようなことが多々ある。 [0017] When configuring the multi-layer wiring as shown in FIG. 9, a specific wiring portion at the time or etching film formation using the plasma will have the potential to be as local destruction occurs often there. このような現象は、装置の生産歩留りを低下させる要因となる。 Such a phenomenon becomes a factor of lowering the production yield of the device. 【0018】 【発明が解決しようとする課題】本明細書で開示する発明は、図9に示すような多層配線を有する構成において、上下間の配線のショートやプラズマを利用する工程における不良の発生を抑制する構成を提供することを課題とする。 [0018] disclosed herein [0008] invention, in a configuration having a multilayer wiring as shown in Figure 9, the defect in the step of using a short or plasma wiring between the upper and lower occurrence and to provide a structure suppresses. 【0019】さらに、金属材料を用いたブラックマトリクス上面に成膜される層間絶縁膜に存在するピンホールによって、この層間絶縁膜上に形成される画素電極とブラックマトリクスとがショートしてしまうことを防ぐ構成を提供することを課題とする。 Furthermore, by the pinhole present in the interlayer insulating film formed on the black matrix top surface using a metal material, that the pixel electrode and the black matrix formed in the interlayer insulating film is short-circuited and to provide a structure to prevent. また以上のような課題を作製工程を煩雑化させずに実現することを課題とする。 Further it is an object to realize the problems as described above without complicating the manufacturing process. 【0020】 【課題を解決するための手段】 【請求項1】本明細書で開示する発明の一つは、絶縁表面を有した基板上に形成される薄膜トランジスタと、前記薄膜トランジスタに接続される多層配線と、前記多層配線を構成する材料を利用して形成された前記薄膜トランジスタを遮光する遮光膜と、を有することを特徴とする。 [0020] One of the inventions disclosed in [SUMMARY for a] 1. A herein, a thin film transistor formed on a substrate having an insulating surface, a multilayer which is connected to the thin film transistor and the wiring, and having a light shielding film for shielding said thin film transistor formed by using a material for forming a multilayer wiring. 【0021】特に上記構成において、遮光膜を構成する材料は陽極酸化可能な金属材料またはその金属材料を主成分とした材料で構成されており、その表面には陽極酸化膜が形成されていることを特徴とする。 [0021] In particular the configuration, the material constituting the light shielding film is formed of a material mainly composed of anodic oxidizable metal material or a metal material, the anodic oxide film is formed on the surface the features. 【0022】さらに上記構成において、遮光膜を構成する材料はアルミニウムまたはアルミニウムを主成分とする材料でもって構成されており、その表面には陽極酸化膜が形成されていることを特徴とする。 [0022] In addition the above configuration, the material constituting the light-shielding film is composed with a material mainly containing aluminum or aluminum, on the surface and an anodized film is formed. 【0023】さらに上記構成において、多層配線の最下層の配線は、該配線上の上部配線が形成された後に分断されていることを特徴とする。 [0023] In addition the above configuration, the lowermost wiring of the multilayer wiring is characterized in that it is divided after the upper wiring of 該配 line is formed. 【0024】他の発明の構成は、多層配線を有する半導体装置の作製方法であって、陽極酸化可能な金属材料でもって第1の配線を形成する工程と、前記第1の配線の表面に陽極酸化膜を形成する工程と、前記第1の配線を覆って絶縁膜を形成する工程と、前記第1の配線の上方に陽極酸化可能な金属材料でもって第2の配線を形成する工程と、前記第2の配線の表面に陽極酸化膜を形成する工程と、前記第1の配線に到達する開口を形成する工程と、前記開口を利用して前記第1の配線を分断する工程と、を有することを特徴とする。 [0024] According to another aspect of the present invention, a method for manufacturing a semiconductor device having a multilayer wiring, a step of forming a first wiring with anodic oxidizable metal material, an anode on a surface of the first wiring forming an oxide film, a step of forming an insulating film covering the first wiring, a step of forming a second wiring with by the anodic oxidizable metal material above the first wiring, forming an anodic oxide film on the surface of the second wiring, forming an opening reaching the first wiring, a step of dividing the first wiring by utilizing the opening, the characterized in that it has. 【0025】特に上記構成において、遮光膜を構成する材料は陽極酸化可能な金属材料またはその金属材料を主成分とした材料で構成されており、その表面には陽極酸化膜が形成されていることを特徴とする。 [0025] In particular the configuration, the material constituting the light shielding film is formed of a material mainly composed of anodic oxidizable metal material or a metal material, the anodic oxide film is formed on the surface the features. 【0026】また上記構成において、遮光膜を構成する材料はアルミニウムまたはアルミニウムを主成分とする材料でもって構成されており、その表面には陽極酸化膜が形成されていることを特徴とする。 [0026] In the above structure, the material constituting the light-shielding film is composed with a material mainly containing aluminum or aluminum and an anodized film is formed on the surface thereof. 【0027】 【実施例】図1〜図8に本実施例に示す薄膜トランジスタの作製工程を示す。 [0027] A manufacturing process of a thin film transistor shown in Embodiment This embodiment in FIGS. 1 to 8. 本実施例では、アクティブマトリクス型の液晶表示装置の画素の一つの部分の構成を示すものである。 In this embodiment shows a construction of one portion of the pixel of the active matrix liquid crystal display device. また、同時に同一基板上に集積化される周辺駆動回路部分の薄膜トランジスタと、配線部分の一部についても同一図面上に示す。 Further, a thin film transistor in the peripheral driver circuit portion are integrated on the same substrate at the same time, shown on the same drawing also part of the wiring portion. 【0028】まず図1(A)に示すようにガラス基板(または石英基板)101上に下地膜として酸化珪素膜102を3000Åの厚さに成膜する。 Firstly, a silicon oxide film 102 as a base film on a glass substrate (or quartz substrate) 101 on as shown in FIG. 1 (A) is deposited to a thickness of 3000 Å. 成膜方法としては、プラズマCVD法またはスパッタ法で用いればよい。 As the film forming method may be used in the plasma CVD method or a sputtering method. この下地膜は、ガラス基板と後に成膜される半導体層との間に働く応力の緩和やガラス基板からの不純物の拡散を防止するために機能する。 The base film functions to prevent diffusion of impurities from relaxation or a glass substrate of stress acting between the semiconductor layer to be formed later and the glass substrate. 【0029】次に非晶質珪素膜(アモルファスシリコン膜)をプラズマCVD法または減圧熱CVD法でもって成膜する。 The next deposited with the amorphous silicon film (amorphous silicon film) by plasma CVD or low pressure CVD method. そして加熱処理またはレーザー光の照射、またはその両方を併用した方法により非晶質珪素膜を結晶化させる。 The irradiation heat treatment or laser light, or the amorphous silicon film is crystallized by a method in combination with both. こうして結晶性珪素膜100を得る。 Thus, a crystalline silicon film 100. 【0030】次に図1(B)に示すように得られた結晶性珪素膜100をパターニングし、薄膜トランジスタの活性層103と104を形成する。 [0030] then patterning the crystalline silicon film 100 obtained as shown in FIG. 1 (B), to form the active layer 103 and 104 of the thin film transistor. 103は周辺駆動回路に配置される薄膜トランジスタの活性層であり、10 103 is an active layer of a thin film transistor disposed in the peripheral drive circuit, 10
4は画素部分に配置される薄膜トランジスタの活性層である。 4 is an active layer of a thin film transistor provided in the pixel portion. 【0031】また、105は後に周辺駆動回路と画素に配置される薄膜トランジスタのゲイト電極から延在して各薄膜トランジスタを電気的に接続するための配線部に残存する半導体層である。 Further, 105 is a semiconductor layer remaining on the wiring portion for electrically connecting the thin film transistor extends from the gate electrode of a thin film transistor disposed in the peripheral driver circuit and a pixel after. また、106はゲイト電極から延在したゲイト線(図示せず)からの取り出し電極が設けられる部分に残存する半導体層である。 Also, 106 is a semiconductor layer remaining in the portion where the take-out electrode from the gate line extending from the gate electrode (not shown) is provided. 【0032】なお、残存する半導体層105と106 [0032] Note that the semiconductor layer 105 remaining 106
は、特に残存させくてもよい。 May be rather than to particular remain. この場合は、この領域において、下地膜102上にゲイト配線が形成される。 In this case, in this region, the gate wiring is formed over the base film 102. 【0033】次に図1(C)に示すようにゲイト絶縁膜を構成する酸化珪素膜107をプラズマCVD法により、1000Åの厚さに成膜する。 [0033] The following plasma CVD silicon oxide film 107 constituting a gate insulating film as shown in FIG. 1 (C), is deposited to a thickness of 1000 Å. 【0034】次に図1(D)に示すように後にゲイト電極およびそれから延在した配線を構成するためのアルミニウム膜108を4000Åの厚さに成膜する。 [0034] Next an aluminum film 108 for forming the wiring extending gate electrode and then later as shown in FIG. 1 (D) to a thickness of 4000 Å. 成膜方法は、スパッタ法または電子ビーム蒸着法で用いればよい。 Film forming method may be used in sputtering or electron beam evaporation. 【0035】このアルミニウム膜108中には後の工程においてヒロックやウィスカーの発生することを抑制するためにスカンジウムを0.1 〜1重量%程度含有させる。 [0035] is contained about 0.1 to 1 wt% of scandium to suppress the occurrence of hillocks and whiskers is in a subsequent step in the aluminum film 108. 【0036】ヒロックやウィスカーは加熱やレーザー光の照射によってアルミニウムの異常成長が起こり、その結果形成される針状あるいは刺状の突起物のことである。 The hillocks and whiskers occur abnormal growth of aluminum by irradiation heating or laser beam, is that the needle-like or barb-like projections are the result form. ヒロックやウィスカーは、隣合う配線間のショートや上下に隔たって存在する配線間のショートの原因となるのでその発生は抑制することが必要とされる。 Hillocks and whiskers, the generation is required to be suppressed so cause short circuit between wires present spaced short and vertically between adjacent wires. 【0037】さらにこのアルミニウム膜108を陽極とした陽極酸化を電解溶液中で行うことにより、緻密な陽極酸化膜109をアルミニウム膜108の表面に100 Furthermore, by performing this aluminum film 108 anodic oxidation was used as an anode in an electrolytic solution, a dense anodic oxide film 109 on the surface of the aluminum film 108 100
Åの厚さに成膜する。 It is formed to a thickness of Å. (図1(D)) 【0038】この緻密な陽極酸化膜を形成するための陽極酸化は、3%の酒石酸を含んだエチレングルコール溶液をアンモニア水で中和したものを電解溶液として用いる。 (FIG. 1 (D)) [0038] anodic oxidation for forming the dense anodic oxide film is used an ethylene glycol solution containing 3% of tartaric acid neutralized by aqueous ammonia as the electrolytic solution. この陽極酸化においては、緻密で固い酸化アルミニウム膜を得ることができる。 In this anodic oxidation, it is possible to obtain a dense and hard aluminum oxide film. また膜厚の制御は印加電圧によって制御することができる。 The control of the film thickness can be controlled by the applied voltage. 【0039】この陽極酸化膜は、アルミニウム膜108 [0039] The anodic oxide film, an aluminum film 108
の表面にヒロックやウィスカーが発生してしまうことを抑制することに大きな効果がある。 It is very effective to prevent the hillocks and whiskers on the surface occurs. またこの後にアルミニウム膜108上に配置されるレジストマスクの密着性を高めるために非常に有用なものとなる。 Also a very useful to enhance the adhesion of the resist mask to be placed on the aluminum film 108 thereafter. 【0040】そして図示しないレジストマスクを配置し、図2(A)に示すようにこのアルミニウム膜108 [0040] Then a resist mask (not shown) disposed, the aluminum film 108 as shown in FIG. 2 (A)
をパターニングする。 The patterning. こうしてゲイト電極110と11 Thus the gate electrode 110 and the 11
1、さらにそれから延在した配線112と113を形成する。 1, further forming the wiring 112 and 113 extending therefrom. これらの電極や配線は便宜上1層目の配線と称される。 These electrodes and wirings are referred to for convenience the first wiring. 【0041】なお図示しないが、図2(A)に示す状態においては、ゲイト電極110と111、さらにそれから延在した配線112と113上にはパターニングのために利用したレジスト膜が配置されている。 [0041] Although not shown, in the state shown in FIG. 2 (A), the gate electrode 110 and 111 are further arranged resist film used for patterning onto it wiring extending from 112 and 113 . 【0042】この図2(A)に示す状態において、ゲイト電極110と111は、配線112によって接続された状態となっている。 [0042] In the state shown in FIG. 2 (A), the gate electrode 110 and 111 is in a state of being connected by a wiring 112. これは、後の陽極酸化時に両ゲイト電極に同じように電流を流すためと、両電極を同電位とし、プラズマを用いたエッチング工程や成膜工程において、特定の領域にプラズマダメージが集中しないようにするためである。 This is a for flowing a similar current to both the gate electrode during the anodic oxidation after, both electrodes at the same potential, in the etching process and the deposition process using plasma, so as not to concentrate the plasma damage to a particular area This is to. 【0043】図2(A)に示す状態を得たら、ゲイト電極110と111、さらにそれから延在した配線112 [0043] After obtaining the state shown in FIG. 2 (A), the gate electrode 110 and 111, further extending therefrom wiring 112
と113を陽極とした陽極酸化を行い、その側面に多孔質状の陽極酸化膜を形成する。 When 113 was subjected to anodic oxidation and the anode to form a porous anodic oxide film on its side. 【0044】図2(B)の114〜116で示されるのが多孔質状の陽極酸化膜である。 [0044] an anode oxide film is porous is shown by 114 to 116 in FIG. 2 (B). この陽極酸化膜は、3 The anodic oxide film, 3
%のシュウ酸水溶液を電解溶液として用いた陽極酸化によって行う。 The% oxalic acid aqueous solution carried out by anodic oxidation using an electrolyte solution. 【0045】この陽極酸化工程においては、露呈したゲイト電極110と111、さらにそれから延在した配線112と113の側面のみにおいて行われる。 [0045] In this anodic oxidation process, exposing the gate electrodes 110 and 111 are performed only in the further side surfaces of the wiring 112 and 113 extending therefrom. 【0046】この工程で形成される多孔質状の陽極酸化膜は、数μmまで成長させることができる。 The porous anodic oxide film formed in this step can be grown up to several [mu] m. またその成長距離は陽極酸化時間によって制御することができる。 Also the growth distance can be controlled by the anodization time. 【0047】図2(B)に示す状態を得た後、緻密な膜質を有する陽極酸化膜109を除去する。 [0047] After obtaining the state shown in FIG. 2 (B), removing the anodic oxide film 109 having a dense film quality. この緻密な陽極酸化膜109は極めて薄いのでバッファーフッ酸を用いて容易に除去することができる。 The dense anodic oxide film 109 can be easily removed by using a very thin because the buffers hydrofluoric acid. 【0048】次に再び緻密な陽極酸化膜の形成を行う。 Next effect formation again dense anodic oxide film.
即ち、3%の酒石酸を含んだエチレングルコール溶液をアンモニア水で中和したものを電解溶液として用い、ゲイト電極110と111、さらに配線112と113を陽極とした陽極酸化を行う。 That is, using an ethylene glycol solution containing 3% of tartaric acid neutralized by aqueous ammonia as the electrolytic solution, carried the gate electrode 110 and 111, a further anodizing the wiring 112 and 113 and an anode. この工程においては、多孔質状の陽極酸化膜中に電解液が侵入するので図2(C) In this step, the electrolytic solution penetrating into the porous anodic oxide film FIG 2 (C)
に示すように緻密な陽極酸化膜117が形成される。 Dense anodic oxide film 117 is formed as shown in. 【0049】この陽極酸化膜117は、ゲイト電極とゲイト配線がその上に形成される配線や電極、さらにはB [0049] The anodic oxide film 117, the wiring and the electrode gate electrode and the gate wiring is formed thereon, and further B
Mとショートすることを防ぐために機能する。 To function in order to prevent the M and short. この陽極酸化膜の厚さは500Åとする。 The thickness of the anodic oxide film is set to 500 Å. 【0050】これまでの工程においては、ゲイト電極1 [0050] In the previous step, the gate electrode 1
10と111、さらにそれらから延在した配線112と113は全て接続された状態となっている。 10 and 111, which become even more wires extending from their 112 and 113 are all connected state. 換言すれば、ゲイト電極110と111は配線112によって接続された状態となっている。 In other words, the gate electrode 110 and 111 is in a state of being connected by a wiring 112. 【0051】これは陽極酸化時において、全てのゲイト電極に陽極酸化用の電流を流す必要があること、さらにドライエッチングやプラズマを用いた成膜工程において、全ての電極を同電位とし、特定の部分にプラズマダメージが集中しないようにするためである。 [0051] It is during the anodic oxidation, it is necessary to flow a current for anodizing all of the gate electrode, in yet a film forming process using a dry etching or plasma, all of the electrodes to the same potential, a particular plasma damage is in order not to concentrate on the part. 【0052】次に残存したゲイト電極および配線(即ち1層目の配線)をマスクとして露呈した酸化珪素膜10 [0052] Then remaining gate electrodes and wirings (i.e. 1 layer wiring) silicon oxide film 10 was exposed as a mask
7を除去する。 7 is removed. 除去方法はドライエッチング法を利用すればよい。 Removal method may be utilized a dry etching method. こうして図2(D)に示す状態を得る。 Thus, the state shown in FIG. 2 (D). ここで、118と119がゲイト絶縁膜として機能する残存して酸化珪素膜となる。 Here, 118 and 119 is remaining in the silicon oxide film serves as a gate insulating film. 【0053】なおこのエッチング工程において、1層目の配線の全てが電気的に同電位となっているので、ドライエッチングのためのプラズマが一部に集中したりすることがなく、均一なエッチングを行うことができる。 [0053] In this etching process, since all of the first-layer wiring has an electric equipotential, without or concentrate on some plasma for dry etching, a uniform etching It can be carried out. 【0054】この工程の結果、図2(D)に示すように活性層103と104の一部が露呈する。 [0054] The result of this process, a portion of the active layer 103 and 104 as shown in FIG. 2 (D) is exposed. 【0055】次に図3(A)に示すようにソースおよびドレイン領域を形成するための不純物イオンの注入を行う。 [0055] Then performing implantation of impurity ions for forming the source and drain regions as shown in Figure 3 (A). この工程において、Pチャネル型の薄膜トランジスタを形成するのであればBイオンをNチャネル型の薄膜トランジスタを形成するのであればPイオンを注入する。 In this step, implanting P ions if long as to form a P-channel thin film transistor B ions of forming an N-channel type thin film transistor. また、Pチャネル型とNチャネル型を作り分けるのであれば、レジストマスクを用いて、両方の不純物イオンを選択的に所定に領域に注入する。 Also, if separately formed P-channel and N-channel type, using a resist mask is selectively implanted into a region at a predetermined both impurity ions. 【0056】この不純物イオンの注入を行うことによって、図3(A)に示すように高濃度に不純物イオンが注入される領域120、123、124、127と、低濃度に不純物イオンが注入される領域121、125、さらに不純物イオンが注入されない領域122と126が同時に自己整合的に形成される。 [0056] By performing implantation of impurity ions, the area 120,123,124,127 which impurity ions are implanted at a high concentration as shown in FIG. 3 (A), impurity ions are implanted at a low concentration regions 121 and 125, regions 122 and 126, further impurity ions are not implanted is formed in self-alignment at the same time. 【0057】これは、残存した酸化珪素膜118と11 [0057] This silicon oxide film 118 remaining 11
9とが半透過なマスクとして機能するためである。 9 and is to function as a semi-transparent mask. 【0058】この不純物イオンの注入の結果、高濃度に不純物イオンが注入された領域120、123、12 [0058] Results of implantation of impurity ions, regions impurity ions at a high concentration is implanted 120,123,12
4、127がソースおよびドレイン領域となる。 4,127 is the source and drain regions. また低濃度に不純物イオンが注入された領域121と125が低濃度不純物領域となる。 Also an area 121 into which the impurity ions have been implanted at a low concentration 125 has a low concentration impurity region. この低濃度不純物領域のドレイン領域側がLDD(ライトドープドレイン)領域と称される領域となる。 Drain region side of the low concentration impurity region is an LDD (lightly doped drain) region called region. 【0059】不純物イオンの注入が終了した後、レーザー光の照射を行うことにより、先に注入された不純物イオンの活性化と当該イオンの注入によって生じた活性層の損傷のアニールを行う。 [0059] After the implantation of impurity ions is completed, by performing laser light irradiation, the annealing of damage resulting active layer by injection of activated and the ions of the impurity ions implanted into the previously performed. 【0060】ここでレーザー光を照射する例を示したが、赤外光等の強光の照射や加熱による方法を採用してもよい。 [0060] Although an example of irradiating where laser beam, may be adopted a method according to intense light irradiation or heating, such as infrared light. ただし、加熱処理の場合は基板の耐熱性に注意する必要がある。 However, if the heat treatment it is necessary to pay attention to the heat resistance of the substrate. 【0061】次に図3(B)に示すように第1の層間絶縁膜128を4000Åの厚さに成膜する。 [0061] Then the formation of the first interlayer insulating film 128 to a thickness of 4000Å as shown in Figure 3 (B). この層間絶縁膜128は酸化珪素膜でもって構成する。 The interlayer insulating film 128 is configured with a silicon oxide film. またその成膜方法は、プラズマCVD法を用いて行う。 The film forming method thereof is carried out by using a plasma CVD method. 【0062】次に図3(B)に示すように2層目の配線とBM(ブラックマトリクス)を形成するためのアルミニウム膜129を成膜する。 [0062] Next, an aluminum film 129 for forming the second layer of wiring and BM (black matrix) as shown in Figure 3 (B). このアルミニウム膜には、 The aluminum film,
ヒロック防止のための添加物の他に後の陽極酸化工程において、析出物(陽極酸化物)が黒くなるように添加物を添加する。 In the anodic oxidation step after the other additives for preventing hillocks, precipitates adding additives such (anodic oxide) is black. このような技術は、アルミサッシ等の工業製品の表面に着色した陽極酸化膜を形成する場合に利用されている。 Such techniques are used when forming an anodic oxide film colored on the surface of industrial products such as aluminum sash. 【0063】図3(B)に示す状態を得たら、アルミニウム膜129パターニングして、BMとして機能する領域130と、2層目の配線として機能する領域131を残存させる。 [0063] After obtaining the state shown in FIG. 3 (B), and aluminum film 129 is patterned, a region 130 which functions as BM, leaving the region 131 which functions as a second wiring layer. この2層目の配線131は、1層目の配線間の接続が引出し、さらに後に形成される3層目の配線と1層目の配線との接続や引回しに利用される。 The second wiring 131, the connection between the first wiring layer is a drawer, is used for connection and routing of further later formed the third layer of wiring and the first wiring. こうして図3(C)に示す状態を得る。 Thus, the state shown in Figure 3 (C). 【0064】なお、この2層目の配線131は、全ての領域につながッた状態としてパターニングされる。 [0064] Note that the second wiring 131 is patterned as Tsu was state connected to all areas. これは、後の陽極酸化工程において共通に電流を流すためと、プラズマを用いた成膜やエッチング工程において、 This is a for passing a common current in the anodic oxidation process after, in the film deposition or etching process using plasma,
特定の領域が電位を持ち、そこにプラズマダメージが集中したり、成膜やエッチングのムラが生じたりしないようにするためである。 Specific region has the potential, or plasma damage is concentrated there, is so that unevenness of film deposition or etching is not or occur. 【0065】次に図4に示すように残存したアルミニウム膜130と131の露呈した表面に緻密な陽極酸化膜132と133を形成する。 [0065] Next, form a dense anodic oxide film 132 and 133 on the surface of the exposed aluminum film 130 remaining as shown in FIG 131. この緻密な陽極酸化膜の形成方法は先に示した方法に準じて行う。 The method of forming the dense anodic oxide film is carried out according to the method described above. なお、その膜厚は500Åとする。 Note that the thickness of the 500Å. 【0066】132で示される陽極酸化膜は、130で示されるBM領域の表面を遮光膜として適当な色に着色(黒が好ましい)させ、さらにBM領域と後に上方に形成される配線や電極との絶縁性を向上させるために機能する。 [0066] anodic oxide film represented by 132, is colored in a suitable color the surface of the BM region indicated by 130 as a light shielding film (black is preferred), and further wiring or electrode formed above and after BM region serve to improve the insulating properties. 【0067】また133で示される陽極酸化膜は、2層目の配線131と後に上方に形成される配線との絶縁性を向上させるために機能する。 [0067] The anodic oxide film represented by 133, serves to improve the insulation between the wiring formed over after the second-layer wiring 131. 【0068】なお、これらBM130や2層目の配線1 [0068] It should be noted that the wiring of these BM130 and the second layer 1
31と111で示されるような1層目の配線との絶縁は1層目の配線の表面に形成された緻密な陽極酸化膜(例えば117で示される)によって保たれる。 31 and insulation between the first wiring as shown in 111 is maintained by the dense anodic oxide film formed on the surface of the first wiring (e.g. indicated by 117). 【0069】図4に示す状態を得たら、図5(A)に示すように2層目の層間絶縁膜134を成膜する。 [0069] After obtaining the state shown in FIG. 4, the formation of the second interlayer insulating film 134 as shown in FIG. 5 (A). この層間絶縁膜は酸化珪素膜でもって構成する。 The interlayer insulating film is constituted with a silicon oxide film. またその厚さは5000Åとする。 Also the thickness is set to 5000Å. 【0070】次に図5(B)に示すように1層目の配線と活性層に到達するコンタクトホールの形成を行う。 [0070] Then conduct the formation of the contact hole reaching the first wiring layer and the active layer as shown in FIG. 5 (B). 【0071】そして、チタン膜とアルミニウム膜とチタン膜との3層でなる積層膜を形成し、さらにこれをパターニングすることによって各種取り出し電極と後の分断工程に利用される充填部を形成する。 [0071] Then, a laminated film composed of three layers of a titanium film, an aluminum film and a titanium film is further formed a filling portion which is utilized in the dividing step and after various extraction electrodes by patterning the same. 【0072】即ち、図5(B)で示す開口の形成においては、コンタクトホールとして利用される開口の形成以外に後に1層目と2層目の配線を分断する際に利用される開口の形成をも同時に行われる。 [0072] That is, in the formation of the opening shown in FIG. 5 (B), the formation of openings that are used when cutting the later first layer and the second layer wiring in addition to formation of the opening which is used as a contact hole also be carried out at the same time. 【0073】図5(C)において、135と137が周辺駆動回路を構成する薄膜トランジスタのソースおよびドレイン領域である。 [0073] In FIG. 5 (C), the the source and drain regions of the thin film transistor 135 and 137 constitute a peripheral drive circuit. また136がゲイト電極からの引出し電極(または配線)である。 The 136 is a lead electrode from the gate electrode (or a wiring). 【0074】138は画素に配置される薄膜トランジスタのソース電極(またはソース配線)である。 [0074] 138 is a source electrode of a thin film transistor provided in the pixel (or a source wiring). 139と140は、後に1層目の配線112の分断を行うための充填部である。 139 and 140 is a filling portion for performing cutting of the first wiring 112 after. この充填部を利用して、後に1層目の配線同士を接続した配線112を必要とする領域で分断する。 Using this filling unit, it is divided by the area in need of wiring 112 connected to wirings of the first layer after. 【0075】141と143は2層目の配線131を必要とする領域において分断するための充填部である。 [0075] 141 and 143 are filled portion for separating the area in need of second-layer wiring 131. 2
層目の配線131も全てつながった状態にあるので、最終段階において必要とする箇所で分断される。 Since the state line 131 is also led all layers th are divided at places that require in the final stage. 【0076】142は、2層目の配線131の引出し配線である。 [0076] 142 is a lead wiring of the second wiring layer 131. 144は1層目の配線からの引出し電極である。 144 is a lead electrode from the first wiring. 【0077】次に図6(A)に示すように第3の層間絶縁膜145を形成する。 [0077] Next, a third interlayer insulating film 145 as shown in FIG. 6 (A). この第3の層間絶縁膜は樹脂材料を用いる。 The third interlayer insulating film using a resin material. 例えば透明なポリイミド樹脂やアクリル材料を用いて構成する。 For example configured using a transparent polyimide resin or an acrylic material. このように樹脂材料を用いた場合には、その表面を平坦にすることができる。 This in the case of using the resin material, as, it is possible to flatten the surface thereof. 【0078】また、この第3の層間絶縁膜145の厚さは数μm(例えば2μm)とする。 [0078] The thickness of the third interlayer insulating film 145 is the number [mu] m (e.g., 2 [mu] m). 【0079】次に図6(B)に示すように必要とするコンタクトホールの形成を行う。 [0079] Then conduct the formation of contact holes which require, as shown in FIG. 6 (B). 【0080】そして図7に示されるように全面に透明電極を構成するITO膜146をスパッタ法でもって形成する。 [0080] Then an ITO film 146 for forming the transparent electrode on the entire surface as shown in FIG. 7 is formed with a sputtering method. 【0081】そして図8に示すように画素電極と必要とする引出し電極部を残して、ITO膜を除去する。 [0081] Then, leaving the lead electrode portions requiring the pixel electrode as shown in FIG. 8, to remove the ITO film. 【0082】図8において、147が画素電極である。 [0082] In FIG. 8, 147 is a pixel electrode.
図8に示す構成においては、画素電極147が薄膜トランジスタを覆うように設けられている。 In the configuration shown in FIG. 8, the pixel electrode 147 is provided so as to cover the thin film transistor. 一般にこのような構成とすることは、寄生容量の問題から好ましものではない。 Generally such a configuration is not preferable from the problems of parasitic capacitance. しかし、本実施例においては第3の層間絶縁膜が厚いので寄生容量の問題は無視することができる。 However, since in this embodiment the thick third interlayer insulation film of the parasitic capacitance problem can be ignored. 【0083】一方、画素電極147を図8に示すような形状とすることによって、画素として機能する領域を最大限大きくすることができ、開口率を大きくすることができる。 [0083] On the other hand, by the shape as shown a pixel electrode 147 in FIG. 8, it is possible to increase maximum the region functioning as a pixel, can be the aperture ratio is increased. 【0084】148と149の開口は、ITO膜146 [0084] 148 and 149 opening, ITO film 146
(図7参照)のパターニング時にそのままエッチングを進行させ、最終的に1層目の配線112を分断するためのものである。 As it is advanced etching in patterning (see FIG. 7) is for finally cutting the first wiring 112. 【0085】また150と152に開口は、ITO膜1 [0085] Further openings 150 and 152, ITO film 1
46(図7参照)のパターニング時にそのままエッチングを進行させ、最終的に2層目の配線131を分断するためのものである。 46 to proceed as it is etched in patterning (see FIG. 7) is for finally cutting the 2-layer wiring 131. 【0086】これらの配線の分断工程は、プラズマを利用した成膜やエッチングの工程が全て終了した後に行われる。 [0086] dividing step of these lines is performed after the deposition and etching process using plasma has been completed. 従って、それまでの工程において、各層の配線や電極を全て同電位とすることができ、特定の領域にプラズマは集中したりすることを抑制することができる。 Thus, in the process so far, all the layers of the wiring and electrodes can be the same potential, the plasma to a specific region can be suppressed or to concentrate. また、図示しないが、異なる層の配線を接続するコンタクトを形成しておくことで、全て配線を同電位とすることができる。 Although not shown, by forming the contact for connecting the wires of the different layers can be the same potential all the wiring. 【0087】151は2層目の配線131からの引出し電極である。 [0087] 151 is a lead electrode from the second wiring layer 131. 153は1層目の配線113からの引出し電極である。 153 is a lead electrode from the first wiring 113. 【0088】本実施例に示すような構成を採用した場合、以下に示すような有意性を得ることができる。 [0088] When employing the structure shown in this embodiment, it is possible to obtain a significance as described below. 【0089】(その1)途中の工程において、各電極および配線を共通電位とすることができ、プラズマを用いた工程において、局所的なプラズマの集中の問題を解決することができる。 [0089] In (1) during the process, it is possible to make the electrodes and wiring and the common potential, in the process using the plasma, it is possible to solve the problem of local plasma concentration. 【0090】(その2)上記(その1)の有意性を得るために利用される配線の分断を最終工程の画素電極のパターニングの際に同時に行うことができるので、新たにマスクを増やす必要がなく、工程を簡略化することができる。 [0090] (2) above can be performed simultaneously cutting the wire utilized to obtain the significance of (1) at the time of patterning the pixel electrode of the final step is necessary to increase the new mask no, it is possible to simplify the process. 【0091】(どの3)2層目のアルミニウム配線と同時に形成されるアルミニウム膜を利用してBM(ブラックマトリクス)を形成し、このBMを利用して画素の薄膜トランジスタの遮光を実現することができる。 [0091] (which 3) by using an aluminum film is formed simultaneously with the second layer of aluminum wiring to form a BM (black matrix), it is possible to realize a light shielding pixel thin film transistor by utilizing the BM . 特に薄膜トランジスタの遮光膜としてアルミニウム膜を利用することで、薄膜トランジスタが投射光によって加熱されることを抑制することができる。 In particular, by utilizing an aluminum film as a light shielding film of the thin film transistor, it is possible to prevent the thin film transistor is heated by the projection beam. 【0092】(その4)BMの表面を陽極酸化することで、このBMと当該BMの上部に形成される配線とのショートを防ぐことができる。 [0092] (4) The surface of the BM by anodic oxidation, it is possible to prevent a short circuit between the wiring formed on an upper portion of the BM and the BM. 【0093】本実施例においては明確に示さなかったが、2層目の配線131をITO電極とが重なるように配置することで、補助容量を形成することができる。 [0093] Although not shown explicitly in the present embodiment, the second wiring 131 by arranging so as to overlap and the ITO electrode, it is possible to form the auxiliary capacitance. 【0094】また、BMとITO電極との間で補助容量を形成することもできる。 [0094] It is also possible to form the auxiliary capacitance between the BM and the ITO electrode. 【0095】本実施例においては、層間絶縁膜として主に酸化珪素膜を用いた場合の例を示した。 [0095] In this embodiment, an example in the case of using mainly a silicon oxide film as an interlayer insulating film. しかし、酸化珪素膜の代わりに窒化珪素膜や酸化窒化珪素膜を利用してもよい。 However, it may be used a silicon nitride film or a silicon oxynitride film instead of the silicon oxide film. また酸化珪素膜と窒化珪素膜の積層体や、さらに酸化窒化珪素膜を加えた積層体を利用するのでもよい。 The laminate and the silicon oxide film and a silicon nitride film, further a silicon oxynitride film laminate may also make use of added. また、これら絶縁膜中に必要とする添加物を加えるのでもよい。 Further, it may also add additives that required during these insulating films. 【0096】 【発明の効果】本明細書で開示する発明を利用することで、作製歩留りの高い工程でもってアクティブマトリクス型の液晶表示装置を得ることができる。 [0096] [Effect of the Invention] By using the invention disclosed herein, can have a high manufacturing yield process to obtain an active matrix type liquid crystal display device. また、配線の形成と同時にブラックマトリクスを形成することができるので、工程を増やすことがないという作製工程上の有意性を得ることができる。 Further, it is possible to it is possible to form simultaneously the black matrix with the formation of the wiring to obtain the significance of the manufacturing process that does not increase the process. 【0097】特に多層配線を有する構成において、上下間の配線のショートやプラズマを利用する工程における不良の発生を抑制する構成を実現することができる。 [0097] Particularly in a configuration having a multilayer wiring can be realized thereby suppressing the occurrence of defects in the process of using a short or plasma wiring between the upper and lower. 【0098】さらに、層間絶縁膜上に形成される画素電極とブラックマトリクスとがショートしてしまうことを防ぐ構成を提供することができる。 [0098] Further, it is possible to a pixel electrode and a black matrix formed on the interlayer insulating film to provide a structure to prevent short-circuited. 【0099】本明細書で開示する発明は、液晶表示装置のみではなく、EL素子を利用したアクティブマトリクス型のフラットパネルディスプレイにも利用できる。 [0099] invention disclosed herein are not only the liquid crystal display device, it can also be used for active matrix flat panel display using the EL element.

【図面の簡単な説明】 【図1】 アクティブマトリクス型の液晶表示装置に利用される薄膜トランジスタの作製工程を示す図。 BRIEF DESCRIPTION OF THE DRAWINGS FIG. 1 is a diagram showing a manufacturing process of a thin film transistor used in the active matrix liquid crystal display device. 【図2】 アクティブマトリクス型の液晶表示装置に利用される薄膜トランジスタの作製工程を示す図。 FIG. 2 shows a manufacturing process of a thin film transistor used in the active matrix liquid crystal display device. 【図3】 アクティブマトリクス型の液晶表示装置に利用される薄膜トランジスタの作製工程を示す図。 FIG. 3 shows a manufacturing process of a thin film transistor used in the active matrix liquid crystal display device. 【図4】 アクティブマトリクス型の液晶表示装置に利用される薄膜トランジスタの作製工程を示す図。 4 is a diagram showing a manufacturing process of a thin film transistor used in the active matrix liquid crystal display device. 【図5】 アクティブマトリクス型の液晶表示装置に利用される薄膜トランジスタの作製工程を示す図。 5 is a diagram showing a manufacturing process of a thin film transistor used in the active matrix liquid crystal display device. 【図6】 アクティブマトリクス型の液晶表示装置に利用される薄膜トランジスタの作製工程を示す図。 6 shows a manufacturing process of a thin film transistor used in the active matrix liquid crystal display device. 【図7】 アクティブマトリクス型の液晶表示装置に利用される薄膜トランジスタの作製工程を示す図。 7 is a diagram showing a manufacturing process of a thin film transistor used in the active matrix liquid crystal display device. 【図8】 アクティブマトリクス型の液晶表示装置に利用される薄膜トランジスタの作製工程を示す図。 8 shows a manufacturing process of a thin film transistor used in the active matrix liquid crystal display device. 【図9】 従来のアクティブマトリクス型の液晶表示装置に利用される薄膜トランジスタの作製工程を示す図。 9 is a diagram showing a manufacturing process of a thin film transistor used in the prior art active matrix liquid crystal display device. 【符号の説明】 101 ガラス基板102 下地膜(酸化珪素膜) 100 珪素膜103、104 活性層105、106 残存した珪素膜パターン107 ゲイト絶縁膜(酸化珪素膜) 108 アルミニウム膜109 緻密な陽極酸化膜110、111 ゲイト電極112、113 配線114、115、116 多孔質状の陽極酸化膜117 緻密な陽極酸化膜118、119 ゲイト絶縁膜120、124 ソース領域(高濃度不純物領域) 121、125 低濃度不純物領域122 チャネル形成領域123、127 ドレイン領域128 層間絶縁膜129 アルミニウム膜130 BMを形成するためのアルミニウム膜131 配線を形成するためのアルミニウム膜132、133 緻密な陽極酸化膜134 層間絶縁膜135 ソース電極136 ゲイト電極 [DESCRIPTION OF SYMBOLS] 101 glass substrate 102 underlying film (a silicon oxide film) 100 silicon film 103 and 104 active layers 105, 106 remaining silicon film pattern 107 gate insulating film (silicon oxide film) 108 aluminum film 109 dense anodic oxide film 110,111 gate electrodes 112 and 113 lines 114, 115, 116 porous anodic oxide film 117 dense anodic oxide film 118 and 119 gate insulating film 120 and 124 the source region (high concentration impurity region) 121 and 125 low-concentration impurity aluminum film 132 dense anodic oxide film 134 interlayer insulating film 135 a source electrode for forming an aluminum film 131 wiring for forming a region 122 channel forming region 123, 127 drain region 128 interlayer insulating film 129 an aluminum film 130 BM 136 gate electrode らの引出し電極137 ドレイン配線138 ソース電極139、140 配線112の分断を行うための充電部分141、143 配線131の分断を行うための充電部分142 配線131へのコンタクト電極144 配線113へのコンタクト電極145 樹脂でなる層間絶縁膜146 ITO膜147 画素電極148、149 配線112を分断するための開口150、152 配線131を分断するための開口151 配線131からの引出し電極153 配線113からの引出し電極 Contact electrodes into the contact electrode 144 wiring 113 to the charging portion 142 wiring 131 for performing division of the charging portion 141, 143 wiring 131 for performing et a division of the extraction electrode 137 drain wire 138 source electrodes 139 and 140 interconnect 112 145 extraction electrode from the extraction electrode 153 wires 113 from the opening 151 wiring 131 for separating the openings 150 and 152 interconnect 131 for separating the interlayer insulating film 146 ITO film 147 pixel electrode 148, 149 wiring 112 made of a resin

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平6−138484(JP,A) 特開 昭63−280222(JP,A) 特開 平5−343688(JP,A) 特開 平7−128685(JP,A) 特開 昭63−90155(JP,A) 特開 平6−67210(JP,A) 特開 平7−234421(JP,A) 特開 平6−301052(JP,A) 特開 平7−13145(JP,A) 特開 平6−242433(JP,A) (58)調査した分野(Int.Cl. 7 ,DB名) H01L 29/786 H01L 21/336 G02F 1/1368 ────────────────────────────────────────────────── ─── of the front page continued (56) reference Patent flat 6-138484 (JP, a) JP Akira 63-280222 (JP, a) JP flat 5-343688 (JP, a) JP flat 7- 128685 (JP, A) JP Akira 63-90155 (JP, A) Patent Rights 6-67210 (JP, A) Patent Rights 7-234421 (JP, A) Patent Rights 6-301052 (JP, A) Patent flat 7-13145 (JP, a) JP flat 6-242433 (JP, a) (58 ) investigated the field (Int.Cl. 7, DB name) H01L 29/786 H01L 21/336 G02F 1/1368

Claims (1)

  1. (57)【特許請求の範囲】 【請求項1】絶縁表面を有した基板上に形成された半導 (57) Claims: 1. A semiconductor formed on a substrate having an insulating surface
    体膜とゲイト配線と、 前記半導体膜上に形成されたゲイト絶縁膜と、 前記ゲイト絶縁膜上に形成されたゲイト電極と、 前記ゲイト電極及び前記ゲイト配線上に形成された第1 And body film and the gate wiring, the semiconductor film gate insulating film formed on said a gate insulating film gate electrode formed on a first formed in said gate electrode and on said gate lines
    の層間絶縁膜と、 前記第1の層間絶縁膜上に形成され且つ前記半導体膜を An interlayer insulating film of a first formed on the interlayer insulating film and the semiconductor film
    遮光する陽極酸化された遮光膜と、 前記遮光膜上に形成された第2の層間絶縁膜と、 前記第2の層間絶縁膜上に形成された、前記半導体膜と A light shielding film which is anodized for shielding, the second interlayer insulating film formed on the light shielding film, is formed on the second interlayer insulating film, said semiconductor film
    接続するソース電極と、前記ゲイト配線と接続するコン A source electrode connected, con be connected to the gate line
    タクト電極と、 前記ソース電極及び前記コンタクト電極上に形成された Tact electrode, formed on the source electrode and the contact electrode on the
    樹脂材料からなる第3の層間絶縁膜と、 前記第3の層間絶縁膜上に形成された、前記半導体膜と A third interlayer insulating film made of a resin material, formed on the third interlayer insulating film, said semiconductor film
    接続する画素電極と、前記コンタクト電極に接続する引 A pixel electrode connected, argument to be connected to the contact electrode
    出し電極とを有し、 前記ゲイト配線は前記ゲイト電極と同じ材料からなり、 前記 遮光膜と前記画素電極との間で補助容量が形成されていることを特徴とする半導体装置。 Out and an electrode, wherein the gate lines are made of the same material as the gate electrode, a semiconductor device which is characterized in that the auxiliary capacitance between the light shielding film and the front Symbol pixel electrode is formed. 【請求項2】 絶縁表面を有した基板上に形成された第1 2. A first formed on a substrate having an insulating surface
    及び第2の半導体膜と、 前記第1の半導体膜上に形成されたゲイト絶縁膜と、 前記第2の半導体膜上に形成された絶縁膜と、 前記ゲイト絶縁膜上に形成されたゲイト電極と、 前記絶縁膜上に形成されたゲイト配線と、 前記ゲイト電極及び前記ゲイト配線上に形成された第1 And a second semiconductor layer, said first semiconductor film gate insulating film formed on said second semiconductor layer insulated formed on the membrane, a gate electrode formed on said gate insulating film When the a formed gate wiring on the insulating film, the first formed in said gate electrode and on said gate lines 1
    の層間絶縁膜と、 前記第1の層間絶縁膜上に形成され且つ前記第1の半導 An interlayer insulating film, is formed on the first interlayer insulating film and the first semiconductor
    体膜を遮光する陽極酸化された遮光膜と、 前記遮光膜上に形成された第2の層間絶縁膜と、 前記第2の層間絶縁膜上に形成された、前記第1の半導 A light shielding film which is anodized to shield the body layer, a second interlayer insulating film formed on the light shielding film, is formed on the second interlayer insulating film, the first semiconductor
    体膜と接続するソース電極と、前記ゲイト配線と接続す A source electrode connected to the body layer to connect to the gate wiring
    るコンタクト電極と、 前記ソース電極及び前記コンタクト電極上に形成された And the contact electrode that has been formed on the source electrode and the contact electrode on the
    樹脂材料からなる第3 の層間絶縁膜と、 前記第3の層間絶縁膜上に形成された、前記第1の半導 A third interlayer insulating film made of a resin material, formed on the third interlayer insulating film, the first semiconductor
    体膜と接続する画素電極と、前記コンタクト電極に接続 A pixel electrode connected to the body layer, connected to the contact electrode
    する引出し電極とを有し、 前記ゲイト配線は前記ゲイト電極と同じ材料からなり、 前記遮光膜と前記画素電極との間で補助容量が形成され And an extraction electrode for the gate wiring is made of the same material as the gate electrode, the auxiliary capacitance between the light shielding film and the pixel electrode is formed
    ていることを特徴とする半導体装置 Wherein a is. 【請求項3】 絶縁表面を有した基板上に形成された半導 3. A semiconductor formed on a substrate having an insulating surface
    体膜と、 前記半導体膜上に形成されたゲイト絶縁膜と、 前記ゲイト絶縁膜上に形成されたゲイト電極と、 前記ゲイト電極上に形成された第1の層間絶縁膜と、 前記第1の層間絶縁膜上に形成され且つ前記半導体膜を And body film, and the semiconductor film gate insulating film formed on said a gate insulating film gate electrode formed on a first interlayer insulating film formed on the gate electrode, the first the and the semiconductor film is formed on the interlayer insulating film
    遮光する陽極酸化された遮光膜と、 前記第1の層間絶縁膜上に形成された配線と、 前記遮光膜及び前記配線上に形成された第2の層間絶縁 A light shielding film which is anodized shields, the first wiring formed on the interlayer insulating film, a second interlayer insulating formed on the light shielding film and on the wiring
    膜と、 前記第2の層間絶縁膜上に形成された、前記半導体膜と And films were formed on the second interlayer insulating film, said semiconductor film
    接続するソース電極と、前記配線と接続する引出し配線 A source electrode connected, lead wiring for connecting the wiring
    と、 前記ソース電極及び前記引出し配線上に形成された樹脂 If, formed on the source electrode and on the extraction wiring resin
    材料からなる第3の層間絶縁膜と、 前記第3の層間絶縁膜上に形成された、前記半導体膜と A third interlayer insulating film made of a material, formed on the third interlayer insulating film, said semiconductor film
    接続する画素電極と、前記引出し配線と接続する引出し A pixel electrode connected, drawer connected to the lead wiring lines
    電極とを有し、 前記遮光膜は前記配線と同じ材料からなり、 前記遮光膜と前記画素電極との間で補助容量が形成され And an electrode, wherein the light shielding film is made of the same material as the wiring, the auxiliary capacitance is formed between the shielding film and the pixel electrode
    ていることを特徴とする半導体装置。 Wherein a is. 【請求項4】請求項1 乃至請求項3のいずれか一におい<br>て、前記遮光膜は陽極酸化可能な金属材料またはその金属材料を主成分とした材料からなり、前記遮光膜の表面には陽極酸化膜が形成されていることを特徴とする半導体装置。 Te wherein any one odor <br> of claims 1 to 3, wherein the light shielding film is made of material mainly composed of anodic oxidizable metal material or a metal material, the surface of the light shielding film semiconductor device and an anodized film is formed on. 【請求項5】請求項1 乃至請求項4のいずれか一におい<br>て、前記遮光膜を構成する材料はアルミニウムまたはアルミニウムを主成分とする材料からなることを特徴とする半導体装置。 5. Any one smell <br> of claims 1 to 4 Te, the material constituting the light shielding film is a semiconductor device characterized by comprising a material mainly composed of aluminum or aluminum.
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