JP2005073452A5 - - Google Patents

Claims (12)

1. スイッチング動作する出力デバイスと、
   前記出力デバイスを駆動する信号が入力される信号入力端子と、
   前記出力デバイスの出力信号の電流値を検出してこの電流値に応じた信号を出力する電流検出回路及び前記信号入力端子の信号を遅延させて前記信号入力端子信号のエッジから所定幅のパルス信号を生成して出力する第１のパルス信号生成回路の両出力信号を入力して立ち上がり及び立ち下がりエッジを決定した信号を出力する過電流検出回路と、を備え、前記信号入力端子の信号と前記過電流検出回路の出力信号との論理積によって前記出力デバイスの動作を停止する過電流保護回路であって、
   前記過電流検出回路の出力信号をＮ回（Ｎ；整数値）カウントした信号を出力する第１のカウンターと、
   前記第１のカウンターの出力信号を入力してカウント動作を開始しＭ回（Ｍ；整数値）カウントして信号を出力する第２のカウンターと、を備え、
   前記Ｍ回のカウント期間に前記出力デバイスの動作を停止させることを特徴とする過電流保護回路。
2. 前記第１のカウンターが、前記過電流検出回路の出力信号の連続する信号をＮ回（Ｎ；整数値）カウントした信号を出力することを特徴とする請求項１記載の過電流保護回路。
3. 前記第１のカウンターが、リセット信号入力端子とクロック信号入力端子とを備え、
   前記信号入力端子の信号と前記過電流検出回路の反転信号とをＮＯＲ回路に入力した出力信号を前記リセット信号入力端子に入力し、前記過電流検出回路の出力信号を前記クロック信号入力端子に入力することを特徴とする請求項１記載の過電流保護回路。
4. 前記第２のカウンターの前記Ｍ回のカウント期間に前記信号入力端子の信号入力を遮断することを特徴とする請求項１記載の過電流保護回路。
5. 前記第２のカウンターがリセット信号入力端子を備え、このリセット信号入力端子に信号を入力して前記第２のカウンターをリセットして前記Ｍ回のカウント期間に出力される信号と前記信号入力端子の信号とを論理合成した信号によって前記信号入力端子の信号の前記出力デバイスへの導通を遮断することを特徴とする請求項１記載の過電流保護回路。
6. 前記第１のカウンターの出力信号を遅延させて前記第１のカウンターの出力信号のエッジから所定幅のパルス信号を生成して出力するパルス信号生成回路を備え、
   前記パルス信号生成回路の出力信号をＳＲ−ＦＦ回路のセット端子に与えた出力信号を反転した信号によって前記第２のカウンターをリセットすることを特徴とする請求項１記載の過電流保護回路。
7. 前記過電流検出回路がＳＲ−ＦＦ回路を備え、前記電流検出回路の出力信号を前記ＳＲ−ＦＦ回路のセット端子に与え、前記パルス信号生成回路の出力信号をリセット端子に与え、該出力信号を前記過電流検出回路の出力とすることを特徴とする請求項１記載の過電流保護回路。
8. 前記出力デバイスがＭＯＳ構造を備えたトランジスタであって、前記トランジスタのソース端子に抵抗を介して電源に接続し、前記トランジスタのドレイン端子を電圧比較器の正入力端子に接続し、該電圧比較器の負入力端子に基準電圧を接続し、前記電圧比較器の出力端子を前記過電流検出回路の前記ＳＲ−ＦＦ回路のセット端子に与えることを特徴とする請求項１記載の過電流保護回路。
9. 前記整数値Ｎが４であることを特徴とする請求項１又は２記載の過電流保護回路。
10. 前記整数値Ｍが６４であることを特徴とする請求項１又は４記載の過電流保護回路。
11. 入力信号端子を第１のＡＮＤ回路の一方の入力端子に接続し、該第１のＡＮＤ回路の出力端子を第２のＡＮＤ回路の一方の入力端子に接続し、該第２のＡＮＤ回路の出力端子を増幅回路を介してＭＯＳＦＥＴのゲート端子に接続し、該ＭＯＳＦＥＴのソース端子を接地し、かつドレイン端子を抵抗を介して電源電圧に接続し、該ドレイン端子を電圧比較器の正入力端子に接続し、該電圧比較器の負入力端子に基準電圧を接続しかつ出力端子を第１のインバータ回路の入力端子に接続し、該第１のインバータ回路の出力端子をＳＲフリップフロップ（以下、ＳＲ−ＦＦという）回路のセット端子に接続し、前記ＳＲ−ＦＦ回路の出力端子を第２のインバータ回路に接続し、また前記第１のＡＮＤ回路の出力端子を第１のディレイ回路を介して第３のインバータ回路に接続し、該第３のインバータ回路の出力端子を第１のＮＡＮＤ回路の一方の入力端子に接続し、前記第１のＡＮＤ回路の出力端子を前記第１のＮＡＮＤ回路の他方の入力端子に接続し、該第１のＮＡＮＤ回路の出力端子を前記ＳＲ−ＦＦ回路のリセット端子に接続し、前記第２のインバータ回路の出力端子を前記第２のＡＮＤ回路の他方の入力端子と第４のインバータ回路の入力端子に接続し、第４のインバータ回路の出力端子をＮＯＲ回路の一方の入力端子に接続し、該ＮＯＲ回路の他方の入力端子に前記第１のＡＮＤ回路の出力端子を接続し、前記ＮＯＲ回路の出力端子をリセット端子とクロック端子と正負出力端子を有するクロックを４回カウントする第１のカウンター回路のリセット端子に接続し、該第１のカウンター回路のクロック端子には前記第２のインバータ回路の出力端子を接続し、前記第２のインバータ回路の正出力端子に第２のディレイ回路を接続し、第５のインバータ回路を介して第２のＮＡＮＤ回路の一方の入力端子に接続し、第２のＮＡＮＤ回路の他方の入力端子に前記第１のカウンター回路の正出力端子を接続し、第２のＮＡＮＤ回路の出力端子を第２のＳＲ−ＦＦ回路のセット端子に接続し、第２のＳＲ−ＦＦ回路の出力端子を第６のインバータ回路を介してＯＲ回路の一方の入力端子に接続し、該ＯＲ回路の出力端子をリセット端子とクロック端子と正負出力端子を有してクロックを６４回カウントする第２のカウンター回路のリセット端子に接続し、第２のカウンター回路のクロック端子に基準クロック端子を接続し、第２のカウンター回路の正出力端子を第７のインバータ回路を介して、前記第１のＡＮＤ回路の他方の入力端子とＤフリップフロップ（以下、Ｄ−ＦＦという）回路のクロック端子に接続し、該Ｄ−ＦＦ回路の入力端子を電源電圧に接続し、前記Ｄ−ＦＦ回路のリセット端子に前記第６のインバータ回路の出力端子を接続し、前記Ｄ−ＦＦ回路の正出力端子を前記第２のＳＲ−ＦＦ回路のリセット端子と前記ＯＲ回路の他方の入力端子に接続したことを特徴とする過電流保護回路。
12. 前記Ｄ−ＦＦ回路の正出力端子と前記第２のＳＲ−ＦＦ回路のリセット端子の間にＯＲ回路を接続し、他方の入力端子をオンリセット端子に接続したことを特徴とする請求項１１記載の過電流保護回路。