KR20020018978A - 에지-트리거 ｄ 플립-플롭 회로 - Google Patents

에지-트리거 ｄ 플립-플롭 회로 Download PDF

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Abstract

본 발명에서, 마스터/슬레이브 구성을 지닌 에지-트리거 D 플립-플롭 회로가 개시된다. 마스터 회로(MA)는 클록 신호(

Description

에지-트리거 Ｄ 플립-플롭 회로 {EDGE-TRIGGERED D FLIP-FLOP CIRCUIT}
본 발명은 마스터 회로와 슬레이브 회로를 갖는 에지-트리거 D 플립-플롭회로와 관련된다.
데이터 플립-플롭으로도 알려진 D 플립-플롭은 디지털 로직 회로내의 기본적인 회로 블록이다. 마스터-슬레이브-구성을 갖는 에지-트리거 D 플립-플롭은 예를 들면, "티체, 솅크:Halbleiter-Schaltungstechnik", 10판, 237 내지 240 페이지에개시되어 있다.
데이터 플립-플롭은 메모리, 특히 DRAM, 마이크로프로세서, VLSI 회로 등을 포함한 넓은 응용 분야를 가진다. 이러한 분야에서, 저전력 소비, 고속 및 가능한 최소 칩면적은 현재 칩 제조산업의 주요 목표이다.
마스터-슬레이브 D 플립-플롭의 현재 구현예들은 일반적으로 CMOS 트랜스미션 게이트, 인버터 및 다른 로직 게이트를 포함한다.
스위치와 래치(latch)를 포함하는 슬레이브 블록과 함께 마스터 블록을 갖는 마스터-슬레이브 D 플립-플롭은 DE 196 36 083 A1에 개시되어 있다. 주어진 장치는 로직 0과 1을 나타내는 소정의 전압 레벨을 이루기 위한 트랜스미션-게이트로서 실행되는 스위치를 각각 포함한다.
이러한 마스터-슬레이브 D 플립-플롭 구현예들은 비교적 큰 칩 면적이 요구되며, 특히 메모리 칩 또는 마이크로프로세서 칩과 같은 대량의 응용예에서 사용될 때 불리하다.
종래 기술의 관점에서, 본 발명의 목적은 더 작은 칩 면적과 메모리나 마이크로프로세서와 같은 대량의 응용예에 적합하게 집적될 수 있는 마스터-슬레이브-구성을 사용한 에지-트리거 D 플립-플롭 회로를 제공하는 것이다.
이러한 목적은 청구항 1에 따른 에지-트리거 D 플립-플롭 회로에 의해 해결된다. 본 발명의 다른 이익, 특징, 양태 및 상세한 부분은 종속항으로부터 명확해진다.
도 1은 본 발명에 따른 양(positive)의 에지-트리거 D 플립-플롭의 실시예의 블록도를 도시한다.
도 2는 본 발명에 따른 양(positive)의 에지-트리거 D 플립-플롭의 실시예의 회로도를 도시한다.
도 3은 도 1과 2에 주어진 회로에 따른 입력 및 출력 단자의 시간에 따른 신호 전압을 도시한다.
도 4는 도 2의 내부 회로 노드에서의 시간에 따른 입력 및 출력 신호의 전압과 추가 전압을 도시한다.
본 발명에 따르면, 마스터 회로와 슬레이브 회로를 갖는 에지-트리거 D 플립-플롭 회로가 제공되며,
- 상기 마스터 회로는 클록 신호에 의해 제어되며, 데이터 입력 단자의 일단부와 연결되는 마스터 스위치를 포함하며, 그리고 입력 단자와 출력 단자를 갖는 제 1 인버터를 포함하며, 상기 입력 단자는 상기 마스터 스위치에 연결되며,
- 상기 슬레이브 회로는 상기 클록 신호에 의해 제어되며 상기 제 1 인버터의 출력 단자에 연결된 슬레이브 스위치, 입력 단자와 출력 단자를 갖는 제 2 인버터로서 상기 입력 단자가 상기 슬레이브 스위치에 연결되는 제 2 인버터, 피드백-스위치와 제 3 인버터를 포함하고 상기 제 2 인버터 입력 및 출력 단자에 연결되는 피드백-루프를 포함하며, 그리고
- 상기 마스터 스위치와 슬레이브 스위치는 n 채널 금속 산화막 반도체 전계 효과 트랜지스터(MOS-FET)이다.
유리하게도, 상기 피드백-루프는 재생 피드백-루프이다.
상술된 플립-플롭 회로는 칩 면적의 상당한 양을 줄이며, 메모리 또는 마이크로프로세서 회로에서 널리 사용될 때, 특히 개선된 성능을 보여준다.
트랜스미션 게이트 대신에 N-MOSFET을 사용함으로써, 소정의 회로 배열은 더 빠르며, 더 높은 주파수에 적절하게 된다.
인버터, 특히 제 1 인버터는 로직 0과1을 위한 소정의 전압 레벨을 제공하기 위한 레벨-시프터로서 각각 작용한다.
또한, 회로는 N-MOS 스위치를 낮은 임계 전압 N-MOSFET으로 대체함으로써 1.2 나 1.4 볼트와 같이 더 낮은 공급 전압에 쉽게 적응할 수 있다.
본 발명의 바람직한 실시예에 따르면, 슬레이브 회로 내에 저장된 정보를 세트 및 리셋시킬 수단이 제공된다. 어떤 실시예에서는, 슬레이브 회로 내에 저장된 정보를 세트 및 리셋시킬 가능성을 가지며, 그 결과 슬레이브 회로나 D 플립-플롭 회로의 출력 단자의 상태에 영향을 줄 수 있는 직접적인 가능성은 제공하는 것이 바람직하다.
다른 바람직한 실시예에서, 일단부는 제 2 인버터의 입력 단자에 연결되며, 다른 단부는 접지에 연결된 세트 스위치가 제공된다.
본 발명의 다른 실시예에서, 일단부는 제 2 인버터의 출력 단자에 연결되며, 다른 단부는 접지에 연결된 리셋 스위치가 제공된다. 제공된 이러한 세트 및 리셋 수단은 매우 작은 칩 면적을 갖는 세트 및 리셋 입력 단자를 구비하는 마스터-슬레이브 D 플립-플롭의 구현을 허용한다.
본 발명의 더욱 바람직한 실시예에서, 상기 마스터 및 슬레이브 스위치는 패스-트랜지스터이다. 패스-트랜지스터는 매우 작은 칩 면적을 요구하며, 그러므로 양의 에지-트리거 D 플립-플롭 회로는 매우 작은 칩 면적으로 집적될 수 있다.
다른 실시예에서, 상기 패스-트랜지스터는 MOSFET이다. 바람직하게는, 인핸스먼트 형태의 MOSFET이 사용될 수 있다. 유리하게는, 세트, 리셋 및 피드백-스위치는 인핸스먼트 형태 MOSFET을 사용하여 실행된다.
본 발명은 이하의 상세한 설명과 도면을 참조하여 더욱 잘 이해될 것이다.
도 1은 마스터 유닛(MA)과 상기 마스터 유닛(MA) 다음의 슬레이브 유닛(SL)을 갖는 본 발명에 근거한 양의 에지-트리거 D 플립-플롭 회로를 도시한다. 마스터 유닛은 입력 단자(D)를 가지며, 슬레이브 유닛(SL)은 출력 단자(Q)와 반전된 출력 단자()를 가진다.
클록 신호와 상기 클록 신호의 반전 신호는 D 플립-플롭의 비반전 및 반전 클록 신호 입력(C,)에 각각 인가된다.
마스터 회로(MA)는 플립-플롭의 입력 단자(D)에 연결된 제 1 패스-트랜지스터의 입력 단자와 함께 마스터 스위치를 이루는 제 1 패스-트랜지스터(T1)와 제 1 인버터(I1)의 입력 단자에 연결된 상기 제 1 패스-트랜지스터의 출력 단자를 포함한다.
상기 제 1 패스-트랜지스터(T1)의 제어 단자는 상기 반전 클록 신호 입력 ()에 연결된다.
마스터 회로(MA)는 단지 하나의 단일 패스-트랜지스터(T1)를 사용하여 구성된다. 제 1 인버터(I1)는 마스터 회로(MA)의 출력 신호를 형성(shape)하는데 사용된다.
슬레이브 회로(SL)는 슬레이브 스위치를 이루는 제 2 패스-트랜지스터(T2)를 포함하며, 상기 제 2 패스-트랜지스터는 상기 제 1 인버터(I1)의 출력 단자에 입력이 연결되며, 제 2 인버터(I2)의 입력 단자에 출력 단자가 연결된다. 상기 제 2 패스-트랜지스터(T2)를 제어하기 위하여, 상기 제 2 트랜지스터(T2)의 제어 단자는상기 비반전 클록 신호 입력 단자(C)에 연결된다. 상기 제 2 인버터(I2)는 플립-플롭의 출력 단자(Q)에 연결된 출력 단자를 가진다. 반전된 출력 단자()를 제공하기 위하여, 제 3 인버터(I3)는 인버터(I2)의 출력 단자에 입력 단자가 연결된다. 상기 제 3 인버터(I3)에 직렬로 제 3 패스-트랜지스터(T3)가 제공되며, 상기 제 3 패스-트랜지스터는 슬레이브 유닛(SL)내에서 재생 피드백 루프를 이룬다. 슬레이브 회로내의 피드백 루프는 상기 슬레이브 유닛내의 저장된 데이터를 유지하며, 마스터 유닛(MA)은 입력 단자(D)에서 새로운 데이터를 획득할 수 있다. 상기 제 3 트랜지스터(T3)는 제어 단자와 함께 상기 반전 클록 신호 입력 단자()에 연결된다.
도 1에 따른 플립-플롭 회로는 세트 스위치(T4)와 리셋 스위치(T5)를 사용하여 세트 및 리셋 선택의 특징으로 나타낸다. 세트 스위치(T4)는 제 2 인버터(I2)의 입력 단자와 접지(GND)에 연결된다. 리셋 스위치(T5)는 제 2 인버터(I2)의 출력 단자와 접지(GND)에 연결된다. 세트 및 리셋 스위치(T4, T5)는 제어 단자와 함께 세트 및 리셋 입력 단자(S, R)에 연결된다.
도 1에 도시된 블록도에 따른 D 플립-플롭은 고속 및 저전력 소비를 제공할 뿐만 아니라, 최소 개수의 패스-트랜지스터를 사용함으로써 매우 낮은 칩 면적으로 집적할 수도 있다.
도 2는 도 1에 따른 회로도로서, 마스터 및 슬레이브 스위치(T1, T2), 피드백 스위치(T3)와 세트 및 리셋 스위치(T4, T5)를 이루기 위하여 절연된 게이트 트랜지스터, 바람직하게는 인핸스먼트 형태의 MOSFET을 사용한 회로도를 도시한다. 또한, 도 2에 따른 회로도는 내부 회로 노드(K1, K2 및 K3)를 제공하고, 내부 회로 노드(K1)는 제 1 인버터(I1)의 입력 단자에 연결되며, 내부 회로 노드(K2)는 인버터(I1)의 출력 단자에 연결되며, 그리고 내부 회로 노드(K3)는 인버터(I2)의 입력 단자에 연결된다. 반전 클록 신호 입력 단자()는 제 4 인버터(T4)를 사용하여 비반전 클록 신호 입력 단자(C)로부터 나온다.
도 2에 따른 양의 에지-트리거 D 플립-플롭 회로는 2.25볼트의 저전압을 사용하여 전력 공급될 수 있다. D 플립-플롭의 최소 세트 및 리셋 펄스 폭은 1ns 이다. 클록 상승 에지에 관한 입력 단자(D)에서 데이터 입력을 위한 최소 세트-업 시간은 500ps 이며, 클록 상승 에지에 관한 데이터 입력을 위한 최소 유지 시간은 0ps 이다. 데이터 출력 지연에 유효한 클록 상승 에지는 로직 1 데이터 출력의 경우 240ps 이며, 로직 0 데이터 출력의 경우 580ps 이다.
도 2에 따른 플립- 플롭 회로를 실현하기 위하여, 트랜지스터와 인버터의 최소 개수가 요구된다. 그러므로, 낮은 칩 면적으로 구성될 수 있으며, 저전력이 요구된다. 따라서, 메모리나 프로세서 칩과 같은 대량의 응용예에 적합하다.
도 3에 도시된 입력 단자(D, C, R 및 S) 및 출력 단자(Q)의 시간에 따른 전압 다이어그램은 도 1과 도 2에 따른 D 플립-플롭의 더욱 정확한 기능적 설명을 제공한다. 클록 입력 신호(C)가 하이(high)인 동안에, 데이터 입력 단자(D)에 인가된 신호는 출력(Q)에 영향을 미치지 않는다. 반면에, C가 로우(low)인 동안에, 마스터 회로는 입력(D)에서 인가된 데이터를 획득하며, 클록 신호(C)의 상승 에지 순간에 출력 단자(Q)에 그대로 통과시킨다. 클록 신호(C)의 상승 에지와 상이한 시간에 데이터 입력(D)에 인가된 신호는 출력(Q)에 영향을 미치지 않는다. 세트 및 리셋 선택(S, R)은 직접적이긴 하지만 상당한 지연 없이 출력 단자(Q)에서의 신호 상태에 영향을 준다.
도 4는 도 3에서 도시된 것의 수정된 도면으로서, 반전 출력 단자()에서의 신호와 도 2에 주어진 내부 회로 노드(K1, K2, K3)를 포함한다. 제 1 인버터(I1)는 내부 회로 노드(K1)에서 입력 신호의 신호 에지를 날카롭게 한다. 반전된 신호(K2)는 더 큰 크기를 나타내며, 또한 스퓨리어스(spurious) 효과를 감소시키고, 완전히 하이 또는 로우 상태를 정의한다.
본 발명에 의하면 더 작은 칩 면적과 메모리나 마이크로프로세서와 같은 대량의 응용예에 적합하게 집적될 수 있는 마스터-슬레이브-구성을 사용한 에지-트리거 D 플립-플롭 회로가 제공된다.

Claims (6)

  1. 마스터 회로(MA)와 슬레이브 회로(SL)를 갖는 에지-트리거 D 플립-플롭 회로에 있어서,
    - 상기 마스터 회로(MA)는 클록 신호()에 의해 제어되고, 데이터 입력 단자(D)에 연결되는 마스터 스위치(T1)를 포함하며, 입력 단자와 출력 단자를 갖는 제 1 인버터를 포함하며, 상기 입력 단자는 상기 마스터 스위치에 연결되고,
    - 상기 슬레이브 회로(SL)는
    상기 클록 신호(C)에 의해 제어되고, 상기 제 1 인버터(I1)의 상기 출력 단자에 연결되는 슬레이브 스위치(T2),
    상기 슬레이브 스위치(T2)에 연결되는 입력 단자와 출력 단자(Q)를 갖는 제 2 인버터(I2) 및
    피드백-스위치(T3)와 제 3 인버터(I3)를 포함하며, 상기 제 2 인버터 입력 및 출력 단자에 연결되는 피드백-루프를 포함하고, 그리고
    - 상기 마스터 스위치(T1)와 슬레이브 스위치(T2)는 n 채널 금속 산화막 반도체 전계 효과 트랜지스터(MOS-FET)임을 특징으로 하는 에지-트리거 D 플립-플롭 회로.
  2. 제 1 항에 있어서,
    상기 슬레이브 회로 내에 저장된 정보를 세트(S) 및 리셋(R)시키기 위한 수단이 제공되는 것을 특징으로 하는 에지-트리거 D 플립-플롭 회로.
  3. 제 2 항에 있어서,
    상기 제 2 인버터(I2)의 입력 단자에 일단이 연결되며, 접지(GND)에 다른 단이 연결되는 세트 스위치(T4)가 제공되는 것을 특징으로 하는 에지-트리거 D 플립-플롭 회로.
  4. 제 2 항 또는 제 3 항에 있어서,
    상기 제 2 인버터(I2)의 출력 단자에 일단이 연결되며, 접지(GND)에 다른 단이 연결되는 리셋 스위치(T5)가 제공되는 것을 특징으로 하는 에지-트리거 D 플립-플롭 회로.
  5. 제 2 항 내지 제 4 항중 어느 한 항에 있어서,
    상기 세트 및 리셋 스위치(T4, T5)는 n 채널 금속 산화막 반도체 전계 효과 트랜지스터(MOS-FET)임을 특징으로 하는 에지-트리거 D 플립-플롭 회로.
  6. 제 1 항 내지 제 5 항중 어느 한 항에 있어서,
    상기 마스터 스위치(T1)와 슬레이브 스위치(T2)는 인핸스먼트 형태 MOSFET임을 특징으로 하는 에지-트리거 D 플립-플롭 회로.
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