CN109286395B - 一种栅驱动电路过流保护系统 - Google Patents

Abstract

本发明公开一种栅驱动电路过流保护系统，属于电源管理技术领域，包括输出功率管控制逻辑电路，当系统单次过流状态满足设定条件时对后续驱动逻辑进行关闭操作；OCP_FLAG控制逻辑电路，在系统发生过流时，通过OCP_FLAG的逻辑高低来向后续电路表明系统是否发生过流。本发明的保护系统需要3μs的延时以确认系统完全进入过流状态，避免因开关切换或外围扰动使得过流保护误触发影响电路正常工作；每次确认过流后，系统会被强制关闭30μs，然后过流保护逻辑被屏蔽3μs，系统恢复工作。降低了系统过流以后的开关频率，避免系统因过流后频繁的开关而损坏；过流标志位OCP_FLAG的控制逻辑与输出功率管的控制逻辑相互独立，可在不影响电路正常工作的状态下显示电路输出电流是否异常。

Description

一种栅驱动电路过流保护系统

技术领域

本发明涉及电源管理技术领域，特别涉及一种栅驱动电路过流保护系统。

背景技术

随着IC设计的进步，功率MOS器件作为压控而非电流驱动器件，因其出色的频率开关特性被广泛应用于各种通信和移动电子设备。但受限于器件特性，功率MOS无法长时间承受过大电流。如果芯片不能及时处理因异常工作状态导致的输出电流超过设定值的情况，那么功率MOS内会发生能量聚集，使得栅驱动芯片本身以及后级电路都发生损坏，最终整体系统发生崩溃。

因此需设计一种在不影响电路正常工作的情况下，能有效监测输出电流过大并及时做出相应动作来保护栅驱动芯片的电路。

发明内容

本发明的目的在于提供一种栅驱动电路过流保护系统，以解决目前因异常工作状态导致输出电流超过设定值，从而损坏电路的问题。

为解决上述技术问题，本发明提供一种栅驱动电路过流保护系统，包括：

输出功率管控制逻辑电路，当系统单次过流状态满足设定条件时对后续驱动逻辑进行关闭操作；

OCP_FLAG控制逻辑电路，在系统发生过流时，通过OCP_FLAG的逻辑高低来向后续电路表明系统是否发生过流。

可选的，所述输出功率管控制逻辑电路包括第一反相器INV1、第二反相器INV2、第三反相器INV3、第四反相器INV4、第五反相器INV5、第六反相器INV6、第一或非门NOR1、第一与非门NAND1、第二与非门NAND2、第三与非门NAND3、第四与非门NAND4、第五与非门NAND5、第六与非门NAND6、第七与非门NAND7、第八与非门NAND8、第一计时器3μs Counter和第二计时器30μs Counter；

其中，所述第一反相器INV1的输入端接PWM时钟信号，其输出端同时接第一计时器3μs Counter和第二计时器30μs Counter的时钟端口；所述第一计时器3μs Counter的输出端接第二反相器INV2的输入端，所述第二反相器INV2的输出端接第一与非门NAND1的第一输入端；所述第二计时器30μs Counter的输出端接第三反相器INV3的输入端，所述第三反相器INV3的输出端接第一或非门NOR1的第一输入端，其第二输入端接异常复位端abnormal_state，所述第一或非门NOR1的输出端同时接所述第一与非门NAND1的第二输入端、第三与非门NAND3的第二输入端和第四与非门NAND4的第一输入端；所述第一与非门NAND1的输出端接第二与非门NAND2的第一输入端，所述第二与非门NAND2的输出端接所述第三与非门NAND3的第一输入端，所述第三与非门NAND3的输出端同时接所述第二与非门NAND2的第二输入端、第四与非门NAND4的第二输入端和第五反相器INV5的输入端；所述第五反相器INV5的输出端同时接第六与非门NAND6的第二输入端和第八与非门NAND8的第二输入端；所述第四与非门NAND4的输出端同时接第四反相器INV4的输入端和第五与非门NAND5的第一输入端，所述第四反相器INV4的输出端接所述第一计时器3μs Counter的使能端口；所述第五与非门NAND5的输出端接第六反相器INV6的输入端，所述第六反相器INV6的输出端接第六与非门NAND6的第一输入端，所述第六与非门NAND6的输出端接第七与非门NAND7的第一输入端，第七与非门NAND7的输出端同时接第二计时器30μs Counter的使能端口和第八与非门NAND8的第一输入端，所述第八与非门NAND8的输出端同时接所述第七与非门NAND7的第二输入端和OCP_logic端口。

可选的，所述OCP_FLAG控制逻辑电路包括第一PMOS管PMOS1、第一NMOS管NMOS1、第二NMOS管NMOS2、第七反相器INV7、第八反相器INV8、第九反相器INV9、第三计时器300μsCounter、第二或非门NOR2、第三或非门NOR3、第一电容C1、第一电阻R1、第一电流源I1和第二电流源I2；

其中，第一PMOS管PMOS1的栅端接OCP_Comparator_out端口，源端接VDD，漏端接第一电容C1的上极板和第一电流源I1的正端，所述第一电流源I1的负端和所述第一电容C1的下极板均接地；第一NMOS管NMOS1的栅极接第一电容C1的上极板，源端接GND，漏端同时接第七反相器INV7的输入端、第二或非门NOR2的第一输入端和第二电流源I2的负端，所述第二电流源I2的正端接VDD；第七反相器INV7的输出端接第三计时器300μs Counter的使能端；所述第三计时器300μs Counter的输出端接第八反相器INV8的输入端，所述第八反相器INV8的输出端接第三或非门NOR3的第二输入端；所述第三或非门NOR3的输出端接第二或非门NOR2的第二输入端，所述第二或非门NOR2的输出端同时接第三或非门NOR3的第一输入端和第九反相器INV9的输入端；所述第九反相器INV9的输出端接第二NMOS管NMOS2的栅端，所述第二NMOS管NMOS2的源端接地，漏端接OCP_FLAG端口和第一电阻R1的一端，所述第一电阻R1的另一端接VDD。

可选的，所述第三计时器300μs Counter的时钟端口接所述第一反相器INV1的输出端；所述第二电流源I2的负端接第五与非门NAND5的第二输入端。

可选的，所有与非门均为双输入与非门。

可选的，所有或非门均为双输入或非门。

在本发明中提供了一种栅驱动电路过流保护系统，包括输出功率管控制逻辑电路，当系统单次过流状态满足设定条件时对后续驱动逻辑进行关闭操作；OCP_FLAG控制逻辑电路，在系统发生过流时，通过OCP_FLAG的逻辑高低来向后续电路表明系统是否发生过流。本发明具有以下有益效果：

1、需要3μs的延时以确认系统完全进入过流状态，避免因开关切换或外围扰动使得过流保护误触发影响电路正常工作；

2、每次确认过流后，系统会被强制关闭30μs，然后过流保护逻辑被屏蔽3μs，系统恢复工作。降低了系统过流以后的开关频率，避免系统因过流后频繁的开关而损坏；

3、过流标志位OCP_FLAG的控制逻辑与输出功率管的控制逻辑相互独立，可在不影响电路正常工作的状态下显示电路输出电流是否异常。

附图说明

图1是过流保护系统的工作流程示意图；

图2是本发明提供的栅驱动电路过流保护系统的电路结构示意图；

图3是过流保护系统对OCP_FLAG的控制时序图；

图4是数字控制逻辑初始复位时序图；

图5是当过流持续时间小于30μs时，控制逻辑的时序图；

图6是当过流持续时间大于30μs时，控制逻辑的时序图。

具体实施方式

以下结合附图和具体实施例对本发明提出的一种栅驱动电路过流保护系统作进一步详细说明。根据下面说明和权利要求书，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。

实施例一

本发明提供了一种栅驱动电路过流保护系统，包括输出功率管控制逻辑电路和OCP_FLAG控制逻辑电路，所述栅驱动电路过流保护系统的工作流程如图1所示。第一次发生过流时首先确认过流时间是否大于3μs，如果时间不满足要求则功率管保持开启，OCP_FLAG保持为高，过流保护不动作；

如果过流时间大于3μs，则OCP_FLAG变低，代表系统发生过流；同时300μs Counter清零后开始计时，且此过程中OCP_FLAG保持为低。如果在300μs Counter未计满时系统又发生过流，则300μs Counter清零后重新开始计时，且此过程中OCP_FLAG保持为低。如果直到300μs Counter计时完成系统都未发生过流，则OCP_FLAG恢复为高，代表系统恢复正常。

如第一次过流时间大于3μs，则立刻强制关断功率管30μs，然后强制开启功率管30μs。然后重新检测过流时间是否大于3μs，如满足要求则重复上述操作。

具体的，所述栅驱动电路过流保护系统的电路结构示意图如图2所示，所述输出功率管控制逻辑电路包括第一反相器INV1、第二反相器INV2、第三反相器INV3、第四反相器INV4、第五反相器INV5、第六反相器INV6、第一或非门NOR1、第一与非门NAND1、第二与非门NAND2、第三与非门NAND3、第四与非门NAND4、第五与非门NAND5、第六与非门NAND6、第七与非门NAND7、第八与非门NAND8、第一计时器3μs Counter和第二计时器30μs Counter；其中，所述第一反相器INV1的输入端接PWM时钟信号，其输出端同时接第一计时器3μs Counter和第二计时器30μs Counter的时钟端口CLK，PWM时钟信号为外部输入的时钟频率信号；所述第一计时器3μs Counter的输出端接第二反相器INV2的输入端，所述第二反相器INV2的输出端接第一与非门NAND1的第一输入端；所述第二计时器30μs Counter的输出端接第三反相器INV3的输入端，所述第三反相器INV3的输出端接第一或非门NOR1的第一输入端，其第二输入端接异常复位端abnormal_state，所述第一或非门NOR1的输出端同时接所述第一与非门NAND1的第二输入端、第三与非门NAND3的第二输入端和第四与非门NAND4的第一输入端；所述第一与非门NAND1的输出端接第二与非门NAND2的第一输入端，所述第二与非门NAND2的输出端接所述第三与非门NAND3的第一输入端，所述第三与非门NAND3的输出端同时接所述第二与非门NAND2的第二输入端、第四与非门NAND4的第二输入端和第五反相器INV5的输入端；所述第五反相器INV5的输出端同时接第六与非门NAND6的第二输入端和第八与非门NAND8的第二输入端；所述第四与非门NAND4的输出端同时接第四反相器INV4的输入端和第五与非门NAND5的第一输入端，所述第四反相器INV4的输出端接所述第一计时器3μs Counter的使能端口EN；所述第五与非门NAND5的输出端接第六反相器INV6的输入端，所述第六反相器INV6的输出端接第六与非门NAND6的第一输入端，所述第六与非门NAND6的输出端接第七与非门NAND7的第一输入端，第七与非门NAND7的输出端同时接第二计时器30μsCounter的使能端口EN和第八与非门NAND8的第一输入端，所述第八与非门NAND8的输出端同时接所述第七与非门NAND7的第二输入端和OCP_logic端口，OCP_logic用于控制后续驱动逻辑的动作，为高时，后续驱动逻辑正常工作；为低时，后续驱动逻辑关闭。

具体的，所述OCP_FLAG控制逻辑电路包括第一PMOS管PMOS1、第一NMOS管NMOS1、第二NMOS管NMOS2、第七反相器INV7、第八反相器INV8、第九反相器INV9、第三计时器300μsCounter、第二或非门NOR2、第三或非门NOR3、第一电容C1、第一电阻R1、第一电流源I1和第二电流源I2；其中，第一PMOS管PMOS1的栅端接OCP_Comparator_out端口，源端接VDD，漏端接第一电容C1的上极板和第一电流源I1的正端，OCP_Comparator_out代表过流比较器输出，为高时，过流比较器检测到过流；为低时，过流比较器未检测到过流，所述第一电流源I1的负端和所述第一电容C1的下极板均接地；第一NMOS管NMOS1的栅极接第一电容C1的上极板，源端接GND，漏端同时接第七反相器INV7的输入端、第二或非门NOR2的第一输入端和第二电流源I2的负端，所述第二电流源I2的正端接VDD；第七反相器INV7的输出端接第三计时器300μs Counter的使能端口EN；所述第三计时器300μs Counter的输出端接第八反相器INV8的输入端，所述第八反相器INV8的输出端接第三或非门NOR3的第二输入端；所述第三或非门NOR3的输出端接第二或非门NOR2的第二输入端，所述第二或非门NOR2的输出端同时接第三或非门NOR3的第一输入端和第九反相器INV9的输入端；所述第九反相器INV9的输出端接第二NMOS管NMOS2的栅端，所述第二NMOS管NMOS2的源端接地，漏端接OCP_FLAG端口和第一电阻R1的一端，所述第一电阻R1的另一端接VDD，OCP_FLAG用于表示系统是否发生过流，为高代表系统未发生过流，为低代表系统发生过流。

进一步的，所述第三计时器300μs Counter的时钟端口CLK接所述第一反相器INV1的输出端；所述第二电流源I2的负端接第五与非门NAND5的第二输入端。更进一步的，所述第一与非门NAND1、所述第二与非门NAND2、所述第三与非门NAND3、所述第四与非门NAND4、所述第五与非门NAND5、所述第六与非门NAND6、所述第七与非门NAND7和所述第八与非门NAND8均为双输入与非门；所述第一或非门NOR1、所述第二或非门NOR2和所述第三或非门NOR3均为双输入或非门。其中，在图2中，3us_out为3us counter输出的反向，3us_en为3us_counter的使能端；30us_out为30us counter输出的反向，30us_en为30us_counter的使能端；300us_out为300us counter输出的反向。

所述栅驱动电路过流保护系统的具体工作过程分别如下：

1、对OCP_FLAG的控制过程

在OCP_FLAG控制逻辑电路中，所述第一PMOS管PMOS1、第一NMOS管NMOS1、第一电流源I1、第二电流源I2和第一电容C1共同组成3μs delay模块，用于检测OCP_Comparator_out(系统输出电流触碰到设定峰值时其为高，否则为低)是否持续3μs为高，即过流时间是否大于3μs。

当OCP_Comparator_out为低时，第一电容C1上极板电压被瞬间拉高，第一NMOS管NMOS1开启OCP_comp被拉低，OCP_comp代表系统单次过流持续时间是否满3us：为高代表系统单次过流时间满3us，为低代表系统单次过流时间未满3us。第三计时器300μs Counter的EN端有效(即变高)且开始计时，经过300μs的延时后第九反相器INV9输出低，使得OCP_FLAG变高，具体波形图见图3。

当OCP_Comparator_out为高时，第一电容C1开始放电，从所述第一电容C1开始放电到OCP_comp变高的延时T_delay由式(1)得出。OCP_comp变高后OCP_FLAG立刻被拉低，具体波形图见图3。

其中，V_th1代表所述第一NMOS管NMOS1的阈值电压。

2、输出功率管控制逻辑的初始复位过程

异常复位端abnormal_state用于在芯片上电时对输出功率管控制逻辑部分进行复位初始化操作，同时其可在所需特定状态屏蔽芯片的过流保护功能。

如图4所示，如异常复位端abnormal_state为高，则第一计时器3μs Counter和第二计时器30μs Counter的使能端EN都强制无效(即为低)。OCP_comp信号被屏蔽，即使OCP_comp一直为高，OCP_logic依然保持为高不翻转。OCP_logic为高则不对后续逻辑产生影响，功率管保持开启。

当异常复位端abnormal_state从高变低时，所述第一计时器3μs Counter的使能有效开始计时，所述第二计时器30μs Counter的使能保持无效，OCP_comp继续被屏蔽，OCP_logic保持为高。当所述第一计时器3μs Counter计时结束后其输出一个高电平脉冲，取消对OCP_comp的屏蔽。

3、过流后数字逻辑的控制

OCP_comp代表系统发生过流。图5代表过流持续时间小于30μs时控制逻辑的时序图，图6代表过流持续时间大于30μs时控制逻辑的时序图。

图6显示，当系统发生过流时OCP_comp变高，此时OCP_logic立即变低，输出功率管被关断，同时所述第二计时器30μs Counter使能端变高其开始计时。

当所述第二计时器30μs Counter计时结束后其输出一个高电平脉冲，所述第一计时器3μs Counter的使能有效开始计时，在此期间OCP_comp信号被屏蔽，OCP_logic变高，输出功率管被强制开启。

当所述第一计时器3μs Counter结束计时后其输出一个高电平脉冲，电路恢复过流保护功能，OCP_logic变低。

综上所示，OCP_FLAG控制逻辑电路相对于输出功率管控制逻辑电路起预警报作用。在某些特定的应用条件下可允许系统发生短时间的过流，但要求系统能通过一定的逻辑电平向后续电路表明其工作状态。因此除输出功率管控制逻辑电路外额外增加了OCP_FLAG控制逻辑电路。通过采用该过流保护系统即可在不影响电路正常工作(启动和开关切等)的情况下实现对芯片的过流保护目的，防止芯片因过流后过高的功耗和开关频率而损坏。

上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利要求书的保护范围。

Claims (3)

1.一种栅驱动电路过流保护系统，其特征在于，包括：

输出功率管控制逻辑电路，当系统单次过流状态满足设定条件时对后续驱动逻辑进行关闭操作；

OCP_FLAG控制逻辑电路，在系统发生过流时，通过OCP_FLAG的逻辑高低来向后续电路表明系统是否发生过流；

所述输出功率管控制逻辑电路包括第一反相器INV1、第二反相器INV2、第三反相器INV3、第四反相器INV4、第五反相器INV5、第六反相器INV6、第一或非门NOR1、第一与非门NAND1、第二与非门NAND2、第三与非门NAND3、第四与非门NAND4、第五与非门NAND5、第六与非门NAND6、第七与非门NAND7、第八与非门NAND8、第一计时器3µs Counter和第二计时器30µs Counter；

其中，所述第一反相器INV1的输入端接PWM时钟信号，其输出端同时接第一计时器3µsCounter和第二计时器30µs Counter的时钟端口；所述第一计时器3µs Counter的输出端接第二反相器INV2的输入端，所述第二反相器INV2的输出端接第一与非门NAND1的第一输入端；所述第二计时器30µs Counter的输出端接第三反相器INV3的输入端，所述第三反相器INV3的输出端接第一或非门NOR1的第一输入端，其第二输入端接异常复位端abnormal_state，所述第一或非门NOR1的输出端同时接所述第一与非门NAND1的第二输入端、第三与非门NAND3的第二输入端和第四与非门NAND4的第一输入端；所述第一与非门NAND1的输出端接第二与非门NAND2的第一输入端，所述第二与非门NAND2的输出端接所述第三与非门NAND3的第一输入端，所述第三与非门NAND3的输出端同时接所述第二与非门NAND2的第二输入端、第四与非门NAND4的第二输入端和第五反相器INV5的输入端；所述第五反相器INV5的输出端同时接第六与非门NAND6的第二输入端和第八与非门NAND8的第二输入端；所述第四与非门NAND4的输出端同时接第四反相器INV4的输入端和第五与非门NAND5的第一输入端，所述第四反相器INV4的输出端接所述第一计时器3µs Counter的使能端口；所述第五与非门NAND5的输出端接第六反相器INV6的输入端，所述第六反相器INV6的输出端接第六与非门NAND6的第一输入端，所述第六与非门NAND6的输出端接第七与非门NAND7的第一输入端，第七与非门NAND7的输出端同时接第二计时器30µs Counter的使能端口和第八与非门NAND8的第一输入端，所述第八与非门NAND8的输出端同时接所述第七与非门NAND7的第二输入端和OCP_logic端口；

所述OCP_FLAG控制逻辑电路包括第一PMOS管PMOS1、第一NMOS管NMOS1、第二NMOS管NMOS2、第七反相器INV7、第八反相器INV8、第九反相器INV9、第三计时器300µs Counter、第二或非门NOR2、第三或非门NOR3、第一电容C1、第一电阻R1、第一电流源I1和第二电流源I2；

其中，第一PMOS管PMOS1的栅端接OCP_Comparator_out端口，源端接VDD，漏端接第一电容C1的上极板和第一电流源I1的正端，所述第一电流源I1的负端和所述第一电容C1的下极板均接地；第一NMOS管NMOS1的栅极接第一电容C1的上极板，源端接GND，漏端同时接第七反相器INV7的输入端、第二或非门NOR2的第一输入端和第二电流源I2的负端，所述第二电流源I2的正端接VDD；第七反相器INV7的输出端接第三计时器300µs Counter的使能端；所述第三计时器300µs Counter的输出端接第八反相器INV8的输入端，所述第八反相器INV8的输出端接第三或非门NOR3的第二输入端；所述第三或非门NOR3的输出端接第二或非门NOR2的第二输入端，所述第二或非门NOR2的输出端同时接第三或非门NOR3的第一输入端和第九反相器INV9的输入端；所述第九反相器INV9的输出端接第二NMOS管NMOS2的栅端，所述第二NMOS管NMOS2的源端接地，漏端接OCP_FLAG端口和第一电阻R1的一端，所述第一电阻R1的另一端接VDD；

所述第三计时器300µs Counter的时钟端口接所述第一反相器INV1的输出端；所述第二电流源I2的负端接第五与非门NAND5的第二输入端。

2.如权利要求1所述的栅驱动电路过流保护系统，其特征在于，所有与非门均为双输入与非门。

3.如权利要求1所述的栅驱动电路过流保护系统，其特征在于，所有或非门均为双输入或非门。

Images