JP2005057282A - パッケージ応力を減少させるための理想的演算増幅器レイアウト技術及びその構成 - Google Patents

Abstract

【課題】 パッケージ応力を減少させるための演算増幅器レイアウト技術を提供する。
【解決手段】 パッケージ応力を減少させる方法は、演算増幅器の整合した構成部品（Ａ、Ｂ）を、実質的に、ダイの最小応力勾配を有する領域内に配置するステップを含む。この領域は、ダイの中心（Ｃ）に位置している。更に、前記中心は、ダイの共通重心である。整合した構成部品は、演算増幅器のカレントミラー入力段である。一実施の形態においては、半導体構成は、最小応力勾配を有する領域を有するダイと、実質的にこの領域内に配置されている整合した構成部品を含む演算増幅器とを含む。
【選択図】 図２

Description

本発明は、一般的にはパッケージ応力を減少させることに関し、より特定的にはパッケージ応力を減少させるための演算増幅器（オペアンプと通称される）レイアウト技術に関する。

多くの線形集積回路及び混合信号集積回路の動作特性は、主として、カレントミラー及び差動増幅器の整合（もしくは、マッチング）特性に依存する。演算増幅器において低オフセット電圧を達成するためには、入力トランジスタは同一にレイアウトすべきである。そのようにしなければ、回路の出力に直流オフセットが出現し得る。

多くの演算増幅器の用途においては、演算増幅器の入力オフセット電圧の変動を最小にすることが望ましい。組立体によって誘起されるパッケージ応力は、演算増幅器デバイスのための多くの組立体及び試験（Ａ／Ｔ）歩留まり問題の背後のキーファクタである。組立体によって誘起されるシフトをおこす主構成部品は、モールドコンパウンドである。コンパウンドの収縮が演算増幅器の能動構成部品に応力をもたらし、それが大きい入力オフセット電圧（Ｖ_IO）の変動を発生させる。ある場合には、Ｖ_IOの大きいスウィングが、最終試験において受入れ難い歩留まり損を導入する。

パッケージ応力のインパクトを理解するには、応力によって最も影響を受ける演算増幅器のキーパラメータを理解すべきである。汎用演算増幅器は、入力オフセット電圧（Ｖ_IO）を指定している。このパラメータは、静止直流出力電圧を指定されたレベルにするために演算増幅器の直流オフセットを打ち消すように入力端子に印加しなければならない直流電圧である。

更に、シリコンダイの製造中の入力段（即ち、トランジスタ及び他の構成部品）における入力オフセット不整合が、入力段を通って流れるバイアス電流に不整合を生じさせる効果を呈し、バイアス電流の不整合が差動電圧（Ｖd）をもたらす。このパラメータ（Ｖ_IO）自体は、特定の演算増幅器の動作の精度を決定する。典型的な用途においては、Ｖ_IOが小さい程、動作特性は良好である。殆どの演算増幅器は、精密にミラー化された２入力設計の入力段を有している。これは出力電圧の変化を減少させ、応力レベルの変化に起因する変化を均一にすることを保証している。

従って、デザインレイアウトを注意深く計画することにより、パッケージシフトに対するＶ_IOの動作が改善される。差動増幅器の動作の重要の面の１つは、検出可能な最小直流差電圧である。増幅器自体内に不整合構成部品が存在すること、及びその値が温度に伴ってドリフトすることから出力に差電圧が発生する。これは、増幅される信号と区別することができない出力信号をもたらす。殆どのアナログシステムにおいては、この型の直流誤差がシステムの解の基本的な限界である。

従って、アナログ回路の設計は、不整合によって誘起されるオフセットの打破に集中してきた。直流動作及び不整合の効果は、入力電圧及び電流の量によって表される。

典型的には、プロセスによって生ずるオフセット誤差の主因は、エミッタ結合トランジスタ対にある。トランジスタのベース幅、ベースドーピングレベル、コレクタドーピングレベルにも、トランジスタの実効エミッタ領域及びコレクタ付加(load)抵抗にも不整合が存在する。

シリコンは圧抵抗性（（piezoresistive）即ち、応力の下で抵抗が変化する）であるので、応力の変化がダイ全体にわたる抵抗整合に変化を生じさせる。抵抗器の応力感受性を最小にするために、幾つかのレイアウト技術が開発されている。異なる形状のパッケージング材料が異なるモジュラス（熱）特性を生じさせるから、線形デザインはデザイン毎に変化し得る。プラスチックカプセル封じの熱膨張は、シリコンの熱膨張の約10倍である。カプセル封じされたパッケージが冷却されると、シリコンの熱膨張率との間に差が生じる。これによりエポキシがパッケージされたデバイス内に凍結され続け、図１Ａ−１Ｃに示すような“残留応力”を生成する。

パッケージ前、及びパッケージ後に入力オフセット電圧を測定することによって、残留応力の量に比例する差（“パッケージシフト”として知られる）が明らかになる。パッケージシフトはデバイスの入力オフセット電圧精度を低下させ、試験歩留まり問題を増加させる。線形デザイン回路を注意深く計画し、レイアウトすることによって、パッケージシフトの大きさを減少させるように回路の感受性を構成することができる。

“パッケージ応力”問題に関する従来の解法は、ダイポッティング、低応力モールドコンパウンド、及びパッケージ前トリミングを含む。しかしながら、材料を製造する前に“パッケージシフト”を考慮に入れるようなデザインレイアウト推奨を与える解法は存在していない。

従って、上述した従来技術に伴う諸問題を解消する要望が存在している。

本発明の一面によれば、パッケージ応力を減少させる方法は、演算増幅器の整合した構成部品を、実質的に、ダイの最小応力勾配を有する領域内に配置するステップを含む。この領域は、ダイの中心に位置する。更に、この中心はダイの共通重心である。整合した構成部品は演算増幅器のカレントミラー入力段（ステージ）である。

本発明の別の面によれば、半導体構成は、最小応力勾配を持つ領域を有するダイと、実質的にこの領域内に配置されている整合した構成部品を含む演算増幅器とを含む。

本発明の他の面及び特色、及び本発明に伴う多くの長所は、以下の添付図面に基づく詳細な説明から明白になるであろう。なお、添付図面においては、類似部分に対しては類似番号を付してある。添付図面は単に特定の実施の形態を示しているに過ぎず、以下の説明においても述べるように本発明は他の実施の形態をも企図している。何れにしても、以下の説明は本発明の例示実施の形態に関するものであり、この説明が本発明を限定するものではない。当業者ならば、本発明の原理の範囲及び思想から逸脱することなく、多くの他の変更及び実施の形態を考案することができよう。

上述したように、従来の演算増幅器は、カレントミラー入力段のための理想的レイアウト技術を使用していない。しかしながら、位置及び方向が整合したデバイスは、ダイの応力勾配が最小である領域内に配置すべきである。典型的には、整合した構成部品の最良位置はダイの中心である。応力の強さ及び勾配が最大値に達するような隅付近に、重要な構成部品を配置することは好ましくはない。

演算増幅器の場合、重要な構成部品は入力段を含む。従って、もし可能ならば、入力段を可能な限りダイの中心に接近させて配置することが好ましい。これは、演算増幅器デバイスの設計にとって最重要な財産であると考えられる。従って、入力段を、ダイの共通重心付近に、そしてダイの周縁から離して配置すると有利である。

本明細書に使用する“一実施の形態”とは、その実施の形態に関連して説明する特定の特色、構造、または特性が、本発明の少なくとも１つの実施の形態内に含まれることを意味する。従って、明細書の諸処に現れるフレーズ“一実施の形態においては”は、必ずしも全て同一実施の形態を指すものではない。更に、特定の特色、構造、または特性を、何等かの適当な手法で１またはそれ以上の実施の形態内に組合わせることが可能である。更に、これらの実施の形態は、単に本発明の教示の多くの有利な使用の例に過ぎない。一般的に、本明細書に記載されているステートメントは、必ずしも特許請求の範囲の何れをも限定するものではない。更に、幾つかのステートメントは、幾つかの発明的特色に適用することが可能であるが、他の特色には適用されない。一般的に言えば、特に指示しない限り、一般性を損なうことなく、特異要素が複数の中にあることも、またはその逆であることも可能である。

本発明の多くの実施の形態におけるその範囲は、特許請求の範囲に記載されている。それにも拘わらず、本発明及びその多くの特色は、従来達成可能であったよりも良好な結果を達成するために、本発明の１またはそれ以上の実施の形態と、他の概念、アーキテクチャ、回路、及び構造とを組合わせた以下の実施の形態の説明の文脈からより完全に理解できるであろう。

図２は、本発明の一実施の形態による演算増幅器デバイス２００の応力勾配（パッケージから見た）を示す簡易図である。演算増幅器デバイス２００は、共通重心Ｃ付近に位置する交叉結合された入力段ＡＢＢＡを有している。

図３は、本発明の一実施の形態による４重（クワッド）オペアンプ、即ち４つの演算増幅器を含む半導体ダイ３００の詳細レイアウト図である。ダイ３００は、共通重心Ｃを有する。４重オペアンプは、共通重心Ｃの付近に位置決めされている交叉結合入力段ＡＢＢＡを含んでいる。更に、ダイ３００は、縁３０２、３０４、３０６、及び３０８を有している。第１の実線３１０は、ダイ３００を、縁３０２によって境界が画される外側領域３１２に分割している。外側領域３１２は、４重オペアンプの出力段Ｏを含んでいる。

ダイ３００は更に、第１の実線３１０と第２の実線３１４とによって境界が画される中間領域３１６を含む。この中間領域３１６は、４重オペアンプの第２（利得）段Ｇを含む。ダイ３００は、第２の実線３１４と共通重心Ｃとの間に配置されている内側領域３１８を更に含む。内側領域３１８は、共通重心Ｃに極めて接近して配置されている４重オペアンプのカレントミラー入力段Ｉを含んでいる。入力段Ｉは、それらが実質的にダイ３００の共通重心Ｃ内にあるように配置されている。従来、これらの入力段Ｉは、このように、即ち共通重心Ｃの直近に配置されてはいなかった。

入力段Ｉの位置が、外側領域３１２内に、または縁３０２の近くになく、実質的に共通重心Ｃ内にあり、且つ内側領域３１８内にあるために、入力段Ｉが遭遇する応力の量が減少する。これによって、パッケージ後のＶ_IO性能が改善される。

入力段Ｉの配置は、演算増幅器の入力段Ｉの理想的位置に対応している。これに対して従来の入力段Ｉはダイ３００の縁に沿って、または隅に配置されていた。たとえ入力段Ｉがダイの縁に沿って、または隅に配置されていないとしても、従来の入力段が実質的に共通重心Ｃ内に配置されていることはなかった。

以上のように、本発明は、カレントミラー入力段Ｉを中心に集めることによって演算増幅器デバイスのデザイン／レイアウトを最適化する。典型的には、カレントミラー入力段Ｉ上の応力が大きいＶ_IOの変動をもたらす（パッケージ後）。しかしながら、入力段Ｉをレイアウトの共通重心Ｃ付近に配置する本発明の一実施の形態による技術は、入力段Ｉが遭遇する応力の量を減少させ、それによってパッケージ後のＶ_IO性能を改善する。

有利なことに本発明は、最終試験におけるＶ_IO歩留まりを改善し、異なる、または高い応力モールドコンパウンドに対する感受性を減少させ、そして回路をトリミングする必要性が少なくなることからダイサイズを最小にする。更に、本発明は、パッケージング材料の遙か以前に“パッケージ応力”効果を考慮に入れている。以上のように、予めデザイン問題を斟酌することによって、本発明は今後の歩留まり問題に関連する“パッケージ応力”の進展を最小にする。本発明は、精密演算増幅器に高度に適している。

以上の説明から、本発明がパッケージ応力減少の分野における重要な進歩を提供していることが理解されよう。更に、新しい原理の適用、及び必要に応じて、これら特殊化された構成部品の構築及び使用に必要な情報を当業者に提供するために、本発明をかなり詳細に説明した。

更に、以上の説明から、本発明の構造及び動作が従来技術とは大幅に異なることが理解されよう。しかしながら、以上に本発明の特定の実施の形態を詳細に説明したが、特許請求の範囲に記載の本発明の思想及び範囲から逸脱することなく種々の代替、変更、及び置換が可能であることを理解されたい。例えば、以上に特定の増幅器型に関して種々の実施の形態を説明したが、本発明の構造及び特性は必ずしも説明した特定の増幅器型または特性のセットに限定されるものではない。以上に説明した実施の形態は、本発明の原理に従って多様な増幅器型を使用して容易に実現することができる。

以上の記載に関連して、以下の各項を開示する。

１．演算増幅器を有する半導体ダイにおいて、パッケージ応力を減少させる方法であって、
前記演算増幅器の整合した構成部品を、実質的に、前記ダイの最小応力勾配を有する領域内に配置するステップ、
を含むことを特徴とする方法。

２．前記領域は、実質的に前記ダイの中心にあることを特徴とする前記１項に記載の方法。

３．前記中心は、前記ダイの共通重心であることを特徴とする前記２項に記載の方法。

４．前記整合した構成部品は、前記演算増幅器のカレントミラー入力段であることを特徴とする前記１項に記載の方法。

５．前記演算増幅器は、シングル、２重、及び４重演算増幅器の１つであることを特徴とする前記１項に記載の方法。

６．前記演算増幅器は、差動演算増幅器であることを特徴とする前記１項に記載の方法。

７．前記整合した構成部品を、前記ダイの周縁から遠去けて配置するステップ、
を更に含むことを特徴とする前記１項に記載の方法。

８．前記演算増幅器の利得段を、前記ダイの中間領域内に配置するステップ、
を更に含むことを特徴とする前記１項に記載の方法。

９．前記演算増幅器の出力段を、前記ダイの外側領域内に配置するステップ、
を更に含むことを特徴とする前記１項に記載の方法。

１０．演算増幅器を有する半導体ダイにおいて、入力オフセット電圧の変動を減少させる方法であって、
前記演算増幅器の整合した構成部品を、実質的に、前記ダイの最小応力勾配を有する領域内に配置することによってパッケージ応力を減少させるステップ、
を含むことを特徴とする方法。

１１．前記領域は、実質的に前記ダイの中心内にあることを特徴とする前記１０項に記載の方法。

１２．前記中心は、前記ダイの共通重心であることを特徴とする前記１１項に記載の方法。

１３．演算増幅器を有する半導体ダイにおいて、トリム回路を減少させる方法であって、
前記演算増幅器の整合した構成部品を、実質的に、前記ダイの最小応力勾配を有する領域内に配置することによって、前記演算増幅器の入力オフセット電圧の変動を減少させるステップ、
を含むことを特徴とする方法。

１４．半導体構成であって、
最小応力勾配を有する領域と演算増幅器とを有するダイを備え、前記演算増幅器が実質的に前記領域内に整合した構成部品を含む、
ことを特徴とする半導体構成。

１５．前記領域は、実質的に前記ダイの中心にあることを特徴とする前記１４項に記載の半導体構成。

１６．前記中心は、前記ダイの共通重心であることを特徴とする前記１５項に記載の半導体構成。

１７．前記整合した構成部品は、カレントミラー入力段であることを特徴とする前記１４項に記載の半導体構成。

１８．前記演算増幅器は、シングル、２重、及び４重演算増幅器の１つであることを特徴とする前記１４項に記載の半導体構成。

１９．前記ダイは、利得段を有する中間領域を含むことを特徴とする前記１４項に記載の半導体構成。

２０．前記ダイは、出力段を有する外側領域を含むことを特徴とする前記１４項に記載の半導体構成。

パッケージ応力を減少させる方法は、演算増幅器の整合した構成部品（Ａ、Ｂ）を、実質的に、ダイの最小応力勾配を有する領域内に配置するステップを含む。この領域は、ダイの中心（Ｃ）に位置している。更に、前記中心は、ダイの共通重心である。整合した構成部品は、演算増幅器のカレントミラー入力段である。一実施の形態においては、半導体構成は、最小応力勾配を有する領域を有するダイと、実質的にこの領域内に配置されている整合した構成部品を含む演算増幅器とを含む。

普通の集積回路全体にわたるパッケージ応力の分布を示すグラフである。 普通の集積回路全体にわたるパッケージ応力の分布を示すグラフである。 普通の集積回路全体にわたるパッケージ応力の分布を示すグラフである。 本発明によるパッケージ観点からの応力勾配を示す簡易図である。 本発明による共通重心付近に配置された入力段を示す詳細レイアウト図である。

符号の説明

２００ 演算増幅器デバイス
３００ 半導体ダイ
３０２−３０８ ダイの縁
３１２ 外側領域
３１６ 中間領域
３１８ 内側領域

Claims (9)

1. 演算増幅器を有する半導体ダイにおいて、パッケージ応力を減少させる方法であって、
   前記演算増幅器の整合した構成部品を、実質的に、前記ダイの最小応力勾配を有する領域内に配置するステップ、
   を含むことを特徴とする方法。
2. 前記領域は、実質的に前記ダイの中心にあることを特徴とする請求項１に記載の方法。
3. 前記整合した構成部品は、前記演算増幅器のカレントミラー入力段であることを特徴とする請求項２に記載の方法。
4. 前記演算増幅器の利得段を、前記ダイの中間領域内に配置するステップ、
   を更に含むことを特徴とする請求項３に記載の方法。
5. 前記演算増幅器の出力段を、前記ダイの外側領域内に配置するステップ、
   を更に含むことを特徴とする請求項４に記載の方法。
6. 半導体装置であって、
   最小応力勾配を有する領域と演算増幅器とを有するダイを備え、前記演算増幅器が実質的に前記領域内に整合した構成部品を含む、
   ことを特徴とする半導体装置。
7. 前記整合した構成部品は、カレントミラー入力段であることを特徴とする請求項６に記載の装置。
8. 前記ダイは、利得段を有する中間領域を含むことを特徴とする請求項７に記載の装置。
9. 前記ダイは、出力段を有する外側領域を含むことを特徴とする請求項８に記載の装置。

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