JP2007121171A - 半導体集積回路装置と位置センサシステム - Google Patents

Abstract

【課題】簡単な構成で移動検出範囲が広くて直線性のよい位置検出信号が得られる半導体集積回路装置及び位置センサシステムを提供する。
【解決手段】Ｎ極とＳ極が同一直線上を移動する磁石に対応して並んで第１と第２ホール素子を配置する。上記第１及び第２ホール素子の出力信号をそれぞれ増幅する第１及び第２増幅回路を設け、第１加算回路で両出力信号を加算する。上記加算回路の出力信号が上記磁石の移動に対応して直線的に変化するよう制御回路によって上記第１増幅回路と第２増幅回路の利得を制御する。
【選択図】図１

Description

本発明は、半導体集積回路装置と位置センサシステムに関し、例えばホール素子を用いたものに利用して有効な技術に関するものである。

２個のホール素子を用いたセンサＩＣの例として、特開平０８−２０１４９０号公報、特開平０７−２９４５６１号公報、特開２００１−１５９６４６号公報がある。
特開平０８−２０１４９０号公報 特開平０７−２９４５６１号公報 特開２００１−１５９６４６号公報

上記特許文献１は磁気センサＩＣに関するものであり、上記特許文献２は電流計測装置に関するものであり、上記特許文献３は電力量計に関するものである。これらは本願のような精密な位置センサには利用できない。本願発明者においては、図７（Ｂ）に示したように磁石のＮ極とＳ極を被位置検出体の直線上の移動方向に配置し、磁束密度の変化を図７（Ａ）に示したホール素子で検知して図７（Ｃ）に示したような位置情報を得ることを検討した。この場合、細長い磁石を用いて移動検出範囲ａを広くしようとすると、上記磁束密度の変化が同図（Ｃ）に示したように直線的にならなくなることの他、磁石を単体で構成すると磁力の劣化が大きいという問題が生じる。そこで、図７（Ｂ）に点線で示したようにＮ極とＳ極とが互いに向かい合うような磁石を組み合わせて一対で構成すると、同図に点線で示したように移動検出範囲ａ’のように小さくなってしまう。

この発明の目的は、検出範囲が広くて直線性のよい位置検出信号が得られる半導体集積回路装置及び位置センサシステムを提供することにある。この発明の上記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。すなわち、Ｎ極とＳ極が同一直線上を移動する磁石に対応して並んで第１と第２ホール素子を配置する。上記第１及び第２ホール素子の出力信号をそれぞれ増幅する第１及び第２増幅回路を設け、第１加算回路で両出力信号を加算する。上記加算回路の出力信号が上記磁石の移動に対応して直線的に変化するよう制御回路によって上記第１増幅回路と第２増幅回路の利得を制御する。

検出範囲が広くて直線性のよい位置検出信号が得られる。

図１には、この発明に係る位置検出センサの一実施例のブロック図が示されている。同図の各回路素子は、公知の半導体製造技術によって１ないし複数の半導体チップ上において形成される。複数の半導体チップに分けて回路機能を分割した場合でも、特に制限されないが、それらが１つのパッケージに搭載されたマルチチップモジュール集積回路として構成される。

図示しない被位置検出体の移動方向にＮ極とＳ極が配置された磁石に対応して上記ホール素子Ｈ１とＨ２が一定の間隔を持って配置される。バイアス回路ＶＧは、上記ホール素子Ｈ１とＨ２にバイアス電圧を供給する。ホール素子Ｈ１とＨ２の出力信号は、プリアンプＰＡ１とＰＡ２により増幅される。この増幅信号ＨＯ１とＨＯ２は、一方においてアナログ加算回路ＡＤ１により加算される。上記加算回路ＡＤ１は、ゲイン発生用検出電圧ＶＣＮＴを形成し、利得制御回路ＧＣＮＴに伝える。

上記出力信号ＨＯ１とＨＯ２は、他方において可変増幅回路ＶＡ１とＶＡ２によって増幅される。これらの可変増幅回路ＶＡ１とＶＡ２の出力信号ＯＵＴ１とＯＵＴ２は、アナログ加算回路ＡＤ２により加算される。この加算回路ＡＤ２により位置検出信号ＯＵＴが形成される。上記利得制御回路ＧＣＮＴは、上記位置検出信号ＯＵＴ（ＯＵＴ１＋ＯＵＴ２）が上記磁石の移動位置に対応して直線的な出力信号となるような利得制御信号ＧＣ１とＧＣ２を形成し、上記可変増幅回路ＶＡ１とＶＡ２の利得制御を行う。

図２には、２つのホール素子を用いた場合の説明図が示されている。図２（Ａ）は、磁束密度と位置の関係を示す特性図であり、図２（Ｂ）は、ホール素子出力電圧と位置との関係を示す特性図である。図１のように２つのホール素子Ｈ１とＨ２とが磁石の移動方向に対して離れて配置されていることから、図２（Ａ）においはて、ホール素子Ｈ１に対する磁束密度と位置の関係は特性Ｌ１のようになり、ホール素子Ｈ２に対する磁束密度と位置の関係は特性Ｌ２のようになる。同図に点線で示した特性Ｌ０は、上記２つのホール素子Ｈ１とＨ２の中心位置の磁束密度を表している。

図２（Ａ）の磁束密度特性Ｌ１に対応した上記ホール素子Ｈ１の出力電圧と、磁束密度特性Ｌ２に対応した上記ホール素子Ｈ２の出力電圧とを加えたものが図２（Ｂ）の出力電圧特性となる。上記図２（Ａ）において斜線を付した部分は、上記磁石による磁束密度に対して２つのホール素子Ｈ１とＨ２の両方で出力電圧を検出するので、図２（Ｂ）の出力電圧は、電圧ＶＢから電圧ＶＡに至る範囲では上記２つの２つのホール素子Ｈ１とＨ２の出力電圧が加算されて２個のホール素子の出力電圧となる。上記電圧ＶＢ以下では１個のホール素子Ｈ１からのみの出力電圧となり、上記電圧ＶＡ以上では１個のホール素子Ｈ２からのみの出力電圧となる。これにより、単純に上記ホール素子Ｈ１とＨ２の出力電圧を加算すると、同図のように位置検出範囲がＣ−Ｄ間のように広くできるものの、出力電圧ＶＢとＶＡとにおいて出力電圧の傾きが折れ線的に変化する。つまりは位置と出力電圧との関係が非直線特性となってしまう。

図３には、図１の位置検出センサの動作の一例を説明図が示されている。図３（Ａ）は、利得制御信号ＧＣ１とＧＣ２の特性図を示し、図３（Ｂ）にはホール素子出力電圧と位置との関係の特性図を示す。図３（Ａ）において、前記図３（Ｂ）に示したようにホール素子Ｈ２の出力信号ＯＵＴ２（図２（Ｂ）の電圧ＶＢに対応している）が−１のときには利得制御信号ＧＣ１が利得２にされて可変利得増幅回路ＶＡ１の利得が２倍にされる。そして、ホール素子Ｈ２の出力信号ＯＵＴ２が出力され始める位置範囲ａ２に入ると利得制御信号ＧＣ１は利得２から利得１に切り替えられる。前記図３（Ｂ）に示したようにホール素子Ｈ１の出力信号ＯＵＴ１（図２（Ｂ）の電圧ＶＡに対応している）が位置範囲ａ１を外れて＋１になると利得制御信号ＧＣ２が利得１から利得２にされて可変利得増幅回路ＶＡ２の利得が２倍にされる。

上記可変増幅回路ＶＡ１においては、基準電圧を電圧ＶＢとしてホール素子Ｈ１からの出力電圧と基準電圧である電圧ＶＢとの差分を図３（Ａ）で示したような特性図に従ってゲイン倍増幅し、前記基準電圧ＶＢを加算する。そうすることにより、利得制御信号ＧＣ１の切り替わり位置の前後において、可変増幅回路ＶＡ１とＶＡ２との加算電圧が跳ね上がるようなことがなく、滑らかに変化するようになる。同じく、可変増幅回路ＶＡ２の基準電圧は電圧ＶＡであり、ホール素子Ｈ２からの出力電圧と基準電圧である電圧ＶＡとの差分を図３（Ａ）で示したような特性図に従ってゲイン倍増幅し、前記基準電圧ＶＡを加算する。そうすることにより、利得制御信号ＧＣ２の切り替わり位置の前後において、可変増幅回路ＶＡ１とＶＡ２との加算電圧が跳ね上がるようなことがなく、滑らかに変化するようになる。

これにより、上記利得制御信号ＧＣ１の変化に対応してホール素子Ｈ１の出力信号ＯＵＴ１は、上記利得２から利得１への切替に応じて変化する。同様に、上記利得制御信号ＧＣ２の変化に対応してホール素子Ｈ２の出力信号ＯＵＴ２は、上記利得１から利得２への切替に応じて変化する。このように２つの出力信号ＯＵＴ１とＯＵＴ２を加算した出力信号ＯＵＴは、同図に一点鎖線で示したような直線特性となる。そして、その位置検出範囲は、ａのように拡大したものとされる。このことを前記図２（Ｂ）で説明すると、電圧ＶＢ以下では上記可変利得増幅回路ＶＡ１の利得が２倍にされて点線で示したような特性にされ、電圧ＶＡ以下では上記可変利得増幅回路ＶＡ２の利得が２倍にされて点線で示したような特性にされて全体として直線特性となる。

図４には、この発明に係る位置検出センサの他の一実施例のブロック図が示されている。この実施例では、ホール素子Ｈ１とＨ２の出力信号は、プリアンプＰＡ１とＰＡ２を介してアナログ加算回路ＡＤ１により加算される。アナログ加算回路ＡＤ１の出力電圧は、電圧電流変換回路ＶＩＣにより電流信号に変換される。この電流信号は、加算回路ＡＤ２を通して電流電圧変換回路ＩＶＣにより出力電圧Ｖout が形成される。

このままでは、上記出力電圧Ｖout は前記図２（Ｂ）のような非直線特性となってしまう。この実施例では、前記図２（Ｂ）に点線で示したような直線特性となるような利得制御が行われる。メモリ回路Ｍ１とデジタル／アナログ変換回路ＤＡＣ１によって前記前記図２（Ｂ）の電圧ＶＢに対応した電圧が形成される。上記出力電圧Ｖout と上記電圧ＶＢに対応した電圧とが差動回路（−ｇｍ）に供給されて電流信号とされる。この差動回路の出力信号は、絶対値回路において、上記電圧ＶＢより出力電圧Ｖout が大きいとき（絶対値的には小さいとき）に電流Ｉref をゼロにする。上記電圧ＶＢより出力電圧Ｖout が小さいとき（絶対値的には大きいとき）に上記差分（Ｖout −ＶＢ）に対応した電流−Ｉref を形成する。この電流−Ｉref は、メモリ回路Ｍ２とＲ−２Ｒ回路により減衰させ、ＶＩＣの出力電流、つまりはホール素子Ｈ１の出力信号に対応した電流信号と同等の電流を形成する。これにより、加算回路ＡＤ２から２倍の電流が出力されて実質的にホール素子Ｈ１の出力信号の利得が２倍になって前記点線で示したような出力電圧Ｖout を形成することができる。

同図にブラックボックスで示した上記同様な回路が設けられており、上記出力電圧Ｖout と上記電圧ＶＡに対応した電圧との差分が差動回路（ｇｍ）に供給されて電流信号とされる。この差動回路の出力信号が、絶対値回路において、上記電圧ＶＡより出力電圧Ｖout が小さいとき（絶対値的にも小さいとき）に電流Ｉref をゼロにする。上記電圧ＶＡより出力電圧Ｖout が大きいとき（絶対値的には大きいとき）に上記差分（Ｖout −ＶＡ）に対応した電流Ｉref を形成する。この電流Ｉref は、上記同様に減衰させ、ＶＩＣの出力電流、つまりはホール素子Ｈ２の出力信号に対応した電流信号と同等の電流を形成する。これにより、加算回路ＡＤ２から２倍の電流が出力されて実質的にホール素子Ｈ２の出力信号の利得が２倍になって前記点線で示したような出力電圧Ｖout を形成することができる。メモリＭ２の記憶情報を上記差分（Ｖout −ＶＡ）に対応した電流Ｉref の減衰量の設定にも用いるようにしてもよい。

利得設定を上記のような電流減衰によって行うものであるが、その前提として上記差分（Ｖout −ＶＡ）に対応した電流Ｉref が増幅されている。つまり、Ｉref ＝−ｇｍ（Ｖout −ＶＢ）またはＩref ＝ｇｍ（Ｖout −ＶＡ）のように増幅されているので、上記Ｒ−２Ｒによってメモリ回路Ｍ２に設定された記憶情報で２進のデジタル信号に対応して減衰させて、上記ホール素子Ｈ１又はＨ２の出力信号に対応した電流信号をそれぞれ形成するものである。

前記電圧ＶＡ，ＶＢの検出は、例えば利得制御を行わない状態にしておいて、出力信号ＯＵＴの特性を適当な測定装置によってトレースし、その結果から上記利得切替ポイントや設定される利得が選ばれる。これにより、ホール素子や他の回路でのプロセスバラツキや特性の補正も合わせて行うようにすることができる。

図５には、この発明に係る位置検出センサシステムの一実施例の概略構成図が示されている。半導体集積回路装置を構成するチップの長手方向の両端にホール素子が形成される。半導体集積回路装置は、ホール素子と前記説明したようなプリアンプ、バイアス回路、及び増幅回路や利得制御回路が１つの半導体チップに形成されてパッケージＰＫＧに封止される。被位置検出体の移動方向に対応して磁石のＳ極とＮ極が配置される。磁石は、磁力の劣化を防ぐためにＳ極とＮ極とが互いに向かい合うよう一対から構成される。上記のような磁石のＳ極とＮ極の配置方向、つまりは被位置検出体の移動方向に沿って２個のホール素子が並ぶように半導体集積回路装置が設けられる。

図６には、この発明に係る半導体集積回路装置の一実施例の概略構成図が示されている。図６（Ａ）は、１つの半導体基板（チップ）上にホール素子、増幅制御回路及びメモリが搭載される例が示されている。図６（Ｂ）は、１つの半導体基板（チップ１）上にホール素子、増幅制御回路が形成され、他の１つの半導体基板（チップ２）上にメモリが形成され、それらが１つのパッケージに搭載される。図６（Ｃ）は、１つの半導体基板（チップ１）上にホール素子が形成され、他の１つの半導体基板（チップ２）上に増幅制御回路とメモリが形成され、それらが１つのパッケージに搭載される。いずれの場合においても、ホール素子がチップの両端に配置され、その間にバイアス回路やプリアンプ、増幅回路等が配置される。

ホール素子は、良好な特性を得るためにはエピタキシャル成長層を用いるものがよい。したがって、特に制限されないが、図６（Ａ）ではバイポーラトランジスタとＣＭＯＳ回路を１つの半導体基板上に形成するＢｉ−ＣＭＯＳプロセスで形成される。図６（Ｂ）の構成ではチップ２でメモリが構成される。この場合には、メモリとしてスタックドゲート構造のＥＥＰＲＯＭ等のような素子を用いることができる。図６（Ｃ）の構成では、ＣＭＯＳプロセスで形成されるチップ２にメモリ、増幅制御回路を搭載することができる。上記のように２つのチップを１つのパッケージに搭載する場合の配置関係は、そのパッケージの大きさやピン配置に対応して適宜に設定されるものである。上記メモリは、前記のようなＥＥＰＲＯＭのような記憶回路の他にヒューズ又はザッピングダイオードを用いることができる。

図６（Ａ）のように１つの基板上にホール素子を含むすべての回路を搭載する場合には、すべての回路素子を形成するためにプロセスが複雑になったり、あるいは特性の犠牲にされる場合がある。図６（Ｂ）や（Ｃ）のように複数チップで構成した場合、チップ数が増加する反面、それぞれのチップに搭載される素子に合わせて最適なプロセスの選択が可能となり高い性能を得る場合に有効である。

尚、本願の記載において、Ｎ極とＳ極が同一直線上を移動する磁石に対応して並んで第１と第２ホール素子を配置する。上記第１及び第２ホール素子の出力信号をそれぞれ増幅する第１及び第２増幅回路を設け、第１加算回路で両出力信号を加算する。上記加算回路の出力信号が上記磁石の移動に対応して直線的に変化するよう制御回路によって上記第１増幅回路と第２増幅回路の利得を制御する。という記述を行っているが、これは完全絶対の同一直線上、直線的に変化することを意味するものではなく、一般的には回路の精度や制御方法の精度に依存する誤差、機械的機構的な誤差、及びに磁石において、磁場密度がＳ側からＮ側で検出される量が非線形を持つことによる誤差等を含むのと考えられる。

以上本発明者によってなされた発明を、上記実施形態に基づき具体的に説明したが、本発明は、上記実施形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能である。前記利得設定は発明の説明のために簡略化して説明したが、全体として一定の利得を持つものであってもよいことはいうまでもない。可変利得増幅回路やその制御方式は、種々の実施形態を採ることができるものである。この発明は、ホール素子を用いた位置検出センサに向けた半導体集積回路装置及び位置検出システムに広く利用できる。

この発明に係る位置検出センサの一実施例を示すブロック図である。 ２つのホール素子を用いた場合の説明図である。 図１の位置検出センサの動作の一例の説明図である。 この発明に係る位置検出センサの他の一実施例を示すブロック図である。 この発明に係る位置検出センサシステムの一実施例を示す概略構成図である。 この発明に係る半導体集積回路装置の一実施例を示す概略構成図である。 この発明に先立って検討された位置センサの構成図である。

符号の説明

Ｈ１，Ｈ２…ホール素子、ＰＡ１，ＰＡ２…プリアンプ、ＡＤ１，ＡＤ２…アナログ加算回路、ＧＣＮＴ…利得制御回路、ＶＡ１，ＶＡ２…可変利得増幅回路、ＶＩＣ…電圧電流変換回路、ＩＶＣ…電流電圧変換回路、Ｍ１，Ｍ２…メモリ、ＤＡＣ…デジタル／アナログ変換回路、−ｇｍ…差動増幅回路、Ｒ−２Ｒ…減衰回路、ＰＫＧ…パッケージ。

Claims (14)

1. Ｎ極とＳ極が同一直線上を移動する磁石に対応して並んで配置されるべき第１ホール素子と第２ホール素子と、
   上記第１ホール素子の出力信号を増幅する第１増幅回路と、
   上記第２ホール素子の出力信号を増幅する第２増幅回路と、
   上記第１増幅回路の出力信号と第２増幅回路の出力信号を加算する第１加算回路と、
   上記第１増幅回路及び第２増幅回路の利得を制御する制御回路とを備え、
   上記制御回路は、上記加算回路の出力信号が上記磁石の移動に対応して直線的に変化するよう上記第１増幅回路と第２増幅回路の利得を制御することを特徴とする半導体集積回路装置。
2. 請求項１において、
   上記第１増幅回路は、上記第１ホール素子の出力信号を受ける第１プリアンプと、上記第１プリアンプの出力信号を増幅する第１可変増幅回路を有し、
   上記第２増幅回路は、上記第２ホール素子の出力信号を受ける第２プリアンプと、上記第２プリアンプの出力信号を増幅する第２可変増幅回路を有し、
   上記第１加算回路は、上記第１及び第２可変増幅回路の出力信号を加算し、
   上記制御回路は、上記第１及び第２プリアンプの出力信号を加算する第２加算回路を更に備え、上記第２加算回路の出力信号に対応して上記第１及び第２可変増幅回路の利得制御信号を形成することを特徴とする半導体集積回路装置。
3. 請求項２において、
   上記制御回路は、メモリ回路を更に備え、
   上記第１及び第２可変増幅回路の利得制御信号は、上記第２加算回路の出力信号に対応して読み出される上記メモリ回路に記憶された記憶情報に基づいて形成されることを特徴とする半導体集積回路装置。
4. Ｎ極とＳ極が同一直線上を移動する磁石に対応して並んで配置されるべき第１ホール素子と第２ホール素子と、
   上記第１ホール素子の出力信号を増幅する第１プリアンプと、
   上記第２ホール素子の出力信号を増幅する第２プリアンプと、
   上記第１及び第２プリアンプ出力信号を加算する加算回路と、
   上記第１加算回路の出力信号を増幅する可変増幅回路と、
   上記可変増幅回路の利得を制御する制御回路とを備え、
   上記制御回路は、上記可変増幅回路の出力信号を受けて、かかる可変増幅回路の出力信号が上記磁石の移動に対応して直線的に変化するよう利得制御を行うことを特徴とする半導体集積回路装置。
5. 請求項４において、
   上記制御回路は、電圧範囲判定回路とメモリ回路を更に備え、
   上記電圧範囲判定回路の出力信号に対応して上記メモリ回路から上記可変増幅回路の利得が切替られることを特徴とする半導体集積回路装置。
6. 請求項１において、
   上記第１及び第２ホール素子、第１及び第２増幅回路、第１加算回路、及び制御回路は、１つの半導体基板上に形成されることを特徴とする半導体集積回路装置。
7. 請求項４において、
   上記第１及び第２ホール素子、第１及び第２プリアンプ、加算回路、可変増幅回路及び制御回路は、１つの半導体基板上に形成されることを特徴とする半導体集積回路装置。
8. 請求項６又は７において、
   上記第１ホール素子と第２ホール素子は、上記半導体基板の端部に配置され、
   上記半導体基板に形成される他の回路素子が上記第１ホール素子と第２ホール素子の間に配置されることを特徴とする半導体集積回路装置。
9. 請求項８において、
   上記メモリ回路は、不揮発性記憶素子、ヒューズ又はザッピングダイオードのいずれかにより構成されることを特徴とする半導体集積回路装置。
10. 被位置検出体の直線上の移動方向に沿ってＮ極とＳ極が配置された磁石と、
    上記Ｎ極とＳ極の移動方向に並んで配置された第１ホール素子と第２ホール素子と、
    上記第１ホール素子の出力信号を増幅する第１増幅回路と、
    上記第２ホール素子の出力信号を増幅する第２増幅回路と、
    上記第１増幅回路の出力信号と第２増幅回路の出力信号を加算する第１加算回路と、
    上記第１増幅回路及び第２増幅回路の利得を制御する制御回路とを備え、
    上記制御回路は、上記加算回路の出力信号が上記磁石の移動に対応して直線的に変化するよう上記第１増幅回路と第２増幅回路の利得を制御することを特徴とする位置センサシステム。
11. 請求項１０において、
    上記磁石は、２つの磁石からなり、Ｎ極とＳ極が互いに向かい合うように対にされてなることを特徴とする位置センサシステム。
12. 移動する磁石に対応して並んで配置されるべき第１ホール素子と第２ホール素子と、
    上記第１ホール素子の出力信号を増幅する第１増幅回路と、
    上記第２ホール素子の出力信号を増幅する第２増幅回路と、
    上記第１増幅回路の出力信号と第２増幅回路の出力信号を加算する第１加算回路と、
    上記第１増幅回路及び第２増幅回路の利得を制御する制御回路とを備え、
    上記制御回路は、上記磁石の移動に対応した上記第１加算回路の出力信号の値に応じて上記第１増幅回路と第２増幅回路の利得を制御することを特徴とする半導体集積回路装置。
13. 請求項１２において、
    上記第１増幅回路は、上記第１ホール素子の出力信号を受ける第１プリアンプと、上記第１プリアンプの出力信号を増幅する第１可変増幅回路を有し、
    上記第２増幅回路は、上記第２ホール素子の出力信号を受ける第２プリアンプと、上記第２プリアンプの出力信号を増幅する第２可変増幅回路を有し、
    上記第１加算回路は、上記第１及び第２可変増幅回路の出力信号を加算し、
    上記制御回路は、上記第１及び第２プリアンプの出力信号を加算する第２加算回路を更に備え、上記第２加算回路の出力信号に対応して上記第１及び第２可変増幅回路の利得制御信号を形成することを特徴とする半導体集積回路装置。
14. 請求項２において、
    上記制御回路は、メモリ回路を更に備え、
    上記第１及び第２可変増幅回路の利得制御信号は、上記第２加算回路の出力信号に対応して読み出される上記メモリ回路に記憶された記憶情報に基づいて形成されることを特徴とする半導体集積回路装置。

Images