JP2005026458A - 機能素子内蔵配線板 - Google Patents
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Abstract
【課題】多層配線板の内部に半導体集積回路素子や受動機能素子を埋め込んで立体的に配置することにより、実装密度の高い多層配線板を提供する。
【解決手段】例えば６層からなるリジッドな配線部Ａには、レジスタＲ、キャパシタＣ、及びインダクタＬ等の受動機能素子に加えて、裏面を研磨して厚さを５０μｍ以下に形成したＬＳＩチップ８１等の能動機能素子が内蔵されている。また、例えば２層からなるフレキシブルな配線部Ｂには、同様に厚さを５０μｍ以下に形成したＬＳＩチップ８２が内蔵されている。配線部Ａ，Ｂは連続した一体の多層配線板となっている。これにより、高い実装密度と柔軟性が要求される広範な用途に適用することができる。
【選択図】 図１
【解決手段】例えば６層からなるリジッドな配線部Ａには、レジスタＲ、キャパシタＣ、及びインダクタＬ等の受動機能素子に加えて、裏面を研磨して厚さを５０μｍ以下に形成したＬＳＩチップ８１等の能動機能素子が内蔵されている。また、例えば２層からなるフレキシブルな配線部Ｂには、同様に厚さを５０μｍ以下に形成したＬＳＩチップ８２が内蔵されている。配線部Ａ，Ｂは連続した一体の多層配線板となっている。これにより、高い実装密度と柔軟性が要求される広範な用途に適用することができる。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、フレキシブルな配線部分と機能素子が内蔵されたリジッドな配線部分を有する機能素子内蔵配線板に関するものである。
【０００２】
【従来の技術】
従来の多層配線板として、表面に搭載された半導体集積回路素子や受動機能素子の電極間を接続するために、絶縁層を介して積層された複数の配線層を有し、バンプ等によって各配線層の間の電気的接続を行うように構成されたものがあった（特開２００２−０４３５０６号公報等参照）。
【０００３】
【発明が解決しようとする課題】
しかしながら、従来の多層配線板では、表面に素子を平面的に配置する必要があるため、搭載する素子の面積が大きくなれば、それに比例して形状が大型化するという課題があった。しかしながら、多層配線基板を用いた電子装置、電子機器等は一般に機能の豊富化と小型化という互いに二律背反の関係に立つ要求を受けており、その結果、多層配線板にはより一層の高集積化が要求された。
【０００４】
本発明は、斯かる要求に応えるべくなされたものであり、多層配線板の内部に半導体集積回路素子や受動機能素子を埋め込み、これらの機能素子を立体的に配置することによって、実装密度の高い多層配線板を提供するものである。
【０００５】
【課題を解決するための手段】
請求項１の機能素子内蔵配線板は、３層以上の配線層を絶縁膜を介して積層し層間接続手段として該絶縁膜により互いに層間絶縁された配線膜の一方に形成され他方に頂部にて接するバンプを有するリジッドな第１の配線部と、１層または２層の配線層と絶縁膜を積層したフレキシブルな第２の配線部と、を有し、前記第１の配線部の内部に能動機能素子及び受動機能素子を内蔵させると共に、前記第２の配線部の内部にフレキシブルな機能素子を内蔵させたことを特徴とする。
【０００６】
請求項２の機能素子内蔵配線板は、請求項１記載の機能素子内蔵配線板において、前記第２の配線部に内蔵させた前記フレキシブルな機能素子が、表面に集積回路が形成された半導体ウエハの裏面を該ウエハ厚さが５０μｍ以下となるように研磨し、その後個々の集積回路に切断してなるもの、又は、集積回路が形成された半導体ウエハを各集積回路が個々の集積回路に分離されるように切断した後に、集積回路の裏面をその厚さが５０μｍ以下となるように研磨してなるものであり、前記第２の配線部の配線層にフリップチップ接続されていることを特徴とする。
【０００７】
請求項３の機能素子内蔵配線板は、請求項１又は２記載の機能素子内蔵配線板において、前記絶縁層が、ポリイミド、液晶ポリマーまたはＢＣＢフィルムであることを特徴とする。
【０００８】
請求項４の機能素子内蔵配線板は、請求項１、２又は３項記載の機能素子内蔵配線板において、前記バンプは、エッチング後に前記配線層となる第１の金属層とエッチング後に該バンプとなる第２の金属層とを、エッチングバリアとなる第３の金属層を介して積層した積層金属板の第２の金属層をエッチングして該配線層と一体に形成されたものであることを特徴とする。
【０００９】
【発明の実施の形態】
以下、本発明を図示実施の形態例に従って詳細に説明する。図１は、本発明機能素子内蔵配線板の実施の形態を示す断面図である。
【００１０】
この機能素子内蔵配線板は、配線層１０，２０，３０，４０，５０，６０を、ポリイミド、液晶ポリマー、またはＢＣＢフィルムによる層間絶縁用の絶縁膜７１，７２，７３，７４，７５を介して積層したもので、これらのすべての配線層１０〜６０からなるリジッドな配線部Ａと、配線層３０，４０からなるフレキシブルな配線部Ｂと、配線層３０，５０からなるフレキシブルな配線部Ｃが設けられている。
【００１１】
配線層１０は、所定のパターンに形成された銅箔からなり、一方の表面に、配線層２０に接続するための複数のバンプ１１が形成され、これらのバンプ１１が形成された側とは反対側の面に複数の外部接続端子１２が形成されている。
バンプ１１はエッチング後に配線パターンとなる厚さがほぼ３〜１８μｍの銅と、エッチング後にこのバンプ１１となる厚さが３０〜１００μｍの銅を、エッチングバリアとなる厚さが０．５〜２μｍのニッケルを介して積層した積層金属板をエッチングして、この配線層１０と一体に形成されたものである。
【００１２】
配線層１０と２０とは互いに絶縁膜７１を貫通するバンプ１１で接続されている。また、外部接続端子１２は、配線層１０に接続された端子用バンプ１２ａとこの端子用バンプ１２ａを覆う半田ボール１２ｂで構成されている。
【００１３】
配線層２０は、所定のパターンに形成された銅箔からなり、該配線層２０上には複数のバンプ２１が形成されており、一部が例えばミアンダ状にパターニングされてインダクタＬを成している。上記バンプ２１は配線層３０との間の層間接続のために形成されている。Ｃはキャパシタで、電極となる箇所に塗布された誘電体膜２２と、この誘電体膜２２の表面に塗布された銀ペースト電極２３で構成されている。
【００１４】
配線層３０は所定のパターンに形成された銅箔からなり、該配線層３０の一方の表面には、ＬＳＩチップ８１，８２をフリップチップ接続するための複数の例えば金などバンプの３１が形成されている。該配線層３０とそれより上層の配線膜４０との間は絶縁樹脂７３によって層間絶縁されており、該絶縁樹脂７３中にはＬＳＩチップ８１，８２が内蔵されている。
７６、７７はＬＳＩチップ８１、８２と絶縁樹脂７２および配線層３０との間を充填するアンダーフィルを成す樹脂である。（の削除願います。）
【００１５】
上記ＬＳＩチップ８１，８２は、厚さが５０μｍ以下となるように裏面のウエハ部材を研磨して形成したもので、ＬＳＩチップ８１はリジッドな配線部Ａに、ＬＳＩチップ８２はフレキシブルな配線部Ｂに、それぞれ実装されている。
ＬＳＩチップ８１、８２は、集積回路が形成された主表面と反対側の面、即ち、半導体基板（半導体チップ化後又はウエハ状態の半導体基板）の裏面を研磨して厚さが１０〜５０μｍとなるように調整し、更に１辺の寸法が例えば２０ｍｍ程度のチップに切断したものである。このように、１辺が例えば２０ｍｍ程度の矩形状を有し、厚さが５０μｍ以下のチップは可撓性を有することが本願発明者の研究、実験により確認されている。
【００１６】
そして、可撓性を有するが故にフレキシブルな配線部Ｂにそのフレキシブル性を奪うことなく内蔵させることができるのである。これは従来ＬＳＩチップ等の素子をフレキシブルな配線部Ｂにも内蔵させることができ、延いてはより配線板の実装密度を高めることができることに他ならない。
【００１７】
配線層４０は、所定のパターンに形成された銅箔からなり、該配線層４０の一方（下方）の表面には、配線層３０との間を層間接続するための複数のバンプ４１が形成されている。配線層３０，４０は、ＬＳＩチップ８１，８２の実装箇所を除いて設けられた絶縁膜７３を介して、これらのＬＳＩチップ８１，８２を挟んで、この絶縁膜７３を貫通するバンプ４１で接続されている。
【００１８】
配線層５０は、所定パターンに形成された銅箔からなり、一方（下方）の表面にはレジスタＲの機能素子と、配線層４０に接続するための複数のバンプ５１が形成されている。
レジスタＲは、電極となる箇所の間に塗布された膜抵抗素子５２で構成されている。配線層４０，５０は、絶縁膜７４を介して、この絶縁膜７４を貫通するバンプ５１で接続されている。
【００１９】
配線層６０は、所定のパターンに形成された銅箔からなり、配線層６０の一方（下方）の表面には配線層５０に接続するための複数のバンプ６１が形成されている。配線層５０と６０の間は、絶縁膜７５により層間絶縁され、この絶縁膜７５を貫通する上記バンプ６１で層間接続されている。
【００２０】
このような機能素子内蔵配線板は、概略次のような工程で製造される。
（１） 配線層３０となる銅箔上に、ＬＳＩチップ８１，８２を接続するための複数の例えば金などのバンプ３１を選択めっきで形成し、厚さが５０μｍ以下となるように裏面のウエハ部材を研磨したＬＳＩチップ８１、８２を、それぞれ絶縁樹脂７６，７７を介してフリップチップ実装する。
【００２１】
（２） エッチング後に配線層４０の配線パターンとなる厚さがほぼ３〜１８μｍの第１の銅箔と、エッチング後にバンプ４１となる厚さが３０〜１００μｍの第２の銅箔を、エッチングバリアとなる厚さが０．５〜２μｍのニッケル箔を介して積層した積層金属板を用意し、第２の銅箔をエッチングしてバンプ４１を残す。更に、この第２の銅箔によるバンプ４１をエッチングマスクとしてニッケル箔をエッチングしてバンプ４１を形成する。
【００２２】
（３） ポリイミド、液晶ポリマー、またはＢＣＢフィルム等の絶縁フィルムに、ＬＳＩチップ８１，８２の実装箇所をデバイスホールとして開口して絶縁膜７３を形成する。この絶縁膜７３にバンプ４１が形成された配線層４０を圧接して、このバンプ４１で絶縁膜７３を貫通する。更に、絶縁膜７３を貫通して飛び出したバンプ４１の先端を、この絶縁膜７３の表面と略同一平面となるように研磨する。
【００２３】
（４） 配線層４０と合体された絶縁膜７３の開口部（デバイスホール）に、空隙充填樹脂（図示せず。）を塗布し、ＬＳＩチップ８１，８２が実装された配線層３０を圧着する。これにより、配線層３０，４０が絶縁膜７３を介して積層され、この間にＬＳＩチップ８１，８２が内蔵された積層板が形成される。
（５） （４）の工程で形成された積層板の、配線層３０，４０の銅箔をエッチングして、それぞれ所定の配線パターンにパターニングする。
【００２４】
（６） （２）の工程と同様の積層金属板を用意し、同様の工程で配線層２０となる銅箔上に複数のバンプ２１を形成する。この配線層２０のバンプ２１と同じ側に、キャパシタＣの誘電体膜２２を塗布し、乾燥、硬化し、更に、この誘電体膜２２の表面に銀ペースト電極２３を塗布し、乾燥、硬化する。
（７） 絶縁フィルムによる絶縁膜７２に、バンプ２１が形成された配線層２０を圧接して、このバンプ２１を絶縁膜７２に貫通させる。更に、絶縁膜７２を貫通して飛び出したバンプ２１の先端を、この絶縁膜７２の表面と略同一平面となるように研磨する。
【００２５】
（８） （６），（７）と同様の工程により、配線パターンとなる銅箔の上にレジスタＲとバンプ５１を形成し、更にこの表面に絶縁膜７４を合体させて配線層５０を形成する。
（９） （５）の工程で形成された配線層３０，４０の配線パターンに、それぞれ（７）の工程で形成された配線層２０と、（８）の工程で形成された配線層５０を重ね合わせ、それぞれバンプ２１，５１を介して接続する。
（１０） （９）の工程で積層された配線板における表面の配線層２０，５０の銅箔をエッチングして、それぞれ所定の配線パターンを形成する。
【００２６】
（１１） （２）の工程と同様の積層金属板を用意し、同様の工程で配線層６０となる銅箔上に複数のバンプ６１を形成する。更に、（７）と同様の工程で、配線パターンとなる銅箔の表面に絶縁膜７５を合体させて配線層６０を形成する。
（１２） （１１）と同様の工程で、配線パターンとなる銅箔の表面に絶縁膜７１を合体させて配線層１０を形成する。
【００２７】
（１３） （１０）の工程で形成された配線層２０，５０の配線パターンに、それぞれ（１２）の工程で形成された配線層１０と、（１１）の工程で形成された配線層６０を重ね合わせ、それぞれバンプ１１，６１を介して接続する。
（１４） （１３）の工程で積層された配線板における表面の配線層１０，６０の銅箔をエッチングして、それぞれを所定の配線パターンに形成する。
（１５） （１４）の工程で形成された配線層１０の配線パターンの所定の位置に、外部接続端子１２を形成する。これにより、図１に示すような機能素子内蔵配線板が完成する。
【００２８】
このように、本実施形態の機能素子内蔵配線板は、多層配線板の内部に半導体集積回路素子や受動機能素子を埋め込んでいるので、これらの機能素子を立体的に配置することが可能になり、実装密度の高い多層配線板が得られる。また、リジッドな配線部に加えて、フレキシブルな配線部を有するので、適用範囲の広い多層配線板として使用できるという利点がある。
更に、各配線層は、３層の積層金属板をエッチングして、バンプと配線パターンを一体に形成しているので、信頼性の高い多層配線板が得られるという利点がある。
【００２９】
なお、本発明は、上記実施形態に限定されず、種々の変形が可能である。この変形例としては、例えば、次のようなものがある。
（Ａ） リジッドな配線部Ａが６層構造、フレキシブルな配線部Ｂ，Ｃが２層ないし１層構造のものを説明したが、各部の層数は任意である。
（Ｂ） 各層に設けるインダクタＬ、レジスタＲ、及びキャパシタＣの受動機能素子の種類や数は任意である。
（Ｃ） 配線層３０の所定の箇所に、ＬＳＩチップ８１，８２をフリップチップ接続するための複数の例えば金などのバンプ３１を形成しているが、ＬＳＩチップ側に接続用のバンプが形成されている場合には、この金バンプ３１は不要である。
【００３０】
（Ｄ） 配線層１０，２０，４０〜６０は、ニッケル箔によるエッチングストッパを有する３層構造の多層金属板を用いて形成しているが、この材料や形成方法は、例示したものに限定されない。
（Ｅ） レジスタＲは、銅箔の一部を電極としてその電極間を膜抵抗素子５２で接続するようにしているが、銅箔の表面に銀ペースト電極を形成し、更にこの銀ペースト間を接続するように膜抵抗素子５２を塗布し乾燥、硬化しても良い。
（Ｆ） 絶縁層７１〜７５の材料は、例示したものに限定されない。
【００３１】
【発明の効果】
請求項１の機能素子内蔵多層配線板によれば、機能素子を内蔵したリジッドな多層の第１の配線部と、フレキシブルな第２の配線部を有しており、その第２の配線部の内部にフレキシブルな機能素子を内蔵させているので、その第２の配線部にもそのフレキシブル性を損なうことなく機能素子を内蔵させることができる。
従って、多層配線板の実装密度を高めることができ、更には立体的に機能素子を配置することが可能になる。
【００３２】
請求項２の機能素子内蔵配線板によれば、前記第２の配線部に内蔵させた前記フレキシブルな機能素子が、表面に集積回路が形成された半導体ウエハの裏面を該ウエハ厚さが５０μｍ以下となるように研磨し、その後個々の集積回路に切断してなるもの、又は、集積回路が形成された半導体ウエハを各集積回路が互いに他の集積回路に分離されるように切断した後に、該集積回路の裏面をその厚さが５０μｍ以下となるように研磨してなるものであるので、機能素子内蔵配線板のフレキシブル性を有する第２の配線部にそのフレキシブル性を損なうことなく集積回路を内蔵させることができ、機能素子内蔵配線板の機能素子の実装密度を顕著に高めることができる。
【００３３】
請求項３の機能素子内蔵配線板によれば、前記絶縁層が、ポリイミド、液晶ポリマーまたはＢＣＢフィルムであるので、ポリイミド、液晶ポリマーまたはＢＣＢフィルムを層間絶縁膜として用いて機能素子内蔵配線板を構成することができる。
【００３４】
請求項４の機能素子内蔵配線板によれば、エッチング後に前記配線層となる第１の金属層とエッチング後に該バンプとなる第２の金属層とを、エッチングバリアとなる第３の金属層を介して積層した積層金属板の第２の金属層をエッチングして該配線層と一体に形成されたバンプを層間接続に用いて機能素子内蔵配線板を形成することができる。
【図面の簡単な説明】
【図１】本発明機能素子内蔵配線板の実施の形態を示す断面図である。
【符号の説明】
１０，２０，３０，４０，５０，６０・・・配線層、
１１，２１，４１，５１，６１・・・バンプ、
１２・・・外部接続端子、２２・・・誘電体膜、
２３・・・銀ペースト電極、３１・・・金バンプ、
５２・・・膜抵抗素子、７１〜７５・・・絶縁膜、
７６，７７・・・絶縁樹脂、８１，８２・・・ＬＳＩチップ、
Ｃ・・・キャパシタ、Ｌ・・・インダクタ、Ｒ・・・レジスタ。
【発明の属する技術分野】
本発明は、フレキシブルな配線部分と機能素子が内蔵されたリジッドな配線部分を有する機能素子内蔵配線板に関するものである。
【０００２】
【従来の技術】
従来の多層配線板として、表面に搭載された半導体集積回路素子や受動機能素子の電極間を接続するために、絶縁層を介して積層された複数の配線層を有し、バンプ等によって各配線層の間の電気的接続を行うように構成されたものがあった（特開２００２−０４３５０６号公報等参照）。
【０００３】
【発明が解決しようとする課題】
しかしながら、従来の多層配線板では、表面に素子を平面的に配置する必要があるため、搭載する素子の面積が大きくなれば、それに比例して形状が大型化するという課題があった。しかしながら、多層配線基板を用いた電子装置、電子機器等は一般に機能の豊富化と小型化という互いに二律背反の関係に立つ要求を受けており、その結果、多層配線板にはより一層の高集積化が要求された。
【０００４】
本発明は、斯かる要求に応えるべくなされたものであり、多層配線板の内部に半導体集積回路素子や受動機能素子を埋め込み、これらの機能素子を立体的に配置することによって、実装密度の高い多層配線板を提供するものである。
【０００５】
【課題を解決するための手段】
請求項１の機能素子内蔵配線板は、３層以上の配線層を絶縁膜を介して積層し層間接続手段として該絶縁膜により互いに層間絶縁された配線膜の一方に形成され他方に頂部にて接するバンプを有するリジッドな第１の配線部と、１層または２層の配線層と絶縁膜を積層したフレキシブルな第２の配線部と、を有し、前記第１の配線部の内部に能動機能素子及び受動機能素子を内蔵させると共に、前記第２の配線部の内部にフレキシブルな機能素子を内蔵させたことを特徴とする。
【０００６】
請求項２の機能素子内蔵配線板は、請求項１記載の機能素子内蔵配線板において、前記第２の配線部に内蔵させた前記フレキシブルな機能素子が、表面に集積回路が形成された半導体ウエハの裏面を該ウエハ厚さが５０μｍ以下となるように研磨し、その後個々の集積回路に切断してなるもの、又は、集積回路が形成された半導体ウエハを各集積回路が個々の集積回路に分離されるように切断した後に、集積回路の裏面をその厚さが５０μｍ以下となるように研磨してなるものであり、前記第２の配線部の配線層にフリップチップ接続されていることを特徴とする。
【０００７】
請求項３の機能素子内蔵配線板は、請求項１又は２記載の機能素子内蔵配線板において、前記絶縁層が、ポリイミド、液晶ポリマーまたはＢＣＢフィルムであることを特徴とする。
【０００８】
請求項４の機能素子内蔵配線板は、請求項１、２又は３項記載の機能素子内蔵配線板において、前記バンプは、エッチング後に前記配線層となる第１の金属層とエッチング後に該バンプとなる第２の金属層とを、エッチングバリアとなる第３の金属層を介して積層した積層金属板の第２の金属層をエッチングして該配線層と一体に形成されたものであることを特徴とする。
【０００９】
【発明の実施の形態】
以下、本発明を図示実施の形態例に従って詳細に説明する。図１は、本発明機能素子内蔵配線板の実施の形態を示す断面図である。
【００１０】
この機能素子内蔵配線板は、配線層１０，２０，３０，４０，５０，６０を、ポリイミド、液晶ポリマー、またはＢＣＢフィルムによる層間絶縁用の絶縁膜７１，７２，７３，７４，７５を介して積層したもので、これらのすべての配線層１０〜６０からなるリジッドな配線部Ａと、配線層３０，４０からなるフレキシブルな配線部Ｂと、配線層３０，５０からなるフレキシブルな配線部Ｃが設けられている。
【００１１】
配線層１０は、所定のパターンに形成された銅箔からなり、一方の表面に、配線層２０に接続するための複数のバンプ１１が形成され、これらのバンプ１１が形成された側とは反対側の面に複数の外部接続端子１２が形成されている。
バンプ１１はエッチング後に配線パターンとなる厚さがほぼ３〜１８μｍの銅と、エッチング後にこのバンプ１１となる厚さが３０〜１００μｍの銅を、エッチングバリアとなる厚さが０．５〜２μｍのニッケルを介して積層した積層金属板をエッチングして、この配線層１０と一体に形成されたものである。
【００１２】
配線層１０と２０とは互いに絶縁膜７１を貫通するバンプ１１で接続されている。また、外部接続端子１２は、配線層１０に接続された端子用バンプ１２ａとこの端子用バンプ１２ａを覆う半田ボール１２ｂで構成されている。
【００１３】
配線層２０は、所定のパターンに形成された銅箔からなり、該配線層２０上には複数のバンプ２１が形成されており、一部が例えばミアンダ状にパターニングされてインダクタＬを成している。上記バンプ２１は配線層３０との間の層間接続のために形成されている。Ｃはキャパシタで、電極となる箇所に塗布された誘電体膜２２と、この誘電体膜２２の表面に塗布された銀ペースト電極２３で構成されている。
【００１４】
配線層３０は所定のパターンに形成された銅箔からなり、該配線層３０の一方の表面には、ＬＳＩチップ８１，８２をフリップチップ接続するための複数の例えば金などバンプの３１が形成されている。該配線層３０とそれより上層の配線膜４０との間は絶縁樹脂７３によって層間絶縁されており、該絶縁樹脂７３中にはＬＳＩチップ８１，８２が内蔵されている。
７６、７７はＬＳＩチップ８１、８２と絶縁樹脂７２および配線層３０との間を充填するアンダーフィルを成す樹脂である。（の削除願います。）
【００１５】
上記ＬＳＩチップ８１，８２は、厚さが５０μｍ以下となるように裏面のウエハ部材を研磨して形成したもので、ＬＳＩチップ８１はリジッドな配線部Ａに、ＬＳＩチップ８２はフレキシブルな配線部Ｂに、それぞれ実装されている。
ＬＳＩチップ８１、８２は、集積回路が形成された主表面と反対側の面、即ち、半導体基板（半導体チップ化後又はウエハ状態の半導体基板）の裏面を研磨して厚さが１０〜５０μｍとなるように調整し、更に１辺の寸法が例えば２０ｍｍ程度のチップに切断したものである。このように、１辺が例えば２０ｍｍ程度の矩形状を有し、厚さが５０μｍ以下のチップは可撓性を有することが本願発明者の研究、実験により確認されている。
【００１６】
そして、可撓性を有するが故にフレキシブルな配線部Ｂにそのフレキシブル性を奪うことなく内蔵させることができるのである。これは従来ＬＳＩチップ等の素子をフレキシブルな配線部Ｂにも内蔵させることができ、延いてはより配線板の実装密度を高めることができることに他ならない。
【００１７】
配線層４０は、所定のパターンに形成された銅箔からなり、該配線層４０の一方（下方）の表面には、配線層３０との間を層間接続するための複数のバンプ４１が形成されている。配線層３０，４０は、ＬＳＩチップ８１，８２の実装箇所を除いて設けられた絶縁膜７３を介して、これらのＬＳＩチップ８１，８２を挟んで、この絶縁膜７３を貫通するバンプ４１で接続されている。
【００１８】
配線層５０は、所定パターンに形成された銅箔からなり、一方（下方）の表面にはレジスタＲの機能素子と、配線層４０に接続するための複数のバンプ５１が形成されている。
レジスタＲは、電極となる箇所の間に塗布された膜抵抗素子５２で構成されている。配線層４０，５０は、絶縁膜７４を介して、この絶縁膜７４を貫通するバンプ５１で接続されている。
【００１９】
配線層６０は、所定のパターンに形成された銅箔からなり、配線層６０の一方（下方）の表面には配線層５０に接続するための複数のバンプ６１が形成されている。配線層５０と６０の間は、絶縁膜７５により層間絶縁され、この絶縁膜７５を貫通する上記バンプ６１で層間接続されている。
【００２０】
このような機能素子内蔵配線板は、概略次のような工程で製造される。
（１） 配線層３０となる銅箔上に、ＬＳＩチップ８１，８２を接続するための複数の例えば金などのバンプ３１を選択めっきで形成し、厚さが５０μｍ以下となるように裏面のウエハ部材を研磨したＬＳＩチップ８１、８２を、それぞれ絶縁樹脂７６，７７を介してフリップチップ実装する。
【００２１】
（２） エッチング後に配線層４０の配線パターンとなる厚さがほぼ３〜１８μｍの第１の銅箔と、エッチング後にバンプ４１となる厚さが３０〜１００μｍの第２の銅箔を、エッチングバリアとなる厚さが０．５〜２μｍのニッケル箔を介して積層した積層金属板を用意し、第２の銅箔をエッチングしてバンプ４１を残す。更に、この第２の銅箔によるバンプ４１をエッチングマスクとしてニッケル箔をエッチングしてバンプ４１を形成する。
【００２２】
（３） ポリイミド、液晶ポリマー、またはＢＣＢフィルム等の絶縁フィルムに、ＬＳＩチップ８１，８２の実装箇所をデバイスホールとして開口して絶縁膜７３を形成する。この絶縁膜７３にバンプ４１が形成された配線層４０を圧接して、このバンプ４１で絶縁膜７３を貫通する。更に、絶縁膜７３を貫通して飛び出したバンプ４１の先端を、この絶縁膜７３の表面と略同一平面となるように研磨する。
【００２３】
（４） 配線層４０と合体された絶縁膜７３の開口部（デバイスホール）に、空隙充填樹脂（図示せず。）を塗布し、ＬＳＩチップ８１，８２が実装された配線層３０を圧着する。これにより、配線層３０，４０が絶縁膜７３を介して積層され、この間にＬＳＩチップ８１，８２が内蔵された積層板が形成される。
（５） （４）の工程で形成された積層板の、配線層３０，４０の銅箔をエッチングして、それぞれ所定の配線パターンにパターニングする。
【００２４】
（６） （２）の工程と同様の積層金属板を用意し、同様の工程で配線層２０となる銅箔上に複数のバンプ２１を形成する。この配線層２０のバンプ２１と同じ側に、キャパシタＣの誘電体膜２２を塗布し、乾燥、硬化し、更に、この誘電体膜２２の表面に銀ペースト電極２３を塗布し、乾燥、硬化する。
（７） 絶縁フィルムによる絶縁膜７２に、バンプ２１が形成された配線層２０を圧接して、このバンプ２１を絶縁膜７２に貫通させる。更に、絶縁膜７２を貫通して飛び出したバンプ２１の先端を、この絶縁膜７２の表面と略同一平面となるように研磨する。
【００２５】
（８） （６），（７）と同様の工程により、配線パターンとなる銅箔の上にレジスタＲとバンプ５１を形成し、更にこの表面に絶縁膜７４を合体させて配線層５０を形成する。
（９） （５）の工程で形成された配線層３０，４０の配線パターンに、それぞれ（７）の工程で形成された配線層２０と、（８）の工程で形成された配線層５０を重ね合わせ、それぞれバンプ２１，５１を介して接続する。
（１０） （９）の工程で積層された配線板における表面の配線層２０，５０の銅箔をエッチングして、それぞれ所定の配線パターンを形成する。
【００２６】
（１１） （２）の工程と同様の積層金属板を用意し、同様の工程で配線層６０となる銅箔上に複数のバンプ６１を形成する。更に、（７）と同様の工程で、配線パターンとなる銅箔の表面に絶縁膜７５を合体させて配線層６０を形成する。
（１２） （１１）と同様の工程で、配線パターンとなる銅箔の表面に絶縁膜７１を合体させて配線層１０を形成する。
【００２７】
（１３） （１０）の工程で形成された配線層２０，５０の配線パターンに、それぞれ（１２）の工程で形成された配線層１０と、（１１）の工程で形成された配線層６０を重ね合わせ、それぞれバンプ１１，６１を介して接続する。
（１４） （１３）の工程で積層された配線板における表面の配線層１０，６０の銅箔をエッチングして、それぞれを所定の配線パターンに形成する。
（１５） （１４）の工程で形成された配線層１０の配線パターンの所定の位置に、外部接続端子１２を形成する。これにより、図１に示すような機能素子内蔵配線板が完成する。
【００２８】
このように、本実施形態の機能素子内蔵配線板は、多層配線板の内部に半導体集積回路素子や受動機能素子を埋め込んでいるので、これらの機能素子を立体的に配置することが可能になり、実装密度の高い多層配線板が得られる。また、リジッドな配線部に加えて、フレキシブルな配線部を有するので、適用範囲の広い多層配線板として使用できるという利点がある。
更に、各配線層は、３層の積層金属板をエッチングして、バンプと配線パターンを一体に形成しているので、信頼性の高い多層配線板が得られるという利点がある。
【００２９】
なお、本発明は、上記実施形態に限定されず、種々の変形が可能である。この変形例としては、例えば、次のようなものがある。
（Ａ） リジッドな配線部Ａが６層構造、フレキシブルな配線部Ｂ，Ｃが２層ないし１層構造のものを説明したが、各部の層数は任意である。
（Ｂ） 各層に設けるインダクタＬ、レジスタＲ、及びキャパシタＣの受動機能素子の種類や数は任意である。
（Ｃ） 配線層３０の所定の箇所に、ＬＳＩチップ８１，８２をフリップチップ接続するための複数の例えば金などのバンプ３１を形成しているが、ＬＳＩチップ側に接続用のバンプが形成されている場合には、この金バンプ３１は不要である。
【００３０】
（Ｄ） 配線層１０，２０，４０〜６０は、ニッケル箔によるエッチングストッパを有する３層構造の多層金属板を用いて形成しているが、この材料や形成方法は、例示したものに限定されない。
（Ｅ） レジスタＲは、銅箔の一部を電極としてその電極間を膜抵抗素子５２で接続するようにしているが、銅箔の表面に銀ペースト電極を形成し、更にこの銀ペースト間を接続するように膜抵抗素子５２を塗布し乾燥、硬化しても良い。
（Ｆ） 絶縁層７１〜７５の材料は、例示したものに限定されない。
【００３１】
【発明の効果】
請求項１の機能素子内蔵多層配線板によれば、機能素子を内蔵したリジッドな多層の第１の配線部と、フレキシブルな第２の配線部を有しており、その第２の配線部の内部にフレキシブルな機能素子を内蔵させているので、その第２の配線部にもそのフレキシブル性を損なうことなく機能素子を内蔵させることができる。
従って、多層配線板の実装密度を高めることができ、更には立体的に機能素子を配置することが可能になる。
【００３２】
請求項２の機能素子内蔵配線板によれば、前記第２の配線部に内蔵させた前記フレキシブルな機能素子が、表面に集積回路が形成された半導体ウエハの裏面を該ウエハ厚さが５０μｍ以下となるように研磨し、その後個々の集積回路に切断してなるもの、又は、集積回路が形成された半導体ウエハを各集積回路が互いに他の集積回路に分離されるように切断した後に、該集積回路の裏面をその厚さが５０μｍ以下となるように研磨してなるものであるので、機能素子内蔵配線板のフレキシブル性を有する第２の配線部にそのフレキシブル性を損なうことなく集積回路を内蔵させることができ、機能素子内蔵配線板の機能素子の実装密度を顕著に高めることができる。
【００３３】
請求項３の機能素子内蔵配線板によれば、前記絶縁層が、ポリイミド、液晶ポリマーまたはＢＣＢフィルムであるので、ポリイミド、液晶ポリマーまたはＢＣＢフィルムを層間絶縁膜として用いて機能素子内蔵配線板を構成することができる。
【００３４】
請求項４の機能素子内蔵配線板によれば、エッチング後に前記配線層となる第１の金属層とエッチング後に該バンプとなる第２の金属層とを、エッチングバリアとなる第３の金属層を介して積層した積層金属板の第２の金属層をエッチングして該配線層と一体に形成されたバンプを層間接続に用いて機能素子内蔵配線板を形成することができる。
【図面の簡単な説明】
【図１】本発明機能素子内蔵配線板の実施の形態を示す断面図である。
【符号の説明】
１０，２０，３０，４０，５０，６０・・・配線層、
１１，２１，４１，５１，６１・・・バンプ、
１２・・・外部接続端子、２２・・・誘電体膜、
２３・・・銀ペースト電極、３１・・・金バンプ、
５２・・・膜抵抗素子、７１〜７５・・・絶縁膜、
７６，７７・・・絶縁樹脂、８１，８２・・・ＬＳＩチップ、
Ｃ・・・キャパシタ、Ｌ・・・インダクタ、Ｒ・・・レジスタ。
Claims (4)
- ３層以上の配線層を絶縁膜を介して積層し層間接続手段として該絶縁膜により互いに層間絶縁された配線膜の一方に形成され他方に頂部にて接するバンプを有するリジッドな第１の配線部と、
１層または２層の配線層と絶縁膜を積層したフレキシブルな第２の配線部と、
を有し、
前記第１の配線部の内部に能動機能素子及び受動機能素子を内蔵させると共に、
前記第２の配線部の内部にフレキシブルな機能素子を内蔵させた
ことを特徴とする機能素子内蔵配線板。 - 前記第２の配線部に内蔵させた前記フレキシブルな機能素子は、表面に集積回路が形成された半導体ウエハの裏面を該ウエハ厚さが５０μｍ以下となるように研磨し、その後個々の集積回路に切断してなるもの、又は、集積回路が形成された半導体ウエハを各集積回路が個々の集積回路に分離されるように切断した後に、集積回路の裏面をその厚さが５０μｍ以下となるように研磨してなるものであり、
前記第２の配線部の配線層にフリツプチップ接続されている
ことを特徴とする請求項１記載の機能素子内蔵配線板。 - 前記絶縁層が、ポリイミド、液晶ポリマーまたはＢＣＢフィルムである
ことを特徴とする請求項１又は２記載の機能素子内蔵配線板。 - 前記バンプは、エッチング後に前記配線層となる第１の金属層とエッチング後に該バンプとなる第２の金属層とを、エッチングバリアとなる第３の金属層を介して積層した積層金属板の第２の金属層をエッチングして該配線層と一体に形成されたものである
ことを特徴とする請求項１、２又は３項記載の機能素子内蔵配線板。
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| WO2011065062A1 (ja) * | 2009-11-30 | 2011-06-03 | シャープ株式会社 | フレキシブル回路基板およびその製造方法 |
| CN102458056A (zh) * | 2010-10-25 | 2012-05-16 | 矢崎总业株式会社 | 制造布线基板的方法 |
| JP2012134432A (ja) * | 2010-12-24 | 2012-07-12 | Dainippon Printing Co Ltd | 部品内蔵配線板 |
-
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Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007287721A (ja) * | 2006-04-12 | 2007-11-01 | Nippon Mektron Ltd | ケーブル部を有する多層回路基板およびその製造方法 |
| KR101229967B1 (ko) | 2006-04-12 | 2013-02-06 | 니폰 메크트론 가부시키가이샤 | 케이블부를 가지는 다층회로기판 및 그 제조방법 |
| WO2011065062A1 (ja) * | 2009-11-30 | 2011-06-03 | シャープ株式会社 | フレキシブル回路基板およびその製造方法 |
| CN102458056A (zh) * | 2010-10-25 | 2012-05-16 | 矢崎总业株式会社 | 制造布线基板的方法 |
| CN102458056B (zh) * | 2010-10-25 | 2014-10-15 | 矢崎总业株式会社 | 制造布线基板的方法 |
| JP2012134432A (ja) * | 2010-12-24 | 2012-07-12 | Dainippon Printing Co Ltd | 部品内蔵配線板 |
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