JP2005019692A - 半導体装置及びその製造方法 - Google Patents
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Abstract
【課題】パッケージの反りを抑制して不良発生を防止することができ、且つパッケージの厚さ増大を抑制する。
【解決手段】半導体チップをマウントした半導体装置において、半導体チップ１１が搭載された第１の基板１４と、第１の基板１４の面方向のサイズよりも大きな開口部１８が設けられた第２の基板１７と、第１の基板１４を第２の基板１７の開口部１８内に配置した状態で、第１及び第２の基板１４，１７間を電気的且つ機械的に接続する可撓性の接続部材１９と備えた。
【選択図】 図１
【解決手段】半導体チップをマウントした半導体装置において、半導体チップ１１が搭載された第１の基板１４と、第１の基板１４の面方向のサイズよりも大きな開口部１８が設けられた第２の基板１７と、第１の基板１４を第２の基板１７の開口部１８内に配置した状態で、第１及び第２の基板１４，１７間を電気的且つ機械的に接続する可撓性の接続部材１９と備えた。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体チップを基板上に搭載した半導体装置に係わり、特にＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）型のパッケージ等の反り変形の改善をはかった半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
近年、半田ボール端子を多数設けた樹脂製の基板に半導体チップをフリップチップ接続してなるＢＧＡ型のパッケージを有する半導体装置が種々提案されている。
【０００３】
図５及び図６は、従来のＩＨＳ（Ｉｎｔｅｇｒａｔｅｄ Ｈｅａｔ Ｓｐｒｅａｄｅｒ）付きＢＧＡ型パッケージの概略構成を示す断面図である。図５の例では、基板５４上に半導体チップ５１をＩＬＢ（Ｉｎｎｅｒ Ｌｅａｄ Ｂｕｍｐ）５２及びアンダーフィル５３で接着し、チップ５１上にＴＩＭ（Ｔｈｅｒｍａｌ Ｉｎｔｅｒｆａｃｅ Ｍａｔｅｒｉａｌ）５５を用いてＩＨＳ５６を搭載する（例えば、特許文献１，２参照）。
【０００４】
しかし、図５の構造では、ＩＨＳ５６とチップ５１と基板５４の線膨張係数の違いにより、パッケージが凸状に沿ってしまい、このためにチップ５１と基板５４との接続不良が発生するという問題がある。
【０００５】
図６の例では、インターポーザ６４上に半導体チップ６１をＩＬＢ６２及びアンダーフィル６３で接着し、チップ６１上にＴＩＭ６５を用いてＩＨＳ６６を搭載する。続いて、インターポーザ６４とマザーボード６７をＯＬＢ（Ｏｕｔｅｒ Ｌｅａｄ
Ｂｕｍｐ）６８で接続する。
【０００６】
しかし、図６の構造では、ＩＨＳ６６とチップ６１とインターポーザ６４とマザーボード６７の線膨張係数の違いにより、パッケージが凸状に沿ってしまい、このためにチップ６１とインターポーザ６６との接続不良、更にはインターポーザ６４とマザーボード６７との接続不良が発生するという問題がある。また、図６の構成では、インターポーザ６４が介在していることにより、パッケージの厚みがその分だけ厚くなってしまう問題もある。
【０００７】
【特許文献１】
特開平１１−１６３１８６号公報
【０００８】
【特許文献２】
特開２０００−２００９８４号公報
【０００９】
【発明が解決しようとする課題】
このように従来、ＩＨＳ付きＢＧＡ型パッケージにおいては、パッケージの反りの発生により接続不良を起こす問題があった。さらに、マザーボード上にインターポーザを介して半導体チップを搭載した場合、パッケージの厚さが厚くなってしまう問題があった。
【００１０】
本発明は、上記事情を考慮して成されたもので、その目的とするところは、パッケージの反りを抑制して不良発生を防止することができ、且つパッケージの厚さ増大を抑制することができる半導体装置及びその製造方法を提供することにある。
【００１１】
【課題を解決するための手段】
（構成）
上記課題を解決するために本発明は、次のような構成を採用している。
【００１２】
即ち本発明は、半導体チップをマウントした半導体装置において、半導体チップが搭載された第１の基板と、第１の基板の面方向のサイズよりも大きな開口部が設けられた第２の基板と、第１の基板を第２の基板の開口部内に配置した状態で、第１及び第２の基板間を電気的且つ機械的に接続する可撓性の接続部材と、を具備してなることを特徴とする。
【００１３】
また本発明は、上記構成の半導体装置の製造方法において、第１の基板上に半導体チップを搭載する工程と、前記半導体チップ上にヒートシンクを接続する工程と、第１の基板の面方向の外形よりも大きな開口部が設けられた第２の基板の該開口部内に第１の基板を配置する工程と、第１の基板を第２の基板の開口部内に配置した状態で、前記ヒートシンクの端部を第２の基板に接続する工程と、第１及び第２の基板間を可撓性の接続部材で電気的且つ機械的に接続する工程と、を含むことを特徴とする。
【００１４】
また本発明は、上記構成の半導体装置の製造方法において、第１の基板上に半導体チップを搭載する工程と、第１の基板の面方向の外形よりも大きな開口部が設けられた第２の基板の該開口部内に第１の基板を配置する工程と、第１の基板を第２の基板の開口部内に配置した状態で、第１及び第２の基板間を可撓性の接続部材で電気的且つ機械的に接続する工程と、前記半導体チップ上にヒートシンクを接続し、且つ該ヒートシンクの端部を第２の基板に接続する工程と、を含むことを特徴とする。
【００１５】
（作用）
本発明によれば、半導体チップを搭載した第１の基板とこの第１の基板を搭載すべき第２の基板とが平面的に密着して接続されるのではなく、可撓性の接続部材を介して接続されているので、第１の基板と第２の基板との膨張係数の違いで歪みが発生することはない。しかも、仮に第２の基板に大きな反りが発生しても、第２の基板の反りを接続部材で吸収することができ、第１の基板の反りを抑制することができる。これとは逆に、仮に第１の基板に大きな反りが発生しても、第１の基板の反りを接続部材で吸収することができ、第２の基板の反りを抑制することができる。これにより、半導体チップ−基板間の接続不良や基板−基板間の接続不良の発生を防止することができる。
【００１６】
また、第１の基板を第２の基板の開口部内に配置することにより、パッケージとしての厚さ増大を抑制することが可能となる。これは特に、第１の基板としてインターポーザを用い、第２の基板としてマザーボードなどを用いた場合に有効である。
【００１７】
【発明の実施の形態】
以下、本発明の詳細を図示の実施形態によって説明する。
【００１８】
（第１の実施形態）
図１及び図２は、本発明の第１の実施形態に係わるＩＨＳ付きＢＧＡ型パッケージの概略構成を説明するためのもので、図１はパッケージを垂直方向に切った側断面図、図２はパッケージを下方向からみた下面図である。
【００１９】
図中１１は半導体チップであり、この半導体チップ１１はチップサイズと同等のサイズの第１の基板１４上に搭載され、ＩＬＢ１２とアンダーフィル１３により接続されている。第１の基板１４は、ＢＴレジンやガラスエポキシなどをコアとするビルドアップ基板である。ここで、チップサイズは例えば１５ｍｍ□、チップ厚さは例えば０．７ｍｍ、基板厚さは例えば１ｍｍである。
【００２０】
第２の基板１７は第１の基板と同じ材料からなるもので、この基板１７には、第１の基板１４の面方向の外形よりも僅かに大きな開口部１８が設けられている。そして、第１の基板１４は第２の基板１７の開口部１８内に配置され、この状態で、第１の基板１４と第２の基板１７とがフレキシブル基板（接続部材）１９により接続されている。フレキシブル基板１９は、例えばポリイミドフィルムやＰＥＴフィルムの上にＣｕ配線を形成したものであり、該配線を各基板１４，１７の裏面に形成された配線に接続することにより、機械的接続と共に電気的接続が可能となっている。
【００２１】
また、半導体チップ１１の上面には、チップ冷却のためのＩＨＳ１６がＡｇペースト等のＴＩＭ１５により接続されている。ＩＨＳ１６は半導体チップ１１の上面及び側面を囲むように設けられ、ＩＨＳ１６の下端部は第２の基板１７に接着されている。
【００２２】
本装置を作製する際には、まず、チップサイズと同等の第１の基板１４上に半導体チップ１１を搭載した後、ＩＬＢ１２によって半導体チップ１１と第１の基板１４とを電気的且つ機械的に接続する。さらに、半導体チップ１１と第１の基板１４との間にアンダーフィル１３を充填することによって、これらを機械的に接続すると共に、ＩＬＢ１２を保護封止する。続いて、ＴＩＭ１５を用いて半導体チップ１１の上面にＩＨＳ１６を接着する。
【００２３】
次いで、第１の基板１４を第２の基板１７の開口部１８内に配置した状態で、ＩＨＳ１６と第２の基板１７をシリコーン系の樹脂又はエポキシ樹脂で接着する。次いで、第１の基板１４と第２の基板１７を、フレキシブル基板１９を用いて接続すると共に回路接続する。この接続には、例えば半田、ＡＣＦ（異方性導電性シート）での圧着を用いる。
【００２４】
このように本実施形態によれば、半導体チップ１１を搭載した第１の基板１４と、第１の基板１４を配置可能な開口部１８を有する第２の基板１７とを、フレキシブル基板１９を用いて接続することにより、第２の基板１７における不良発生を低減することができる。即ち、温度変化による半導体チップ１１の反りによる第１の基板１４の変形がフレキシブル基板１９により吸収され、第２の基板１７の変形への影響が小さくなる。このため、第１の基板１４の変形による実装不良を低減することができる。また、これとは逆に、第２の基板１７が変形した場合、この変形はフレキシブル基板１９により吸収される。このため、仮に第２の基板１７が大きく変形しても、半導体チップ１１と第１の基板１４との間における接続不良を低減することができる。
【００２５】
（第２の実施形態）
図３及び図４は、本発明の第２の実施形態に係わるＩＨＳ付きＢＧＡ型パッケージの概略構成を説明するためのもので、図３は該パッケージの側断面図、図４は該パッケージの下面図である。
【００２６】
図中３１は半導体チップであり、この半導体チップ３１はチップサイズと同等のサイズのインターポーザ（第１の基板）３４上に搭載され、ＩＬＢ３２とアンダーフィル３３により接続されている。
【００２７】
マザーボード（第２の基板）３７には、インターポーザ３４よりも僅かに大きな開口部３８が設けられており、インターポーザ３４はマザーボード３７の開口部３８内に配置される。そして、この状態で、インターポーザ３４とマザーボード３７とがフレキシブル基板３９により接続されている。フレキシブル基板３９は、第１の実施形態と同様に表面に配線を有するものであり、該配線を各基板３４，３７の裏面に形成された配線に接続することにより、機械的接続と共に電気的接続が可能となっている。
【００２８】
また、半導体チップ３１の上面には、ＩＨＳ３６がＴＩＭ３５により接続されている。ＩＨＳ３６は半導体チップ３１の上面及び側面を囲むように設けられ、ＩＨＳ３６の下端部はマザーボード３７に接着されている。
【００２９】
本装置を作製する際には、まず、チップサイズと同等のインターポーザ３４上に半導体チップ３１を搭載した後、ＩＬＢ３２とアンダーフィル３３によって半導体チップ３１をインターポーザ３４上に固定する。続いて、ＴＩＭ３５を用いて半導体チップ３１の上面とＩＨＳ３６を接着する。
【００３０】
次いで、インターポーザ３４をマザーボード３７の開口部３８内に配置した状態で、ＩＨＳ３６とマザーボード３７をシリコーン系の樹脂又はエポキシ樹脂で接着する。次いで、インターポーザ３４とマザーボード３７を、第１の実施形態と同様に、フレキシブル基板３９を用いて接続すると共に回路接続する。
【００３１】
このように本実施形態によれば、インターポーザ３４とマザーボード３７とをフレキシブル基板３９を介して接続することにより、インターポーザ３４の反りによるマザーボード３７の変形、マザーボード３７の反りによるインターポーザ３４の変形が抑制されることになり、第１の実施形態と同様の効果が得られる。また、インターポーザ３４をマザーボード３７よりも薄くしておけば、インターポーザ３４を用いたことによるパッケージの厚み増大はなくなり、パッケージ全体を薄く形成することができる。
【００３２】
また、前記図６のパッケージ構成と比較すると、ＯＬＢの実装工程の省略による時間短縮をはかることができると共に、ＯＬＢの不良発生を無くすことができる。さらに、図６の構成よりもパッケージ厚さを薄くすることができる。
【００３３】
（変形例）
なお、本発明は上述した各実施形態に限定されるものではない。実施形態では、第１及び第２の基板間を接続するためにフレキシブル基板を用いたが、この代わりに高屈曲性のケーブルを用いることができる。また、ヒートシンクはＩＨＳに限るものではなく、仕様に応じて適宜変更可能である。さらに、ヒートシンクを省略することも可能である。また、ＢＧＡ型に限定されるものではなく、ＰＧＡ（Ｐｉｎ Ｇｒｉｄ Ａｒｒａｙ）型や、その他の各種パッケージに適用することが可能である。
【００３４】
また、実施形態では、ＩＨＳ等のヒートシンクと第２の基板とを接続した後に、第１及び第２の基板をフレキシブル基板等の接続部材により接続するようにしたが、これとは逆に接続部材を用いて第１及び第２の基板を接続した後に、ヒートシンクの端部を第２の基板に接続するようにしても良い。
【００３５】
その他、本発明の要旨を逸脱しない範囲で、種々変形して実施することができる。
【００３６】
【発明の効果】
以上詳述したように本発明によれば、半導体チップが搭載された第１の基板を第２の基板の開口部内に配置した状態で、これらの基板を可撓性の接続部材で電気的且つ機械的に接続することにより、パッケージの反りを抑制して不良発生を防止することができ、且つパッケージの厚さ増大を抑制することができる。
【図面の簡単な説明】
【図１】第１の実施形態に係わるＩＨＳ付きＢＧＡ型パッケージの概略構成を示す断面図。
【図２】第１の実施形態に係わるＩＨＳ付きＢＧＡ型パッケージの概略構成を示す下面図。
【図３】第２の実施形態に係わるＩＨＳ付きＢＧＡ型パッケージの概略構成を示す断面図。
【図４】第２の実施形態に係わるＩＨＳ付きＢＧＡ型パッケージの概略構成を示す下面図。
【図５】従来のＩＨＳ付きＢＧＡ型パッケージの例を示す断面図。
【図６】従来のＩＨＳ付きＢＧＡ型パッケージの別の例を示す断面図。
【符号の説明】
１１，３１…半導体チップ
１２，３２…ＩＬＢ
１３，３３…アンダーフィル
１４…第１の基板
１５，３５…ＴＩＭ
１６，３６…ＩＨＳ
１７…第２の基板
１８，３８…開口部
１９，３９…フレキシブル基板（接続部材）
３４…インターポーザ（第１の基板）
３７…マザーボード（第２の基板）
【発明の属する技術分野】
本発明は、半導体チップを基板上に搭載した半導体装置に係わり、特にＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）型のパッケージ等の反り変形の改善をはかった半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
近年、半田ボール端子を多数設けた樹脂製の基板に半導体チップをフリップチップ接続してなるＢＧＡ型のパッケージを有する半導体装置が種々提案されている。
【０００３】
図５及び図６は、従来のＩＨＳ（Ｉｎｔｅｇｒａｔｅｄ Ｈｅａｔ Ｓｐｒｅａｄｅｒ）付きＢＧＡ型パッケージの概略構成を示す断面図である。図５の例では、基板５４上に半導体チップ５１をＩＬＢ（Ｉｎｎｅｒ Ｌｅａｄ Ｂｕｍｐ）５２及びアンダーフィル５３で接着し、チップ５１上にＴＩＭ（Ｔｈｅｒｍａｌ Ｉｎｔｅｒｆａｃｅ Ｍａｔｅｒｉａｌ）５５を用いてＩＨＳ５６を搭載する（例えば、特許文献１，２参照）。
【０００４】
しかし、図５の構造では、ＩＨＳ５６とチップ５１と基板５４の線膨張係数の違いにより、パッケージが凸状に沿ってしまい、このためにチップ５１と基板５４との接続不良が発生するという問題がある。
【０００５】
図６の例では、インターポーザ６４上に半導体チップ６１をＩＬＢ６２及びアンダーフィル６３で接着し、チップ６１上にＴＩＭ６５を用いてＩＨＳ６６を搭載する。続いて、インターポーザ６４とマザーボード６７をＯＬＢ（Ｏｕｔｅｒ Ｌｅａｄ
Ｂｕｍｐ）６８で接続する。
【０００６】
しかし、図６の構造では、ＩＨＳ６６とチップ６１とインターポーザ６４とマザーボード６７の線膨張係数の違いにより、パッケージが凸状に沿ってしまい、このためにチップ６１とインターポーザ６６との接続不良、更にはインターポーザ６４とマザーボード６７との接続不良が発生するという問題がある。また、図６の構成では、インターポーザ６４が介在していることにより、パッケージの厚みがその分だけ厚くなってしまう問題もある。
【０００７】
【特許文献１】
特開平１１−１６３１８６号公報
【０００８】
【特許文献２】
特開２０００−２００９８４号公報
【０００９】
【発明が解決しようとする課題】
このように従来、ＩＨＳ付きＢＧＡ型パッケージにおいては、パッケージの反りの発生により接続不良を起こす問題があった。さらに、マザーボード上にインターポーザを介して半導体チップを搭載した場合、パッケージの厚さが厚くなってしまう問題があった。
【００１０】
本発明は、上記事情を考慮して成されたもので、その目的とするところは、パッケージの反りを抑制して不良発生を防止することができ、且つパッケージの厚さ増大を抑制することができる半導体装置及びその製造方法を提供することにある。
【００１１】
【課題を解決するための手段】
（構成）
上記課題を解決するために本発明は、次のような構成を採用している。
【００１２】
即ち本発明は、半導体チップをマウントした半導体装置において、半導体チップが搭載された第１の基板と、第１の基板の面方向のサイズよりも大きな開口部が設けられた第２の基板と、第１の基板を第２の基板の開口部内に配置した状態で、第１及び第２の基板間を電気的且つ機械的に接続する可撓性の接続部材と、を具備してなることを特徴とする。
【００１３】
また本発明は、上記構成の半導体装置の製造方法において、第１の基板上に半導体チップを搭載する工程と、前記半導体チップ上にヒートシンクを接続する工程と、第１の基板の面方向の外形よりも大きな開口部が設けられた第２の基板の該開口部内に第１の基板を配置する工程と、第１の基板を第２の基板の開口部内に配置した状態で、前記ヒートシンクの端部を第２の基板に接続する工程と、第１及び第２の基板間を可撓性の接続部材で電気的且つ機械的に接続する工程と、を含むことを特徴とする。
【００１４】
また本発明は、上記構成の半導体装置の製造方法において、第１の基板上に半導体チップを搭載する工程と、第１の基板の面方向の外形よりも大きな開口部が設けられた第２の基板の該開口部内に第１の基板を配置する工程と、第１の基板を第２の基板の開口部内に配置した状態で、第１及び第２の基板間を可撓性の接続部材で電気的且つ機械的に接続する工程と、前記半導体チップ上にヒートシンクを接続し、且つ該ヒートシンクの端部を第２の基板に接続する工程と、を含むことを特徴とする。
【００１５】
（作用）
本発明によれば、半導体チップを搭載した第１の基板とこの第１の基板を搭載すべき第２の基板とが平面的に密着して接続されるのではなく、可撓性の接続部材を介して接続されているので、第１の基板と第２の基板との膨張係数の違いで歪みが発生することはない。しかも、仮に第２の基板に大きな反りが発生しても、第２の基板の反りを接続部材で吸収することができ、第１の基板の反りを抑制することができる。これとは逆に、仮に第１の基板に大きな反りが発生しても、第１の基板の反りを接続部材で吸収することができ、第２の基板の反りを抑制することができる。これにより、半導体チップ−基板間の接続不良や基板−基板間の接続不良の発生を防止することができる。
【００１６】
また、第１の基板を第２の基板の開口部内に配置することにより、パッケージとしての厚さ増大を抑制することが可能となる。これは特に、第１の基板としてインターポーザを用い、第２の基板としてマザーボードなどを用いた場合に有効である。
【００１７】
【発明の実施の形態】
以下、本発明の詳細を図示の実施形態によって説明する。
【００１８】
（第１の実施形態）
図１及び図２は、本発明の第１の実施形態に係わるＩＨＳ付きＢＧＡ型パッケージの概略構成を説明するためのもので、図１はパッケージを垂直方向に切った側断面図、図２はパッケージを下方向からみた下面図である。
【００１９】
図中１１は半導体チップであり、この半導体チップ１１はチップサイズと同等のサイズの第１の基板１４上に搭載され、ＩＬＢ１２とアンダーフィル１３により接続されている。第１の基板１４は、ＢＴレジンやガラスエポキシなどをコアとするビルドアップ基板である。ここで、チップサイズは例えば１５ｍｍ□、チップ厚さは例えば０．７ｍｍ、基板厚さは例えば１ｍｍである。
【００２０】
第２の基板１７は第１の基板と同じ材料からなるもので、この基板１７には、第１の基板１４の面方向の外形よりも僅かに大きな開口部１８が設けられている。そして、第１の基板１４は第２の基板１７の開口部１８内に配置され、この状態で、第１の基板１４と第２の基板１７とがフレキシブル基板（接続部材）１９により接続されている。フレキシブル基板１９は、例えばポリイミドフィルムやＰＥＴフィルムの上にＣｕ配線を形成したものであり、該配線を各基板１４，１７の裏面に形成された配線に接続することにより、機械的接続と共に電気的接続が可能となっている。
【００２１】
また、半導体チップ１１の上面には、チップ冷却のためのＩＨＳ１６がＡｇペースト等のＴＩＭ１５により接続されている。ＩＨＳ１６は半導体チップ１１の上面及び側面を囲むように設けられ、ＩＨＳ１６の下端部は第２の基板１７に接着されている。
【００２２】
本装置を作製する際には、まず、チップサイズと同等の第１の基板１４上に半導体チップ１１を搭載した後、ＩＬＢ１２によって半導体チップ１１と第１の基板１４とを電気的且つ機械的に接続する。さらに、半導体チップ１１と第１の基板１４との間にアンダーフィル１３を充填することによって、これらを機械的に接続すると共に、ＩＬＢ１２を保護封止する。続いて、ＴＩＭ１５を用いて半導体チップ１１の上面にＩＨＳ１６を接着する。
【００２３】
次いで、第１の基板１４を第２の基板１７の開口部１８内に配置した状態で、ＩＨＳ１６と第２の基板１７をシリコーン系の樹脂又はエポキシ樹脂で接着する。次いで、第１の基板１４と第２の基板１７を、フレキシブル基板１９を用いて接続すると共に回路接続する。この接続には、例えば半田、ＡＣＦ（異方性導電性シート）での圧着を用いる。
【００２４】
このように本実施形態によれば、半導体チップ１１を搭載した第１の基板１４と、第１の基板１４を配置可能な開口部１８を有する第２の基板１７とを、フレキシブル基板１９を用いて接続することにより、第２の基板１７における不良発生を低減することができる。即ち、温度変化による半導体チップ１１の反りによる第１の基板１４の変形がフレキシブル基板１９により吸収され、第２の基板１７の変形への影響が小さくなる。このため、第１の基板１４の変形による実装不良を低減することができる。また、これとは逆に、第２の基板１７が変形した場合、この変形はフレキシブル基板１９により吸収される。このため、仮に第２の基板１７が大きく変形しても、半導体チップ１１と第１の基板１４との間における接続不良を低減することができる。
【００２５】
（第２の実施形態）
図３及び図４は、本発明の第２の実施形態に係わるＩＨＳ付きＢＧＡ型パッケージの概略構成を説明するためのもので、図３は該パッケージの側断面図、図４は該パッケージの下面図である。
【００２６】
図中３１は半導体チップであり、この半導体チップ３１はチップサイズと同等のサイズのインターポーザ（第１の基板）３４上に搭載され、ＩＬＢ３２とアンダーフィル３３により接続されている。
【００２７】
マザーボード（第２の基板）３７には、インターポーザ３４よりも僅かに大きな開口部３８が設けられており、インターポーザ３４はマザーボード３７の開口部３８内に配置される。そして、この状態で、インターポーザ３４とマザーボード３７とがフレキシブル基板３９により接続されている。フレキシブル基板３９は、第１の実施形態と同様に表面に配線を有するものであり、該配線を各基板３４，３７の裏面に形成された配線に接続することにより、機械的接続と共に電気的接続が可能となっている。
【００２８】
また、半導体チップ３１の上面には、ＩＨＳ３６がＴＩＭ３５により接続されている。ＩＨＳ３６は半導体チップ３１の上面及び側面を囲むように設けられ、ＩＨＳ３６の下端部はマザーボード３７に接着されている。
【００２９】
本装置を作製する際には、まず、チップサイズと同等のインターポーザ３４上に半導体チップ３１を搭載した後、ＩＬＢ３２とアンダーフィル３３によって半導体チップ３１をインターポーザ３４上に固定する。続いて、ＴＩＭ３５を用いて半導体チップ３１の上面とＩＨＳ３６を接着する。
【００３０】
次いで、インターポーザ３４をマザーボード３７の開口部３８内に配置した状態で、ＩＨＳ３６とマザーボード３７をシリコーン系の樹脂又はエポキシ樹脂で接着する。次いで、インターポーザ３４とマザーボード３７を、第１の実施形態と同様に、フレキシブル基板３９を用いて接続すると共に回路接続する。
【００３１】
このように本実施形態によれば、インターポーザ３４とマザーボード３７とをフレキシブル基板３９を介して接続することにより、インターポーザ３４の反りによるマザーボード３７の変形、マザーボード３７の反りによるインターポーザ３４の変形が抑制されることになり、第１の実施形態と同様の効果が得られる。また、インターポーザ３４をマザーボード３７よりも薄くしておけば、インターポーザ３４を用いたことによるパッケージの厚み増大はなくなり、パッケージ全体を薄く形成することができる。
【００３２】
また、前記図６のパッケージ構成と比較すると、ＯＬＢの実装工程の省略による時間短縮をはかることができると共に、ＯＬＢの不良発生を無くすことができる。さらに、図６の構成よりもパッケージ厚さを薄くすることができる。
【００３３】
（変形例）
なお、本発明は上述した各実施形態に限定されるものではない。実施形態では、第１及び第２の基板間を接続するためにフレキシブル基板を用いたが、この代わりに高屈曲性のケーブルを用いることができる。また、ヒートシンクはＩＨＳに限るものではなく、仕様に応じて適宜変更可能である。さらに、ヒートシンクを省略することも可能である。また、ＢＧＡ型に限定されるものではなく、ＰＧＡ（Ｐｉｎ Ｇｒｉｄ Ａｒｒａｙ）型や、その他の各種パッケージに適用することが可能である。
【００３４】
また、実施形態では、ＩＨＳ等のヒートシンクと第２の基板とを接続した後に、第１及び第２の基板をフレキシブル基板等の接続部材により接続するようにしたが、これとは逆に接続部材を用いて第１及び第２の基板を接続した後に、ヒートシンクの端部を第２の基板に接続するようにしても良い。
【００３５】
その他、本発明の要旨を逸脱しない範囲で、種々変形して実施することができる。
【００３６】
【発明の効果】
以上詳述したように本発明によれば、半導体チップが搭載された第１の基板を第２の基板の開口部内に配置した状態で、これらの基板を可撓性の接続部材で電気的且つ機械的に接続することにより、パッケージの反りを抑制して不良発生を防止することができ、且つパッケージの厚さ増大を抑制することができる。
【図面の簡単な説明】
【図１】第１の実施形態に係わるＩＨＳ付きＢＧＡ型パッケージの概略構成を示す断面図。
【図２】第１の実施形態に係わるＩＨＳ付きＢＧＡ型パッケージの概略構成を示す下面図。
【図３】第２の実施形態に係わるＩＨＳ付きＢＧＡ型パッケージの概略構成を示す断面図。
【図４】第２の実施形態に係わるＩＨＳ付きＢＧＡ型パッケージの概略構成を示す下面図。
【図５】従来のＩＨＳ付きＢＧＡ型パッケージの例を示す断面図。
【図６】従来のＩＨＳ付きＢＧＡ型パッケージの別の例を示す断面図。
【符号の説明】
１１，３１…半導体チップ
１２，３２…ＩＬＢ
１３，３３…アンダーフィル
１４…第１の基板
１５，３５…ＴＩＭ
１６，３６…ＩＨＳ
１７…第２の基板
１８，３８…開口部
１９，３９…フレキシブル基板（接続部材）
３４…インターポーザ（第１の基板）
３７…マザーボード（第２の基板）
Claims (12)
- 半導体チップが搭載された第１の基板と、
第１の基板の面方向のサイズよりも大きな開口部が設けられた第２の基板と、第１の基板を第２の基板の開口部内に配置した状態で、第１及び第２の基板間を電気的且つ機械的に接続する可撓性の接続部材と、
を具備してなることを特徴とする半導体装置。 - 前記接続部材は、表面に配線が形成されたフレキシブル基板又は高屈曲性のケーブルであることを特徴とする請求項１記載の半導体装置。
- 第１の基板のチップ搭載面側に、前記半導体チップに接するヒートシンクが設けられ、このヒートシンクの端部は第２の基板に接続されていることを特徴とする請求項１記載の半導体装置。
- 第１の基板は第２の基板よりも薄く形成されていることを特徴とする請求項１記載の半導体装置。
- 第１の基板はインターポーザであり、第２の基板はマザーボードであることを特徴とする請求項１又は４記載の半導体装置。
- 第１の基板の面方向のサイズは、前記半導体チップの面方向のサイズとほぼ同じであることを特徴とする請求項１記載の半導体装置。
- 第１の基板上に半導体チップを搭載する工程と、
前記半導体チップ上にヒートシンクを接続する工程と、
第１の基板の面方向の外形よりも大きな開口部が設けられた第２の基板の該開口部内に第１の基板を配置する工程と、
第１の基板を第２の基板の開口部内に配置した状態で、前記ヒートシンクの端部を第２の基板に接続する工程と、
第１及び第２の基板間を可撓性の接続部材で電気的且つ機械的に接続する工程と、
を含むことを特徴とする半導体装置の製造方法。 - 第１の基板上に半導体チップを搭載する工程と、
第１の基板の面方向の外形よりも大きな開口部が設けられた第２の基板の該開口部内に第１の基板を配置する工程と、
第１の基板を第２の基板の開口部内に配置した状態で、第１及び第２の基板間を可撓性の接続部材で電気的且つ機械的に接続する工程と、
前記半導体チップ上にヒートシンクを接続し、且つ該ヒートシンクの端部を第２の基板に接続する工程と、
を含むことを特徴とする半導体装置の製造方法。 - 前記接続部材として、表面に配線が形成されたフレキシブル基板又は高屈曲性のケーブルを用いたことを特徴とする請求項７又は８記載の半導体装置の製造方法。
- 第１の基板ほ第２の基板よりも薄く形成したことを特徴とする請求項７又は８記載の半導体装置の製造方法。
- 第１の基板としてインターポーザを用い、第２の基板はマザーボードを用いたことを特徴とする請求項７，８又は１０記載の半導体装置の製造方法。
- 第１の基板の面方向のサイズを、前記半導体チップの面方向のサイズとほぼ同じにしたことを特徴とする請求項７又は８記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| JP2003182630A JP2005019692A (ja) | 2003-06-26 | 2003-06-26 | 半導体装置及びその製造方法 |
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| Application Number | Priority Date | Filing Date | Title |
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Family
ID=34182957
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| JP2003182630A Pending JP2005019692A (ja) | 2003-06-26 | 2003-06-26 | 半導体装置及びその製造方法 |
Country Status (1)
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| JP (1) | JP2005019692A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9615483B2 (en) | 2014-09-12 | 2017-04-04 | Intel Corporation | Techniques and configurations associated with a package load assembly |
-
2003
- 2003-06-26 JP JP2003182630A patent/JP2005019692A/ja active Pending
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| KR101762502B1 (ko) * | 2014-09-12 | 2017-07-27 | 인텔 코포레이션 | 패키지 적재 조립체와 연관되는 기법 및 구성 |
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