JP2005011887A - 高誘電率金属酸化物膜の作製方法、高誘電率金属酸化物膜、ゲート絶縁膜、及び半導体素子 - Google Patents
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- 229910044991 metal oxide Inorganic materials 0.000 title claims abstract description 85
- 150000004706 metal oxides Chemical class 0.000 title claims abstract description 85
- 239000004065 semiconductor Substances 0.000 title claims abstract description 14
- 238000000034 method Methods 0.000 title claims description 15
- 239000000758 substrate Substances 0.000 claims abstract description 55
- 238000010438 heat treatment Methods 0.000 claims description 22
- 238000004519 manufacturing process Methods 0.000 claims description 20
- 239000012298 atmosphere Substances 0.000 claims description 6
- 229910002367 SrTiO Inorganic materials 0.000 claims description 3
- 239000012299 nitrogen atmosphere Substances 0.000 claims description 3
- 230000001590 oxidative effect Effects 0.000 claims description 3
- 239000002184 metal Substances 0.000 claims description 2
- 229910052751 metal Inorganic materials 0.000 claims description 2
- 230000007547 defect Effects 0.000 abstract description 7
- 239000013078 crystal Substances 0.000 description 7
- 239000000463 material Substances 0.000 description 5
- 238000010586 diagram Methods 0.000 description 3
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 2
- 238000001000 micrograph Methods 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005566 electron beam evaporation Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 239000011261 inert gas Substances 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000004943 liquid phase epitaxy Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
- H01L21/3247—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering for altering the shape, e.g. smoothing the surface
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- C—CHEMISTRY; METALLURGY
- C30—CRYSTAL GROWTH
- C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
- C30B29/00—Single crystals or homogeneous polycrystalline material with defined structure characterised by the material or by their shape
- C30B29/10—Inorganic compounds or compositions
- C30B29/16—Oxides
-
- C—CHEMISTRY; METALLURGY
- C30—CRYSTAL GROWTH
- C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
- C30B33/00—After-treatment of single crystals or homogeneous polycrystalline material with defined structure
- C30B33/02—Heat treatment
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28158—Making the insulator
- H01L21/28167—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
- H01L21/28185—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation with a treatment, e.g. annealing, after the formation of the gate insulator and before the formation of the definitive gate conductor
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28158—Making the insulator
- H01L21/28167—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
- H01L21/28194—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation by deposition, e.g. evaporation, ALD, CVD, sputtering, laser deposition
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/51—Insulating materials associated therewith
- H01L29/511—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures
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- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
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- H01L29/517—Insulating materials associated therewith the insulating material comprising a metallic compound, e.g. metal oxide, metal silicate
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- Ceramic Engineering (AREA)
- Chemical Kinetics & Catalysis (AREA)
- General Chemical & Material Sciences (AREA)
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Abstract
【課題】半導体素子のゲート絶縁膜などとして好適に用いることのできる、高誘電率かつ結晶粒界などの欠陥が少なく、リーク電流などを十分に抑制することができる、新規な高誘電率金属酸化物膜を提供する。
【解決手段】基板１１上に、所定の金属酸化物膜１２をエピタキシャル成長させる。次いで、基板１１及び金属酸化物膜１２に対して加熱処理を施し、基板１１中の元素と金属酸化物膜１２中の金属酸化物元素とをミキシングさせて、基板１１上に、高誘電率金属酸化物膜１３を形成する。
【選択図】 図２
【解決手段】基板１１上に、所定の金属酸化物膜１２をエピタキシャル成長させる。次いで、基板１１及び金属酸化物膜１２に対して加熱処理を施し、基板１１中の元素と金属酸化物膜１２中の金属酸化物元素とをミキシングさせて、基板１１上に、高誘電率金属酸化物膜１３を形成する。
【選択図】 図２
Description
【０００１】
【発明の属する技術分野】
本発明は、高誘電率金属酸化物膜の作製方法、及び高誘電率金属酸化物膜に関し、さらに前記高誘電率金属酸化物を用いたゲート絶縁膜及び半導体素子に関する。
【０００２】
【従来の技術】
従来、ＳｉＭＯＳＦＥＴなどの半導体素子におけるゲート絶縁膜には、熱的安定性、界面特性などの観点から、長年に亘ってＳｉ酸化膜が用いられてきた。一方、さらなる半導体デバイスの高性能化及び高機能化によってＭＯＳＦＥＴは微細化され、Ｓｉ酸化膜も薄膜化してきた。しかしながら、Ｓｉ酸化膜の薄膜化は近々物理的限界を迎えることから、Ｓｉ酸化膜に代わるゲート絶縁膜として高誘電率の絶縁膜が注目されている。
【０００３】
このような高誘電率絶縁膜をゲート絶縁膜として用いる際には、前記高誘電率絶縁膜の誘電率が十分に高いこと、リーク電流が小さいこと、膜中に欠陥が少ないこと、及びＳｉ基板との界面に界面層が形成されることなく、前記Ｓｉ基板との界面が平坦であることなどの諸特性が要求される。
【０００４】
これまでに開発されてきた高誘電率絶縁膜は一般に多結晶構造を採り、その結晶粒界がリーク電流経路として機能することからリーク電流が増大してしまい、半導体素子におけるゲート絶縁膜として用いるには不十分であった。また、前述した従来の高誘電率絶縁膜は、堆積させた高誘電率絶縁膜とＳｉ基板などとの間の反応を通じて、これらの間に誘電率が低く、粗い表面の界面層が形成されてしまい、例えばＳｉＭＯＳＦＥＴなどの動作特性を低下させてしまうという問題があった。
【０００５】
本発明は、半導体素子のゲート絶縁膜などとして好適に用いることのできる、高誘電率かつ結晶粒界などの欠陥が少なく、リーク電流などを十分に抑制することができる、新規な高誘電率金属酸化物膜を提供することを目的とする。
【０００６】
【課題を解決するための手段】
上記目的を達成すべく、本発明は、
基板上に、所定の金属酸化物膜をエピタキシャル成長させる工程と、
前記基板及び前記金属酸化物膜に対して加熱処理を施し、前記基板中の元素と前記金属酸化物膜中の金属酸化物元素とをミキシングさせて、前記基板上に、高誘電率金属酸化物膜を形成する工程と、
を具えることを特徴とする、高誘電率金属酸化物膜の作製方法に関する。
【０００７】
本発明の作製方法によれば、金属酸化物膜のエピタキシャル成長と、基板及び前記金属酸化物膜の加熱処理の２段階の工程を経て、目的とする高誘電率金属酸化物膜を形成する。前記加熱処理においては、前記基板中の元素と前記金属酸化膜中の金属酸化物元素とがミキシングするため、得られた前記高誘電率金属酸化物膜は、極微細な多結晶又はアモルファス状を呈するようになる。
【０００８】
したがって、前記高誘電率金属酸化物膜は十分に高い誘電率を示すようになるとともに、結晶粒界などの欠陥が十分に低減される。その結果、前記基板をＳｉなどから構成し、前記高誘電率金属酸化物膜をＳｉＭＯＳＦＥＴなどの半導体素子のゲート絶縁膜などとして使用した場合に、そのリーク電流を十分に抑制できるようになる。
【０００９】
また、本発明における上記エピタキシャル成長及び加熱処理は、いずれも平衡状態で実施しているため、前記高誘電金属酸化物膜はエネルギー的に極めて安定に存在する。したがって、前記高誘電率金属酸化物膜をゲート絶縁膜などとして用い、前記ゲート絶縁膜を含むアセンブリに対して所定のプロセスを施し、目的とするＳｉＭＯＳＦＥＴなどの半導体素子を作製した場合においても、前記プロセスにおける熱処理などの影響を受けることなく、前記ゲート絶縁膜を構成する前記高誘電率金属酸化膜の結晶構造などの諸特性を保持することができ、前記半導体素子に対して設計どおりの特性を付与できるようになる。
【００１０】
なお、本発明の「高誘電率金属酸化物膜」における「高誘電率」の具体的な値は特に限定されるものではないが、２０以上の比誘電率を意味するものである。
本発明の詳細及びその他の特徴、利点については、以下の発明の実施の形態で説明する。
【００１１】
【発明の実施の形態】
図１及び図２は、本発明の高誘電率金属酸化物膜の作製方法を説明するための図である。本発明においては、最初に、図１に示すように、基板１１上に金属酸化物膜１２をエピタキシャル成長させる。金属酸化物膜は、後に形成すべき、本発明の目的とする高誘電率金属酸化物膜の母材となるものであり、基板１１上に公知の成膜方法を用いて容易にエピタキシャル成長させることができ、かつ誘電率が高い材料から構成することが好ましい。さらには、後の加熱処理によって、基板１１を構成する元素と容易にミキシングする元素を含む材料から構成されていることが好ましい。
【００１２】
基板１１は、例えば目的とする高誘電率金属酸化物膜をＭＯＳＦＥＴにおけるゲート絶縁膜として使用するような場合は、Ｓｉ基板などのＳｉを含む基板から構成する。基板１１をＳｉ基板から構成する場合は、その具体的な用途などに応じて、所定の不純物元素を含むこともできる、熱酸化膜などを含む多層構造とすることもできる。
【００１３】
基板１１を特にＳｉ含有基板から構成する場合、金属酸化物膜１２は、Ｐｒ２Ｏ３、ＳｒＴｉＯ３、ＣｅＯ２、ＺｒＯ２及びＹ２Ｏ３なる群より選ばれる少なくとも一種から構成することが好ましい。これらの材料からなる金属酸化物膜１２は、Ｓｉ含有基板上に簡易にエピタキシャル成長させることができ、かつ高誘電率であり、後の加熱処理によって基板内のＳｉ元素と容易にミキシングし、目的とする高誘電率金属酸化物膜を簡易に形成することができる。
【００１４】
なお、金属酸化物膜１２の、基板１１上へのエピタキシャル成長は、蒸着法、スパッタリング法、及びＣＶＤ法などを用い、基板１１の温度などの諸条件を適宜に制御することによって実施することもできるし、液相エピタキシーの技術などを用いることもできる。
【００１５】
次いで、基板１１及び金属酸化物１２に対して加熱処理を施し、図２に示すように、基板１１を構成する元素と金属酸化物膜１２を構成する元素とをミキシングさせて、基板１１上に目的とする高誘電率金属酸化物膜１３を形成する。
【００１６】
前記加熱処理は、上述したミキシングを実現させる温度で行うことが必要であり、具体的には９００℃〜１０００℃で行うことが好ましい。この場合、比較的短時間で上述したミキシングを実行することができる。
【００１７】
また、前記加熱処理は、非酸化性雰囲気で行うことが好ましい。これによって、基板１１及び高誘電率金属酸化物膜１３間における界面層の形成を効果的に抑制することができ、高誘電率金属酸化物膜１３の界面平坦性を向上させることができる。したがって、高誘電率金属酸化物膜１３の厚さを十分に小さくした場合においても、その高誘電率性などの諸特性を維持することができ、微細化されたＭＯＳＦＥＴなどの半導体素子におけるゲート絶縁膜などとして好適に用いることができる。
【００１８】
非酸化性雰囲気としては、窒素雰囲気、不活性ガス雰囲気、及び減圧雰囲気などのいずれでも良いが、好ましくは加熱処理を行う装置構成が簡易であるとともに原料ガスが安価であることなどの理由から窒素雰囲気であることが好ましい。
【００１９】
なお、上記加熱処理は大気圧力下で行うことができる。すなわち、何らの加圧操作や減圧操作を必要としないので、装置構成及び作製工程を簡略化することができる。
【００２０】
また、前述した加熱処理における前記好ましい加熱温度範囲までは、中間化合物などの生成を抑制し、ミキシング操作をより効果的に実行すべく、できるだけ短時間で昇温することが好ましい。具体的には、５０℃／秒〜１００℃／秒の昇温速度で、前記加熱温度範囲まで昇温することが好ましい。
【００２１】
図２に示す高誘電率金属酸化物膜１３は、上述したミキシング操作を経て形成されているため、アモルファス状態あるいは極微細な結晶粒より構成される多結晶となる。この結果、膜中における結晶粒界などの欠陥が減少し、この欠陥を介したリーク電流などを効果的に抑制することができる。なお、好ましくは、高誘電率金属酸化膜１３は完全にアモルファス化する。
【００２２】
上述したように、図２に示す高誘電率金属酸化物膜１３、さらには基板１１及び高誘電率金属酸化物膜１３を含む多層膜構造は、特に基板１１をＳｉ含有基板などから構成した場合においては、ＭＯＳＦＥＴなどの半導体素子におけるゲート絶縁膜及び基板を含めたゲート絶縁膜構造として用いることができる。
【００２３】
なお、図１及び図２に示す例においては、金属酸化物膜１２内への基板元素のミキシングが厚さ方向の全体に亘って行われているため、基板１１上には高誘電率金属酸化物膜１３のみが形成されている（残存している）が、前記ミキシングが金属酸化物膜１２の厚さ方向の途中までしか進行しない場合は、得られた高誘電率金属酸化物膜１３上に、金属酸化物膜１２の一部が残存するようになる。したがって、金属酸化物膜１２の前記残存した部分は、高誘電率金属酸化物膜１３が形成された後に、エッチングなどの操作によって随時除去することができる。
【００２４】
【実施例】
（実施例）
Ｓｉ基板を準備し、このＳｉ基板上に、電子線蒸着法を用いて、Ｐｒ２Ｏ３膜を厚さ８ｎｍにエピタキシャル成長させた。なお、前記エピタキシャル成長を行う際に、前記Ｓｉ基板を５００℃に加熱した。次いで、窒素雰囲気中及び大気圧下で、１５秒間の間に、前記Ｓｉ基板及び前記Ｐｒ２Ｏ３膜を１０００℃まで昇温し、その温度で３０秒間保持することによって、前記Ｓｉ基板中のＳｉ元素を前記Ｐｒ２Ｏ３膜中にミキシングさせた。
【００２５】
図３は、上述のようにして加熱処理を行った後の、前記Ｓｉ基板及び前記Ｐｒ２Ｏ３膜の断面を高分解能透過型電子顕微鏡像を示すものである。図３から明らかなように、Ｓｉ基板上に形成されたＰｒ２Ｏ３膜は、上述したミキシング操作を経ることによりアモルファス化していることが判明した。また、前記Ｓｉ基板と前記アモルファスＰｒ２Ｏ３膜との間には、界面層が存在しないことが判明した。なお、前記アモルファスＰｒ２Ｏ３膜の比誘電率は２０であった。
【００２６】
さらに、前記アモルファスＰｒ２Ｏ３膜上にＰｔ電極を形成し、リーク電流密度を計測したところ、その値は３．６×１０−９Ａ／ｃｍ２であって極めて小さいことが判明した。したがって、前記アモルファスＰｒ２Ｏ３膜は、ＭＯＳＦＥＴなどのゲート絶縁膜として好適に用いることができる。
【００２７】
以上、具体例を示しながら発明の実施の形態に則して本発明を説明してきたが、本発明は上記内容に限定されるものではなく、本発明の範疇を逸脱しない範囲において、あらゆる変形や変更が可能である。
【００２８】
【発明の効果】
以上説明したように、本発明によれば、半導体素子のゲート絶縁膜などとして好適に用いることのできる、高誘電率かつ結晶粒界などの欠陥が少なく、リーク電流などを十分に抑制することができる、新規な高誘電率金属酸化物膜を提供することができる。
【図面の簡単な説明】
【図１】本発明の高誘電率金属酸化物膜の作製方法を説明するための図である。
【図２】同じく、本発明の高誘電率金属酸化物膜の作製方法を説明するための図である。
【図３】本発明の作製方法によって得たアモルファスＰｒ２Ｏ３膜の、高分解能透過型電子顕微鏡像である。
【符号の説明】
１１ 基板
１２ 金属酸化物膜
１３ 高誘電率金属酸化物膜
【発明の属する技術分野】
本発明は、高誘電率金属酸化物膜の作製方法、及び高誘電率金属酸化物膜に関し、さらに前記高誘電率金属酸化物を用いたゲート絶縁膜及び半導体素子に関する。
【０００２】
【従来の技術】
従来、ＳｉＭＯＳＦＥＴなどの半導体素子におけるゲート絶縁膜には、熱的安定性、界面特性などの観点から、長年に亘ってＳｉ酸化膜が用いられてきた。一方、さらなる半導体デバイスの高性能化及び高機能化によってＭＯＳＦＥＴは微細化され、Ｓｉ酸化膜も薄膜化してきた。しかしながら、Ｓｉ酸化膜の薄膜化は近々物理的限界を迎えることから、Ｓｉ酸化膜に代わるゲート絶縁膜として高誘電率の絶縁膜が注目されている。
【０００３】
このような高誘電率絶縁膜をゲート絶縁膜として用いる際には、前記高誘電率絶縁膜の誘電率が十分に高いこと、リーク電流が小さいこと、膜中に欠陥が少ないこと、及びＳｉ基板との界面に界面層が形成されることなく、前記Ｓｉ基板との界面が平坦であることなどの諸特性が要求される。
【０００４】
これまでに開発されてきた高誘電率絶縁膜は一般に多結晶構造を採り、その結晶粒界がリーク電流経路として機能することからリーク電流が増大してしまい、半導体素子におけるゲート絶縁膜として用いるには不十分であった。また、前述した従来の高誘電率絶縁膜は、堆積させた高誘電率絶縁膜とＳｉ基板などとの間の反応を通じて、これらの間に誘電率が低く、粗い表面の界面層が形成されてしまい、例えばＳｉＭＯＳＦＥＴなどの動作特性を低下させてしまうという問題があった。
【０００５】
本発明は、半導体素子のゲート絶縁膜などとして好適に用いることのできる、高誘電率かつ結晶粒界などの欠陥が少なく、リーク電流などを十分に抑制することができる、新規な高誘電率金属酸化物膜を提供することを目的とする。
【０００６】
【課題を解決するための手段】
上記目的を達成すべく、本発明は、
基板上に、所定の金属酸化物膜をエピタキシャル成長させる工程と、
前記基板及び前記金属酸化物膜に対して加熱処理を施し、前記基板中の元素と前記金属酸化物膜中の金属酸化物元素とをミキシングさせて、前記基板上に、高誘電率金属酸化物膜を形成する工程と、
を具えることを特徴とする、高誘電率金属酸化物膜の作製方法に関する。
【０００７】
本発明の作製方法によれば、金属酸化物膜のエピタキシャル成長と、基板及び前記金属酸化物膜の加熱処理の２段階の工程を経て、目的とする高誘電率金属酸化物膜を形成する。前記加熱処理においては、前記基板中の元素と前記金属酸化膜中の金属酸化物元素とがミキシングするため、得られた前記高誘電率金属酸化物膜は、極微細な多結晶又はアモルファス状を呈するようになる。
【０００８】
したがって、前記高誘電率金属酸化物膜は十分に高い誘電率を示すようになるとともに、結晶粒界などの欠陥が十分に低減される。その結果、前記基板をＳｉなどから構成し、前記高誘電率金属酸化物膜をＳｉＭＯＳＦＥＴなどの半導体素子のゲート絶縁膜などとして使用した場合に、そのリーク電流を十分に抑制できるようになる。
【０００９】
また、本発明における上記エピタキシャル成長及び加熱処理は、いずれも平衡状態で実施しているため、前記高誘電金属酸化物膜はエネルギー的に極めて安定に存在する。したがって、前記高誘電率金属酸化物膜をゲート絶縁膜などとして用い、前記ゲート絶縁膜を含むアセンブリに対して所定のプロセスを施し、目的とするＳｉＭＯＳＦＥＴなどの半導体素子を作製した場合においても、前記プロセスにおける熱処理などの影響を受けることなく、前記ゲート絶縁膜を構成する前記高誘電率金属酸化膜の結晶構造などの諸特性を保持することができ、前記半導体素子に対して設計どおりの特性を付与できるようになる。
【００１０】
なお、本発明の「高誘電率金属酸化物膜」における「高誘電率」の具体的な値は特に限定されるものではないが、２０以上の比誘電率を意味するものである。
本発明の詳細及びその他の特徴、利点については、以下の発明の実施の形態で説明する。
【００１１】
【発明の実施の形態】
図１及び図２は、本発明の高誘電率金属酸化物膜の作製方法を説明するための図である。本発明においては、最初に、図１に示すように、基板１１上に金属酸化物膜１２をエピタキシャル成長させる。金属酸化物膜は、後に形成すべき、本発明の目的とする高誘電率金属酸化物膜の母材となるものであり、基板１１上に公知の成膜方法を用いて容易にエピタキシャル成長させることができ、かつ誘電率が高い材料から構成することが好ましい。さらには、後の加熱処理によって、基板１１を構成する元素と容易にミキシングする元素を含む材料から構成されていることが好ましい。
【００１２】
基板１１は、例えば目的とする高誘電率金属酸化物膜をＭＯＳＦＥＴにおけるゲート絶縁膜として使用するような場合は、Ｓｉ基板などのＳｉを含む基板から構成する。基板１１をＳｉ基板から構成する場合は、その具体的な用途などに応じて、所定の不純物元素を含むこともできる、熱酸化膜などを含む多層構造とすることもできる。
【００１３】
基板１１を特にＳｉ含有基板から構成する場合、金属酸化物膜１２は、Ｐｒ２Ｏ３、ＳｒＴｉＯ３、ＣｅＯ２、ＺｒＯ２及びＹ２Ｏ３なる群より選ばれる少なくとも一種から構成することが好ましい。これらの材料からなる金属酸化物膜１２は、Ｓｉ含有基板上に簡易にエピタキシャル成長させることができ、かつ高誘電率であり、後の加熱処理によって基板内のＳｉ元素と容易にミキシングし、目的とする高誘電率金属酸化物膜を簡易に形成することができる。
【００１４】
なお、金属酸化物膜１２の、基板１１上へのエピタキシャル成長は、蒸着法、スパッタリング法、及びＣＶＤ法などを用い、基板１１の温度などの諸条件を適宜に制御することによって実施することもできるし、液相エピタキシーの技術などを用いることもできる。
【００１５】
次いで、基板１１及び金属酸化物１２に対して加熱処理を施し、図２に示すように、基板１１を構成する元素と金属酸化物膜１２を構成する元素とをミキシングさせて、基板１１上に目的とする高誘電率金属酸化物膜１３を形成する。
【００１６】
前記加熱処理は、上述したミキシングを実現させる温度で行うことが必要であり、具体的には９００℃〜１０００℃で行うことが好ましい。この場合、比較的短時間で上述したミキシングを実行することができる。
【００１７】
また、前記加熱処理は、非酸化性雰囲気で行うことが好ましい。これによって、基板１１及び高誘電率金属酸化物膜１３間における界面層の形成を効果的に抑制することができ、高誘電率金属酸化物膜１３の界面平坦性を向上させることができる。したがって、高誘電率金属酸化物膜１３の厚さを十分に小さくした場合においても、その高誘電率性などの諸特性を維持することができ、微細化されたＭＯＳＦＥＴなどの半導体素子におけるゲート絶縁膜などとして好適に用いることができる。
【００１８】
非酸化性雰囲気としては、窒素雰囲気、不活性ガス雰囲気、及び減圧雰囲気などのいずれでも良いが、好ましくは加熱処理を行う装置構成が簡易であるとともに原料ガスが安価であることなどの理由から窒素雰囲気であることが好ましい。
【００１９】
なお、上記加熱処理は大気圧力下で行うことができる。すなわち、何らの加圧操作や減圧操作を必要としないので、装置構成及び作製工程を簡略化することができる。
【００２０】
また、前述した加熱処理における前記好ましい加熱温度範囲までは、中間化合物などの生成を抑制し、ミキシング操作をより効果的に実行すべく、できるだけ短時間で昇温することが好ましい。具体的には、５０℃／秒〜１００℃／秒の昇温速度で、前記加熱温度範囲まで昇温することが好ましい。
【００２１】
図２に示す高誘電率金属酸化物膜１３は、上述したミキシング操作を経て形成されているため、アモルファス状態あるいは極微細な結晶粒より構成される多結晶となる。この結果、膜中における結晶粒界などの欠陥が減少し、この欠陥を介したリーク電流などを効果的に抑制することができる。なお、好ましくは、高誘電率金属酸化膜１３は完全にアモルファス化する。
【００２２】
上述したように、図２に示す高誘電率金属酸化物膜１３、さらには基板１１及び高誘電率金属酸化物膜１３を含む多層膜構造は、特に基板１１をＳｉ含有基板などから構成した場合においては、ＭＯＳＦＥＴなどの半導体素子におけるゲート絶縁膜及び基板を含めたゲート絶縁膜構造として用いることができる。
【００２３】
なお、図１及び図２に示す例においては、金属酸化物膜１２内への基板元素のミキシングが厚さ方向の全体に亘って行われているため、基板１１上には高誘電率金属酸化物膜１３のみが形成されている（残存している）が、前記ミキシングが金属酸化物膜１２の厚さ方向の途中までしか進行しない場合は、得られた高誘電率金属酸化物膜１３上に、金属酸化物膜１２の一部が残存するようになる。したがって、金属酸化物膜１２の前記残存した部分は、高誘電率金属酸化物膜１３が形成された後に、エッチングなどの操作によって随時除去することができる。
【００２４】
【実施例】
（実施例）
Ｓｉ基板を準備し、このＳｉ基板上に、電子線蒸着法を用いて、Ｐｒ２Ｏ３膜を厚さ８ｎｍにエピタキシャル成長させた。なお、前記エピタキシャル成長を行う際に、前記Ｓｉ基板を５００℃に加熱した。次いで、窒素雰囲気中及び大気圧下で、１５秒間の間に、前記Ｓｉ基板及び前記Ｐｒ２Ｏ３膜を１０００℃まで昇温し、その温度で３０秒間保持することによって、前記Ｓｉ基板中のＳｉ元素を前記Ｐｒ２Ｏ３膜中にミキシングさせた。
【００２５】
図３は、上述のようにして加熱処理を行った後の、前記Ｓｉ基板及び前記Ｐｒ２Ｏ３膜の断面を高分解能透過型電子顕微鏡像を示すものである。図３から明らかなように、Ｓｉ基板上に形成されたＰｒ２Ｏ３膜は、上述したミキシング操作を経ることによりアモルファス化していることが判明した。また、前記Ｓｉ基板と前記アモルファスＰｒ２Ｏ３膜との間には、界面層が存在しないことが判明した。なお、前記アモルファスＰｒ２Ｏ３膜の比誘電率は２０であった。
【００２６】
さらに、前記アモルファスＰｒ２Ｏ３膜上にＰｔ電極を形成し、リーク電流密度を計測したところ、その値は３．６×１０−９Ａ／ｃｍ２であって極めて小さいことが判明した。したがって、前記アモルファスＰｒ２Ｏ３膜は、ＭＯＳＦＥＴなどのゲート絶縁膜として好適に用いることができる。
【００２７】
以上、具体例を示しながら発明の実施の形態に則して本発明を説明してきたが、本発明は上記内容に限定されるものではなく、本発明の範疇を逸脱しない範囲において、あらゆる変形や変更が可能である。
【００２８】
【発明の効果】
以上説明したように、本発明によれば、半導体素子のゲート絶縁膜などとして好適に用いることのできる、高誘電率かつ結晶粒界などの欠陥が少なく、リーク電流などを十分に抑制することができる、新規な高誘電率金属酸化物膜を提供することができる。
【図面の簡単な説明】
【図１】本発明の高誘電率金属酸化物膜の作製方法を説明するための図である。
【図２】同じく、本発明の高誘電率金属酸化物膜の作製方法を説明するための図である。
【図３】本発明の作製方法によって得たアモルファスＰｒ２Ｏ３膜の、高分解能透過型電子顕微鏡像である。
【符号の説明】
１１ 基板
１２ 金属酸化物膜
１３ 高誘電率金属酸化物膜
Claims (19)
- 基板上に、所定の金属酸化物膜をエピタキシャル成長させる工程と、
前記基板及び前記金属酸化物膜に対して加熱処理を施し、前記基板中の元素と前記金属酸化物膜中の金属酸化物元素とをミキシングさせて、前記基板上に、高誘電率金属酸化物膜を形成する工程と、
を具えることを特徴とする、高誘電率金属酸化物膜の作製方法。 - 前記基板はＳｉを含むことを特徴とする、請求項１に記載の高誘電率金属酸化物膜の作製方法。
- 前記金属酸化物膜は、Ｐｒ２Ｏ３、ＳｒＴｉＯ３、ＣｅＯ２、ＺｒＯ２及びＹ２Ｏ３なる群より選ばれる少なくとも一種であることを特徴とする、請求項２に記載の高誘電率金属酸化物膜の作製方法。
- 前記加熱処理は９００℃〜１１００℃の温度範囲で行うことを特徴とする、請求項１〜３のいずれか一に記載の高誘電率金属酸化物膜の作製方法。
- 前記加熱処理は非酸化性雰囲気で行うことを特徴とする、請求項１〜４のいずれか一に記載の高誘電率金属酸化物膜の作製方法。
- 前記加熱処理は窒素雰囲気中で行うことを特徴とする、請求項５に記載の高誘電率金属酸化物膜の作製方法。
- 前記加熱処理は大気圧力下で行うことを特徴とする、請求項１〜６のいずれか一に記載の高誘電率金属酸化物膜の作製方法。
- 前記加熱処理における前記温度範囲までの昇温速度が５０℃／秒〜１００℃／秒であることを特徴とする、請求項４〜７のいずれか一に記載の高誘電率金属酸化物膜の作製方法。
- 前記高誘電率金属酸化物膜はアモルファスであることを特徴とする、請求項１〜８のいずれか一に記載の高誘電率金属酸化物膜の作製方法。
- 前記高誘電率金属酸化物膜の比誘電率が２０以上であることを特徴とする、請求項１〜９のいずれか一に記載の高誘電率金属酸化物膜の作製方法。
- 前記Ｓｉ基板と前記高誘電率金属酸化物膜との間に、界面層を有しないことを特徴とする、請求項１〜１０のいずれか一に記載の高誘電率金属酸化物膜の作製方法。
- 請求項１〜１１のいずれか一に記載の方法で作製されたことを特徴とする、高誘電率金属酸化物膜。
- 所定の基板上において、界面層を介さずに形成されたことを特徴とする、高誘電率金属酸化物膜。
- アモルファス状を呈することを特徴とする、請求項１３に記載の高誘電率金属酸化物膜。
- 前記基板はＳｉを含むことを特徴とする、請求項１３又は１４に記載の高誘電率金属酸化物膜。
- Ｐｒ２Ｏ３、ＳｒＴｉＯ３、ＣｅＯ２、ＺｒＯ２及びＹ２Ｏ３なる群より選ばれる少なくとも一種を含むことを特徴とする、請求項１５に記載の高誘電率金属酸化物膜。
- 比誘電率が２０以上であることを特徴とする、請求項１２〜１６のいずれか一に記載の高誘電率金属酸化物膜。
- 請求項１２〜１７のいずれか一に記載の高誘電率金属酸化物膜より構成されることを特徴とする、ゲート絶縁膜。
- 請求項１８に記載のゲート絶縁膜を含むことを特徴とする、半導体素子。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003172182A JP3831764B2 (ja) | 2003-06-17 | 2003-06-17 | 高誘電率金属酸化物膜の作製方法、高誘電率金属酸化物膜、多層膜構造体、ゲート絶縁膜、及び半導体素子 |
| US10/807,235 US7030000B2 (en) | 2003-06-17 | 2004-03-24 | Method for fabricating a metallic oxide of high dielectric constant, metallic oxide of high dielectric constant, gate insulating film and semiconductor element |
| EP04007830A EP1489653A3 (en) | 2003-06-17 | 2004-03-31 | Method for fabricating a metallic oxide of high dielectric constant, metallic oxide of high dielectric constant, gate insulating film and semiconductor element |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003172182A JP3831764B2 (ja) | 2003-06-17 | 2003-06-17 | 高誘電率金属酸化物膜の作製方法、高誘電率金属酸化物膜、多層膜構造体、ゲート絶縁膜、及び半導体素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2005011887A true JP2005011887A (ja) | 2005-01-13 |
| JP3831764B2 JP3831764B2 (ja) | 2006-10-11 |
Family
ID=33410923
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003172182A Expired - Lifetime JP3831764B2 (ja) | 2003-06-17 | 2003-06-17 | 高誘電率金属酸化物膜の作製方法、高誘電率金属酸化物膜、多層膜構造体、ゲート絶縁膜、及び半導体素子 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US7030000B2 (ja) |
| EP (1) | EP1489653A3 (ja) |
| JP (1) | JP3831764B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007036179A (ja) * | 2005-07-26 | 2007-02-08 | Samsung Electronics Co Ltd | 半導体装置及びその製造方法 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2011078398A1 (en) | 2009-12-25 | 2011-06-30 | Ricoh Company, Ltd. | Field-effect transistor, semiconductor memory, display element, image display device, and system |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6509283B1 (en) | 1998-05-13 | 2003-01-21 | National Semiconductor Corporation | Thermal oxidation method utilizing atomic oxygen to reduce dangling bonds in silicon dioxide grown on silicon |
| JP2003519913A (ja) | 2000-01-06 | 2003-06-24 | アプライド マテリアルズ インコーポレイテッド | コンデンサ構造のための低熱収支金属酸化物堆積 |
| JP3970539B2 (ja) | 2001-03-27 | 2007-09-05 | 株式会社東芝 | 電界効果トランジスタ |
| US20030020068A1 (en) | 2001-07-25 | 2003-01-30 | Motorola, Inc. | Structure and method for integrating compound semiconductor structures and devices utilizing the formation of a compliant substrate for materials used to form the same |
| JP4075485B2 (ja) | 2002-07-02 | 2008-04-16 | 富士通株式会社 | 半導体装置および非晶質高誘電体膜の堆積方法 |
-
2003
- 2003-06-17 JP JP2003172182A patent/JP3831764B2/ja not_active Expired - Lifetime
-
2004
- 2004-03-24 US US10/807,235 patent/US7030000B2/en not_active Expired - Fee Related
- 2004-03-31 EP EP04007830A patent/EP1489653A3/en not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007036179A (ja) * | 2005-07-26 | 2007-02-08 | Samsung Electronics Co Ltd | 半導体装置及びその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3831764B2 (ja) | 2006-10-11 |
| EP1489653A2 (en) | 2004-12-22 |
| US20040259337A1 (en) | 2004-12-23 |
| EP1489653A3 (en) | 2005-11-02 |
| US7030000B2 (en) | 2006-04-18 |
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Legal Events
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|
| A521 | Request for written amendment filed |
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|
| A131 | Notification of reasons for refusal |
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|
| A521 | Request for written amendment filed |
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| A911 | Transfer to examiner for re-examination before appeal (zenchi) |
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| RD04 | Notification of resignation of power of attorney |
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|
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