JP2005005738A - チップサイズパッケージ - Google Patents
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Abstract
【解決手段】 チップサイズパッケージにおいて、表面に複数の電極204,205が形成された半導体チップと、前記電極204,205上に形成されたバンプ304,305と、前記半導体チップの表面上に、前記バンプ304,305の上面を露出するように設けられた樹脂200と、前記樹脂200上に設けられた、前記バンプ304,305と電気的に接続する配線404,405と、を含む。
【選択図】図1
Description
"日経マイクロデバイス"1995年2月号 P.96〜97 "チップサイズパッケージ技術"サーキットテクノロジ Vol.9 No.7 P475〜478
〔1〕チップサイズパッケージにおいて、表面に複数の電極が形成された半導体チップと、前記電極上に形成されたバンプと、前記半導体チップの表面上に、前記バンプの上面を露出するように設けられた樹脂と、前記樹脂上に設けられた、前記バンプと電気的に接続する配線と、を含むことを特徴とする。
100 PSG膜(酸化膜)
101,102,103,104,… LSI(半導体チップ)
200,1200 エポキシ樹脂
201,202,203,204,205,206,207,208 電極(アルミニウム)
301,302,303,304,305,306,307,308,804,805,… バンプ(スタッドバンプ)
401,402,403,404,405,406,407,…,704,705,1401,1402,1403,1404,1405 配線金属
500,1500 半田レジスト
601,602,603,604,605,… 半田ボール
1400 銅箔
Claims (9)
- 表面に複数の電極が形成された半導体チップと、
前記電極上に形成されたバンプと、
前記半導体チップの表面上に、前記バンプの上面を露出するように設けられた樹脂と、
前記樹脂上に設けられた、前記バンプと電気的に接続する配線と、
を含むことを特徴とするチップサイズパッケージ。 - 請求項1記載のチップサイズパッケージにおいて、前記配線上には半田ボールが形成されていることを特徴とするチップサイズパッケージ。
- 請求項2記載のチップサイズパッケージにおいて、前記半田ボールは対応する前記電極よりも前記半導体チップの中央側に設けられていることを特徴とするチップサイズパッケージ。
- 請求項1〜3のいずれか1項に記載のチップサイズパッケージにおいて、前記半導体チップの裏面は露出していることを特徴とするチップサイズパッケージ。
- 請求項1〜4のいずれか1項に記載のチップサイズパッケージにおいて、前記バンプの材質は金であることを特徴とするチップサイズパッケージ。
- 請求項1〜4のいずれか1項に記載のチップサイズパッケージにおいて、前記バンプの材質は銅であることを特徴とするチップサイズパッケージ。
- 請求項1〜6のいずれか1項に記載のチップサイズパッケージにおいて、前記バンプの高さは30μm〜60μmであることを特徴とするチップサイズパッケージ。
- 請求項1〜7のいずれか1項に記載のチップサイズパッケージにおいて、前記半導体チップの表面と前記樹脂との間には保護膜が設けられていることを特徴とするチップサイズパッケージ。
- 請求項1〜8のいずれか1項に記載のチップサイズパッケージにおいて、前記バンプの先端はくびれた形状となっていることを特徴とするチップサイズパッケージ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
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JP2004269894A JP4279224B2 (ja) | 2004-09-16 | 2004-09-16 | チップサイズパッケージ |
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A977 | Report on retrieval |
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A131 | Notification of reasons for refusal |
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A521 | Written amendment |
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A131 | Notification of reasons for refusal |
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A711 | Notification of change in applicant |
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RD03 | Notification of appointment of power of attorney |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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