JP2005005462A - めっき用電極形成方法 - Google Patents

めっき用電極形成方法 Download PDF

Info

Publication number
JP2005005462A
JP2005005462A JP2003166818A JP2003166818A JP2005005462A JP 2005005462 A JP2005005462 A JP 2005005462A JP 2003166818 A JP2003166818 A JP 2003166818A JP 2003166818 A JP2003166818 A JP 2003166818A JP 2005005462 A JP2005005462 A JP 2005005462A
Authority
JP
Japan
Prior art keywords
negative resist
resist layer
plating
layer
light shielding
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2003166818A
Other languages
English (en)
Inventor
Koji Yamano
孝治 山野
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shinko Electric Industries Co Ltd
Original Assignee
Shinko Electric Industries Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shinko Electric Industries Co Ltd filed Critical Shinko Electric Industries Co Ltd
Priority to JP2003166818A priority Critical patent/JP2005005462A/ja
Priority to TW093115514A priority patent/TW200503193A/zh
Priority to US10/858,548 priority patent/US20040253802A1/en
Priority to CN200410049084.4A priority patent/CN1574254A/zh
Publication of JP2005005462A publication Critical patent/JP2005005462A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/288Deposition of conductive or insulating materials for electrodes conducting electric current from a liquid, e.g. electrolytic deposition
    • H01L21/2885Deposition of conductive or insulating materials for electrodes conducting electric current from a liquid, e.g. electrolytic deposition using an external electrical current, i.e. electro-deposition
    • CCHEMISTRY; METALLURGY
    • C25ELECTROLYTIC OR ELECTROPHORETIC PROCESSES; APPARATUS THEREFOR
    • C25DPROCESSES FOR THE ELECTROLYTIC OR ELECTROPHORETIC PRODUCTION OF COATINGS; ELECTROFORMING; APPARATUS THEREFOR
    • C25D7/00Electroplating characterised by the article coated
    • C25D7/12Semiconductors
    • C25D7/123Semiconductors first coated with a seed layer or a conductive layer
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/0002Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Materials Engineering (AREA)
  • Metallurgy (AREA)
  • Organic Chemistry (AREA)
  • Physics & Mathematics (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Electrochemistry (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Electroplating Methods And Accessories (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Preparing Plates And Mask In Photomechanical Process (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

【課題】めっき用電極の形状や位置の自由度を向上させためっき用電極形成方法を提供する。
【解決手段】ネガ型レジスト層120の上面に保護フィルム130が貼付され、当該保護フィルム130の上面に、ネガ型レジスト層120の外縁部に沿った環状の遮光層140が形成される。更に、ステップ式投影露光装置により、1種類のレチクルパターンを介して、ネガ型レジスト層120の露光が所定領域毎に行われる。その後、保護フィルム130が剥離された後、現像処理が行われて、遮光層140及び142の下部の領域に形成されたネガ型レジスト層120が除去され、露出した導通メタル110によりめっき用電極150が形成される。
【選択図】 図15

Description

【0001】
【発明の属する技術分野】
本発明は、半導体ウェハにめっきにより導電性ポスト等を形成する際に必要となるめっき用電極の形成方法に関する。
【0002】
【従来の技術】
スーパーチップサイズパッケージ(Super CSP)等、半導体ウェハから切り出される半導体チップの表面に銅ポスト等の導電性ポストが形成される製品や、半導体ウェハの表面に半田バンプ等のバンプが形成される製品の製造工程においては、当該導電性ポストやバンプは、めっき処理により形成される(例えば、特許文献1参照)。このめっき処理に先立って半導体ウェハにはめっき用電極が形成される。
【0003】
図1乃至図6は、従来のめっき用電極の形成工程を示す図である。図1及び図2は第1の工程を示す図であり、図1は上面図、図2は図1のA−A´線断面図である。この第1の工程では、半導体ウェハ600の上面にスパッタ処理により導通メタル層610が形成される。図3及び図4は第2の工程を示す図であり、図3は上面図、図4は図3のA−A´線断面図である。この第2の工程では、導通メタル層610の上面にネガ型のレジスト層620が形成される。なお、この第2の工程の後、後述する第3の工程に至るまでの間、ネガ型レジスト層620を保護するために、当該ネガ型レジスト層620の上面に、保護フィルムが貼付される。
【0004】
図5は第3の工程を示す上面図である。この第3の工程では、ネガ型レジスト層620の上方にレチクルパターンを配置し、ステップ式投影露光装置により、レチクルパターンを介してネガ型レジスト層620を露光させる。その後、ネガ型レジスト層620の上面に貼付された保護フィルムが剥離される。図5に示す各格子状の領域700は、ステップ式投影露光装置による1回の露光処理により露光される領域(単位露光領域)700である。ステップ式投影露光装置は、各単位露光領域700を順次露光させる。この際、めっき用電極が形成されるべき領域のネガ型レジスト層620が露光されないようにするために、複数種のレチクルパターンが用いられる。図5では、単位露光領域700−1を露光させる際には、導電性ポストが形成されるべき領域のネガ型レジスト層620を露光させないために、導電性ポスト形成領域用のレチクルパターンが用いられる。一方、単位露光領域700−2を露光させる際には、めっき用電極が形成されるべき領域のネガ型レジスト層620が露光されないようにするために、めっき用電極の形成領域用のレチクルパターンが用いられる。
【0005】
図6は第4の工程を示す上面図である。この第4の工程では、第3の工程において露光されなかった、めっき用電極が形成されるべき領域のネガ型レジスト層620が現像処理により除去され、露出した導通メタル層610がめっき用電極650として形成される。めっき処理においては、形成されためっき用電極650にコンタクトピンを接触させて通電させることにより、導通メタル層610の上面に導電性ポストが形成される。
【0006】
【特許文献1】
特開2003−31768号公報(第5頁、図1)
【0007】
【発明が解決しようとする課題】
ところで、めっき用電極は、半導体ウェハから切り出されて製造される製品の形状や大きさにより、当該半導体ウェハの様々な位置に様々な形状で形成する必要がある。しかしながら、上述しためっき用電極の形成方法では、めっき用電極の形状や位置に応じて複数種のレチクルパターンを用意する必要がある。換言すれば、めっき用電極の形状や位置は、レチクルパターンに依存することになる。このため、めっき用電極の形状や位置の自由度が少ないという問題があった。
【0008】
本発明は、上記の問題を解決するものであり、めっき用電極の形状や位置の自由度を向上させためっき用電極形成方法を提供することを課題とする。
【0009】
【課題を解決するための手段】
上記課題を解決するために、本発明は請求項1に記載されるように、半導体ウェハの上面に導体層を形成する工程と、前記導体層の上面にネガ型レジスト層を形成する工程と、前記ネガ型レジスト層の上部に、該ネガ型レジスト層の露光を防止する遮光層を形成する工程と、ステップ式投影露光装置により、前記ネガ型レジスト層を所定領域毎に露光する工程と、前記遮光層を除去する工程と、前記遮光層の下部に形成されていたネガ型レジスト層を除去する工程とを備える。
【0010】
また、本発明は請求項2に記載されるように、請求項1に記載のめっき用電極形成方法において、前記遮光層は、前記ネガ型レジスト層の外縁部の上部に環状に形成される。
【0011】
また、本発明は請求項3に記載されるように、請求項1に記載のめっき用電極形成方法において、前記遮光層は、前記ネガ型レジスト層の外縁部の上部に複数形成される。
【0012】
また、本発明は請求項4に記載されるように、請求項3に記載のめっき用電極形成方法において、2つの前記遮光層が対向する位置に形成される。
【0013】
また、本発明は請求項5に記載されるように、請求項1乃至4の何れかに記載のめっき用電極形成方法において、前記遮光層は露光用の光を透過させる膜状体の上面に形成され、前記膜状体を前記ネガ型レジスト層の上面に貼付することにより、前記ネガ型レジスト層の外縁部の上部に前記遮光層が形成される。
【0014】
本発明では、ネガ型レジスト層の上部に、該ネガ型レジスト層の露光を防止する遮光層を形成した上で、ステップ式投影露光装置により、ネガ型レジスト層の露光を所定領域毎に行う。このため、従来のように、めっき用電極の形状や位置に応じてレチクルパターンを用意しなくても、ネガ型レジスト層の上部にめっき用電極の形状や位置に応じた遮光層を形成するだけで、めっき用電極を形成することができる。従って、めっき用電極の形状や位置について、レチクルパターンに依存することなく、自由度を向上させることが可能となる。
【0015】
特に、ステップ式投影露光装置によるレジスト層の露光が所定領域毎に行われるため、環状のめっき用電極を形成する場合、従来のように、めっき用電極の形状や位置に応じたレチクルパターンを用いて露光する方法では、環の一部に対応するレチクルパターンを多数用意する必要があり、その実現は容易ではない。これに対し、本発明では、ネガ型レジスト層の外縁部の上部に遮光層を環状に形成するだけでよいため、環状のめっき用電極を容易に形成することができ、例えば、リング外周給電方式によるめっき処理にも対応可能となる。
【0016】
【発明の実施の形態】
以下、スーパーチップサイズパッケージ(Super CSP)等、半導体ウェハから切り出される半導体チップの表面に銅ポスト等の導電性ポストが形成される製品や、半導体ウェハの表面に半田バンプ等のバンプが形成される製品の製造工程において、半導体ウェハにめっき用電極を形成する方法について、図面を参照しながら説明する。
【0017】
図7及び図8は、本実施形態のめっき用電極形成方法における第1の工程を示す図であり、図7は上面図、図8は図7のA−A´線断面図である。この第1の工程では、例えば、直径8インチのシリコンウェハ等の半導体ウェハ100の上面に、再配線を形成する導通メタル層110が形成される。導通メタル層110の形成においては、例えば、アルゴン等の放電用ガスの雰囲気下でグロー放電を利用し、ターゲットである半導体ウェハ100の上面にイオンを打ち込むスパッタ処理が採用される。
【0018】
図9及び図10は、本実施形態のめっき用電極形成方法における第2の工程を示す図であり、図9は上面図、図10は図9のA−A´線断面図である。この第2の工程では、導通メタル層110の上面に、ネガ型のレジスト層120が形成される。ネガ型レジスト層120は、紫外線等の光が照射された部分のみが現像液に対して不溶性又は難溶性となり、現像後においても導通メタル110の上面に残る特性を有する。このネガ型レジスト層120は、例えば、ドライフィルムレジスト(DFR)を導通メタル層110の上面に貼付したり、感光性の樹脂であるレジストを導通メタル層110の上面に塗布することにより形成される。DFRが導通メタル層110の上面に貼付される場合には、ネガ型レジスト層120の形成が容易となり、更には、めっき処理後におけるネガ型レジスト層120の除去も容易となる。また、レジストが導通メタル層110の上面に塗布される場合には、例えばスピンコート法が採用される。スピンコート法の場合、ネガ型レジスト層120の膜厚は、材料であるレジストの粘度や、スピナの回転速度等によって決まる。
【0019】
図11及び図12は、本実施形態のめっき用電極形成方法における第3の工程を示す図であり、図11は上面図、図12は図11のA−A´線断面図である。この第3の工程では、後述する第5の工程に至るまでの間、ネガ型レジスト層120を保護するために、当該ネガ型レジスト層120の上面に、露光用の光を透過させる保護フィルム130が貼付される。保護フィルム130は、例えば、ポリエチレンテレフタレート(PET:Poly Ethylene Terephthalate)を材料とする。更に、この保護フィルム130の上面に、インクを印刷することにより、ネガ型レジスト層120の外縁部に沿った環状の遮光層140が形成される。遮光層140は、下部のネガ型レジスト層120への光の照射を遮るものであれば良い。
【0020】
なお、第3の工程では、予め、保護フィルム130の上面に、ネガ型レジスト層120の外縁部に沿った環状の遮光層140が形成され、この遮光層140が形成された保護フィルム130がネガ型レジスト層120の上面に貼付されるようにしても良い。
【0021】
図13は、本実施形態のめっき用電極形成方法における第4の工程を示す上面図である。この第4の工程では、ネガ型レジスト層120の上面に形成された保護フィルム130の上方にレチクルパターン(図示せず)を配置し、更に、当該レチクルパターンの上方にステップ式投影露光装置(図示せず)を配置する。そして、ステップ式投影露光装置により、レチクルパターンを介して紫外線等の露光用の光が照射され、ネガ型レジスト層120が露光される。
【0022】
図13に示す各格子状の領域200は、ステップ式投影露光装置による1回の露光処理により露光される領域(単位露光領域)200である。ステップ式投影露光装置は、各単位露光領域200を順次露光させる。この露光処理において必要となるレチクルパターンは1種類であり、導電性ポストが形成されるべき領域のネガ型レジスト層120を露光させないために用いられる、導電性ポスト形成領域用のレチクルパターンである。
【0023】
ステップ式投影露光装置によるネガ型レジスト層120に対する露光処理が行われると、遮光層140の下部以外の領域に形成されたネガ型レジスト層120には光が照射されて露光される。このため、当該ネガ型レジスト層120は、現像液に対して不溶性又は難溶性となる。一方、遮光層140の下部の領域に形成されたネガ型レジスト層120には光が照射されずに露光されない。このため、当該ネガ型レジスト層120は、現像液に対して溶性となる。
【0024】
図14及び図15は、本実施形態のめっき用電極形成方法における第5の工程を示す図であり、図14は上面図、図15は図11のA−A´線断面図である。この第5の工程では、ネガ型レジスト層120の上面に貼付されていた、遮光層140が形成された保護フィルム130が剥離される。更に、半導体ウェハ100が現像液に浸されて、現像処理が行われる。
【0025】
上述したように、遮光層140の下部以外の領域に形成されたネガ型レジスト層120は、第4の工程において露光されたため、現像液に対して不溶性又は難溶性となり、現像後においても導通メタル110の上面に残ったままとなる。一方、遮光層140の下部の領域に形成されたネガ型レジスト層120は、第4の工程において露光されないため、現像液に対して溶性となり、現像後においては除去される。このため、除去されたネガ型レジスト層120の下部に形成されていた導通メタル110が環状に露出する。この環状に露出した導通メタル110は、めっき用電極150となる。その後のリング外周給電方式によるめっき処理においては、形成されためっき用電極150を通電させることにより、導通メタル層110の上面に導電性ポストやバンプが形成される。更に、めっき処理後においては、ネガ型レジスト層120が除去される。
【0026】
ところで、上述した実施形態では、導通メタル110の外縁部の全体を露出させることにより、環状のめっき用電極150を形成したが、導通メタル110の外縁部の一部を露出させることにより、複数のめっき用電極を形成するようにしても良い。
【0027】
この場合には、図11及び図12に示した第3の工程の代わりに、図16に示す第3の工程が採用される。この第3の工程では、ネガ型レジスト層120の上面に、光を透過させる保護フィルム130が貼付され、更に、この保護フィルム130の上面に、ネガ型レジスト層120の外縁部に沿って複数の遮光層142が形成される。この際、2つのめっき用電極が半導体ウェハ100上において対向するように配置され、めっき処理において、導通メタル層110の上面に導電性ポストやバンプが均一に形成されるようにすべく、ネガ型レジスト層120の上面において、2つの遮光層142が対向する位置に形成されることが好ましい。
【0028】
なお、予め、保護フィルム130の上面に、ネガ型レジスト層120の外縁部に沿った複数の遮光層142が形成され、この遮光層142が形成された保護フィルム130がネガ型レジスト層120の上面に貼付されるようにしても良い。
【0029】
そして、第5の工程においては、図17に示すように、ネガ型レジスト層120の上面に貼付されていた、遮光層142が形成された保護フィルム130が剥離され、更に、半導体ウェハ100が現像液に浸されて、現像処理が行われる。この現像処理により、遮光層142の下部の領域に形成されたネガ型レジスト層120は除去され、導通メタル110が露出し、この露出した導通メタル110により、複数のめっき用電極152が形成される。その後のめっき処理においては、形成されためっき用電極152を通電させることにより、導通メタル層110の上面に導電性ポストやバンプが形成される。
【0030】
このように、本実施形態では、ネガ型レジスト層120の上面に保護フィルム130が貼付され、当該保護フィルム130の上面に、ネガ型レジスト層120の外縁部に沿った環状の遮光層140及び142が形成される。そして、ステップ式投影露光装置により、1種類のレチクルパターン(導電性ポスト形成領域用のレチクルパターン)を介して、ネガ型レジスト層120の露光が所定領域毎に行われる。
【0031】
その後は、保護フィルム130が剥離された後、現像処理が行われて、遮光層140及び142の下部の領域に形成されたネガ型レジスト層120が除去され、露出した導通メタル110によりめっき用電極150及び152が形成される。
【0032】
このため、従来のように、めっき用電極の形状や位置に応じてレチクルパターンを用意しなくても、ネガ型レジスト層120の上部にめっき用電極の形状や位置に応じた遮光層140及び142を形成するだけで、めっき用電極150及び152を形成することができる。従って、めっき用電極150及び152の形状や位置について、レチクルパターンに依存することなく、自由度を向上させることが可能となる。また、多種多様なレチクルパターンを用意する必要がなく、従来から用いられていた保護フィルム130上に遮光層140及び142を形成するだけでよいため、コストの低減を図ることも可能となる。
【0033】
また、ステップ式投影露光装置によるレジスト層の露光により、環状のめっき用電極150を形成する場合、従来は、環の一部に対応するレチクルパターンを多数用意する必要があり、その実現は容易ではなかったが、本実施形態では、ネガ型レジスト層120の外縁部に沿った遮光層140を環状に形成するだけでよいため、環状のめっき用電極150を容易に形成することができる。このため、リング外周給電方式によるめっき処理にも容易に対応可能となる。
【0034】
【発明の効果】
本発明によれば、めっき用電極の形状や位置の自由度を向上させためっき用電極の形成が可能となる。
【図面の簡単な説明】
【図1】従来のめっき用電極形成方法の第1の工程を示す上面図である。
【図2】図1のA−A´線断面図である。
【図3】従来のめっき用電極形成方法の第2の工程を示す上面図である。
【図4】図3のA−A´線断面図である。
【図5】従来のめっき用電極形成方法の第3の工程を示す上面図である。
【図6】従来のめっき用電極形成方法の第4の工程を示す上面図である。
【図7】本実施形態のめっき用電極形成方法の第1の工程を示す上面図である。
【図8】図7のA−A´線断面図である。
【図9】本実施形態のめっき用電極形成方法の第2の工程を示す上面図である。
【図10】図9のA−A´線断面図である。
【図11】本実施形態のめっき用電極形成方法の第3の工程を示す上面図である。
【図12】図11のA−A´線断面図である。
【図13】本実施形態のめっき用電極形成方法の第4の工程を示す上面図である。
【図14】本実施形態のめっき用電極形成方法の第5の工程を示す上面図である。
【図15】図14のA−A´線断面図である。
【図16】本実施形態のめっき用電極形成方法の第3の工程の他の例を示す上面図である。
【図17】本実施形態のめっき用電極形成方法の第5の工程の他の例を示す上面図である。
【符号の説明】
100 半導体ウェハ
110 導通メタル層
120 ネガ型レジスト層
130 保護フィルム
140、142 遮光層
150、152 めっき用電極
200 単位露光領域

Claims (5)

  1. 半導体ウェハの上面に導体層を形成する工程と、
    前記導体層の上面にネガ型レジスト層を形成する工程と、
    前記ネガ型レジスト層の上部に、該ネガ型レジスト層の露光を防止する遮光層を形成する工程と、
    ステップ式投影露光装置により、前記ネガ型レジスト層を所定領域毎に露光する工程と、
    前記遮光層を除去する工程と、
    前記遮光層の下部に形成されていたネガ型レジスト層を除去する工程と、
    を備えるめっき用電極形成方法。
  2. 請求項1に記載のめっき用電極形成方法において、
    前記遮光層は、前記ネガ型レジスト層の外縁部の上部に環状に形成されるめっき用電極形成方法。
  3. 請求項1に記載のめっき用電極形成方法において、
    前記遮光層は、前記ネガ型レジスト層の外縁部の上部に複数形成されるめっき用電極形成方法。
  4. 請求項3に記載のめっき用電極形成方法において、
    2つの前記遮光層が対向する位置に形成されるめっき用電極形成方法。
  5. 請求項1乃至4の何れかに記載のめっき用電極形成方法において、
    前記遮光層は露光用の光を透過させる膜状体の上面に形成され、前記膜状体を前記ネガ型レジスト層の上面に貼付することにより、前記ネガ型レジスト層の外縁部の上部に前記遮光層が形成されるめっき用電極形成方法。
JP2003166818A 2003-06-11 2003-06-11 めっき用電極形成方法 Pending JP2005005462A (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2003166818A JP2005005462A (ja) 2003-06-11 2003-06-11 めっき用電極形成方法
TW093115514A TW200503193A (en) 2003-06-11 2004-05-31 Method of plating electrode formation
US10/858,548 US20040253802A1 (en) 2003-06-11 2004-06-01 Method of plating electrode formation
CN200410049084.4A CN1574254A (zh) 2003-06-11 2004-06-11 电镀电极的制作方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2003166818A JP2005005462A (ja) 2003-06-11 2003-06-11 めっき用電極形成方法

Publications (1)

Publication Number Publication Date
JP2005005462A true JP2005005462A (ja) 2005-01-06

Family

ID=33508921

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2003166818A Pending JP2005005462A (ja) 2003-06-11 2003-06-11 めっき用電極形成方法

Country Status (4)

Country Link
US (1) US20040253802A1 (ja)
JP (1) JP2005005462A (ja)
CN (1) CN1574254A (ja)
TW (1) TW200503193A (ja)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006066437A (ja) * 2004-08-24 2006-03-09 Oki Electric Ind Co Ltd 半導体装置の製造方法及び当該製造方法に使用される製造装置
JP2008047579A (ja) * 2006-08-11 2008-02-28 Casio Comput Co Ltd 半導体装置の製造方法
JP2009266995A (ja) * 2008-04-24 2009-11-12 Casio Comput Co Ltd 半導体装置の製造方法
JP2013026520A (ja) * 2011-07-22 2013-02-04 Lapis Semiconductor Co Ltd 半導体装置の製造方法及び半導体製造装置
JP2015179854A (ja) * 2015-05-07 2015-10-08 ラピスセミコンダクタ株式会社 半導体装置の製造方法及び半導体製造装置
KR20160090902A (ko) 2014-02-27 2016-08-01 가부시키가이샤 스크린 홀딩스 직접 묘화 장치용의 gui 장치, 직접 묘화 시스템, 묘화 영역 설정 방법 및 프로그램

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105575880B (zh) * 2014-10-09 2018-10-23 中芯国际集成电路制造(上海)有限公司 一种半导体器件的制作方法
CN104538287B (zh) * 2014-11-24 2017-08-11 通富微电子股份有限公司 半导体制造电镀治具密封接触光阻区域形成方法
CN106935482A (zh) * 2015-12-30 2017-07-07 上海微电子装备(集团)股份有限公司 一种硅片边缘芯片的保护方法及光刻曝光装置
CN111710605B (zh) * 2020-06-19 2021-02-19 扬州国宇电子有限公司 一种半导体台面金属剥离方法

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006066437A (ja) * 2004-08-24 2006-03-09 Oki Electric Ind Co Ltd 半導体装置の製造方法及び当該製造方法に使用される製造装置
JP4493442B2 (ja) * 2004-08-24 2010-06-30 Okiセミコンダクタ株式会社 半導体装置の製造方法及び当該製造方法に使用される製造装置
JP2008047579A (ja) * 2006-08-11 2008-02-28 Casio Comput Co Ltd 半導体装置の製造方法
JP2009266995A (ja) * 2008-04-24 2009-11-12 Casio Comput Co Ltd 半導体装置の製造方法
JP2013026520A (ja) * 2011-07-22 2013-02-04 Lapis Semiconductor Co Ltd 半導体装置の製造方法及び半導体製造装置
US8883635B2 (en) 2011-07-22 2014-11-11 Lapis Semiconductor Co., Ltd. Semiconductor device manufacturing method and semiconductor device manufacturing apparatus
KR20160090902A (ko) 2014-02-27 2016-08-01 가부시키가이샤 스크린 홀딩스 직접 묘화 장치용의 gui 장치, 직접 묘화 시스템, 묘화 영역 설정 방법 및 프로그램
JP2015179854A (ja) * 2015-05-07 2015-10-08 ラピスセミコンダクタ株式会社 半導体装置の製造方法及び半導体製造装置

Also Published As

Publication number Publication date
TW200503193A (en) 2005-01-16
CN1574254A (zh) 2005-02-02
US20040253802A1 (en) 2004-12-16

Similar Documents

Publication Publication Date Title
US7615119B2 (en) Apparatus for spin coating semiconductor substrates
JPH06252151A (ja) 半導体チップバンプの製造方法
JP2005005462A (ja) めっき用電極形成方法
JP3945415B2 (ja) 半導体装置の製造方法
WO2017114404A1 (zh) 一种硅片边缘的保护方法及光刻曝光装置
JP4493442B2 (ja) 半導体装置の製造方法及び当該製造方法に使用される製造装置
US20150253660A1 (en) Pattern forming method and pattern forming system
JP2005256090A (ja) めっき方法
JP3120848B2 (ja) 半導体装置の製造方法
JPH0982634A (ja) 半導体デバイスのパターン形成方法
US7862987B2 (en) Method for forming an electrical structure comprising multiple photosensitive materials
US20180067396A1 (en) Forming edge etch protection using dual layer of positive-negative tone resists
JPS6173330A (ja) 半導体デバイス製造装置
US6890813B2 (en) Polymer film metalization
TWI238456B (en) Composite layer method for minimizing PED effect
TWI310579B (en) Method for utilizing a dry film
JPS62245251A (ja) レジストパタ−ン形成方法
JP2002025935A (ja) 導体部材形成方法、パターン形成方法
CN117080087B (zh) 一种扇出型板级封装方法及扇出型板级封装结构
KR100891530B1 (ko) 반도체 패키지 및 이의 제조 방법
JPS61137320A (ja) ウエハ処理装置
US6864167B1 (en) Wafer scale solder bump fabrication method and structure
JP4971960B2 (ja) 半導体装置の製造方法
JP2610601B2 (ja) ウエハ周辺露光装置
TWI291223B (en) Pad re-configuration process and the packaging body

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20050805

A871 Explanation of circumstances concerning accelerated examination

Free format text: JAPANESE INTERMEDIATE CODE: A871

Effective date: 20050805

A975 Report on accelerated examination

Free format text: JAPANESE INTERMEDIATE CODE: A971005

Effective date: 20050818

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20050830

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20051024

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20051115