JP2005004940A - シフトレジスタ - Google Patents
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Abstract
【目的】シフトレジスタの構造を簡素化して、低消費電力化を図る。
【構成】複数のラッチ回路を縦続接続し、クロックパルスに応じて、そのクロックパルスの少なくとも2倍の周期をもった入力信号を1ラッチ分シフトさせるようにしたうえで、第n番目(n=1,2,3,…)のラッチ回路の出力と第(n−1)番目のラッチ回路の出力とのアンドをとった信号を各段のシフト信号とする。
【選択図】 図4
【構成】複数のラッチ回路を縦続接続し、クロックパルスに応じて、そのクロックパルスの少なくとも2倍の周期をもった入力信号を1ラッチ分シフトさせるようにしたうえで、第n番目(n=1,2,3,…)のラッチ回路の出力と第(n−1)番目のラッチ回路の出力とのアンドをとった信号を各段のシフト信号とする。
【選択図】 図4
Description
【0001】
【産業上の利用分野】
本発明は、クロックパルスに応じて入力信号を順次シフトしていくシフトレジスタに関する。
【0002】
【従来の技術】
一般に、複数の画素をマトリクス状に配設したイメージセンサにおける主走査を、1ライン分の画素の数だけレジスタ部を縦続に接続したシフトレジスタを用いて行わせるようにし、クロックにより主走査方向における1ライン分の画素のデータを順次転送させて時系列的に出力させるようにしている。
【0003】
図1は、シフトレジスタの一般的な構成例を示している。ここでは、8つのレジスタ部RG1〜RG8を縦続接続して、各レジスタ部にクロックパルスCKを同時に与えることによって同期させて、入力信号S1を順次転送していくように構成されている。図中、Q1〜Q8は各レジスタ部の出力である。
【0004】
図2は、レジスタ部RGの構成例を示している。ここでは、2つのフリップフロップ回路FF1,FF2を縦続接続して、前段のフリップフロップ回路FF1をマスターとし、後段のフリップフロップ回路FF2をスレイブとしている。
【0005】
このような構成によるレジスタ部RGでは、図3に示すように、最初に入力するクロックパルスCKの立下り時点t1で入力信号S1が読み込まれ、次のクロックパルスCKの立上り時点t2でマスターの出力Pが“1”となって、その立下り時点t3でスレーブの出力Qが“1”となる。
【0006】
このようなシフトレジスタを用いて、イメージセンサにおける主走査方向における1ライン分の各画素に対応したレジスタ部にクロックパルスを同時に与えて、各画素のデータを順次転送させて時系列的に出力させるようにする場合、既に画素データを送り出したレジスタ部にもクロックパルスが入力されることになる。
【0007】
普通、デジタル回路では、クロックパルスの立上り時や立下り時に瞬間的に電流が流れるようになっている。そのため、多くの論理素子を駆動しようとするとその数に応じた電流が流れることになり、クロックパルスの発生源には大きな駆動能力が要求される。また、一度に駆動されるレジスタの数が多いことから、ノイズの発生に関与するものになっている。
【0008】
従来、駆動時の消費電力を少なくすることができるシフトレジスタとして、複数のラッチ回路へのクロックパルスの供給を断続させる手段をとるようにしたものが開発されている(例えば、特許文献1参照)。
【0009】
【特許文献1】
特開2000−260196号公報(第3頁、第5頁、図2)
【0010】
また、従来、低消費電力で駆動することができるシフトレジスタとして、出力部にトライステートインバータ回路を用いたラッチ回路を接続したものが開発されている(例えば、特許文献2参照)。
【0011】
【特許文献2】
特開平10−302494号公報(第3〜5頁、図1)
【0012】
【発明が解決しようとする課題】
解決しようとする問題点は、マスターとなる第1のフリップフロップ回路およびそれに縦続接続されたスレイブとなる第2のフリップフロップ回路からなるレジスタ部を複数接続し、クロックパルスにより各レジスタ部を同期的に動作させて入力データの転送を行わせる同期式シフトレジスタにあって、各レジスタ部の全てに同時にクロックパルスを与えるようにするのでは、消費電力が大きく、ノイズが発生しやすいものになっていることである。
【0013】
また、出力部にトライステートインバータ回路を用いたラッチ回路を接続したシフトレジスタでは、使用するラッチ回路の数が多くなって低消費電力化には末だ不充分になっていることである。
【0014】
【課題を解決するための手段】
本発明によるシフトレジスタは、簡単な回路構成によって低消費電力化をより有効に図るべく、複数のラッチ回路を縦続接続し、クロックパルスに応じて、そのクロックパルスの少なくとも2倍の周期をもった入力信号を1ラッチ分シフトさせるようにしたうえで、第n番目(n=1,2,3,…)のラッチ回路の出力と第(n−1)番目のラッチ回路の出力とのアンドをとった信号を各段のシフト信号とするように構成している。
【0015】
【実施例】
本発明によるシフトレジスタにあっては、図4に示すように、複数の縦続接続されたラッチ回路LT(LT1、LT2、LT3、…)と、各ラッチ回路LTの入力信号と出力信号とのアンド出力A(A1、A2、A3、…)を生ずるアンド回路AND(AND1、AND2、AND3、…)とからなっている。
【0016】
そして、クロックパルスCKに応じて、そのクロックパルスCKの少なくとも2倍の周期をもった入力信号Sを1ラッチ分シフトさせるようにしたうえで、第n番目(n=1,2,3,…)のラッチ回路LTnの出力と第(n−1)番目のラッチ回路LT(n−1)の出力とのアンドをとった信号Anを各段のシフト信号とするようにしている。
【0017】
図5は、入力信号SがクロックパルスCKに応じてシフトされていくときの各ラッチ回路LTの出力信号および各アンド回路ANDの出力信号の状態を示している。
【0018】
実際には、初段のラッチ回路LT1の出力信号は入力信号Sと同じになってしまい、クロックパルスCKに同期したシフト信号が得られるのは第2段目以降となるので、初段のアンド回路AND1を特に設ける必要がない。
【0019】
図6は、マトリクス構成からなる画素の信号をX−Yアドレス走査により時系列的に読み出すようにしたイメージセンサにあって、本発明によるシフトレジスタをX方向走査用およびY方向走査用の各シフトレジスタに用いたときの構成例を示している。
【0020】
ここでは、図7に示すように、入射光Lsの光量に応じたセンサ電流を生ずる光電変換素子としてのフォトダイオードPDと、フォトダイオードPDに流れるセンサ電流を弱反転状態で対数出力特性をもって電圧信号Vpdに変換させるトランジスタQ1と、その電圧信号Vpdを増幅するトランジスタQ2と、読出し信号Vsのパルスタイミングでもってセンサ信号Voを出力するトランジスタQ3とからなる光センサ回路を画素に用いて、対数出力特性をもたせることによってダイナミックレンジを拡大して光信号の検出を高感度で行わせることができるようにしている
【0021】
そのイメージセンサとしては、その基本的な構成が、例えば、D11〜D44からなる4×4の画素をマトリクス状に配設して、Y方向走査を行うシフトレジスタ1の各段から順次出力されるライン選択信号LS1〜LS4によってX方向における各1ライン分の画素を選択する。そして、その逐次選択された1ライン分の各画素を、X方向走査を行うシフトレジスタ2の各段から順次出力される画素選択信号DS1〜DS4によって、出力用スイッチ群3における各対応するスイッチSW11〜SW14を順次オン状態にすることによって各画素のセンサ信号Voを時系列的に読み出すようになっている。図中、4は各画素における前記トランジスタQ1のゲート電圧VG用電源であり、6はドレイン電圧VD用電源である。ここでは、主走査方向における1行分の各画素の出力側に基準抵抗R1〜R4を介してバイアス電圧+Vccを印加するバイアス回路7を設けることによって、各画素のセンサ信号Soを電圧信号Voとして出力させるようにしている。そして、撮影に先がけて、各画素の寄生容量Cにおける残留電荷を排出して残像の発生を抑制するべく、図示しないコントローラの制御下で、各画素のトランジスタQ1のドレイン電圧VDを定常時のハイレベルHからローレベルLに一時的に切り換えて初期化を行わせる電圧切換回路5が設けられている。
【0022】
各シフトレジスタ1,2は、コントローラの制御下において互いに同期をとって駆動制御されるようになっている。
【0023】
図8は、そのイメージセンサにおける各部動作のタイムチャートを示している。
【0024】
このように、本発明によるシフトレジスタ1,2を用いれば、イメージセンサのY方向およびX方向に配設される画素よりも1つ多い数のラッチ回路および各ラッチ回路の入,出力信号のアンドをとるアンド回路からなる簡単な構成によって、イメージセンサのY方向走査およびX方向走査を行わせることができるようになる。
【0025】
したがって、マスターおよびスレイブ構造からなるシフトレジスタを用いる場合に比してシフトレジスタの回路構成が簡素化され、また出力部にトライステートインバータを用いたラッチ回路を接続したものに比して回路数を半減させることができ、低消費電力化を有効に図ることができる。
【0026】
【効果】
以上、本発明によれば、複数のラッチ回路を縦続接続し、クロックパルスに応じて、そのクロックパルスの少なくとも2倍の周期をもった入力信号を1ラッチ分シフトさせるようにしたうえで、第n番目(n=1,2,3,…)のラッチ回路の出力と第(n−1)番目のラッチ回路の出力とのアンドをとった信号を各段のシフト信号とすることにより、シフトレジスタの構造を簡素化することができ、低消費電力化を有効に図ることができるようになる。
【図面の簡単な説明】
【図1】従来のシフトレジスタの構成例を示す電気回路図である。
【図2】その従来のシフトレジスタにおけるレジスタ部の構成を示す電気回路図である。
【図3】その従来のシフトレジスタにおけるレジスタ部の各部信号のタイムチャートである。
【図4】本発明によるシフトレジスタの構成例を示す電気回路図である。
【図5】図4に示すシフトレジスタにおける各部信号のタイムチャートである。
【図6】本発明によるシフトレジスタをX方向走査およびY方向走査に用いて各画素のセンサ信号を時系列的に読み出すようにしたときのイメージセンサの構成例を示す電気回路図である。
【図7】そのイメージセンサにおける画素を構成する光センサ回路の電気回路図である。
【図8】そのイメージセンサにおける各部信号のタイムチャートである。
【符号の説明】
LT(LT1、LT2、LT3、…) ラッチ回路
AND(AND1、AND2、AND3、…) アンド回路
S 入力信号
CK クロックパルス
1 Y方向走査用シフトレジスタ
2 X方向走査用シフトレジスタ
【産業上の利用分野】
本発明は、クロックパルスに応じて入力信号を順次シフトしていくシフトレジスタに関する。
【0002】
【従来の技術】
一般に、複数の画素をマトリクス状に配設したイメージセンサにおける主走査を、1ライン分の画素の数だけレジスタ部を縦続に接続したシフトレジスタを用いて行わせるようにし、クロックにより主走査方向における1ライン分の画素のデータを順次転送させて時系列的に出力させるようにしている。
【0003】
図1は、シフトレジスタの一般的な構成例を示している。ここでは、8つのレジスタ部RG1〜RG8を縦続接続して、各レジスタ部にクロックパルスCKを同時に与えることによって同期させて、入力信号S1を順次転送していくように構成されている。図中、Q1〜Q8は各レジスタ部の出力である。
【0004】
図2は、レジスタ部RGの構成例を示している。ここでは、2つのフリップフロップ回路FF1,FF2を縦続接続して、前段のフリップフロップ回路FF1をマスターとし、後段のフリップフロップ回路FF2をスレイブとしている。
【0005】
このような構成によるレジスタ部RGでは、図3に示すように、最初に入力するクロックパルスCKの立下り時点t1で入力信号S1が読み込まれ、次のクロックパルスCKの立上り時点t2でマスターの出力Pが“1”となって、その立下り時点t3でスレーブの出力Qが“1”となる。
【0006】
このようなシフトレジスタを用いて、イメージセンサにおける主走査方向における1ライン分の各画素に対応したレジスタ部にクロックパルスを同時に与えて、各画素のデータを順次転送させて時系列的に出力させるようにする場合、既に画素データを送り出したレジスタ部にもクロックパルスが入力されることになる。
【0007】
普通、デジタル回路では、クロックパルスの立上り時や立下り時に瞬間的に電流が流れるようになっている。そのため、多くの論理素子を駆動しようとするとその数に応じた電流が流れることになり、クロックパルスの発生源には大きな駆動能力が要求される。また、一度に駆動されるレジスタの数が多いことから、ノイズの発生に関与するものになっている。
【0008】
従来、駆動時の消費電力を少なくすることができるシフトレジスタとして、複数のラッチ回路へのクロックパルスの供給を断続させる手段をとるようにしたものが開発されている(例えば、特許文献1参照)。
【0009】
【特許文献1】
特開2000−260196号公報(第3頁、第5頁、図2)
【0010】
また、従来、低消費電力で駆動することができるシフトレジスタとして、出力部にトライステートインバータ回路を用いたラッチ回路を接続したものが開発されている(例えば、特許文献2参照)。
【0011】
【特許文献2】
特開平10−302494号公報(第3〜5頁、図1)
【0012】
【発明が解決しようとする課題】
解決しようとする問題点は、マスターとなる第1のフリップフロップ回路およびそれに縦続接続されたスレイブとなる第2のフリップフロップ回路からなるレジスタ部を複数接続し、クロックパルスにより各レジスタ部を同期的に動作させて入力データの転送を行わせる同期式シフトレジスタにあって、各レジスタ部の全てに同時にクロックパルスを与えるようにするのでは、消費電力が大きく、ノイズが発生しやすいものになっていることである。
【0013】
また、出力部にトライステートインバータ回路を用いたラッチ回路を接続したシフトレジスタでは、使用するラッチ回路の数が多くなって低消費電力化には末だ不充分になっていることである。
【0014】
【課題を解決するための手段】
本発明によるシフトレジスタは、簡単な回路構成によって低消費電力化をより有効に図るべく、複数のラッチ回路を縦続接続し、クロックパルスに応じて、そのクロックパルスの少なくとも2倍の周期をもった入力信号を1ラッチ分シフトさせるようにしたうえで、第n番目(n=1,2,3,…)のラッチ回路の出力と第(n−1)番目のラッチ回路の出力とのアンドをとった信号を各段のシフト信号とするように構成している。
【0015】
【実施例】
本発明によるシフトレジスタにあっては、図4に示すように、複数の縦続接続されたラッチ回路LT(LT1、LT2、LT3、…)と、各ラッチ回路LTの入力信号と出力信号とのアンド出力A(A1、A2、A3、…)を生ずるアンド回路AND(AND1、AND2、AND3、…)とからなっている。
【0016】
そして、クロックパルスCKに応じて、そのクロックパルスCKの少なくとも2倍の周期をもった入力信号Sを1ラッチ分シフトさせるようにしたうえで、第n番目(n=1,2,3,…)のラッチ回路LTnの出力と第(n−1)番目のラッチ回路LT(n−1)の出力とのアンドをとった信号Anを各段のシフト信号とするようにしている。
【0017】
図5は、入力信号SがクロックパルスCKに応じてシフトされていくときの各ラッチ回路LTの出力信号および各アンド回路ANDの出力信号の状態を示している。
【0018】
実際には、初段のラッチ回路LT1の出力信号は入力信号Sと同じになってしまい、クロックパルスCKに同期したシフト信号が得られるのは第2段目以降となるので、初段のアンド回路AND1を特に設ける必要がない。
【0019】
図6は、マトリクス構成からなる画素の信号をX−Yアドレス走査により時系列的に読み出すようにしたイメージセンサにあって、本発明によるシフトレジスタをX方向走査用およびY方向走査用の各シフトレジスタに用いたときの構成例を示している。
【0020】
ここでは、図7に示すように、入射光Lsの光量に応じたセンサ電流を生ずる光電変換素子としてのフォトダイオードPDと、フォトダイオードPDに流れるセンサ電流を弱反転状態で対数出力特性をもって電圧信号Vpdに変換させるトランジスタQ1と、その電圧信号Vpdを増幅するトランジスタQ2と、読出し信号Vsのパルスタイミングでもってセンサ信号Voを出力するトランジスタQ3とからなる光センサ回路を画素に用いて、対数出力特性をもたせることによってダイナミックレンジを拡大して光信号の検出を高感度で行わせることができるようにしている
【0021】
そのイメージセンサとしては、その基本的な構成が、例えば、D11〜D44からなる4×4の画素をマトリクス状に配設して、Y方向走査を行うシフトレジスタ1の各段から順次出力されるライン選択信号LS1〜LS4によってX方向における各1ライン分の画素を選択する。そして、その逐次選択された1ライン分の各画素を、X方向走査を行うシフトレジスタ2の各段から順次出力される画素選択信号DS1〜DS4によって、出力用スイッチ群3における各対応するスイッチSW11〜SW14を順次オン状態にすることによって各画素のセンサ信号Voを時系列的に読み出すようになっている。図中、4は各画素における前記トランジスタQ1のゲート電圧VG用電源であり、6はドレイン電圧VD用電源である。ここでは、主走査方向における1行分の各画素の出力側に基準抵抗R1〜R4を介してバイアス電圧+Vccを印加するバイアス回路7を設けることによって、各画素のセンサ信号Soを電圧信号Voとして出力させるようにしている。そして、撮影に先がけて、各画素の寄生容量Cにおける残留電荷を排出して残像の発生を抑制するべく、図示しないコントローラの制御下で、各画素のトランジスタQ1のドレイン電圧VDを定常時のハイレベルHからローレベルLに一時的に切り換えて初期化を行わせる電圧切換回路5が設けられている。
【0022】
各シフトレジスタ1,2は、コントローラの制御下において互いに同期をとって駆動制御されるようになっている。
【0023】
図8は、そのイメージセンサにおける各部動作のタイムチャートを示している。
【0024】
このように、本発明によるシフトレジスタ1,2を用いれば、イメージセンサのY方向およびX方向に配設される画素よりも1つ多い数のラッチ回路および各ラッチ回路の入,出力信号のアンドをとるアンド回路からなる簡単な構成によって、イメージセンサのY方向走査およびX方向走査を行わせることができるようになる。
【0025】
したがって、マスターおよびスレイブ構造からなるシフトレジスタを用いる場合に比してシフトレジスタの回路構成が簡素化され、また出力部にトライステートインバータを用いたラッチ回路を接続したものに比して回路数を半減させることができ、低消費電力化を有効に図ることができる。
【0026】
【効果】
以上、本発明によれば、複数のラッチ回路を縦続接続し、クロックパルスに応じて、そのクロックパルスの少なくとも2倍の周期をもった入力信号を1ラッチ分シフトさせるようにしたうえで、第n番目(n=1,2,3,…)のラッチ回路の出力と第(n−1)番目のラッチ回路の出力とのアンドをとった信号を各段のシフト信号とすることにより、シフトレジスタの構造を簡素化することができ、低消費電力化を有効に図ることができるようになる。
【図面の簡単な説明】
【図1】従来のシフトレジスタの構成例を示す電気回路図である。
【図2】その従来のシフトレジスタにおけるレジスタ部の構成を示す電気回路図である。
【図3】その従来のシフトレジスタにおけるレジスタ部の各部信号のタイムチャートである。
【図4】本発明によるシフトレジスタの構成例を示す電気回路図である。
【図5】図4に示すシフトレジスタにおける各部信号のタイムチャートである。
【図6】本発明によるシフトレジスタをX方向走査およびY方向走査に用いて各画素のセンサ信号を時系列的に読み出すようにしたときのイメージセンサの構成例を示す電気回路図である。
【図7】そのイメージセンサにおける画素を構成する光センサ回路の電気回路図である。
【図8】そのイメージセンサにおける各部信号のタイムチャートである。
【符号の説明】
LT(LT1、LT2、LT3、…) ラッチ回路
AND(AND1、AND2、AND3、…) アンド回路
S 入力信号
CK クロックパルス
1 Y方向走査用シフトレジスタ
2 X方向走査用シフトレジスタ
Claims (2)
- 複数のラッチ回路を縦続接続し、クロックパルスに応じて、そのクロックパルスの少なくとも2倍の周期をもった入力信号を1ラッチ分シフトさせるようにしたうえで、第n番目(n=1,2,3,…)のラッチ回路の出力と第(n−1)番目のラッチ回路の出力とのアンドをとった信号を各段のシフト信号としたことを特徴とするシフトレジスタ。
- マトリクス構成からなる画素の信号をX−Yアドレス走査により時系列的に読み出すようにしたイメージセンサにおけるX方向走査用およびY方向走査用の各シフトレジスタに用いるようにしたことを特徴とする請求項1の記載によるシフトレジスタ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003197459A JP2005004940A (ja) | 2003-06-11 | 2003-06-11 | シフトレジスタ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003197459A JP2005004940A (ja) | 2003-06-11 | 2003-06-11 | シフトレジスタ |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2005004940A true JP2005004940A (ja) | 2005-01-06 |
Family
ID=34100268
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2003197459A Pending JP2005004940A (ja) | 2003-06-11 | 2003-06-11 | シフトレジスタ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2005004940A (ja) |
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2003
- 2003-06-11 JP JP2003197459A patent/JP2005004940A/ja active Pending
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