JP2005004846A - メモリセルアレイおよび半導体記憶装置 - Google Patents
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Abstract
【課題】記憶領域を任意に分割して利用できる構造を有する半導体記憶装置を得ること。
【解決手段】半導体記憶装置であるＲＯＭ１のメモリセルアレイは、行選択線２と列選択線３との交点位置にメモリセル４が配置される。このようなメモリセルアレイにおいて、１以上の行選択線２を含む記憶領域を１単位として３つの分割記憶領域８，９，１０を形成するように、各列選択線３における対応する位置に分割用トランジスタ５ａ，５ｂが設けられている。分割用トランジスタ５ａ，５ｂは、対応する分割信号（ＲＯＭ分割信号１）６、分割信号（ＲＯＭ分割信号２）７によって当該列選択線３を導通状態と非導通状態とに制御する。分割領域８＋分割領域９の領域と、分割領域１０との２分割領域が得られる。また、分割領域８と、分割領域９＋分割領域１０の領域との２分割領域が得られる。
【選択図】 図１
【解決手段】半導体記憶装置であるＲＯＭ１のメモリセルアレイは、行選択線２と列選択線３との交点位置にメモリセル４が配置される。このようなメモリセルアレイにおいて、１以上の行選択線２を含む記憶領域を１単位として３つの分割記憶領域８，９，１０を形成するように、各列選択線３における対応する位置に分割用トランジスタ５ａ，５ｂが設けられている。分割用トランジスタ５ａ，５ｂは、対応する分割信号（ＲＯＭ分割信号１）６、分割信号（ＲＯＭ分割信号２）７によって当該列選択線３を導通状態と非導通状態とに制御する。分割領域８＋分割領域９の領域と、分割領域１０との２分割領域が得られる。また、分割領域８と、分割領域９＋分割領域１０の領域との２分割領域が得られる。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
この発明は、メモリセルアレイおよび半導体記憶装置に関するものである。
【０００２】
【従来の技術】
例えば、ＯＳＤ（Ｏｎ＿Ｓｃｒｅｅｎ＿Ｄｉｓｐｌａｙ）機能付きのディスプレイにおいてフォントメモリとして用いられる半導体記憶装置では、フォント数が少ない場合には未使用領域が生ずることがある。しかし、専用であることから、ユーザがその未使用の空き領域を使用することができない。そこで、そのような未使用の空き領域をユーザが有効利用できようにする方策が各種検討されている（例えば特許文献１）。
【０００３】
すなわち、特許文献１では、ＣＰＵと、ＣＰＵ演算に必要な命令およびデータの少なくともいずれかを格納するメモリと、画像表示用信号を生成するＯＳＤコントローラと、前記構成要素間のデータ転送するための内部バスを備えたデータ処理装置にいて、前記ＯＳＤコントローラは、キャラクタコードを保持する第１のレジスタ、ラスタポインタを保持する第２のレジスタ、第１のレジスタにおけるレジスタ値と第２のレジスタにおけるレジスタ値とから前記メモリに格納されたフォントデータのアドレスを生成するアドレス生成回路を備え、前記アドレス生成回路が計算したアドレスにて前記メモリに格納されたフォントデータをアクセスするとともに、ＣＰＵからのアクセス要求とＯＳＤコントローラからのアクセス要求とを調停する内部バスアクセス制御回路を設けたデータ処理装置が開示されている。
【０００４】
【特許文献１】
特開２００２−３４１８５２号公報（００１５）
【０００５】
【発明が解決しようとする課題】
しかしながら、上記特許文献１に記載の技術では、ＣＰＵからのアクセス要求とＯＳＤコントローラからのアクセス要求とを調停し、いずれか一方からのアクセス要求を受け付ける構成であり、双方からの同時アクセス要求を受け付けることができないという問題がある。
【０００６】
この発明は、上記に鑑みてなされたもので、記憶領域を任意に分割して利用できる構造を有するメモリセルアレイおよび前記メモリセルアレイに対する双方からの同時アクセス要求を受け付ける機構を備えた半導体記憶装置を得ることを目的とする。
【０００７】
【課題を解決するための手段】
上記目的を達成するため、この発明にかかる半導体記憶装置の記憶領域であるメモリセルアレイは、１以上の行選択線を含む記憶領域を１単位として２以上の分割記憶領域を形成するように、列選択線における対応する１以上の位置に、対応する分割信号によって導通状態と非導通状態とに制御される分割用トランジスタを備えたことを特徴とする。
【０００８】
この発明によれば、メモリセルの列選択線に、分割信号によって導通状態と非導通状態とに制御される１以上の分割用トランジスタを設けたので、メモリセルアレイ内に、１以上の行選択線を含む記憶領域を１単位とする２以上の分割記憶領域を形成することができる。
【０００９】
また、この発明にかかる半導体記憶装置は、２以上の分割記憶領域が１以上の分割信号のうちの対応する分割信号によって形成できる上記発明によるメモリセルアレイと、第１アドレス信号が１つの分割記憶領域に直接与えられ、当該１の分割記憶領域の読み出しデータが第１データバスに送り込まれるとともに、残りの１以上の分割記憶領域毎に設けられ、前記１以上の分割信号のうちのいずれの分割信号が有効であるかに応じて前記第１アドレス信号と他の第２アドレス信号とを切り替えて対応する分割記憶領域に与えるアドレス切替スイッチと、前記残りの１以上の分割記憶領域から、前記第１アドレス信号によって読み出されたデータを前記第１データバスに送出し、前記第２アドレス信号によって読み出されたデータを他の第２データバスに送出するデータ出力切替スイッチとを備えたことを特徴とする。
【００１０】
この発明によれば、例えば、メモリセルアレイ内に、２つの分割信号によって３つの分割記憶領域を形成できる場合に、第１の分割記憶領域が第１アドレス用に専用されると、残りの空き領域に相当する第２、第３の分割記憶領域は、２つの分割信号のうちのいずれの分割信号が有効であるかに応じて、前記第１アドレスとは異なる第２アドレス用に使用することができるので、空き領域の有効利用が図れる。このとき、第１アドレスと第２アドレスは、同時に入力されても受け付けることができる。
【００１１】
【発明の実施の形態】
以下に添付図面を参照して、この発明にかかるメモリセルアレイおよび半導体記憶装置の好適な実施の形態を詳細に説明する。
【００１２】
実施の形態１．
図１は、この発明の実施の形態１であるメモリセルアレイの構成を示す模式図である。図１において、半導体記憶装置であるＲＯＭ１の記憶領域（ＲＯＭ領域）を構成するメモリセルアレイは、行選択線（ワード線）２と列選択線（ビット線）３との交差位置にメモリセル４が配置される。
【００１３】
このようなメモリセルアレイにおいて、図１では、１以上の行選択線２を含む記憶領域を１単位として３つの分割記憶領域８，９，１０を形成するように、各列選択線３における対応する位置に、分割用トランジスタ５ａ，５ｂが設けられている。つまり、原理的には、１つの列選択線３を持つメモリセルアレイでもよい。
【００１４】
分割用トランジスタ５ａ，５ｂは、対応する分割信号（ＲＯＭ分割信号１）６、分割信号（ＲＯＭ分割信号２）７によって導通状態と非導通状態とに制御される。すなわち、分割用トランジスタ５ａ，５ｂは、双方を同時に導通状態にすれば当該メモリセルアレイの全体が１つの記憶領域となるが、分割用トランジスタ５ａを導通状態にし、分割用トランジスタ５ｂを非導通状態にすると、分割領域８＋分割領域９の領域と、分割領域１０との２分割領域が得られる。また、分割用トランジスタ５ａを非導通状態にし、分割用トランジスタ５ｂを導通状態にすると、分割領域８と、分割領域９＋分割領域１０の領域との２分割領域が得られる。また、分割用トランジスタ５ａ，５ｂは、双方を同時に非導通状態にすることもできる。この場合には、分割領域９は、アクセスしてもデータ出力がされない秘匿領域となる。なお、分割信号（ＲＯＭ分割信号１）６、分割信号（ＲＯＭ分割信号２）７は、レジスタ１１の出力として得ることができる。
【００１５】
要するに、この実施の形態１では、ＲＯＭ領域（メモリセルアレイ）を構造的に２分割できるようにし、それぞれを別個独立に利用できるようにするが、図１に示す例のように、列選択線３上に分割用トランジスタを２以上設けて３以上に分割できるようにすると、分割領域の大きさを変えることができる。なお、ＲＯＭについて示したが、ＲＡＭについても同様に構成できることは言うまでもない。
【００１６】
実施の形態２．
図２は、この発明の実施の形態２である半導体記憶装置の構成を示す回路図である。この実施の形態２では、実施の形態１にて説明した半導体記憶装置（ＲＯＭ）をＯＳＤ機能付きのディスプレイにおいてフォントメモリとユーザ利用メモリとに利用する場合の例（その１）が示されている。
【００１７】
図２において、実施の形態１にて説明した半導体記憶装置（ＲＯＭ）１は、分割領域８がフォントメモリであるＯＳＤＲＯＭ領域となり、分割領域９がフォントメモリとユーザ利用メモリの一方に利用できるＯＳＤＲＯＭ／ＵＳＥＲＲＯＭ領域１となり、分割領域１０がフォントメモリとユーザ利用メモリの一方に利用できるＯＳＤＲＯＭ／ＵＳＥＲＲＯＭ領域２となるとしている。
【００１８】
分割領域（ＯＳＤＲＯＭ領域）８と分割領域（ＯＳＤＲＯＭ／ＵＳＥＲＲＯＭ領域１）９との分割を指令する分割信号（ＲＯＭ分割信号１）３０と、分割領域（ＯＳＤＲＯＭ／ＵＳＥＲＲＯＭ領域１）９と分割領域（ＯＳＤＲＯＭ／ＵＳＥＲＲＯＭ領域２）１０との分割を指令する分割信号（ＲＯＭ分割信号２）３１とは、レジスタから出力される（図１参照）。なお、この実施の形態２では、いずれか一方のみが分割信号として働く場合が示されいるが、双方が分割信号として働く場合もある。
【００１９】
この実施の形態２による半導体記憶装置２０は、このようなＲＯＭ１に対して、アドレス切替スイッチ２１，２２と、データ出力切替スイッチ２３と、センスアンプ２４，２５とが設けられている。そして、アドレス切替スイッチ２１，２２とデータ出力切替スイッチ２３とは、分割信号（ＲＯＭ分割信号１）３０と分割信号（ＲＯＭ分割信号２）３１とに関連して設定されるレジスタ３３の出力によって切替動作を行うようになっている。
【００２０】
ＯＳＤのプログラムに基づくＯＳＤアドレス２８は、分割領域（ＯＳＤＲＯＭ領域）８に直接与えられるとともに、アドレス切替スイッチ２１，２２の一方の入力端に与えられている。ユーザプログラムに基づくＣＰＵアドレス２９は、アドレス切替スイッチ２１，２２の他方の入力端に与えられている。アドレス切替スイッチ２１の出力端は、分割領域（ＯＳＤＲＯＭ／ＵＳＥＲＲＯＭ領域１）９に与えられ、アドレス切替スイッチ２２の出力端は、分割領域（ＯＳＤＲＯＭ／ＵＳＥＲＲＯＭ領域２）１０に与えられている。
【００２１】
センスアンプ２５は、分割領域（ＯＳＤＲＯＭ／ＵＳＥＲＲＯＭ領域１）９と分割領域（ＯＳＤＲＯＭ／ＵＳＥＲＲＯＭ領域２）１０とのいずれか一方から読み出されたデータを増幅してデータ出力切替スイッチ２３の入力端に与える。データ出力切替スイッチ２３は、入力されたデータをデータバス（第２データバス）２６とＯＳＤデータバス（第１データバス）２７の対応するバスに送出する。一方、センスアンプ２４は、分割領域（ＯＳＤＲＯＭ領域）８から読み出されたＯＳＤデータを増幅してＯＳＤデータバス２７に送出する。
【００２２】
次に、以上にように構成される半導体記憶装置２０の動作について説明する。ＯＳＤアドレス２８は、分割信号（ＲＯＭ分割信号１）３０によって分割される分割領域（ＯＳＤＲＯＭ領域）８に入力される。分割領域（ＯＳＤＲＯＭ領域）８に入力されたＯＳＤアドレス２８によって読み出されたＯＳＤデータがセンスアンプ２４によってデジタルレベルとして取り扱いが可能なレベルに増幅されて、ＯＳＤデータバス２７に出力される。
【００２３】
一方、ＯＳＤアドレス２８とＣＰＵアドレス２９は、同時にアドレス切替スイッチ２１，２２に入力される。この場合、（１）分割領域（ＯＳＤＲＯＭ／ＵＳＥＲＲＯＭ領域１）９と分割領域（ＯＳＤＲＯＭ／ＵＳＥＲＲＯＭ領域２）１０とが共にユーザ利用領域である場合と、（２）分割領域（ＯＳＤＲＯＭ／ＵＳＥＲＲＯＭ領域１）９がＯＳＤ領域で、分割領域（ＯＳＤＲＯＭ／ＵＳＥＲＲＯＭ領域２）１０がユーザ利用領域である場合とがある。
【００２４】
（１）分割領域（ＯＳＤＲＯＭ／ＵＳＥＲＲＯＭ領域１）９と分割領域（ＯＳＤＲＯＭ／ＵＳＥＲＲＯＭ領域２）１０とを共にユーザ利用領域とする場合は、分割信号（ＲＯＭ分割信号１）３０をレジスタ３３に与える。これによって、アドレス切替スイッチ２１，２２は、ＣＰＵアドレス２９を選択して分割領域（ＯＳＤＲＯＭ／ＵＳＥＲＲＯＭ領域１）９と分割領域（ＯＳＤＲＯＭ／ＵＳＥＲＲＯＭ領域２）１０に与える。また、同時にデータ出力切替スイッチ２３は、データバス２６を選択する。
【００２５】
その結果、分割領域（ＯＳＤＲＯＭ／ＵＳＥＲＲＯＭ領域１）９と分割領域（ＯＳＤＲＯＭ／ＵＳＥＲＲＯＭ領域２）１０からＣＰＵアドレス２９によって読み出されたユーザデータがセンスアンプ２５、データ出力切替スイッチ２３を介してデータバス２６に出力される。
【００２６】
また、（２）分割領域（ＯＳＤＲＯＭ／ＵＳＥＲＲＯＭ領域１）９をＯＳＤ領域とし、分割領域（ＯＳＤＲＯＭ／ＵＳＥＲＲＯＭ領域２）１０をユーザ利用領域とする場合は、分割信号（ＲＯＭ分割信号２）３１をレジスタ３３に与える。これによって、アドレス切替スイッチ２１は、ＯＳＤアドレス２８を選択して分割領域（ＯＳＤＲＯＭ／ＵＳＥＲＲＯＭ領域１）９に与える。一方、アドレス切替スイッチ２２はＣＰＵアドレス２９を選択して分割領域（ＯＳＤＲＯＭ／ＵＳＥＲＲＯＭ領域２）１０に与える。データ出力切替スイッチ２３は、分割領域（ＯＳＤＲＯＭ／ＵＳＥＲＲＯＭ領域２）１０の読み出し時はデータバス２６を選択する。
【００２７】
その結果、分割領域（ＯＳＤＲＯＭ／ＵＳＥＲＲＯＭ領域１）９からＯＳＤアドレス２８によって読み出されたＯＳＤデータは、センスアンプ２４を介してＯＳＤデータバス２７に送出される。
【００２８】
また、分割領域（ＯＳＤＲＯＭ／ＵＳＥＲＲＯＭ領域２）１０からＣＰＵアドレス２９によって読み出されたユーザデータがセンスアンプ２５、データ出力切替スイッチ２３を介してデータバス２６に出力される。
【００２９】
このように、半導体記憶装置（ＲＯＭ）の記憶領域（ＲＯＭ領域）が２つの分割信号（ＲＯＭ分割信号１，２）によって分割領域８，９，１０に３分割できるようになっている場合に、ＲＯＭ領域を一方の分割信号（ＲＯＭ分割信号１）によって２分割した状態で、２つのアクセス要求が同時に入力された場合、一方のアクセス要求を分割領域８に与え、他方のアクセス要求を分割領域９，１０に与え、それぞれの読み出しデータを対応するデータバスに送り出すことができる。したがって、ＯＳＤＲＯＭ領域が分割領域８で済む場合に、空き領域となる分割領域９，１０をＵＳＥＲＲＯＭ領域として利用することができ、空き領域の有効利用が図れる。
【００３０】
また、ＲＯＭ領域を他方の分割信号（ＲＯＭ分割信号２）によって２分割した状態で、２つのアクセス要求が同時に入力された場合、一方のアクセス要求を分割領域８＋分割領域９に与え、他方のアクセス要求を分割領域１０に与え、それぞれの読み出しデータを対応するデータバスに送り出すことができる。したがって、ＯＳＤＲＯＭ領域が分割領域８＋分割領域９で済む場合に、空き領域となる分割領域１０をＵＳＥＲＲＯＭ領域として利用することができ、空き領域の有効利用が図れる。
【００３１】
実施の形態３．
図３は、この発明の実施の形態３である半導体記憶装置の構成を示す回路図である。この実施の形態３では、実施の形態１にて説明した半導体記憶装置（ＲＯＭ）をＯＳＤ機能付きのディスプレイにおいてフォントメモリとユーザ利用メモリとに利用する場合の例（その２）が示されている。
【００３２】
図３において、実施の形態１にて説明した半導体記憶装置（ＲＯＭ）１は、分割領域８，９，１０が、それぞれフォントメモリとユーザ利用メモリの一方に利用できるＯＳＤＲＯＭ／ＵＳＥＲＲＯＭ領域Ａ，Ｂ，Ｃとなるとしている。
【００３３】
分割領域（ＯＳＤＲＯＭ／ＵＳＥＲＲＯＭ領域Ａ）８と分割領域（ＯＳＤＲＯＭ／ＵＳＥＲＲＯＭ領域Ｂ）９との分割を指令する分割信号（ＲＯＭ分割信号Ａ）４６と、分割領域（ＯＳＤＲＯＭ／ＵＳＥＲＲＯＭ領域Ｂ）９と分割領域（ＯＳＤＲＯＭ／ＵＳＥＲＲＯＭ領域Ｃ）１０との分割を指令する分割信号（ＲＯＭ分割信号Ｂ）４７とは、レジスタから出力されるが（図１参照）、この実施の形態３ではいずれか一方のみが分割信号として働く場合と、双方が分割信号として働かない場合とが示されている。
【００３４】
この実施の形態３による半導体記憶装置４０は、このようなＲＯＭ１に対して、アドレス切替スイッチ４１，４２，４３と、データ出力切替スイッチ４４，４５と、センスアンプ２４，２５とが設けられている。アドレス切替スイッチ４１，４２，４３と、データ出力切替スイッチ４４，４５は、分割信号（ＲＯＭ分割信号Ａ）４６と分割信号（ＲＯＭ分割信号Ｂ）４７とに関連して設定されるレジスタ４８の出力によって切替動作を行うようになっている。
【００３５】
ＯＳＤのプログラムに基づくＯＳＤアドレス２８は、アドレス切替スイッチ４１，４２，４３の一方の入力端に与えられている。ユーザプログラムに基づくＣＰＵアドレス２９は、アドレス切替スイッチ４１，４２，４３の他方の入力端に与えられている。アドレス切替スイッチ４１の出力端は、分割領域（ＯＳＤＲＯＭ／ＵＳＥＲＲＯＭ領域Ａ）８に与えられ、アドレス切替スイッチ４２の出力端は、分割領域（ＯＳＤＲＯＭ／ＵＳＥＲＲＯＭ領域Ｂ）９に与えられ、アドレス切替スイッチ４３の出力端は、分割領域（ＯＳＤＲＯＭ／ＵＳＥＲＲＯＭ領域Ｃ）１０に与えられている。
【００３６】
センスアンプ２４は、分割領域（ＯＳＤＲＯＭ／ＵＳＥＲＲＯＭ領域Ａ）８と分割領域（ＯＳＤＲＯＭ／ＵＳＥＲＲＯＭ領域Ｂ）９のいずれか一方または双方から読み出されたデータを増幅してデータ出力切替スイッチ４５の入力端に与える。データ出力切替スイッチ４５は、センスアンプ２４から入力されたデータをデータバス２６とＯＳＤデータバス２７との一方に送出する。
【００３７】
センスアンプ２５は、分割領域（ＯＳＤＲＯＭ／ＵＳＥＲＲＯＭ領域Ｂ）９と分割領域（ＯＳＤＲＯＭ／ＵＳＥＲＲＯＭ領域Ｃ）１０のいずれか一方または双方から読み出されたデータを増幅してデータ出力切替スイッチ４４の入力端に与える。データ出力切替スイッチ４４は、センスアンプ２５から入力されたデータをデータバス２６とＯＳＤデータバス２７の対応するデータバスに送出する。
【００３８】
次に、以上にように構成される半導体記憶装置４０の動作について説明する。ＲＯＭ１が２つの分割信号（ＲＯＭ分割信号Ａ，Ｂ）によって分割領域８，９，１０に３分割できるようになっている場合に、各分割領域をＯＳＤＲＯＭ領域としても、ＵＳＥＲＲＯＭ領域としても使用できる。
【００３９】
分割信号（ＲＯＭ分割信号Ａ）４６によって、分割領域（ＯＳＤＲＯＭ／ＵＳＥＲＲＯＭ領域Ａ）８と、分割領域（ＯＳＤＲＯＭ／ＵＳＥＲＲＯＭ領域Ｂ）９＋分割領域（ＯＳＤＲＯＭ／ＵＳＥＲＲＯＭ領域Ｃ）１０の領域との２分割領域を形成する。分割領域（ＯＳＤＲＯＭ／ＵＳＥＲＲＯＭ領域Ａ）８をＵＳＥＲＲＯＭ領域として利用し、分割領域（ＯＳＤＲＯＭ／ＵＳＥＲＲＯＭ領域Ｂ）９＋分割領域（ＯＳＤＲＯＭ／ＵＳＥＲＲＯＭ領域Ｃ）１０の領域をＯＳＤＲＯＭ領域として利用する場合に、ＯＳＤアドレス２８とＣＰＵアドレス２９が同時に入力されると、次の動作が行われる。
【００４０】
すなわち、アドレス切替スイッチ４１はＣＰＵアドレス２９を選択して分割領域（ＯＳＤＲＯＭ／ＵＳＥＲＲＯＭ領域Ａ）８に与える一方、アドレス切替スイッチ４２，４３はＯＳＤアドレス２８を選択して分割領域（ＯＳＤＲＯＭ／ＵＳＥＲＲＯＭ領域Ｂ）９＋分割領域（ＯＳＤＲＯＭ／ＵＳＥＲＲＯＭ領域Ｃ）１０の領域に与える。また、データ出力切替スイッチ４４は、ＯＳＤデータバス２７を選択し、データ出力切替スイッチ４５は、データバス２６を選択する。
【００４１】
その結果、分割領域（ＯＳＤＲＯＭ／ＵＳＥＲＲＯＭ領域Ａ）８から読み出されたユーザデータは、センスアンプ２４、データ出力切替スイッチ４５を介してデータバス２６に送出される。同時に、分割領域（ＯＳＤＲＯＭ／ＵＳＥＲＲＯＭ領域Ｂ）９＋分割領域（ＯＳＤＲＯＭ／ＵＳＥＲＲＯＭ領域Ｃ）１０の領域から読み出されたＯＳＤデータは、センスアンプ２５、データ出力切替スイッチ４４を介してＯＳＤデータバス２７に送出される。
【００４２】
また、分割信号（ＲＯＭ分割信号Ａ）４７によって、分割領域（ＯＳＤＲＯＭ／ＵＳＥＲＲＯＭ領域Ａ）８＋分割領域（ＯＳＤＲＯＭ／ＵＳＥＲＲＯＭ領域Ｂ）９の領域と、分割領域（ＯＳＤＲＯＭ／ＵＳＥＲＲＯＭ領域Ｃ）１０との２分割領域を形成する。分割領域（ＯＳＤＲＯＭ／ＵＳＥＲＲＯＭ領域Ａ）８＋分割領域（ＯＳＤＲＯＭ／ＵＳＥＲＲＯＭ領域Ｂ）９の領域をＯＳＤＲＯＭ領域として利用し、分割領域（ＯＳＤＲＯＭ／ＵＳＥＲＲＯＭ領域Ｃ）１０をＵＳＥＲＲＯＭ領域として利用する場合に、ＯＳＤアドレス２８とＣＰＵアドレス２９が同時に入力されると、次の動作が行われる。
【００４３】
すなわち、アドレス切替スイッチ４１，４２はＯＳＤアドレス２８を選択して分割領域（ＯＳＤＲＯＭ／ＵＳＥＲＲＯＭ領域Ａ）８＋分割領域（ＯＳＤＲＯＭ／ＵＳＥＲＲＯＭ領域Ｂ）９の領域に与える一方、アドレス切替スイッチ４３はＣＰＵアドレス２９を選択して分割領域（ＯＳＤＲＯＭ／ＵＳＥＲＲＯＭ領域Ｃ）１０に与える。また、データ出力切替スイッチ４４は、データバス２６を選択し、データ出力切替スイッチ４５は、ＯＳＤデータバス２７を選択する。
【００４４】
その結果、分割領域（ＯＳＤＲＯＭ／ＵＳＥＲＲＯＭ領域Ａ）８＋分割領域（ＯＳＤＲＯＭ／ＵＳＥＲＲＯＭ領域Ｂ）９の領域から読み出されたＯＳＤデータは、センスアンプ２４、データ出力切替スイッチ４５を介してＯＳＤデータバス２７に送出される。同時に、分割領域（ＯＳＤＲＯＭ／ＵＳＥＲＲＯＭ領域Ｃ）１０から読み出されたユーザデータは、センスアンプ２５、データ出力切替スイッチ４４を介してデータバス２６に送出される。
【００４５】
以上の動作は実施の形態２と同様である。この実施の形態３では、さらに、２つの分割信号（ＲＯＭ分割信号Ａ，Ｂ）を働かなくして、分割領域（ＯＳＤＲＯＭ／ＵＳＥＲＲＯＭ領域Ａ）８と、分割領域（ＯＳＤＲＯＭ／ＵＳＥＲＲＯＭ領域Ｂ）９と、分割領域（ＯＳＤＲＯＭ／ＵＳＥＲＲＯＭ領域Ｃ）１０との全体をＯＳＤＲＯＭ領域として、または、ＵＳＥＲＲＯＭ領域として利用することができる。
【００４６】
したがって、実施の形態３では、実施の形態２と同様に、ＲＯＭ領域に生ずる空き領域を有効に利用することができるのに加えて、ＲＯＭ領域を使い勝手のよい形式で利用できるようになる。
【００４７】
なお、実施の形態２，３において、半導体記憶装置（ＲＯＭ）の記憶領域（ＲＯＭ領域）がＮ個の領域に分割できる場合には、Ｎ個のアドレス切替スイッチとＮ−１個のＲＯＭ分割信号とが設けられることになる。これによれば、ＲＯＭ領域のさらなる有効利用が図れるようになる。
【００４８】
【発明の効果】
以上説明したように、この発明によれば、メモリセルの列選択線に、分割信号によって導通状態と非導通状態とに制御される１以上の分割用トランジスタを設けたので、１以上の行選択線を含む記憶領域を１単位とする２以上の分割記憶領域を形成することができる。したがって、記憶領域を任意に分割して利用できる構造を有する半導体記憶装置が得られる。
【図面の簡単な説明】
【図１】この発明の実施の形態１であるメモリセルアレイの構成を示す模式図である。
【図２】この発明の実施の形態２である半導体記憶装置の構成を示す回路図である。
【図３】この発明の実施の形態３である半導体記憶装置の構成を示す回路図である。
【符号の説明】
１ メモリセルアレイ（半導体記憶装置（ＲＯＭ））、２ 行選択線（ワード線）、３ 列選択線（ビット線）、４ メモリセル、５ａ，５ｂ 分割用トランジスタ、６ 分割信号（ＲＯＭ分割信号１）、７ 分割信号（ＲＯＭ分割信号１）、８，９，１０ 分割領域、１１，３３，４８ レジスタ、２０，４０ 半導体記憶装置、２１，２２，３１，３２，３３ アドレス切替スイッチ、２３，３４，３５ データ出力切替スイッチ、２４，２５ センスアンプ、２６ データバス、２７ ＯＳＤデータバス。
【発明の属する技術分野】
この発明は、メモリセルアレイおよび半導体記憶装置に関するものである。
【０００２】
【従来の技術】
例えば、ＯＳＤ（Ｏｎ＿Ｓｃｒｅｅｎ＿Ｄｉｓｐｌａｙ）機能付きのディスプレイにおいてフォントメモリとして用いられる半導体記憶装置では、フォント数が少ない場合には未使用領域が生ずることがある。しかし、専用であることから、ユーザがその未使用の空き領域を使用することができない。そこで、そのような未使用の空き領域をユーザが有効利用できようにする方策が各種検討されている（例えば特許文献１）。
【０００３】
すなわち、特許文献１では、ＣＰＵと、ＣＰＵ演算に必要な命令およびデータの少なくともいずれかを格納するメモリと、画像表示用信号を生成するＯＳＤコントローラと、前記構成要素間のデータ転送するための内部バスを備えたデータ処理装置にいて、前記ＯＳＤコントローラは、キャラクタコードを保持する第１のレジスタ、ラスタポインタを保持する第２のレジスタ、第１のレジスタにおけるレジスタ値と第２のレジスタにおけるレジスタ値とから前記メモリに格納されたフォントデータのアドレスを生成するアドレス生成回路を備え、前記アドレス生成回路が計算したアドレスにて前記メモリに格納されたフォントデータをアクセスするとともに、ＣＰＵからのアクセス要求とＯＳＤコントローラからのアクセス要求とを調停する内部バスアクセス制御回路を設けたデータ処理装置が開示されている。
【０００４】
【特許文献１】
特開２００２−３４１８５２号公報（００１５）
【０００５】
【発明が解決しようとする課題】
しかしながら、上記特許文献１に記載の技術では、ＣＰＵからのアクセス要求とＯＳＤコントローラからのアクセス要求とを調停し、いずれか一方からのアクセス要求を受け付ける構成であり、双方からの同時アクセス要求を受け付けることができないという問題がある。
【０００６】
この発明は、上記に鑑みてなされたもので、記憶領域を任意に分割して利用できる構造を有するメモリセルアレイおよび前記メモリセルアレイに対する双方からの同時アクセス要求を受け付ける機構を備えた半導体記憶装置を得ることを目的とする。
【０００７】
【課題を解決するための手段】
上記目的を達成するため、この発明にかかる半導体記憶装置の記憶領域であるメモリセルアレイは、１以上の行選択線を含む記憶領域を１単位として２以上の分割記憶領域を形成するように、列選択線における対応する１以上の位置に、対応する分割信号によって導通状態と非導通状態とに制御される分割用トランジスタを備えたことを特徴とする。
【０００８】
この発明によれば、メモリセルの列選択線に、分割信号によって導通状態と非導通状態とに制御される１以上の分割用トランジスタを設けたので、メモリセルアレイ内に、１以上の行選択線を含む記憶領域を１単位とする２以上の分割記憶領域を形成することができる。
【０００９】
また、この発明にかかる半導体記憶装置は、２以上の分割記憶領域が１以上の分割信号のうちの対応する分割信号によって形成できる上記発明によるメモリセルアレイと、第１アドレス信号が１つの分割記憶領域に直接与えられ、当該１の分割記憶領域の読み出しデータが第１データバスに送り込まれるとともに、残りの１以上の分割記憶領域毎に設けられ、前記１以上の分割信号のうちのいずれの分割信号が有効であるかに応じて前記第１アドレス信号と他の第２アドレス信号とを切り替えて対応する分割記憶領域に与えるアドレス切替スイッチと、前記残りの１以上の分割記憶領域から、前記第１アドレス信号によって読み出されたデータを前記第１データバスに送出し、前記第２アドレス信号によって読み出されたデータを他の第２データバスに送出するデータ出力切替スイッチとを備えたことを特徴とする。
【００１０】
この発明によれば、例えば、メモリセルアレイ内に、２つの分割信号によって３つの分割記憶領域を形成できる場合に、第１の分割記憶領域が第１アドレス用に専用されると、残りの空き領域に相当する第２、第３の分割記憶領域は、２つの分割信号のうちのいずれの分割信号が有効であるかに応じて、前記第１アドレスとは異なる第２アドレス用に使用することができるので、空き領域の有効利用が図れる。このとき、第１アドレスと第２アドレスは、同時に入力されても受け付けることができる。
【００１１】
【発明の実施の形態】
以下に添付図面を参照して、この発明にかかるメモリセルアレイおよび半導体記憶装置の好適な実施の形態を詳細に説明する。
【００１２】
実施の形態１．
図１は、この発明の実施の形態１であるメモリセルアレイの構成を示す模式図である。図１において、半導体記憶装置であるＲＯＭ１の記憶領域（ＲＯＭ領域）を構成するメモリセルアレイは、行選択線（ワード線）２と列選択線（ビット線）３との交差位置にメモリセル４が配置される。
【００１３】
このようなメモリセルアレイにおいて、図１では、１以上の行選択線２を含む記憶領域を１単位として３つの分割記憶領域８，９，１０を形成するように、各列選択線３における対応する位置に、分割用トランジスタ５ａ，５ｂが設けられている。つまり、原理的には、１つの列選択線３を持つメモリセルアレイでもよい。
【００１４】
分割用トランジスタ５ａ，５ｂは、対応する分割信号（ＲＯＭ分割信号１）６、分割信号（ＲＯＭ分割信号２）７によって導通状態と非導通状態とに制御される。すなわち、分割用トランジスタ５ａ，５ｂは、双方を同時に導通状態にすれば当該メモリセルアレイの全体が１つの記憶領域となるが、分割用トランジスタ５ａを導通状態にし、分割用トランジスタ５ｂを非導通状態にすると、分割領域８＋分割領域９の領域と、分割領域１０との２分割領域が得られる。また、分割用トランジスタ５ａを非導通状態にし、分割用トランジスタ５ｂを導通状態にすると、分割領域８と、分割領域９＋分割領域１０の領域との２分割領域が得られる。また、分割用トランジスタ５ａ，５ｂは、双方を同時に非導通状態にすることもできる。この場合には、分割領域９は、アクセスしてもデータ出力がされない秘匿領域となる。なお、分割信号（ＲＯＭ分割信号１）６、分割信号（ＲＯＭ分割信号２）７は、レジスタ１１の出力として得ることができる。
【００１５】
要するに、この実施の形態１では、ＲＯＭ領域（メモリセルアレイ）を構造的に２分割できるようにし、それぞれを別個独立に利用できるようにするが、図１に示す例のように、列選択線３上に分割用トランジスタを２以上設けて３以上に分割できるようにすると、分割領域の大きさを変えることができる。なお、ＲＯＭについて示したが、ＲＡＭについても同様に構成できることは言うまでもない。
【００１６】
実施の形態２．
図２は、この発明の実施の形態２である半導体記憶装置の構成を示す回路図である。この実施の形態２では、実施の形態１にて説明した半導体記憶装置（ＲＯＭ）をＯＳＤ機能付きのディスプレイにおいてフォントメモリとユーザ利用メモリとに利用する場合の例（その１）が示されている。
【００１７】
図２において、実施の形態１にて説明した半導体記憶装置（ＲＯＭ）１は、分割領域８がフォントメモリであるＯＳＤＲＯＭ領域となり、分割領域９がフォントメモリとユーザ利用メモリの一方に利用できるＯＳＤＲＯＭ／ＵＳＥＲＲＯＭ領域１となり、分割領域１０がフォントメモリとユーザ利用メモリの一方に利用できるＯＳＤＲＯＭ／ＵＳＥＲＲＯＭ領域２となるとしている。
【００１８】
分割領域（ＯＳＤＲＯＭ領域）８と分割領域（ＯＳＤＲＯＭ／ＵＳＥＲＲＯＭ領域１）９との分割を指令する分割信号（ＲＯＭ分割信号１）３０と、分割領域（ＯＳＤＲＯＭ／ＵＳＥＲＲＯＭ領域１）９と分割領域（ＯＳＤＲＯＭ／ＵＳＥＲＲＯＭ領域２）１０との分割を指令する分割信号（ＲＯＭ分割信号２）３１とは、レジスタから出力される（図１参照）。なお、この実施の形態２では、いずれか一方のみが分割信号として働く場合が示されいるが、双方が分割信号として働く場合もある。
【００１９】
この実施の形態２による半導体記憶装置２０は、このようなＲＯＭ１に対して、アドレス切替スイッチ２１，２２と、データ出力切替スイッチ２３と、センスアンプ２４，２５とが設けられている。そして、アドレス切替スイッチ２１，２２とデータ出力切替スイッチ２３とは、分割信号（ＲＯＭ分割信号１）３０と分割信号（ＲＯＭ分割信号２）３１とに関連して設定されるレジスタ３３の出力によって切替動作を行うようになっている。
【００２０】
ＯＳＤのプログラムに基づくＯＳＤアドレス２８は、分割領域（ＯＳＤＲＯＭ領域）８に直接与えられるとともに、アドレス切替スイッチ２１，２２の一方の入力端に与えられている。ユーザプログラムに基づくＣＰＵアドレス２９は、アドレス切替スイッチ２１，２２の他方の入力端に与えられている。アドレス切替スイッチ２１の出力端は、分割領域（ＯＳＤＲＯＭ／ＵＳＥＲＲＯＭ領域１）９に与えられ、アドレス切替スイッチ２２の出力端は、分割領域（ＯＳＤＲＯＭ／ＵＳＥＲＲＯＭ領域２）１０に与えられている。
【００２１】
センスアンプ２５は、分割領域（ＯＳＤＲＯＭ／ＵＳＥＲＲＯＭ領域１）９と分割領域（ＯＳＤＲＯＭ／ＵＳＥＲＲＯＭ領域２）１０とのいずれか一方から読み出されたデータを増幅してデータ出力切替スイッチ２３の入力端に与える。データ出力切替スイッチ２３は、入力されたデータをデータバス（第２データバス）２６とＯＳＤデータバス（第１データバス）２７の対応するバスに送出する。一方、センスアンプ２４は、分割領域（ＯＳＤＲＯＭ領域）８から読み出されたＯＳＤデータを増幅してＯＳＤデータバス２７に送出する。
【００２２】
次に、以上にように構成される半導体記憶装置２０の動作について説明する。ＯＳＤアドレス２８は、分割信号（ＲＯＭ分割信号１）３０によって分割される分割領域（ＯＳＤＲＯＭ領域）８に入力される。分割領域（ＯＳＤＲＯＭ領域）８に入力されたＯＳＤアドレス２８によって読み出されたＯＳＤデータがセンスアンプ２４によってデジタルレベルとして取り扱いが可能なレベルに増幅されて、ＯＳＤデータバス２７に出力される。
【００２３】
一方、ＯＳＤアドレス２８とＣＰＵアドレス２９は、同時にアドレス切替スイッチ２１，２２に入力される。この場合、（１）分割領域（ＯＳＤＲＯＭ／ＵＳＥＲＲＯＭ領域１）９と分割領域（ＯＳＤＲＯＭ／ＵＳＥＲＲＯＭ領域２）１０とが共にユーザ利用領域である場合と、（２）分割領域（ＯＳＤＲＯＭ／ＵＳＥＲＲＯＭ領域１）９がＯＳＤ領域で、分割領域（ＯＳＤＲＯＭ／ＵＳＥＲＲＯＭ領域２）１０がユーザ利用領域である場合とがある。
【００２４】
（１）分割領域（ＯＳＤＲＯＭ／ＵＳＥＲＲＯＭ領域１）９と分割領域（ＯＳＤＲＯＭ／ＵＳＥＲＲＯＭ領域２）１０とを共にユーザ利用領域とする場合は、分割信号（ＲＯＭ分割信号１）３０をレジスタ３３に与える。これによって、アドレス切替スイッチ２１，２２は、ＣＰＵアドレス２９を選択して分割領域（ＯＳＤＲＯＭ／ＵＳＥＲＲＯＭ領域１）９と分割領域（ＯＳＤＲＯＭ／ＵＳＥＲＲＯＭ領域２）１０に与える。また、同時にデータ出力切替スイッチ２３は、データバス２６を選択する。
【００２５】
その結果、分割領域（ＯＳＤＲＯＭ／ＵＳＥＲＲＯＭ領域１）９と分割領域（ＯＳＤＲＯＭ／ＵＳＥＲＲＯＭ領域２）１０からＣＰＵアドレス２９によって読み出されたユーザデータがセンスアンプ２５、データ出力切替スイッチ２３を介してデータバス２６に出力される。
【００２６】
また、（２）分割領域（ＯＳＤＲＯＭ／ＵＳＥＲＲＯＭ領域１）９をＯＳＤ領域とし、分割領域（ＯＳＤＲＯＭ／ＵＳＥＲＲＯＭ領域２）１０をユーザ利用領域とする場合は、分割信号（ＲＯＭ分割信号２）３１をレジスタ３３に与える。これによって、アドレス切替スイッチ２１は、ＯＳＤアドレス２８を選択して分割領域（ＯＳＤＲＯＭ／ＵＳＥＲＲＯＭ領域１）９に与える。一方、アドレス切替スイッチ２２はＣＰＵアドレス２９を選択して分割領域（ＯＳＤＲＯＭ／ＵＳＥＲＲＯＭ領域２）１０に与える。データ出力切替スイッチ２３は、分割領域（ＯＳＤＲＯＭ／ＵＳＥＲＲＯＭ領域２）１０の読み出し時はデータバス２６を選択する。
【００２７】
その結果、分割領域（ＯＳＤＲＯＭ／ＵＳＥＲＲＯＭ領域１）９からＯＳＤアドレス２８によって読み出されたＯＳＤデータは、センスアンプ２４を介してＯＳＤデータバス２７に送出される。
【００２８】
また、分割領域（ＯＳＤＲＯＭ／ＵＳＥＲＲＯＭ領域２）１０からＣＰＵアドレス２９によって読み出されたユーザデータがセンスアンプ２５、データ出力切替スイッチ２３を介してデータバス２６に出力される。
【００２９】
このように、半導体記憶装置（ＲＯＭ）の記憶領域（ＲＯＭ領域）が２つの分割信号（ＲＯＭ分割信号１，２）によって分割領域８，９，１０に３分割できるようになっている場合に、ＲＯＭ領域を一方の分割信号（ＲＯＭ分割信号１）によって２分割した状態で、２つのアクセス要求が同時に入力された場合、一方のアクセス要求を分割領域８に与え、他方のアクセス要求を分割領域９，１０に与え、それぞれの読み出しデータを対応するデータバスに送り出すことができる。したがって、ＯＳＤＲＯＭ領域が分割領域８で済む場合に、空き領域となる分割領域９，１０をＵＳＥＲＲＯＭ領域として利用することができ、空き領域の有効利用が図れる。
【００３０】
また、ＲＯＭ領域を他方の分割信号（ＲＯＭ分割信号２）によって２分割した状態で、２つのアクセス要求が同時に入力された場合、一方のアクセス要求を分割領域８＋分割領域９に与え、他方のアクセス要求を分割領域１０に与え、それぞれの読み出しデータを対応するデータバスに送り出すことができる。したがって、ＯＳＤＲＯＭ領域が分割領域８＋分割領域９で済む場合に、空き領域となる分割領域１０をＵＳＥＲＲＯＭ領域として利用することができ、空き領域の有効利用が図れる。
【００３１】
実施の形態３．
図３は、この発明の実施の形態３である半導体記憶装置の構成を示す回路図である。この実施の形態３では、実施の形態１にて説明した半導体記憶装置（ＲＯＭ）をＯＳＤ機能付きのディスプレイにおいてフォントメモリとユーザ利用メモリとに利用する場合の例（その２）が示されている。
【００３２】
図３において、実施の形態１にて説明した半導体記憶装置（ＲＯＭ）１は、分割領域８，９，１０が、それぞれフォントメモリとユーザ利用メモリの一方に利用できるＯＳＤＲＯＭ／ＵＳＥＲＲＯＭ領域Ａ，Ｂ，Ｃとなるとしている。
【００３３】
分割領域（ＯＳＤＲＯＭ／ＵＳＥＲＲＯＭ領域Ａ）８と分割領域（ＯＳＤＲＯＭ／ＵＳＥＲＲＯＭ領域Ｂ）９との分割を指令する分割信号（ＲＯＭ分割信号Ａ）４６と、分割領域（ＯＳＤＲＯＭ／ＵＳＥＲＲＯＭ領域Ｂ）９と分割領域（ＯＳＤＲＯＭ／ＵＳＥＲＲＯＭ領域Ｃ）１０との分割を指令する分割信号（ＲＯＭ分割信号Ｂ）４７とは、レジスタから出力されるが（図１参照）、この実施の形態３ではいずれか一方のみが分割信号として働く場合と、双方が分割信号として働かない場合とが示されている。
【００３４】
この実施の形態３による半導体記憶装置４０は、このようなＲＯＭ１に対して、アドレス切替スイッチ４１，４２，４３と、データ出力切替スイッチ４４，４５と、センスアンプ２４，２５とが設けられている。アドレス切替スイッチ４１，４２，４３と、データ出力切替スイッチ４４，４５は、分割信号（ＲＯＭ分割信号Ａ）４６と分割信号（ＲＯＭ分割信号Ｂ）４７とに関連して設定されるレジスタ４８の出力によって切替動作を行うようになっている。
【００３５】
ＯＳＤのプログラムに基づくＯＳＤアドレス２８は、アドレス切替スイッチ４１，４２，４３の一方の入力端に与えられている。ユーザプログラムに基づくＣＰＵアドレス２９は、アドレス切替スイッチ４１，４２，４３の他方の入力端に与えられている。アドレス切替スイッチ４１の出力端は、分割領域（ＯＳＤＲＯＭ／ＵＳＥＲＲＯＭ領域Ａ）８に与えられ、アドレス切替スイッチ４２の出力端は、分割領域（ＯＳＤＲＯＭ／ＵＳＥＲＲＯＭ領域Ｂ）９に与えられ、アドレス切替スイッチ４３の出力端は、分割領域（ＯＳＤＲＯＭ／ＵＳＥＲＲＯＭ領域Ｃ）１０に与えられている。
【００３６】
センスアンプ２４は、分割領域（ＯＳＤＲＯＭ／ＵＳＥＲＲＯＭ領域Ａ）８と分割領域（ＯＳＤＲＯＭ／ＵＳＥＲＲＯＭ領域Ｂ）９のいずれか一方または双方から読み出されたデータを増幅してデータ出力切替スイッチ４５の入力端に与える。データ出力切替スイッチ４５は、センスアンプ２４から入力されたデータをデータバス２６とＯＳＤデータバス２７との一方に送出する。
【００３７】
センスアンプ２５は、分割領域（ＯＳＤＲＯＭ／ＵＳＥＲＲＯＭ領域Ｂ）９と分割領域（ＯＳＤＲＯＭ／ＵＳＥＲＲＯＭ領域Ｃ）１０のいずれか一方または双方から読み出されたデータを増幅してデータ出力切替スイッチ４４の入力端に与える。データ出力切替スイッチ４４は、センスアンプ２５から入力されたデータをデータバス２６とＯＳＤデータバス２７の対応するデータバスに送出する。
【００３８】
次に、以上にように構成される半導体記憶装置４０の動作について説明する。ＲＯＭ１が２つの分割信号（ＲＯＭ分割信号Ａ，Ｂ）によって分割領域８，９，１０に３分割できるようになっている場合に、各分割領域をＯＳＤＲＯＭ領域としても、ＵＳＥＲＲＯＭ領域としても使用できる。
【００３９】
分割信号（ＲＯＭ分割信号Ａ）４６によって、分割領域（ＯＳＤＲＯＭ／ＵＳＥＲＲＯＭ領域Ａ）８と、分割領域（ＯＳＤＲＯＭ／ＵＳＥＲＲＯＭ領域Ｂ）９＋分割領域（ＯＳＤＲＯＭ／ＵＳＥＲＲＯＭ領域Ｃ）１０の領域との２分割領域を形成する。分割領域（ＯＳＤＲＯＭ／ＵＳＥＲＲＯＭ領域Ａ）８をＵＳＥＲＲＯＭ領域として利用し、分割領域（ＯＳＤＲＯＭ／ＵＳＥＲＲＯＭ領域Ｂ）９＋分割領域（ＯＳＤＲＯＭ／ＵＳＥＲＲＯＭ領域Ｃ）１０の領域をＯＳＤＲＯＭ領域として利用する場合に、ＯＳＤアドレス２８とＣＰＵアドレス２９が同時に入力されると、次の動作が行われる。
【００４０】
すなわち、アドレス切替スイッチ４１はＣＰＵアドレス２９を選択して分割領域（ＯＳＤＲＯＭ／ＵＳＥＲＲＯＭ領域Ａ）８に与える一方、アドレス切替スイッチ４２，４３はＯＳＤアドレス２８を選択して分割領域（ＯＳＤＲＯＭ／ＵＳＥＲＲＯＭ領域Ｂ）９＋分割領域（ＯＳＤＲＯＭ／ＵＳＥＲＲＯＭ領域Ｃ）１０の領域に与える。また、データ出力切替スイッチ４４は、ＯＳＤデータバス２７を選択し、データ出力切替スイッチ４５は、データバス２６を選択する。
【００４１】
その結果、分割領域（ＯＳＤＲＯＭ／ＵＳＥＲＲＯＭ領域Ａ）８から読み出されたユーザデータは、センスアンプ２４、データ出力切替スイッチ４５を介してデータバス２６に送出される。同時に、分割領域（ＯＳＤＲＯＭ／ＵＳＥＲＲＯＭ領域Ｂ）９＋分割領域（ＯＳＤＲＯＭ／ＵＳＥＲＲＯＭ領域Ｃ）１０の領域から読み出されたＯＳＤデータは、センスアンプ２５、データ出力切替スイッチ４４を介してＯＳＤデータバス２７に送出される。
【００４２】
また、分割信号（ＲＯＭ分割信号Ａ）４７によって、分割領域（ＯＳＤＲＯＭ／ＵＳＥＲＲＯＭ領域Ａ）８＋分割領域（ＯＳＤＲＯＭ／ＵＳＥＲＲＯＭ領域Ｂ）９の領域と、分割領域（ＯＳＤＲＯＭ／ＵＳＥＲＲＯＭ領域Ｃ）１０との２分割領域を形成する。分割領域（ＯＳＤＲＯＭ／ＵＳＥＲＲＯＭ領域Ａ）８＋分割領域（ＯＳＤＲＯＭ／ＵＳＥＲＲＯＭ領域Ｂ）９の領域をＯＳＤＲＯＭ領域として利用し、分割領域（ＯＳＤＲＯＭ／ＵＳＥＲＲＯＭ領域Ｃ）１０をＵＳＥＲＲＯＭ領域として利用する場合に、ＯＳＤアドレス２８とＣＰＵアドレス２９が同時に入力されると、次の動作が行われる。
【００４３】
すなわち、アドレス切替スイッチ４１，４２はＯＳＤアドレス２８を選択して分割領域（ＯＳＤＲＯＭ／ＵＳＥＲＲＯＭ領域Ａ）８＋分割領域（ＯＳＤＲＯＭ／ＵＳＥＲＲＯＭ領域Ｂ）９の領域に与える一方、アドレス切替スイッチ４３はＣＰＵアドレス２９を選択して分割領域（ＯＳＤＲＯＭ／ＵＳＥＲＲＯＭ領域Ｃ）１０に与える。また、データ出力切替スイッチ４４は、データバス２６を選択し、データ出力切替スイッチ４５は、ＯＳＤデータバス２７を選択する。
【００４４】
その結果、分割領域（ＯＳＤＲＯＭ／ＵＳＥＲＲＯＭ領域Ａ）８＋分割領域（ＯＳＤＲＯＭ／ＵＳＥＲＲＯＭ領域Ｂ）９の領域から読み出されたＯＳＤデータは、センスアンプ２４、データ出力切替スイッチ４５を介してＯＳＤデータバス２７に送出される。同時に、分割領域（ＯＳＤＲＯＭ／ＵＳＥＲＲＯＭ領域Ｃ）１０から読み出されたユーザデータは、センスアンプ２５、データ出力切替スイッチ４４を介してデータバス２６に送出される。
【００４５】
以上の動作は実施の形態２と同様である。この実施の形態３では、さらに、２つの分割信号（ＲＯＭ分割信号Ａ，Ｂ）を働かなくして、分割領域（ＯＳＤＲＯＭ／ＵＳＥＲＲＯＭ領域Ａ）８と、分割領域（ＯＳＤＲＯＭ／ＵＳＥＲＲＯＭ領域Ｂ）９と、分割領域（ＯＳＤＲＯＭ／ＵＳＥＲＲＯＭ領域Ｃ）１０との全体をＯＳＤＲＯＭ領域として、または、ＵＳＥＲＲＯＭ領域として利用することができる。
【００４６】
したがって、実施の形態３では、実施の形態２と同様に、ＲＯＭ領域に生ずる空き領域を有効に利用することができるのに加えて、ＲＯＭ領域を使い勝手のよい形式で利用できるようになる。
【００４７】
なお、実施の形態２，３において、半導体記憶装置（ＲＯＭ）の記憶領域（ＲＯＭ領域）がＮ個の領域に分割できる場合には、Ｎ個のアドレス切替スイッチとＮ−１個のＲＯＭ分割信号とが設けられることになる。これによれば、ＲＯＭ領域のさらなる有効利用が図れるようになる。
【００４８】
【発明の効果】
以上説明したように、この発明によれば、メモリセルの列選択線に、分割信号によって導通状態と非導通状態とに制御される１以上の分割用トランジスタを設けたので、１以上の行選択線を含む記憶領域を１単位とする２以上の分割記憶領域を形成することができる。したがって、記憶領域を任意に分割して利用できる構造を有する半導体記憶装置が得られる。
【図面の簡単な説明】
【図１】この発明の実施の形態１であるメモリセルアレイの構成を示す模式図である。
【図２】この発明の実施の形態２である半導体記憶装置の構成を示す回路図である。
【図３】この発明の実施の形態３である半導体記憶装置の構成を示す回路図である。
【符号の説明】
１ メモリセルアレイ（半導体記憶装置（ＲＯＭ））、２ 行選択線（ワード線）、３ 列選択線（ビット線）、４ メモリセル、５ａ，５ｂ 分割用トランジスタ、６ 分割信号（ＲＯＭ分割信号１）、７ 分割信号（ＲＯＭ分割信号１）、８，９，１０ 分割領域、１１，３３，４８ レジスタ、２０，４０ 半導体記憶装置、２１，２２，３１，３２，３３ アドレス切替スイッチ、２３，３４，３５ データ出力切替スイッチ、２４，２５ センスアンプ、２６ データバス、２７ ＯＳＤデータバス。
Claims (3)
- 半導体記憶装置の記憶領域であるメモリセルアレイに、
１以上の行選択線を含む記憶領域を１単位として２以上の分割記憶領域を形成するように、列選択線における対応する１以上の位置に、対応する分割信号によって導通状態と非導通状態とに制御される分割用トランジスタ、
を備えたことを特徴とするメモリセルアレイ。 - ２以上の分割記憶領域が１以上の分割信号のうちの対応する分割信号によって形成できる請求項１に記載のメモリセルアレイと、
第１アドレス信号が１つの分割記憶領域に直接与えられ、当該１の分割記憶領域の読み出しデータが第１データバスに送り込まれるとともに、
残りの１以上の分割記憶領域毎に設けられ、前記１以上の分割信号のうちのいずれの分割信号が有効であるかに応じて前記第１アドレス信号と他の第２アドレス信号とを切り替えて対応する分割記憶領域に与えるアドレス切替スイッチと、
前記残りの１以上の分割記憶領域から、前記第１アドレス信号によって読み出されたデータを前記第１データバスに送出し、前記第２アドレス信号によって読み出されたデータを他の第２データバスに送出するデータ出力切替スイッチと、
を備えたことを特徴とする半導体記憶装置。 - ２以上の分割記憶領域が１以上の分割信号のうちの対応する分割信号によって形成できる請求項１に記載のメモリセルアレイと、
前記２以上の分割記憶領域毎に設けられ、前記１以上の分割信号のうちのいずれの分割信号が有効であるかに応じて前記第１アドレス信号と他の第２アドレス信号とを切り替えて対応する分割記憶領域に与えるとともに、全ての分割信号が無効であるときは、全ての分割記憶領域に対して同一に前記第１アドレス信号と前記第２アドレス信号のいずれか一方を与えるアドレス切替スイッチと、
前記２以上の分割記憶領域から、前記第１アドレス信号によって読み出されたデータを前記第１データバスに送出し、前記第２アドレス信号によって読み出されたデータを他の第２データバスに送出する２つのデータ出力切替スイッチであって、前記１以上の分割信号のうちのいずれの分割信号が有効であるかに応じて対象となる分割記憶領域の分担が変更されるデータ出力切替スイッチと、
を備えたことを特徴とする半導体記憶装置。
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|---|---|---|---|
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007059022A (ja) * | 2005-08-26 | 2007-03-08 | Renesas Technology Corp | 不揮発性半導体記憶装置 |
-
2003
- 2003-06-10 JP JP2003165606A patent/JP2005004846A/ja active Pending
Cited By (1)
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