JP2004536363A - 大容量記憶装置のためのユニバーサルシリアルバス(usb)インターフェース - Google Patents
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Abstract
【選択図】図3
Description
この出願は、2000年11月17日に出願された米国仮出願第60/249,530号の優先権を要求する。その内容は、参照によってそのままこの出願に含まれる。
【0002】
発明の背景技術
本発明は、一般に、大容量記憶装置を駆動する技術に関する。より詳細には、本発明は、ホストマザーボードと1以上の大容量記憶装置の間で通信する装置及び方法に関する。
【0003】
図1は、ホストマザーボード10と大容量記憶装置マザーボード20の間の従来の通信インターフェースを示す。図1において、大容量装置のマザーボード20とホストマザーボード10の間の従来の通信は、ドライブ相互接続リボンケーブル15を介して行われる。この通信方法を用いて、高速統合(又は情報処理機能を持つ)ドライブエレクトロニクス(IDE:Integrated (or Intelligent) Drive Electronics)データ及び制御信号は、一般に、コネクタとボードのない(off−board)電子部品への潜在的に長いケーブルとを通して駆動される。
【0004】
最近では、ファイアワイヤベース(FireWire−based)の大容量記憶装置は、ブリッジ(橋絡)機能を達成するために、アダプタボードかメインボード統合のいずれかを有する構成で利用可能になった。これらの装置は、ブリッジ装置として分類される。なぜならば、大容量記憶装置ヘッドと大容量記憶装置マザーボードを接続するI/Oとの間の媒介(中間)プロトコル(すなわち、ATA/ATAPI又はSCSIのような)がまだあるからである。
【0005】
発明の概要
本発明の種々の面及び実施形態におけるブリッジ技術は、大容量記憶装置への適用がユニバーサルシリアルバス(USB:Universal Serial Bus)プロトコル、特にUSB2.0のスピード及び汎用性から利益を得ることができる。
【0006】
本発明の一面によれば、ブリッジ回路は、大容量記憶装置マザーボードとホストマザーボード上のUSBポートとの間の通信を提供するよう構成される。
【0007】
本発明のもう一つの面によれば、大容量記憶装置マザーボードは、その中に埋め込まれる(内蔵する)ブリッジ回路を有する。
【0008】
本発明のさらにもう一つの面によれば、チップは、ATA/ATAPI信号をUSB信号に変換するために提供される。
【0009】
本発明の好適実施形態によれば、大容量記憶装置マザーボードは、ATA/ATAPI信号をUSB2.0信号に変換するオンボードブリッジ回路を含む。最も好ましくは、ブリッジ回路は、一つのブリッジチップを含む。一つのチップに翻訳能力を提供することは、大容量記憶装置マザーボード自体に直接USB接続を支持するために、ドライブ及び入/出力(I/O)エレクトロニクスを集積化する課題(タスク)を単純化する。大容量記憶装置マザーボードは、ハードディスクドライブ、光磁気ドライブ、CDドライブ、CD−RWドライブ、DVD−RAMドライブ、DVD+RWドライブなどのあらゆる大容量記憶装置に用いられ得る。
【0010】
その代わりに、セカンダリボードが翻訳機能を提供するために用いられ得る。この実施形態では、セカンダリボードは、ATA/ATAPI信号をUSB信号に変換するブリッジ回路を含む。セカンダリボードは、大容量記憶装置マザーボードからATA/ATAPI信号を受信し、USB信号をホストマザーボードに出力する。
【0011】
本発明のもう一つの面によれば、ATA/ATAPI−USB2.0変換を提供するために用いられるブリッジチップは、ATA/ATAPIインターフェースポートを介して、ディスクインターフェースへのATA/ATAPI信号入力を受信し、USBトランシーバーを介してUSBインターフェースにUSB信号を出力する。
【0012】
好ましい実施の形態の詳細な記述
本発明の目的、特徴及び利点は、添付図面を参照して進められる本発明の好適実施形態の以下の詳細な記述から、より容易に明らかになるであろう。
【0013】
本発明の一実施形態において、図2では、セカンダリボード(又はブリッジ装置)25は、大容量記憶装置マザーボード20からのATA/ATAPI信号をUSB信号に変換するブリッジ回路を含む。好ましくは、セカンダリボード25は、ブリッジ回路を提供するためにブリッジチップ100を利用する。
【0014】
本発明のもう一つの実施形態において、図3では、改良大容量記憶装置マザーボード20aは、ATA/ATAPI−USB変換を提供するオンボードブリッジ回路を有する。前述の実施形態のように、好ましくは、ブリッジ回路は、ブリッジチップ100を用いて実施される。ブリッジチップ100は、装置及びI/Oエレクトロニクスのすべての統合がUSB接続を装置マザーボード20a上に保持することを可能にする。
【0015】
本発明のこれらの好適実施形態において、セカンダリボード25及び改良大容量記憶装置マザーボード20aは、ホストマザーボードと、ハードディスクドライブ、光磁気ドライブ、CDドライブ、CD−RWドライブ、DVD−RAMドライブ、DVD+RWドライブ、あるいは、あらゆる他の大容量記憶装置又は大容量記憶装置の組み合わせとの間のより効率的な通信を容易にするために用いられ得る。本発明のこれらの及び他の面並びに実施形態は、以下に詳細に記述される。
【0016】
図2に示す実施形態では、ブリッジチップ100は、媒介物又はセカンダリ回路ボード25を含むブリッジ装置上に置かれる。ブリッジチップ100は、ATA/ATAPI信号をUSB2.0信号に解釈(翻訳)する。統合マザーボードよりもむしろ、ブリッジ機能を提供する分離したセカンダリボード25を使用するのが望ましい。例えば、大容量記憶装置自体のマザーボード20上への統合は実用的ではない。また、既存の大容量記憶装置の通信インターフェースを改良するとき、セカンダリボードが望ましい。
【0017】
本実施形態によれば、2つのヘッダ及び2つの結合リボンケーブルコネクタを有する中間の40ピン(又は2.5インチドライブのための44ピン)導体リボンケーブル15aは、大容量記憶装置マザーボード(又はプライマリ回路ボード)20とセカンダリ(又はブリッジ)回路ボード25との間に配置される。セカンダリボード25は、中間導体リボンケーブル15aを介して、大容量記憶装置からATA/ATAPI信号を受信する。セカンダリボード25は、ATA/ATAPI信号をUSB2.0信号に変換するブリッジチップ100を含む。そして、USB2.0信号は、USBコネクタ35を介してホストマザーボード(図示せず)に供給される。
【0018】
本発明のもう一つの面において、図3では、USBインターフェースは、ブリッジチップ100を用いて、大容量記憶装置マザーボード20a上に直接統合される。一つのチップ100へのATA/ATAPI−USB2.0変換機能の提供は、この統合を単純化する。USBプロトコルへのオンボード変換は、従来要求された信号に関するドライブ特性の最適化がドライブ中間リボンケーブル15(図1参照)に行くことを可能にする。それによって、オンボードブリッジ回路統合は、高速IDEデータを駆動し、コネクタを介して信号と、オンボードでないエレクトロニクスへの潜在的に長いケーブルとを制御する必要性を排除することによって、大容量記憶装置の電力要求を低減する。
【0019】
また、図2及び図3において、大容量記憶装置マザーボード20a上への直接的なブリッジ回路の統合は、図2のブリッジ装置25に関する改良を提供する。特に、ATA/ATAPI信号がプライマリ回路ボード20a上に残ることを可能にすることは、中間導体リボンケーブル15aとそのヘッダの必要性を排除し、さらに、プライマリ及びセカンダリ回路ボード20、25上の結合リボンケーブルコネクタの必要性を排除する。
【0020】
前述の実施形態のこの統合構造のもう一つの利益は、別の回路ボード20、25のそれぞれに他の方法で要求される重複する資源(リソース)の排除である。これらの資源は、限定するわけではないが、リセットロジック、電源スイッチ、調節、クロック生成回路、及びクロック生成用水晶を含む。また、重複する電源ケーブル及びそれらのコネクタは、大容量記憶装置がUSBバスから直接、あるいは、米国特許第6,252,375号に記述されるような電流増幅によって電力が供給され得るならば、排除され得る。なお、この米国特許の内容は、参照によってこの出願にそのまま含まれる。
【0021】
この実施形態の追加の利益は、セカンダリ回路ボード25と、セカンダリボード25を据え付けて固定し、そのコネクタ及びケーブルを支持するために用いられるセカンダリ回路ボード25に関連するハードウェアの排除を含む。さらに、接続又は電源ケーブルからのEMI放射(電磁放射)を減少するために必要な構成要素も排除される。また、大容量記憶装置のノイズ感受性は、そのケーブル及びコネクタの排除のために減少される。これらの利益は、個別的に及び集合的に、より低い製造コスト、全パーツ数の減少、及び大容量記憶装置の信頼性の増加を更にもたらす。
【0022】
また、USB技術自体は、他の通信技術に関していくつかの利点を提供する。それらの利点の一つは、USB配線を流れる電流が他の技術に比べて比較的小さいことである。また、USBは、プラグアンドプレイ能力を可能にするのに対し、他の技術は、ディップスイッチ設定などの手動の調整を必要とする。さらに、USB接続装置は、USBバスから、あるいは電流増幅を通して電力を供給され得るのに対し、他の技術を用いる装置は、典型的に、それ自身の独立した電源を通して電力を供給される。
【0023】
図4において、好ましくは、一つのチップ特定用途向け集積回路(ASIC)100は、図3の統合大容量記憶装置マザーボード20aと同様に、図2のセカンダリボード25においてATA/ATAPI−USB2.0変換機能を実行する。ISD300と呼ばれるこのチップ100は、統合USB2.0物理インターフェーストランシーバー(PHY)130と、シリアルインターフェースエンジン(SIE)125と、データバッファと、ディスクインターフェース(DISK INT)115をと有する。ブリッジチップ100は、その入力110へのデータを受信し、変換機能を実行して、その出力135からUSB信号を出力する。
【0024】
より詳細には、ATA/ATAPIインターフェースは、大容量記憶装置(図示せず)の読み取りユニットからATA/ATAPI信号を受信するための入力110としての役割を果たす。ディスクインターフェース(DISK INT)115は、ATA/ATAPIインターフェース110からATA/ATAPI信号を受信し、それらの信号を他の構成要素に伝送する。残りのチップ構成要素は、変換ロジックを提供し、バッファとして機能し、ATA/ATAPI信号をUSB2.0信号に変換する。結果として生じるUSB信号は、USB2.0物理インターフェーストランシーバー(PHY)130を介してUSBインターフェース135に出力される。
【0025】
ISD300は、チップ内のファームウェアを必要とせずに、変換機能を実行することができる。その変換は、その中で実行するコードなしに、変換機能を実行することができる状態機械(state−machine)を用いて達成される。ISD300は、翻訳ブリッジを通過すると、その情報でチップが何をするかを示す埋め込み制御情報などの命令(指示)をハードディスクドライブから受信するよう構成され得る。
【0026】
本発明の種々の好適実施形態に関して本発明の原理を記述及び示したが、本発明が、そのような原理から逸脱することなく、配列(配置)及び詳細を変更可能であることは明らかである。従って、本出願人は、添付の特許請求の範囲の精神及び範囲内においてなされるすべての修正及び変更を要求する。
【図面の簡単な説明】
【図1】
大容量記憶装置マザーボードとホストマザーボード間の従来の通信インターフェースを示す概略図である。
【図2】
本発明の一実施形態における、大容量記憶装置からのATA/ATAPI信号をUSB信号に変換するためのセカンダリボード(又はブリッジ回路)を示す概略図である。
【図3】
本発明のもう一つの面における、オンボードUSB通信を有する統合大容量記憶装置マザーボードを示す概略図である。
【図4】
図2のセカンダリボード及び図3の統合大容量記憶装置マザーボードにおけるATA/ATAPI−USB変換を提供するために用いられるブリッジチップの構造及びレイアウト(配置)を示す概略図である。
Claims (20)
- 大容量記憶装置と通信する方法であって、
大容量記憶装置からブリッジ回路へのATA/ATAPI信号を受信するステップと、
前記ブリッジ回路を用いて、前記大容量記憶装置からのATA/ATAPI信号をUSB信号に変換するステップと、
前記ブリッジ回路からのUSB信号を出力するステップと、
を有することを特徴とする方法。 - 前記ブリッジ回路は、一つのブリッジチップ内にある請求項1に記載の方法。
- 前記ブリッジ回路は、前記大容量記憶装置のマザーボード上にある請求項1に記載の方法。
- 前記ブリッジ回路は、セカンダリボード上にある請求項1に記載の方法。
- 大容量記憶装置マザーボードは、ATA/ATAPI信号を出力し、前記セカンダリボードは、前記大容量記憶装置マザーボードから前記ATA/ATAPI信号を受信し、該ATA/ATAPI信号をUSB信号に変換する請求項4に記載の方法。
- 大容量記憶装置のためのマザーボードであって、
前記大容量記憶装置の読み取りユニットから入力信号を受信するよう構成される入力ロジックと、
前記入力ロジックから前記入力信号を受信し、該入力信号をUSB信号に変換するよう構成されるブリッジ回路と、
前記マザーボードから前記USB信号を出力するよう構成される出力回路と、
を備えることを特徴とするマザーボード。 - 前記ブリッジ回路は、前記入力信号を前記USB信号に変換するためのブリッジチップを含む請求項6に記載のマザーボード。
- 前記ブリッジチップは、
前記入力ロジックからATA/ATAPI信号を受信するよう構成されるATA/ATAPIインターフェースと、
前記ATA/ATAPIインターフェースからATA/ATAPI信号を受信するよう構成されるディスクインターフェースと、
シリアルインターフェースエンジンと、
前記シリアルインターフェースエンジンから信号を受信し、USBインターフェースにUSB信号を出力するよう構成されるUSB物理インターフェーストランシーバーと、
を備える請求項7に記載のマザーボード。 - 大容量記憶装置マザーボードとホストマザーボードの間の通信を可能にするよう構成されるセカンダリボードであって、
前記大容量記憶装置マザーボードから信号を受信するためのコネクタポートと、
前記大容量記憶装置からの信号をUSB信号に変換するためのブリッジ回路と、
前記USB信号を前記ホストマザーボードに出力するためのUSBコネクタポートと、
を備えることを特徴とするセカンダリボード。 - 前記ブリッジ回路は、前記大容量記憶装置からの信号をUSB信号に翻訳するよう構成されるブリッジチップを含む請求項9に記載のセカンダリボード。
- 前記ブリッジチップは、USB物理インターフェーストランシーバーと、シリアルインターフェースエンジンと、ディスクインターフェースとを含む請求項10に記載のセカンダリボード。
- 前記ディスクインターフェースは、ATA/ATAPIインターフェースを介してATA/ATAPI信号を受信し、該ATA/ATAPI信号は、USB2.0信号に変換され、前記USB物理インターフェーストランシーバーを介してUSBインターフェースに出力される請求項11に記載のセカンダリボード。
- ATA/ATAPI信号を受信するよう構成される入力と、
前記ATA/ATAPI信号をUSB信号に変換するよう構成される変換ロジックと、
前記USB信号を出力するよう構成される出力と、
を備えることを特徴とするブリッジチップ。 - 前記入力は、前記ATA/ATAPI信号を受信するよう配置されるATA/ATAPIインターフェースと、前記ATA/ATAPIインターフェースからATA/ATAPI信号を受信するよう構成されるディスクインターフェースとを備え、前記変換ロジックは、シリアルインターフェースエンジンと、USB物理インターフェーストランシーバーとを備え、前記USB物理インターフェーストランシーバーは、前記シリアルインターフェースエンジンから信号を受信し、USBインターフェースにUSB信号を出力するよう構成される請求項13に記載のブリッジチップ。
- 前記ブリッジチップは、大容量記憶装置マザーボード上に置かれる請求項13に記載のブリッジチップ。
- 前記ブリッジチップは、セカンダリボード上に置かれる請求項13に記載のブリッジチップ。
- 前記セカンダリボードは、大容量記憶装置のマザーボードからATA/ATAPI信号を受信するよう配置される請求項16に記載のブリッジチップ。
- 大容量記憶装置からの信号をUSB信号に変換する方法であって、
大容量記憶装置からブリッジチップへの信号を受信するステップと、
前記大容量記憶装置からの信号をUSB信号に変換するステップと、
前記USB信号を前記ブリッジチップから出力するステップと、
を有することを特徴とする方法。 - 前記ブリッジチップは、前記大容量記憶装置のマザーボード上に置かれる請求項18に記載の方法。
- 前記ブリッジチップは、前記大容量記憶装置のマザーボードと通信するよう配置されるセカンダリボード上に置かれる請求項18に記載の方法。
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