JP2004534413A

JP2004534413A - 電圧フォロワを使用した高速出力バッファ

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Publication number: JP2004534413A
Application number: JP2002541789A
Authority: JP
Inventors: ファルカーソン，デイヴィッド・イー
Original assignee: Honeywell International Inc
Current assignee: Honeywell International Inc
Priority date: 2000-11-09
Filing date: 2001-11-06
Publication date: 2004-11-11
Also published as: US20020180482A1; CA2428408A1; US6646470B2; WO2002039581A2; WO2002039581A3; US6469543B1; EP1433252A2

Abstract

【解決手段】基準電圧を受け取る正入力、負入力、一緒に接続される出力、及び電圧フォロワをオン、オフする制御入力を有する電圧フォロワ構成の出力バッファが提供される。出力は負荷の一端に接続される。出力バッファは１以上の追加電圧フォロワを含んでもよい。例えば、出力バッファは３個の追加電圧フォロワを含み、全電圧フォロワは低電圧差動信号（ＬＶＤＳ）用バッファを構成する。
【選択図】図１

Description

【０００１】
【発明の属する技術分野】
本発明は出力バッファに関し、特に電圧フォロワを用いた出力バッファに関する。
【０００２】
【従来の技術】
負荷を入力電圧から絶縁すること等、様々な理由で出力バッファは利用される。従来の出力バッファの一例を図１に示す。出力バッファ１０はソースとグランドとの間に直列接続される第１及び第２の絶縁ゲート電界効果トランジスタ１２及び１４を含む。更に出力バッファは、ソースとグランドとの間に直列接続される第３及び第４の絶縁ゲート電界効果トランジスタ１６及び１８を含む。第２及び第３の絶縁ゲート電界効果トランジスタ１４及び１６は入力信号ＩＮを受け取り、第１及び第４の絶縁ゲート電界効果トランジスタ１２及び１８は入力信号ＩＮを反転した信号を受け取る。負荷２０が第１及び第２の絶縁ゲート電界効果トランジスタ１２、１４間の接点と、第３及び第４の絶縁ゲート電界効果トランジスタ１６、１８間の接点との間に接続される。図１に示すように、負荷２０は抵抗器２２とコンデンサ２４から成り、ここに抵抗器２２は伝送線及び終端の抵抗を、コンデンサ２４は伝送線の容量を表しており、抵抗器２２とコンデンサ２４は並列に図示してある。
【０００３】
【発明が解決しようとする課題】
出力バッファ１０に関して幾つか問題がある。例えば、出力バッファ１０が供給する充電電流は本質的に「受動的」である。すなわち、コンデンサ２４を充電するのに要する最大電流は抵抗器２２の両端に規定の電圧を印加するのに要する電流に制限される。低電圧差動信号（ＬＶＤＳ）用バッファの場合、最大電流は例えば、３．５ｍＡである。出力バッファ１０の速度はこの充電電流に依存するので、その速度は充電電流の制限により制限される。出力バッファ１０に関するもう１つの問題はインダクタンス負荷を駆動する際に好ましくないリンギングが発生する点である。更に別の問題として、差動電圧の振れや出力バッファ１０の中点の出力電圧が電流源や抵抗器によって決まり、出力バッファ１０の精度が制限されてしまう。
【０００４】
本発明は、これらの問題のうち１以上に対処する出力バッファに関するものである。
【０００５】
【課題を解決するための手段】
本発明の１つの側面によれば、出力バッファは、正入力、負入力及び一緒に接続された出力、並びに電圧フォロワの動作状態を制御するように構成される制御入力を有する電圧フォロワを備える。そして、上記正入力は上記電圧フォロワの基準電圧入力であり、上記電圧フォロワの上記出力は上記電圧フォロワの負荷出力である。
【０００６】
本発明のもう１つの側面によれば、出力バッファは第１、第２、第３、及び第４の電圧フォロワを備える。上記第１の電圧フォロワは、第１の正入力、第１の負入力及び一緒に接続された第１の出力、並びに第１の電圧フォロワの動作状態を制御する第１の制御入力を有する。上記第１の正入力は上記第１の電圧フォロワの基準電圧入力であり、上記第１の電圧フォロワの上記出力は上記第１の電圧フォロワの負荷出力である。上記第２の電圧フォロワは、第２の正入力、第２の負入力及び一緒に接続された第２の出力、並びに第２の電圧フォロワの動作状態を制御する第２の制御入力を有する。上記第２の正入力は上記第２の電圧フォロワの基準電圧入力であり、上記第２の電圧フォロワの上記出力は上記第２の電圧フォロワの負荷出力である。上記第３の電圧フォロワは、第３の正入力、第３の負入力及び一緒に接続された第３の出力、並びに第３の電圧フォロワの動作状態を制御する第３の制御入力を有する。上記第３の正入力は上記第３の電圧フォロワの基準電圧入力であり、上記第３の電圧フォロワの上記出力は上記第３の電圧フォロワの負荷出力である。上記第４の電圧フォロワは、第４の正入力、第４の負入力及び一緒に接続された第４の出力、並びに第４の電圧フォロワの動作状態を制御する第４の制御入力を有する。上記第４の正入力は上記第４の電圧フォロワの基準電圧入力であり、上記第４の電圧フォロワの上記出力は上記第４の電圧フォロワの負荷出力である。
【０００７】
本発明の更にもう１つの側面によれば、出力バッファは電圧フォロワ、基準電圧、及び負荷を備える。上記電圧フォロワは上記基準電圧に接続される正入力、負入力、及び一緒に接続される出力、並びに上記電圧フォロワの動作状態を制御するように構成される制御入力を有する。上記電圧フォロワの上記出力は上記負荷の一側に接続される。
【０００８】
これら及びその他の特徴、利点は図面を参照してなされる以下の説明から更に明らかになる。
【０００９】
【発明の実施の形態】
本発明の第１の例示的実施形態に基づいた出力バッファ３０を図２に示す。出力バッファ３０は第１、第２、第３、及び第４の電圧フォロワ３２、３４、３６、３８から構成される。電圧フォロワ３２は図２において、正入力４０、負入力４２、制御入力４４、及び出力４６を有する増幅器として示される。正入力４０は基準電圧ＲＥＦ_ＨＩを受け取り、出力４６は負入力４２にフィードバックされて接続され、制御入力４４は電圧フォロワ３２のオン／オフ状態を制御する。
【００１０】
電圧フォロワ３４は正入力４８、負入力５０、制御入力５２、及び出力５４を有する増幅器として示される。正入力４８は基準電圧ＲＥＦ_ＬＯを受け取り、出力５４は負入力５０にフィードバックされて接続され、制御入力５２は電圧フォロワ３４のオン／オフ状態を制御する。
【００１１】
電圧フォロワ３６は正入力５６、負入力５８、制御入力６０、及び出力６２を有する増幅器として示される。正入力５６は基準電圧ＲＥＦ_ＨＩを受け取り、出力６２は負入力５８にフィードバックされて接続され、制御入力６０は電圧フォロワ３６のオン／オフ状態を制御する。
【００１２】
電圧フォロワ３８は正入力６４、負入力６６、制御入力６８、及び出力７０を有する増幅器として示される。正入力６４は基準電圧ＲＥＦ_ＬＯを受け取り、出力７０は負入力６６にフィードバックされて接続され、制御入力６８は電圧フォロワ３８のオン／オフ状態を制御する。
【００１３】
電圧フォロワ３２と３４の出力４６と５４は一緒に接続され、かつ負荷７２の一側に接続され、電圧フォロワ３６と３８の出力６２と７０は一緒に接続され、かつ負荷７２の反対側に接続される。図１に示す出力バッファ１０の場合と同様に、負荷７２は抵抗器７４とコンデンサ７６から成り、ここに抵抗器７４は伝送線及び終端の抵抗を、コンデンサ７６は伝送線の容量を表しており、抵抗器７４とコンデンサ７６は並列に図示してある。負荷７２以外の負荷を出力バッファ３０に使用できる。
【００１４】
電圧フォロワ３２と３６の正入力４０と５６上の基準電圧ＲＥＦ_ＨＩは電圧フォロワ３４と３８の正入力４８と６４上の基準電圧ＲＥＦ_ＬＯより高い電圧レベルに設定されるが、この関係を逆にしてもよい。例えば、基準電圧ＲＥＦ_ＨＩと基準電圧ＲＥＦ_ＬＯの値は、それぞれ１．３７５ボルトと１．０２５ボルトである。これらの電圧は特に低電圧差動信号バッファに適している。もっとも、低電圧差動信号バッファ用の基準電圧ＲＥＦ_ＨＩ及び基準電圧ＲＥＦ_ＬＯとして他の適当な電圧レベルを設定してもよい。また、他の種類のバッファについては、基準電圧ＲＥＦ_ＨＩ及び基準電圧ＲＥＦ_ＬＯを適宜、他の電圧レベルに設定するとよい。
【００１５】
電圧フォロワ３４は例えばＣＭＯＳで実現でき、図３に詳細に示すように、ＣＭＯＳのＮチャンネルに形成した絶縁ゲート電界効果トランジスタ８２及び電界効果トランジスタ８０、並びにＣＭＯＳのＰチャンネルに形成した絶縁ゲート電界効果トランジスタ８６及び電界効果トランジスタ８４を含む。電界効果トランジスタ８０のソース端子はソース８８に接続され、電界効果トランジスタ８０のドレイン端子は絶縁ゲート電界効果トランジスタ８２のソース端子に接続され、絶縁ゲート電界効果トランジスタ８２のドレイン端子はグランドに接続される。同様に、電界効果トランジスタ８４のソース端子はソース８８に接続され、電界効果トランジスタ８４のドレイン端子は絶縁ゲート電界効果トランジスタ８６のソース端子に接続され、絶縁ゲート電界効果トランジスタ８６のドレイン端子はグランドに接続される。
【００１６】
電界効果トランジスタ８０のゲートは電圧フォロワ３４の正入力４８であり、基準電圧ＲＥＦ_ＬＯを受け取り、絶縁ゲート電界効果トランジスタ８２のソース端子とゲートは一緒に接続される。電界効果トランジスタ８４のドレイン端子とゲートは一緒に接続され、電圧フォロワ３４の出力５４となる。制御部９０は絶縁ゲート電界効果トランジスタ９４のゲートに接続されるインバータ９２を含む。絶縁ゲート電界効果トランジスタ９４のソース端子は絶縁ゲート電界効果トランジスタ８６のゲートに接続されるとともに絶縁ゲート電界効果トランジスタ８２のゲートに接続される。絶縁ゲート電界効果トランジスタ９４のドレイン端子はグランドに接続される。インバータ９２の入力は電圧フォロワ３４の制御入力５２であり、電圧フォロワ３４のオンかオフかを制御する。
【００１７】
図中に示す１ｘ、１０ｘ、１２ｘ、４０ｘの記号は標準と比較したときの対応デバイスの相対的な幅を指しており、標準は、電圧フォロワ３４を製作するＣＭＯＳプロセスのＰチャンネル部分について９ミクロン、Ｎチャンネルについて７ミクロンである。したがって、絶縁ゲート電界効果トランジスタ８２の幅は７ミクロン、電界効果トランジスタ８０の幅は７０ミクロン、絶縁ゲート電界効果トランジスタ８６の幅は１０８ミクロン、電界効果トランジスタ８４の幅は３６０ミクロンである。
【００１８】
図３に表記するように、図示の詳細な電圧フォロワと同じものを電圧フォロワ３８にも使用することができる。
【００１９】
電圧フォロワ３２もＣＭＯＳで実現でき、図４に詳細に示すように、ＣＭＯＳのＮチャンネルに形成した絶縁ゲート電界効果トランジスタ１０２及び電界効果トランジスタ１００、並びにＣＭＯＳのＰチャンネルに形成した絶縁ゲート電界効果トランジスタ１０６及び電界効果トランジスタ１０４を含む。電界効果トランジスタ１００のソース端子はソース８８に接続され、電界効果トランジスタ１００のドレイン端子は絶縁ゲート電界効果トランジスタ１０２のソース端子に接続され、絶縁ゲート電界効果トランジスタ１０２のドレイン端子はグランドに接続される。同様に、電界効果トランジスタ１０４のソース端子はソース８８に接続され、電界効果トランジスタ１０４のドレイン端子は絶縁ゲート電界効果トランジスタ１０６のソース端子に接続され、絶縁ゲート電界効果トランジスタ１０６のドレイン端子はグランドに接続される。
【００２０】
絶縁ゲート電界効果トランジスタ１０２のゲートは電圧フォロワ３２の正入力４０であり、基準電圧ＲＥＦ_ＨＩを受け取る。電界効果トランジスタ１００のドレイン端子とゲートは一緒に接続される。絶縁ゲート電界効果トランジスタ１０６のソース端子とゲートは一緒に接続され、電圧フォロワ３２の出力４６となる。制御部１０８は電界効果トランジスタ１１２のゲートに接続されるインバータ１１０を含む。電界効果トランジスタ１１２のドレイン端子は電界効果トランジスタ１０４のゲートに接続されるとともに電界効果トランジスタ１００のゲートに接続される。電界効果トランジスタ１１２のソース端子はソース８８に接続される。インバータ１１０の入力は電圧フォロワ３２の制御入力４４であり、電圧フォロワ３２のオンかオフかを制御する。
【００２１】
図４に表記するように、図示の詳細な電圧フォロワと同じものを電圧フォロワ３６にも使用することができる。
【００２２】
図３と４に示す電流値は単なる例示にすぎない。
【００２３】
出力バッファ３０は負荷７２の両端に高速の差動出力電圧を発生する。制御入力４４及び６８に供給される信号が電圧フォロワ３２及び３８をオンするとき、制御入力５２及び６０に供給される、対応する反転入力は電圧フォロワ３４及び３６をオフにする。したがって、電圧フォロワ３２の出力４６は基準電圧ＲＥＦ_ＨＩになり、電圧フォロワ３８の出力７０は基準電圧ＲＥＦ_ＬＯになって、負荷７２の両端にはＲＥＦ_ＨＩ−ＲＥＦ_ＬＯにほぼ等しい電圧降下が発生し、負荷７２の電流は出力４６から出力７０へ流れる。
【００２４】
一方、制御入力５２及び６０に供給される信号が電圧フォロワ３４及び３６をオンするとき、制御入力４４及び６８に供給される、対応する反転入力は電圧フォロワ３２及び３８をオフにする。したがって、電圧フォロワ３６の出力６２は基準電圧ＲＥＦ_ＨＩになり、電圧フォロワ３４の出力５４は基準電圧ＲＥＦ_ＬＯになって、負荷７２の両端にはＲＥＦ_ＨＩ−ＲＥＦ_ＬＯにほぼ等しい電圧降下が発生し、負荷７２の電流は出力６２から出力５４へ流れる。
【００２５】
電圧フォロワ３２、３４、３６及び３８を使用しているので、これらの電流フォロワがコンデンサ７６を充電するために供給する電流を抵抗器７４の両端に規定電圧を発生するのに要する電流より大きくすることができる。すなわち、出力バッファ３０が供給する充電電流は本質的に「能動的」である。低電圧差動信号（ＬＶＤＳ）用バッファの場合において、抵抗器７４の規定電流は例えば３．５ｍＡであるが、出力バッファ１０による供給電流と異なり、電圧フォロワ３２、３４、３６、３８による供給電流は３．５ｍＡより大きくできる。更に、電圧フォロワ３２、３４、３６、３８を使用することにより、負荷７２に掛かる電圧の振れを設定するために内部電流源や抵抗器に依存しなくても、内部の基準電圧を利用して負荷７２に掛かる上限と下限の出力電圧を設定することができる。
【００２６】
更には、図５と６を比較してみると、出力バッファ３０は出力バッファ１０より高速で動作可能なことが分かる。図５はスイッチング周波数が８００ＭＨｚ、コンデンサ７６が５ｐＦのとき、負荷７２に掛かる電圧を示すグラフである。図６は同一のスイッチング周波数、同一容量のコンデンサ２４の下で負荷２０に掛かる電圧を示すグラフである。図５と６に示すように、８００ＭＨｚのとき出力バッファ３０が与える電圧の振れは所望の３５０ｍＶであるが、出力バッファ１０が与える電圧の振れは僅かに１６０ｍＶ程度である。
【００２７】
本発明の第２の実施形態に基づいた出力バッファ１２０を図７に示す。この出力バッファ１２０は例えば、エミッタ結合型論理（ＥＣＬ）バッファで実現される。出力バッファ１２０は第１及び第２の電圧フォロワ１２２及び１２４から成る。図７において電圧フォロワ１２２は正入力１２６、負入力１２８、制御入力１３０、及び出力１３２を有する増幅器として示される。正入力１２６は基準電圧ＲＥＦ_ＨＩを受け取り、出力１３２は負入力１２８にフィードバックされて接続され、制御入力１３０は電圧フォロワ１２２のオン／オフ状態を制御する。
【００２８】
電圧フォロワ１２４は正入力１３４、負入力１３６、制御入力１３８、及び出力１４０を有する増幅器として示される。正入力１３４は基準電圧ＲＥＦ_ＬＯを受け取り、出力１４０は負入力１３６にフィードバックされて接続され、制御入力１３８は電圧フォロワ１２４のオン／オフ状態を制御する。
【００２９】
電圧フォロワ１２２及び１２４の出力１３２及び１４０は一緒に接続され、かつ負荷１４２の一側に接続され、負荷１４２の反対側はソース１４４に接続される。ソース１４４は負極性で示してあるが正極性に代えてもよい。基準電圧ＲＥＦ_ＨＩとＲＥＦ_ＬＯは逆にしてもよく、任意の所望極性を取り得る。負荷１４２は抵抗器１４６を含むが、更にコンデンサ（図示せず）を含んでもよい。負荷１４２以外の負荷を出力バッファ１２０に使用してもよい。
【００３０】
図４に示す詳細な電圧フォロワは電圧フォロワ１２２として使用でき、図３に示す詳細な電圧フォロワは電圧フォロワ１２４として使用することができる。出力バッファ１２０は出力バッファ３０の利点の多くを有する。
【００３１】
本発明の第３の実施形態に基づいた出力バッファ１５０を図８に示す。この出力バッファ１５０は電圧フォロワ１５２から成る。図８において電圧フォロワ１５２は正入力１５４、負入力１５６、制御入力１５８、及び出力１６０を有する増幅器として示される。正入力１５４は基準電圧ＲＥＦを受け取り、出力１６０は負入力１５６にフィードバックされて接続され、制御入力１５８は電圧フォロワ１５２のオン／オフ状態を制御する。
【００３２】
電圧フォロワ１５２の出力１６０は負荷１６２の一側に接続され、負荷１４２の反対側はソース１６４に接続される。ソース１６４は負極性、正極性のいずれでもよい。基準電圧ＲＥＦは逆の極性にしてもよく、あるいはソース１６４と基準電圧ＲＥＦを同じ極性であるが電圧レベルが異なるようにしてもよい。負荷１６２は抵抗器１６６を含むが、更にコンデンサ（図示せず）を含んでもよい。負荷１６２以外の負荷を出力バッファ１５０に使用してもよい。
【００３３】
図３又は図４の何れかに示す詳細な電圧フォロワは電圧フォロワ１５２として使用することができる。出力バッファ１５０は出力バッファ３０の利点の多くを有する。
【００３４】
上述した出力バッファの利点の１つは、「受動的」手法ではなく「能動的」な電圧フォロワを使用することにより、誘導性負荷や伝送線を駆動する際に出力ノードのリンギングを低減することができる。リンギングの抑制は回路がスイッチング後に出力ノード電圧を所期の値近くに保持しようすることにより得られるものである。
【００３５】
本発明の変形形態の一部については上述した。本発明の分野における当業者にはその他の変形形態も想起される。例えば、出力バッファ３０、１２０、１５０のいずれかあるいは全部についてＣＭＯＳプロセスを使用する場合、ＣＭＯＳプロセスを静電放電から保護することが望ましい。ＣＭＯＳプロセスを静電放電から保護する１つの方法を図９に示す。図示の電圧フォロワ１７０は出力バッファ３０、１２０、１５０で使用した電圧フォロワのいずれにも適用することができる。電圧フォロワ１７０は正入力１７２、負入力１７４、制御入力１７６、及び出力１７８を有する。正入力１７２は基準電圧ＲＥＦを受け取り、出力１７８は負入力１７４にフィードバックされて接続され、制御入力１７６は電圧フォロワ１７０のオン／オフ状態を制御する。第１の抵抗器１８０が出力１７８と負入力１７４との間にあるフィードバック上に設けられ、第２の抵抗器１８２が出力１７８に設けられる。抵抗器１８０及び１８２は電圧フォロワ１７０のＣＭＯＳプロセスを静電放電から保護する。抵抗器１８０及び１８２が付加されても、電圧フォロワ１７０の出力電圧は依然として正入力１７２に供給される基準電圧である。
【００３６】
以上、本発明の説明は単に例示にすぎず、当業者に本発明の実施の最良の形態を示すことを目的とするものである。本発明の趣旨から逸脱することなく詳細を実質上変更可能であり、特許請求の範囲に基づいた全変形形態の排他的使用は確保されるべきである。
【図面の簡単な説明】
【図１】
従来の出力バッファの回路図である。
【図２】
本発明の第１の例示的実施形態に基づいた、電圧フォロワを使用した出力バッファの回路図である。
【図３】
図２に示す出力バッファの電圧フォロワの具体的構成を例示する図である。
【図４】
図２に示す出力バッファの電圧フォロワの具体的構成を例示する図である。
【図５】
図２に示す出力バッファの性能を説明する図である。
【図６】
図１に示す出力バッファの性能を説明する図である。
【図７】
本発明の第２の例示的実施形態に基づいた、電圧フォロワを使用した出力バッファの回路図である。
【図８】
本発明の第３の例示的実施形態に基づいた、電圧フォロワを使用した出力バッファの回路図である。
【図９】
本発明の出力バッファにおいて使用可能な、静電気放電保護を施した電圧フォロワの回路図である。

Claims

正入力、負入力及び一緒に接続された出力、並びに電圧フォロワの動作状態を制御するように構成される制御入力を有する電圧フォロワを備え、上記正入力は上記電圧フォロワの基準電圧入力であり、上記電圧フォロワの上記出力は上記電圧フォロワの負荷出力であることを特徴とする出力バッファ。
上記電圧フォロワは上記制御入力によりオン、オフされることを特徴とする、請求項１記載の出力バッファ。
更に負荷を備え、該負荷は上記出力とソースとの間に接続されることを特徴とする、請求項１記載の出力バッファ。
上記正入力は基準電圧を受け取り、上記ソースは極性を有し、上記基準電圧は極性を有し、該基準電圧の極性は上記ソースの極性と反対であることを特徴とする、請求項３記載の出力バッファ。
上記電圧フォロワには静電気放電保護が施されていることを特徴とする、請求項１記載の出力バッファ。
上記静電気放電保護は第１及び第２の抵抗器から成り、該第１の抵抗器は上記出力と上記負入力との間に接続され、該第２の抵抗器は上記出力に接続されることを特徴とする、請求項５記載の出力バッファ。
上記電圧フォロワは第１、第２、第３、第４、及び第５のトランジスタから構成されることを特徴とする、請求項１記載の出力バッファ。
上記第１のトランジスタは上記正入力を供給し、上記第４のトランジスタは上記出力を供給し、上記第５のトランジスタは上記制御入力を供給することを特徴とする、請求項７記載の出力バッファ。
上記第１及び第２のトランジスタは第１と第２の電位間に接続される第１の直列回路を構成し、該第１の電位は該第２の電位より高く、上記第２のトランジスタは上記第１のトランジスタと上記第２の電位との間に接続され、上記第３及び第４のトランジスタは上記第１と第２の電位間に接続される第２の直列回路を構成し、上記第４のトランジスタは上記第３のトランジスタと上記第２の電位との間に接続され、上記第５のトランジスタは上記第２及び第４のトランジスタを制御するように構成されることを特徴とする、請求項８記載の出力バッファ。
上記第２のトランジスタは上記正入力を供給し、上記第３のトランジスタは上記出力を供給し、上記第５のトランジスタは上記制御入力を供給することを特徴とする、請求項７記載の出力バッファ。
上記第１及び第２のトランジスタは第１と第２の電位間に接続される第１の直列回路を構成し、該第１の電位は該第２の電位より高く、上記第２のトランジスタは上記第１のトランジスタと上記第２の電位との間に接続され、上記第３及び第４のトランジスタは上記第１と第２の電位間に接続される第２の直列回路を構成し、上記第４のトランジスタは上記第３のトランジスタと上記第２の電位との間に接続され、上記第５のトランジスタは上記第２及び第４のトランジスタを制御するように構成されることを特徴とする、請求項１０記載の出力バッファ。
上記電圧フォロワは第１の電圧フォロワであり、当該出力バッファは更に、正入力、負入力及び一緒に接続された出力、並びに第２の電圧フォロワの動作状態を制御する制御入力を有する第２の電圧フォロワを備え、該第２の電圧フォロワの上記正入力は該第２の電圧フォロワの基準電圧入力であり、該第２の電圧フォロワの上記出力は負荷に接続されるように構成されることを特徴とする、請求項１記載の出力バッファ。
上記第１及び第２の電圧フォロワはそれぞれの制御入力によりオン、オフされることを特徴とする、請求項１２記載の出力バッファ。
更に負荷を備え、該負荷の一端は上記第１及び第２の電圧フォロワの各出力に接続され、該負荷の他端はソースに接続されることを特徴とする、請求項１２記載の出力バッファ。
上記第１の電圧フォロワの上記正入力は第１の基準電圧を受け取り、上記第２の電圧フォロワの上記正入力は第２の基準電圧を受け取り、該第１の基準電圧は該第２の基準電圧より大きいことを特徴とする、請求項１２記載の出力バッファ。
更に負荷を備え、該負荷の一端は上記第１の電圧フォロワの上記出力に接続され、該負荷の他端は上記第２の電圧フォロワの上記出力に接続されることを特徴とする、請求項１２記載の出力バッファ。
上記第１及び第２の電圧フォロワには静電気放電保護が施されていることを特徴とする、請求項１２記載の出力バッファ。
上記静電気放電保護は、
上記第１の電圧フォロワの上記出力と上記負入力との間に接続される第１の抵抗器と、
上記第１の電圧フォロワの上記出力に接続される第２の抵抗器と、
上記第２の電圧フォロワの上記出力と上記負入力との間に接続される第３の抵抗器と、
上記第２の電圧フォロワの上記出力に接続される第４の抵抗器と
から構成されることを特徴とする、請求項１７記載の出力バッファ。
上記第１と第２電圧フォロワのうち少なくとも１つは第１、第２、第３、第４、及び第５のトランジスタから構成されることを特徴とする、請求項１２記載の出力バッファ。
上記第１のトランジスタは上記正入力のうち対応する１つを供給し、上記第４のトランジスタは上記出力のうち対応する１つを供給し、上記第５のトランジスタは上記制御入力のうち対応する１つを供給することを特徴とする、請求項１９記載の出力バッファ。
上記第１及び第２のトランジスタは第１と第２の電位間に接続される第１の直列回路を構成し、該第１の電位は該第２の電位より高く、上記第２のトランジスタは上記第１のトランジスタと上記第２の電位との間に接続され、上記第３及び第４のトランジスタは上記第１と第２の電位間に接続される第２の直列回路を構成し、上記第４のトランジスタは上記第３のトランジスタと上記第２の電位との間に接続され、上記第５のトランジスタは上記第２及び第４のトランジスタを制御するように構成されることを特徴とする、請求項２０記載の出力バッファ。
上記第２のトランジスタは上記正入力のうち対応する１つを供給し、上記第３のトランジスタは上記出力のうち対応する１つを供給し、上記第５のトランジスタは上記制御入力のうち対応する１つを供給することを特徴とする、請求項１９記載の出力バッファ。
上記第１及び第２のトランジスタは第１と第２の電位間に接続される第１の直列回路を構成し、該第１の電位は該第２の電位より高く、上記第２のトランジスタは上記第１のトランジスタと上記第２の電位との間に接続され、上記第３及び第４のトランジスタは上記第１と第２の電位間に接続される第２の直列回路を構成し、上記第４のトランジスタは上記第３のトランジスタと上記第２の電位との間に接続され、上記第５のトランジスタは上記第２及び第４のトランジスタを制御するように構成されることを特徴とする、請求項２２記載の出力バッファ。
第１の正入力、第１の負入力及び一緒に接続された第１の出力、並びに第１の電圧フォロワの動作状態を制御する第１の制御入力を有する第１の電圧フォロワを備え、上記第１の正入力は上記第１の電圧フォロワの基準電圧入力であり、上記第１の電圧フォロワの上記出力は上記第１の電圧フォロワの負荷出力であり、
第２の正入力、第２の負入力及び一緒に接続された第２の出力、並びに第２の電圧フォロワの動作状態を制御する第２の制御入力を有する第２の電圧フォロワを備え、上記第２の正入力は上記第２の電圧フォロワの基準電圧入力であり、上記第２の電圧フォロワの上記出力は上記第２の電圧フォロワの負荷出力であり、
第３の正入力、第３の負入力及び一緒に接続された第３の出力、並びに第３の電圧フォロワの動作状態を制御する第３の制御入力を有する第３の電圧フォロワを備え、上記第３の正入力は上記第３の電圧フォロワの基準電圧入力であり、上記第３の電圧フォロワの上記出力は上記第３の電圧フォロワの負荷出力であり、
第４の正入力、第４の負入力及び一緒に接続された第４の出力、並びに第４の電圧フォロワの動作状態を制御する第４の制御入力を有する第４の電圧フォロワを備え、上記第４の正入力は上記第４の電圧フォロワの基準電圧入力であり、上記第４の電圧フォロワの上記出力は上記第４の電圧フォロワの負荷出力であることを特徴とする出力バッファ。
上記第１、第２、第３、及び第４の電圧フォロワはそれぞれ上記第１、第２、第３、及び第４の制御入力によりオン、オフされることを特徴とする、請求項２４記載の出力バッファ。
更に第１及び第２の側を有する負荷を備え、該負荷の上記第１の側は上記第１と第２の出力間に接続され、該負荷の上記第２の側は上記第３と第４の出力間に接続されることを特徴とする、請求項２４記載の出力バッファ。
上記第１の正入力は第１の基準電圧を受け取り、上記第２の正入力は第２の基準電圧を受け取り、上記第３の正入力は第３の基準電圧を受け取り、上記第４の正入力は第４の基準電圧を受け取り、上記第１と第３の基準電圧はほぼ等しく、上記第２と第４の基準電圧はほぼ等しいことを特徴とする、請求項２６記載の出力バッファ。
上記第１の正入力は第１の基準電圧を受け取り、上記第２の正入力は第２の基準電圧を受け取り、上記第３の正入力は第３の基準電圧を受け取り、上記第４の正入力は第４の基準電圧を受け取り、上記第１と第３の基準電圧は上記第２と第４の基準電圧より大きいことを特徴とする、請求項２６記載の出力バッファ。
上記第１と第３の基準電圧はほぼ等しく、上記第２と第４の基準電圧はほぼ等しいことを特徴とする、請求項２８記載の出力バッファ。
上記第１の電圧フォロワには第１の静電気放電保護が施されており、上記第２の電圧フォロワには第２の静電気放電保護が施されており、上記第３の電圧フォロワには第３の静電気放電保護が施されており、上記第４の電圧フォロワには第４の静電気放電保護が施されていることを特徴とする、請求項２４記載の出力バッファ。
上記第１の静電気放電保護は上記第１の出力と上記第１の負入力との間に接続される第１の抵抗器と上記第１の出力に接続される第２の抵抗器とから構成され、上記第２の静電気放電保護は上記第２の出力と上記第２の負入力との間に接続される第３の抵抗器と上記第２の出力に接続される第４の抵抗器とから構成され、上記第３の静電気放電保護は上記第３の出力と上記第３の負入力との間に接続される第５の抵抗器と上記第３の出力に接続される第６の抵抗器とから構成され、上記第４の静電気放電保護は上記第４の出力と上記第４の負入力との間に接続される第７の抵抗器と上記第４の出力に接続される第８の抵抗器とから構成されることを特徴とする、請求項３０記載の出力バッファ。
上記第１、第２、第３、及び第４の電圧フォロワのうち少なくとも１つは第１、第２、第３、第４、及び第５のトランジスタから構成されることを特徴とする、請求項２４記載の出力バッファ。
上記第１のトランジスタは上記第１、第２、第３、及び第４の正入力のうち対応する１つを供給し、上記第４のトランジスタは上記第１、第２、第３、及び第４の出力のうち対応する１つを供給し、上記第５のトランジスタは上記第１、第２、第３、及び第４の制御入力のうち対応する１つを供給することを特徴とする、請求項３２記載の出力バッファ。
上記第１及び第２のトランジスタは第１と第２の電位間に接続される第１の直列回路を構成し、該第１の電位は該第２の電位より高く、上記第２のトランジスタは上記第１のトランジスタと上記第２の電位との間に接続され、上記第３及び第４のトランジスタは上記第１と第２の電位間に接続される第２の直列回路を構成し、上記第４のトランジスタは上記第３のトランジスタと上記第２の電位との間に接続され、上記第５のトランジスタは上記第２及び第４のトランジスタを制御するように構成されることを特徴とする、請求項３３記載の出力バッファ。
上記第２のトランジスタは上記第１、第２、第３、及び第４の正入力のうち対応する１つを供給し、上記第３のトランジスタは上記第１、第２、第３、及び第４の出力のうち対応する１つを供給し、上記第５のトランジスタは上記第１、第２、第３、及び第４の制御入力のうち対応する１つを供給することを特徴とする、請求項３２記載の出力バッファ。
上記第１及び第２のトランジスタは第１と第２の電位間に接続される第１の直列回路を構成し、該第１の電位は該第２の電位より高く、上記第２のトランジスタは上記第１のトランジスタと上記第２の電位との間に接続され、上記第３及び第４のトランジスタは上記第１と第２の電位間に接続される第２の直列回路を構成し、上記第４のトランジスタは上記第３のトランジスタと上記第２の電位との間に接続され、上記第５のトランジスタは上記第１及び第３のトランジスタを制御するように構成されることを特徴とする、請求項３５記載の出力バッファ。
上記第１、第２、第３、及び第４の電圧フォロワのうち少なくとも１つは静電気放電保護が施されていることを特徴とする、請求項２４記載の出力バッファ。
上記静電気放電保護は第１及び第２の抵抗器から成り、該第１の抵抗器は上記１つの電圧フォロワの負フィードバック上に接続され、該第２の抵抗器は上記１つの電圧フォロワの出力に接続されることを特徴とする、請求項３７記載の出力バッファ。
電圧フォロワ、基準電圧、及び負荷を備え、上記電圧フォロワは上記基準電圧に接続される正入力、負入力、及び一緒に接続される出力、並びに上記電圧フォロワの動作状態を制御するように構成される制御入力を有し、上記電圧フォロワの上記出力は上記負荷の一側に接続されることを特徴とする出力バッファシステム。
上記基準電圧は第１の基準電圧であり、上記電圧フォロワは第１の電圧フォロワであり、当該出力バッファシステムは更に第２の電圧フォロワを備え、該第２の電圧フォロワは第２の基準電圧に接続される正入力、負入力、及び一緒に接続される出力、並びに上記電圧フォロワの動作状態を制御するように構成される制御入力を有し、該第２の電圧フォロワの上記出力は上記負荷の一側に接続されることを特徴とする、請求項３９記載の出力バッファシステム。
上記第１の基準電圧は上記第２の基準電圧より大きいことを特徴とする、請求項４０記載の出力バッファシステム。
上記基準電圧は第１の基準電圧であり、上記負荷の上記一側は上記負荷の第１の側であり、上記電圧フォロワは第１の電圧フォロワであり、当該出力バッファシステムは更に第２の電圧フォロワを備え、該第２の電圧フォロワは第２の基準電圧に接続される正入力、負入力、及び一緒に接続される出力、並びに上記電圧フォロワの動作状態を制御するように構成される制御入力を有し、該第２の電圧フォロワの上記出力は上記負荷の第２の側に接続されることを特徴とする、請求項３９記載の出力バッファシステム。
上記第１の基準電圧は上記第２の基準電圧より大きいことを特徴とする、請求項４２記載の出力バッファシステム。
上記第１の基準電圧は上記第２の基準電圧にほぼ等しいことを特徴とする、請求項４２記載の出力バッファシステム。
上記基準電圧は第１の基準電圧であり、上記負荷の上記一側は上記負荷の第１の側であり、上記電圧フォロワは第１の電圧フォロワであり、当該出力バッファシステムは更に、
第２の基準電圧に接続される正入力、負入力、及び一緒に接続される出力、並びに第２の電圧フォロワの動作状態を制御するように構成される制御入力を有する第２の電圧フォロワを備え、上記第２の電圧フォロワの上記出力は上記負荷の上記第１の側に接続され、
第３の基準電圧に接続される正入力、負入力、及び一緒に接続される出力、並びに第３の電圧フォロワの動作状態を制御するように構成される制御入力を有する第３の電圧フォロワを備え、上記第３の電圧フォロワの上記出力は上記負荷の上記第２の側に接続され、
第４の基準電圧に接続される正入力、負入力、及び一緒に接続される出力、並びに第４の電圧フォロワの動作状態を制御するように構成される制御入力を有する第４の電圧フォロワを備え、上記第４の電圧フォロワの上記出力は上記負荷の上記第２の側に接続されることを特徴とする、請求項３９記載の出力バッファシステム。
上記第１及び第３の基準電圧は上記第２及び第４の基準電圧より大きいことを特徴とする、請求項４５記載の出力バッファシステム。
上記第１の基準電圧は上記第３の基準電圧にほぼ等しく、上記第２の基準電圧は上記第４の基準電圧にほぼ等しいことを特徴とする、請求項４５記載の出力バッファシステム。
上記第１及び第３の基準電圧は上記第２及び第４の基準電圧より大きいことを特徴とする、請求項４７記載の出力バッファシステム。