JP2004534385A - キャパシタンスの高いインターポリ誘電体の製造方法 - Google Patents
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Abstract
Description
【0001】
この発明は一般的に、誘電体複合物を形成する方法に関し、より特定的にはインターポリ誘電体として使用するためのONO複合物の窒化シリコン膜を形成する方法に関する。
【背景技術】
【0002】
二酸化シリコン層/窒化シリコン層/二酸化シリコン層を有するONO誘電体構造を含むインターポリ誘電体構造は当該技術において既知である。ONO誘電体は、EPROM、EEPROMおよびFLASHといった不揮発性メモリデバイスやその他のキャパシタ素子の製造において使用される。
【0003】
先行技術において既知であるように、一般的に、不揮発性メモリデバイスは一連のメモリセルを含む。各々のメモリセルは、基板の表面上に形成されたソース領域およびドレイン領域、ソース領域とドレイン領域との間に位置決めされた絶縁層、絶縁層上のフローティングゲート、フローティングゲート上の絶縁誘電体層ならびに絶縁誘電体上のコントロールゲートを含む。フローティングゲートは電荷を保持し、絶縁誘電体はフローティングゲートを絶縁し、フローティングゲートがその電荷を維持する助けをする。1ビットの2進データがフローティングゲートに記憶される。データの値は電荷の関数であり、したがって、電荷のロスまたゲインによってデータの値が変わる可能性がある。各々のフローティングゲートは長期の電荷保持が可能であることが必要不可欠である。
【0004】
フローティングゲートがその電荷を保持する能力は、主として、フローティングゲートを絶縁するのに使用される誘電体材料によって決定される。電荷ロスを防ぐために、誘電体は、プログラミング中に高電位がコントロールゲートに印加されたときにフローティングゲートからコントロールゲートへの電子を阻止するのに十分に高い耐電圧を有していなければならない。電荷をフローティングゲートに導入するのに消費されるエネルギは、フローティングゲートとコントロールゲートとの間の容量の関数であり、誘電体層の厚さに関連している。キャパシタンスは、誘電率および誘電体層の表面積に正比例するため、誘電体層の表面積を増大させるまたは厚さを減少させることによって、メモリセルのキャパシタンスが増大する。メモリセルを使用する素子の密度が低くなると、各々の素子が占める面積が小さくなる。結果として生じるより小さな素子はより低いキャパシタンスを特徴とする。したがって、フローティングゲートに対して電荷を入出力させるのに必要なエネルギを最小にし、素子のキャパシタンスを増大させるために、絶縁誘電体層の厚さを最小にすることが望ましい。
【0005】
ONO誘電体複合物は、二酸化シリコン層、二酸化シリコン層を覆う窒化シリコンからなる中間層、および窒化シリコン層を覆う二酸化シリコン層を有する。ONO複合物の窒化シリコン層を酸化することによって、窒化シリコン層を薄くし、したがって絶縁誘電体の厚さを最小にする。チャン(Chang)らに付与された米国特許第5,619,052号では、窒化層の酸化などの処理工程の際、窒化層をどちらの酸化層よりも薄くしなければならない。
【0006】
ホン(Hong)らに付与された米国特許第5,504,021号では、ONO積層誘電体を製造するための方法が記載されている。この方法は、シリコン基板の表面上に、厚さがおよそ20から60オングストロームの薄い窒化物層を堆積するステップを含む。この窒化物層を、減圧ドライ酸化法を用いて酸化し、ONO積層誘電体を形成する。
【0007】
あいにく、誘電体の厚さを減少させると、誘電体に存在するピンホールおよびその他の欠陥を通して電荷の漏れが一般的に増大する。
【0008】
シュリーニバサン(Srinivasan)らに付与された米国特許第5,882,978号では、キャパシタ誘電体の窒化シリコン層内の欠陥を減少させるための方法が提供されている。このプロセスは、基板の上に第1の窒化シリコン層を形成するステップを含む。窒化シリコンの外部表面にピンホールが形成される。このピンホールを、好ましくはウェット酸エッチング溶液(たとえばリン酸)で広くする。シリコンを含む第2の層を第1の層上にかつ広くしたピンホール内に形成する。第2のシリコン層を窒化シリコンに窒化して、広くしたピンホール内で窒化シリコンを形成し、第1の層および第2の層の双方の窒化シリコンを含む窒化シリコン包含層を形成する。
【0009】
この方法では、ONO誘電体複合物の窒化シリコン層の厚さは減少されない。上述のように、誘電体層を薄くすればするほど、キャパシタンスが高くなる。
【0010】
したがって、この発明の目的は、薄くした窒化シリコン層を有し、欠陥がより少ないといった優れた機械特性を備えたONO複合物を製造するための方法を提供することである。
【0011】
この発明の他の目的は、薄くした窒化シリコン層を有し、優れた電気特性を備えたONO複合物を製造するための方法を提供することである。
【0012】
この発明のさらに他の目的は、インターポリ誘電体によって与えられたキャパシタンスを増大する方法を提供することである。
【0013】
この発明のさらに他の目的は、漏れ電流が少なく、信頼性の高いインターポリ誘電体を製造するための方法を提供することである。
【発明の概要】
【0014】
この発明は、欠陥の密度が低い、薄い窒化シリコン層の望ましい特性を有する二酸化シリコン/窒化シリコン/二酸化シリコン(ONO)積層複合物を製造するための方法を提供する。欠陥の密度が低い、薄い窒化シリコン層は、キャパシタンスの高いインターポリ誘電体構造を設けるのに役立つ。誘電体層の厚さを減少させることによって、キャパシタンスが増大し、欠陥の密度を減少させることによって、誘電体構造によって絶縁された、メモリセルのフローティングゲートからの電荷の漏れを防ぐ。
【0015】
ONO複合物の形成において、底部二酸化シリコン層をポリシリコンといった基板上に形成する。窒化シリコン層を二酸化シリコン層上に形成し、酸化によって薄くする。窒化シリコン膜の酸化は、二酸化シリコン層およびアンモニアを生じる反応によって一部の窒化シリコンを消費する。この二酸化シリコン層を、フッ化水素酸希釈剤で除去する。窒化シリコン層を再酸化によって再び薄くする。第2の二酸化シリコン層を窒化シリコン層上に成長させる。第2のポリシリコン層を窒化シリコンの上に堆積して、インターポリ誘電体を形成する。驚くことに、結果として生じるONO誘電体の窒化シリコン層はより薄く、従来の方法によって薄くした同じ厚さの窒化シリコン層を有するONO誘電体と比較して、欠陥がより少ないため、キャパシタンスがより高い誘電体構造が与えられる。
【0016】
この発明によって形成された誘電体構造は、EEPROMセル、EPROMセル、FLASHセルおよびその他のキャパシタ素子といった素子において使用することができる。
【発明を実施するための最良の形態】
【0017】
以下の説明では、この発明のONO複合物を形成する方法が提供される。図1Aは第1の二酸化シリコン層14を示している。この二酸化シリコン層14は、たとえば、O2雰囲気の環境における熱成長、N2O雰囲気の環境における熱成長、低温化学気相成長法(400℃)および高温化学気相成長法(800−1000℃)を含む当該技術で既知のさまざまな方法によって形成し得る。高温化学気相成長法は、欠陥の濃度が低い酸化膜を生じるため好まれる。この高温化学気相成長法はまた、下にあるポリシリコン層52(図2に示されている)の表面と一致する酸化膜を生じる。二酸化シリコン層の厚さは、たとえば数オングストロームから数百オングストロームとるすことができる。
【0018】
底部二酸化シリコン層14を形成した後で、窒化シリコン層16を二酸化シリコン層14上に形成する。窒化シリコン層16は、たとえば化学気相成長法および高速熱処理(RTP)を含む当該技術で既知のさまざまな方法によって底部酸化膜層上に形成し得る。窒化層を、好ましくは650℃−780℃の間でSiH2Cl2/NH3を使用した化学気相成長法によって形成する。
【0019】
窒化シリコン層16を形成した後で、窒化シリコン層を酸化させる。仮の二酸化シリコン層18を窒化層16の酸化の間に熱成長させる。二酸化シリコン層18を、当該技術で既知の、温度が>800℃より高い状態でH2およびO2の気体を使用したパイロジェニック蒸気酸化法によって窒化層16上に熱成長させる。別の例において、当該技術で既知の、O2雰囲気の環境またはN2雰囲気の環境におけるドライ酸化処理が二酸化シリコン層の熱成長のために使用される。
【0020】
窒化シリコン層の酸化は、窒化シリコンの一部を消費するまたは窒化シリコンを薄くし、以下の反応によって二酸化シリコンを生じる。
【0021】
6H2O(または3O2)+Si3N4→3SiO2+4NH3
この酸化プロセスを変えて、さまざまな厚さの窒化シリコン膜を生じさせることができる。
【0022】
結果として生じる二酸化シリコン層18を、フッ化水素酸希釈剤といった従来の酸素除去溶液で除去する。この希釈剤は、たとえば室温であってもよい。希釈溶液を使用して、良好なプロセス制御が与えられる。希釈剤の共通の公式化は、フッ化アンモニウム(NH4F)といった緩衝剤を含み、これはフッ化物イオンの消耗を防ぐ助けをし、したがって安定したエッチング特性を維持する。酸素除去は以下の総合式に従って行なわれる。
【0023】
SiO2+6HF→H2+SiF6+2H2O
二酸化シリコン層18を除去した後で、窒化シリコン16を薄くし、窒化シリコン層16を再酸化させる。上部酸化層20を、上述のパイロジェニック蒸気酸化法によって窒化層16上に成長させる。別の例において、上述のドライ酸化処理が再酸化のために使用される。窒化シリコン層16の再酸化によって、窒化シリコンを薄くして、上部二酸化シリコン層20を生じさせる。この二酸化シリコン層20の厚さは、たとえば数オングストロームから数百オングストロームとすることができる。
【0024】
図1Eおよび図2に描かれた結果として生じるONO複合物40は、薄くした窒化シリコン層を有する。窒化シリコン層16を2度薄くするため、窒化シリコンの堆積の最初の厚さは、再酸化が完了した後で、所望の目的の厚さを生じるのに十分な厚さであるべきである。結果として生じる窒化シリコン層16の厚さは、たとえば数オングストロームから数百オングストロームとし得る。
【0025】
この発明の方法で形成したONO複合物40は、図2に描かれたインターポリ誘電体構造を製造する際に使用される。この発明のプロセスの間に、ONO複合物40の底部二酸化シリコン層14(図1)を、上述のまたは当該技術で既知の堆積技術またはその他の技術によって下にあるポリシリコン層52(図2)上に形成し得る。次に、窒化シリコン層16の堆積、窒化シリコン層16の酸化、酸化物18の除去および窒化シリコン層16の再酸化が上述のように起こる。第2のポリシリコン層54を当該技術で既知の方法によって上部二酸化シリコン層20上に堆積し、結果としてインターポリ誘電体70を生じる。ポリシリコン層52はフローティングゲートを形成し得、ポリシリコン層54はさまざまな素子に使用されるメモリセルのためのコントロールゲートを形成し得る。
【0026】
この発明の方法は、結果として、薄くした窒化シリコン層を有するONO複合物を生じる。窒化シリコン層の厚さを最小にすることによって、ONO複合物の電荷保持特性が向上するので、薄い窒化シリコン層は有利である。たとえば、この発明の窒化シリコン層では、結果として同じ厚さに堆積したシリコン層、または従来の技術を用いて結果として同じ厚さに薄くした窒化シリコン層と比較してより高いキャパシタンスが得られる。この発明の利点はまた、窒化シリコン層の欠陥の密度が、結果として同じ厚さに堆積しまたは従来の技術を用いて結果として同じ厚さに薄くしたONO複合物の窒化シリコン層に見られる欠陥の密度よりも低いという驚くべき結果を含む。
【0027】
この発明の方法によって製造されたインターポリ誘電体70(図2)は、高度の構造的完全性を有し、電荷の漏れを防ぎ、高いキャパシタンスレベルを与える。このインターポリ誘電体70は、EPROM素子、EEPROM素子、FLASH素子およびその他の製造において使用され、結果として信頼度の高いメモリデバイスをもたらす。
【図面の簡単な説明】
【0028】
【図1A】この発明の方法で薄いONO誘電体複合物を形成する際の二酸化シリコン基板を概略的に示した図である。
【図1B】この発明の方法で薄いONO誘電体複合物を形成する際の二酸化シリコン基板を概略的に示した図である。
【図1C】この発明の方法で薄いONO誘電体複合物を形成する際の二酸化シリコン基板を概略的に示した図である。
【図1D】この発明の方法で薄いONO誘電体複合物を形成する際の二酸化シリコン基板を概略的に示した図である。
【図1E】この発明の方法で薄いONO誘電体複合物を形成する際の二酸化シリコン基板を概略的に示した図である。
【図2】図1Aから1Eに示されたこの発明の方法によって形成されたONO誘電体を有するインターポリ誘電体の図である。
Claims (22)
- ONO誘電体を形成するための方法であって、
第1の二酸化シリコン層上に窒化シリコン層を形成するステップと、
前記窒化シリコン層を酸化させて、前記窒化シリコン層上に仮の二酸化シリコン層を生じるステップと、
前記仮の二酸化シリコン層を除去するステップと、
窒化シリコン層を再酸化させて、前記窒化シリコン層上に上部二酸化シリコン層を形成するステップとを含む、ONO誘電体を形成するための方法。 - 前記仮の二酸化シリコンをフッ化水素酸希釈剤で除去する、請求項1に記載の方法。
- 前記フッ化水素酸希釈剤は室温である、請求項2に記載の方法。
- 前記希釈剤は緩衝剤を含む、請求項2に記載の方法。
- 前記緩衝剤はフッ化アンモニウムである、請求項4に記載の方法。
- 前記酸化のステップは、パイロジェニック蒸気酸化法によって起こる、請求項1に記載の方法。
- 温度は800℃よりも高い、請求項6に記載の方法。
- 前記酸化のステップは前記窒化シリコン層を薄くする、請求項1に記載の方法。
- 結果として生じる前記窒化シリコン層は欠陥の密度が低い、請求項1に記載の方法。
- 前記ONO誘電体はインターポリ誘電体構造内に位置づけられる、請求項1に記載の方法。
- 前記仮の二酸化シリコン層をポリシリコン基板上に形成する、請求項10に記載の方法。
- ポリシリコン層を前記上部二酸化シリコン層上に堆積する、請求項11に記載の方法。
- 前記仮の二酸化シリコン層を形成するステップは、前記ポリシリコン基板の酸化によって起こる、請求項11に記載の方法。
- 窒化シリコン層を形成するステップは、第1の二酸化シリコン層上に窒化膜を堆積することによって起こる、請求項1に記載の方法。
- 前記堆積のステップは化学気相成長法によって起こる、請求項14に記載の方法。
- 前記再酸化のステップはパイロジェニック蒸気酸化法によって起こる、請求項1に記載の方法。
- 前記酸化のステップはドライ酸化処理によって起こる、請求項1に記載の方法。
- 前記再酸化のステップはドライ酸化処理によって起こる、請求項1に記載の方法。
- キャパシタンスの高いインターポリ誘電体構造を製造するための方法であって、
底部ポリシリコン基板上に第1の二酸化シリコン層を形成するステップと、
二酸化シリコン上に窒化シリコン層を形成するステップと、
窒化シリコン層を酸化させて、前記窒化シリコン層上に仮の二酸化シリコン層を形成するステップと、
前記仮の二酸化シリコン層を除去するステップと、
前記窒化シリコン層を再酸化させて、上部二酸化シリコン層を形成するステップと、
前記上部二酸化シリコン層上に第2のポリシリコン層を堆積するステップとを含む、キャパシタンスの高いインターポリ誘電体構造を製造するための方法。 - 前記酸化のステップはパイロジェニック蒸気酸化法によって起こる、請求項19に記載の方法。
- 前記再酸化のステップはパイロジェニック蒸気酸化法によって起こる、請求項19に記載の方法。
- 前記インターポリ誘電体は増大されたキャパシタンスを有する、請求項19に記載の方法。
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