JP2004534227A - 多数の分解能で信号相関を計算する方法及び装置 - Google Patents
多数の分解能で信号相関を計算する方法及び装置 Download PDFInfo
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Abstract
未処理の信号サンプルを記憶せずにリアルタイムで畳み込み結果を発生することにより入力GPS信号とC/Aコード基準との間の畳み込みを計算するための方法及び装置。この方法及び装置は、多数の分解能モードで動作して、畳み込み処理の感度を向上させることができる。
【選択図】図1
【選択図】図1
Description
【発明の分野】
【0001】
本発明は、デジタル信号受信器のための信号相関器に関し、より詳細には、例えば、グローバルポジショニングシステム(GPS)受信器において信号相関を実行するための方法及び装置に関する。
【背景技術の説明】
【0002】
グローバルポジショニングシステム(GPS)の信号を測定するプロセスは、既知の擬似ランダムノイズ(PRN)コードに対して到来信号の一連の相関を試みることによりノイズの存在中でGPS信号をサーチするための手順で始まる。このサーチプロセスは、信号の厳密な周波数及び到着時間遅延の両方が未知であるために長々しいものである。信号を見出すために、受信器は、慣習的に2次元サーチを実行し、各考えられる周波数において各遅延の可能性をチェックする。特定の周波数及び遅延において信号の存在をテストするために、受信器がその周波数に同調され、到来する信号が、到着時間に対応する量だけ遅延された既知のPRNコードと相関される。信号が検出されない場合には、次の遅延の可能性に対してサーチが続けられ、全ての遅延可能性がチェックされた後に、次の周波数可能性へと続けられる。各個々の相関は、信号をノイズから区別するに充分な信号平均化を許すために1ミリ秒以上にわたって行われる。数千の周波数及び遅延の可能性がチェックされるために、収集プロセス全体では数十秒を要する。
【0003】
最近、ワイヤレス装置へのGPS技術の新たな応用が出現し、例えば、非常探索能力を与えるためにセルラー電話にGPSが利用されている。これらの用途では、数秒程度の迅速な信号収集が要求される。更に、これらの用途では、GPS受信器を、苛酷な信号環境や、GPS信号レベルが相当に減衰される屋内で動作することが要求される。減衰した信号を検出する場合には、比較的長い時間周期にわたって各相関を実行する必要がある。例えば、慣習的なGPS受信器では1から10ミリ秒の周期が使用されたのに対して、数秒にわたって積分が実行される。慣習的な受信器により使用される2次元の逐次サーチプロセスは、このような長い積分時間では実用的でない。というのは、全体的なサーチ時間が100倍以上も増加するからである。
【0004】
サーチプロセスを加速するために、GPS設計者は、多数の到着時間可能性を同時にチェックできるように受信器に付加的な相関器を追加する。典型的に、追加される各相関器は、個別のコードミクサ及び信号アキュムレータを必要とする。これは、所与の感度レベルに対し、相関器の数に比例してサーチ時間を減少する。セルラー電話の用途で要求される感度及び収集時間を達成するために、設計上、数千個の相関器を組み込まねばならない。この追加は、通常、消費者クラスの装置の場合に複雑さ及び費用が禁止的なものとなる。
【0005】
例えば、1999年5月4日付の米国特許第5,901,171号には、単一の時分割処理ブロックを使用して、12チャンネルの各々において20個までの同時相関を実行できるようにする三重化技術が開示されている。これは、20の遅延可能性のブロックが同時にチェックされるので、単一相関器の設計に対して性能の改善を与える。全範囲の遅延不確実性にわたる全信号サーチは、2046個の遅延をチェックするために、20個の相関器のブロックを約100回順次に使用することを必要とする。従って、収集を数秒で実行しなければならない場合には、積分時間が数十ミリ秒に限定される。これでは、屋内GPS用途に必要とされる感度を得るのに不充分である。
【0006】
サーチプロセスを更に改善するために、他のGPS受信器のアーキテクチャーは、到来する信号と既知のPRNコードとの間に畳み込みを発生する処理能力を備えている。これは、全C/Aコードエポック(epoch)(1023個のチップ)にわたり全ての時間遅延可能性に及ぶ完全な1組の相関器を設けることに等しく、1997年9月2日付の米国特許第5,663,734号には、ソフトウェアアルゴリズムを使用して必要な相関結果を効率的に発生するための高速フーリエ変換(FFT)ベースのソフトウェア技術が開示されている。この解決策は、ソフトウェアFFTを実行するのにプログラム可能なデジタル信号プロセッサ(DSP)が必要とされ、且つ未処理の信号サンプルを記憶するのに大きなメモリが必要とされるので、全ての用途に適したものではない。更に、この解決策は、ソフトウェア計算であることと、信号の完全なスナップショットが記憶された後でなければソフトウェア処理がスタートしないことから、大きな処理遅延をもつことになる。多くの用途では、リアルタイム処理解決策、好ましくは、広範囲なソフトウェア処理を伴わない解決策が望まれる。リューシン氏等の「Fast Acquisition by Matched Filter Technique for GPS/GLONASS Receivers」、第307−315ページには、1023個のタップをもつ整合フィルタを使用してリアルタイムで畳み込みを実行するためのハードウェア解決策が説明されている。この整合フィルタは、全C/Aコードエポックを保持するに充分な大きさのシフトレジスタと、全エポックの信号とC/Aコードとの間の内積を発生する巾1023のベクトル乗算器・加算器ユニットとで構成される。
【0007】
この回路は、セルラー電話のような低コストの消費者向け装置の制約に対して複雑である。他の整合フィルタ解決策、例えば、Pコード収集のための軍用クラス受信器に使用される解決策も、大きなベクトル乗算器を組み込んでいる。
【0008】
従って、全エポックの信号及びC/Aコードを処理することのできる改良された簡単且つ低コストのGPS処理ブロックが要望される。このような装置は、比較的簡単なハードウェアから構成されねばならず、しかも、好ましくは、大きなベクトル乗算器を伴わずに、全畳み込み又は多数の並列な相関を発生することができねばならない。
【発明の概要】
【0009】
本発明は、未処理の信号サンプルを記憶せずに且つ広範囲のソフトウェア処理を行わずにリアルタイムで畳み込み結果を発生することにより、入力信号(例えば、GPS信号)と擬似ランダムノイズ(PRN)コード基準との間の全畳み込みを計算するための方法及び装置を提供する。この装置は、全エポックを処理するサイズのベクトル乗算器と同じ結果を得るために高速度で動作するベクトル乗算器を備えている。本発明は、セルラー電話のような消費者クラス装置の複雑さ制約に適合する集積回路において実施することができる。その設計には、高い感度を確保するために畳み込み結果の長時間平均化を可能にするのに必要なロジックが含まれる。本発明は、屋内で受信された信号を含む著しく減衰した信号からポジション・ロケーションを導出するのに使用するために信号を相関することができる。
【0010】
完全な装置は、従来のGPSチューナーと、デシメーション回路と、畳み込みプロセッサと、畳み込み結果を累算するRAMブロックとで構成される。畳み込みプロセッサは、100MH以上の高いクロックレートで動作して、回路の小さなブロックを繰り返し使用することにより全畳み込みを計算できるようにする。より詳細には、畳み込みの各ポイントが、エポックの一部分だけを処理するサイズのベクトル乗算器を使用して各々発生される一連の部分相関へと分解される。本装置は、C/Aコードを、コードセグメントの非重畳セットへと細分化することにより、部分相関を組織化する。各部分相関は、一度に1つのコードセグメントだけを使用し、簡単なルックアップテーブルを使用してC/Aコードを効率的に記憶及び検索できるようにする。
【0011】
プロセッサは、入力IFサンプルをデシメートして希望サンプルレートの信号流を生成することで動作を開始し、そのサンプルレートは、到来する信号のタイミングと正確に一致される。希望サンプルレートがPf0(C/Aチップ当たりP個のサンプル)である場合には、各信号エポックにおいて厳密に1023×P個のサンプルが取り出されるようにサンプリングレートがセットされる。プロセッサは、P×K個の入力サンプルを保持するサイズのシフトレジスタを経て信号クロック信号を相関し、ここで、Kは、1023の因数である。各信号シフトにおいて、一連のM個の部分相関演算が実行され、Mは、M×K=1023となるように選択される。各部分相関は、C/Aコードの長さKセグメントをP×K個のサンプルへと拡張することにより形成された基準サンプルのブロックと、信号シフトレジスタの内容との内積をとることで構成される。部分相関結果は、メモリに累積される。部分相関結果を累積することにより、プロセッサは、全畳み込みまで、多数の相関ポイントに対する完全な相関結果を発生する。
【0012】
本発明は、別の実施形態において、2つの動作モードを提供する。標準的な動作モードでは、通常C/Aコードチップの半分である標準的なチップ間隔を使用して、全畳み込みが発生される。高分解能モードでは、例えばC/Aコードチップの1/5である減少チップ間隔を使用して、畳み込みの一部分が発生される。モード間の移行は、アルゴリズムにより制御され、これが行われるのは、以前の測定及び/又は外部で得られる情報が、高分解能相関が計算された畳み込みの一部分を収集することに焦点を合わせたときである。
【0013】
本発明は、添付図面を参照した以下の詳細な説明を考慮することにより容易に理解できるであろう。
【詳細な説明】
【0014】
図1は、本発明を組み込んだグローバルポジショニングシステム(GPS)受信器100のブロック図である。本発明が組み込まれたプラットホームとしてGPS受信器を使用することで本発明の1つの用途が形成される。本発明は、信号相関を必要とする他のプラットホームにも使用できる。
【0015】
信号(GPS信号のような)は、アンテナ101により受信される。高周波/中間周波コンバータ(RF/IFコンバータ)102は、信号をフィルタし、増幅し且つ周波数シフトし、次いで、信号は、アナログ/デジタルコンバータ(A/D)103によりデジタル化される。これら要素101、102及び103は、従来のGPS受信器に使用された要素と実質的に同様である。
【0016】
A/D103の出力は、デジタルロジックで実施された1組の処理チャンネル1041、1042、・・104n(nは整数)に接続される。各処理チャンネル104nは、特定のGPS衛星からの信号を処理するのに使用される。特定チャンネルの信号は、チューナー105によってデジタルで同調され、このチューナーは、数値制御発振器(NCO)106により駆動される。チューナー105は、2つの目的を果たす。第1に、RF/IF変換後に残っているIF周波数成分を除去する。第2に、衛星の移動、ユーザの移動及び基準周波数エラーにより生じる衛星ドップラー周波数シフトを除去する。チューナーからの出力は、同相成分(I)及び直角位相成分(Q)より成る基本帯域信号である。チューナー105及びキャリアNCO106は、従来のGPS受信器設計で使用されるものと実質的に同様である。
【0017】
デシメーション回路107は、チューナー105の出力を処理する。デシメーション回路107の出力は、入力信号のタイミングに一致するように正確にタイミング取りされた割合で出力されるI及びQ成分をもつ一連の複素数信号サンプルである。本発明の一実施形態において、デシメーション動作は、到来する全ての信号サンプルを出力サンプルの周期にわたって加算する簡単な前加算器である。数値制御発振器(NCO)108は、サンプリングプロセスのタイミングを取るのに使用される。例えば、P=2の場合には、コードNCO108は、周波数(2×fs)を発生するようにセットされ、ここで、fsは、f0(GPS信号のC/Aコードチップレート)をドップラーシフトに対して調整したものである。NCOは、ファームウェアコマンドからの外部入力に基づいてドップラーシフトを調整する。ドップラーシフトは、各衛星で異なるので、各チャンネル104nに対して個別のコードNCO108及びデシメーション回路107が必要とされる。コードNCO108は、任意の周波数を発生することができるので、到来サンプルレートがfsの整数倍である必要はないことに注意されたい。デシメーション回路107が前加算器である場合には、加算されるサンプルの数が、通常、2つの値の間で切り換わり、長い時間にわたって正しいサンプルタイミングが維持される。例えば、到来サンプルレートが10MHzであり且つ希望のサンプルレートが2.046MHzである場合には、前加算器は、希望のサンプルレートが平均で維持されるように4個又は5個のサンプルを加算する。
【0018】
又、デシメーション回路107は、更なる処理の前に信号成分のビット数を減少するために量子化装置(図示せず)をその出力に含んでもよい。本発明の一実施形態では、2ビットの量子化が使用される。
【0019】
デシメーション回路107からの信号サンプルは、畳み込みプロセッサ109に接続される。この畳み込みプロセッサ109が発生する結果は、信号ランダムアクセスメモリ(RAM)110a及び110bに記憶される。より詳細には、これらのRAM110a及び110bは、入力信号と基準PNコード(例えば、GPSのC/Aコード)との間の全畳み込みの全部又は一部分を形成する複素数ベクトルを保持する。畳み込み結果は、信号と基準(PNコード)との間の高度な相関に対応するポイントにピークを有する。以下に詳細に述べるように、種々の衛星信号に対するこれらピークの相対的な位置は、位置情報を最終的に計算するのに使用される。
【0020】
畳み込みプロセッサ109及び信号RAM110a、110bは、公称1ミリ秒間隔で繰り返されるGPS信号の多数のエポックに対して畳み込み結果を累算する。例えば、10ミリ秒の信号が処理される場合には、RAM110a及び110bの値は、1つのエポックにわたって各々発生された10個の相関結果の和である。全ての個々の相関は、同様の特性をもたねばならない。というのは、デシメーション動作のタイミングは、各エポック内で同じ相対的な瞬間にサンプルが取り出されるよう確保するからである。個々の相関からの同様の結果を累算することで、信号対雑音比が改善され、弱い信号を検出する受信器の能力が向上する。この処理は、コヒレントな積分と称することができ、以下に述べるように、大きさ積分と組み合せて、数秒までの時間周期にわたって平均化された相関結果を生じさせることができる。
【0021】
コヒレントな積分間隔が実行される時間長さは、非補償のドップラーシフト、GPS信号ナビゲーションデータビット、及び受信器100の移動で誘起される位相シフトを含む多数のファクタにより制限される。これらのファクタは、低速であるが外観上ランダムな位相変動を信号に導入する。これらの位相変動は、数十ミリ秒にわたって破壊的な干渉を生じさせ、コヒレントな積分という目的を果たせなくする。それ故、長い平均化間隔を達成するために、受信器100は、大きさ累算の第2段階を遂行する。より詳細には、信号RAM110a及び110bに記憶された信号が複素数正規化装置111に周期的に出力され、この装置は、複素数畳み込みベクトルの複素数大きさ値を発生する。これらの複素数大きさ値は、加算器112によって累算され、大きさRAM113に記憶される。信号の複素数大きさが計算されるたびに、信号RAM110a及び110bがクリアされ、別のコヒレントな積分を行えるようにする。このプロセスは、希望の回数の大きさ累算が完了するまで続けられる。例えば、コヒレントな平均化間隔が10ミリ秒で、200回の大きさ累算が望まれる場合には、全プロセスが2秒にわたって実行される。
【0022】
畳み込み処理の後に、大きさRAM113は、信号対雑音比を改善するように積分された畳み込み結果の複素数大きさを含んだベクトルを含む。以下に説明するように、このベクトルは、CPU114により実行されるソフトウェアアルゴリズムによって更に処理されて、受信器の位置を生じるのに使用される擬似レンジデータを発生する。これらの段階に対するCPU計算負荷は、従来のGPS受信器又はFFTベースの相関器に比してかなり控え目であることに注意されたい。この実施形態では、計算上厳しい相関及び積分のタスクは、ソフトウェア処理の前に完了される。
【0023】
図2は、図1の要素によって発生された波形201I、201Q及び202を示す。これらの波形201I、201Q及び202は、信号強度(軸208)対コードチップ(軸210)をプロットしたものである。これらの波形は、コヒレントな積分及び大きさの積分の間に畳み込みプロセッサ109の出力を示す。明瞭化のために、3つのコヒレントな積分を各々ベースとする3つの大きさ累算より成る9ミリ秒の信号処理時間しか示されていない。この例では、P=2であり、従って、コヒレントな積分当たり2046個の信号サンプルがある。波形201I及び201Qは、畳み込みプロセッサ109からの出力であり、ここで、201Iは、出力のI成分であり、201Qは、Q成分である。2046個のサンプルの各ブロックは、そのインターバル中に処理された2046個の信号サンプルから畳み込みプロセッサ109によりリアルタイムで発生された全畳み込み結果である。この畳み込み結果は、信号の時間遅延に対応する単一ピーク(参照番号206I及び206Qで示すような)の付近を除いてノイズを含む。信号はエポックごとに繰り返され、2046個のサンプルごとにピークが再度現われる。最初の3つのサイクルにわたり、各エポックからの対応遅延において値を加算することにより、相関結果がRAM110a及び110bに累積される。(例えば、出力時間4における値は、出力時間2050及び4096における値と加算される。)相関ピークは、常に、同じ遅延オフセットで現われ、ピークのサイズは、累積にわたって増加して、3つのエポックでほぼ3倍となる。又、ノイズのレベルも増加するが、3の平方根として上昇するだけである。というのは、ノイズ相関は、エポックからエポックへと相関しないからである。信号対雑音比は、累積プロセスを経て改善され、ほぼ3の平方根だけ増加する。波形201Qは、直角位相チャンネルに生じる同じ信号累積プロセスを示す。
【0024】
信号の第4サイクルで始めて、信号RAM110a及び110bがゼロにクリアされ、信号累積プロセスが再開される。波形201I及び201Qは、9個の信号エポックにわたって3回累積及びダンピングする相関を示している。
【0025】
コヒレントな平均化インターバルの終わりに、累積された信号の大きさが計算され、大きさRAM113へ加算される。大きさRAM113における信号が波形202として示されている。この例では、波形202は、各コヒレントな積分の完了に対応して3回更新される。ピークは、参照番号2121、2122、2123で示されており、ノイズは、参照番号214で示されている。明らかなように、信号対雑音比は、各大きさ累積と共に高くなり、到着時間に対応するピークを識別するシステムの能力が更に向上される。
【0026】
この例において、信号の複素数位相は、9個のエポックにわたって変化することに注意されたい。特に、信号は、最初は、I及びQチャンネルの両方に存在するが、最終エポックにより回転されて、Iチャンネルでは強くなり、Qチャンネルではほぼ存在しなくなる。上述したように、不完全なドップラーシフト同調や他の作用がこの回転を引き起こす。多数のエポックにわたり、位相は、多数のサイクルを経て回転し、累積時に信号の打消しを生じさせる。このため、本発明の受信器は、長時間平均化のための大きさ(非コヒレントな)累積に基づき、短いインターバルのみにわたってコヒレントに累積する。大きさの値は、位相とは独立しており、数秒にわたって首尾良く積分することができる。
【0027】
図3は、累積された大きさ波形202を詳細に示す。プロット300は、信号の時間遅延に対応するピーク2123の付近における畳み込みの大きさを示す。コードチップ軸210上のポイントは、C/Aコードチップ長さをPで除算したものに等しい間隔で離間され、ここで、Pは、信号サンプリングレートと、f0即ちC/Aコードチップレートとの比である。この例では、P=2であり、従って、ポイントは、1/2チップ間隔即ち約500nsで離間されている。(この時間的間隔は、150メーターのレンジ差に対応する。)10メーター又はそれより良好に擬似レンジ測定を達成するために、畳み込み結果は、通常、CPU114において更に処理されて、位置情報が発生される。畳み込みプロセスにより与えられる離散的相関値を使用して、真の時間遅延を推定するのに使用できる多数の補間技術が存在する。一実施形態では、最小2乗推定技術を使用して、ノイズ性測定データに最良に適合する信号のパラメータが識別される。信号の理想的な応答は、信号の自己相関の大きさである。この波形は、立ち上がった三角形302の形状を有するように容易に示すことができる。この三角形の底辺の巾303は、厳密に2C/Aコードチップ、即ち畳み込み結果上の4ポイントである(P=2の場合)。三角形の底辺の高さ304は、信号に対応しない時間遅延に対する畳み込み内のノイズの大きさである。このノイズの大きさは、データから推定することもできるし、或いは増幅器のノイズ指数、ケーブル及びフィルタロス、並びにシステム温度のような設計パラメータに基づいて予め計算することもできる。三角形のピーク305及び三角形の中心306は、信号の大きさ及び時間遅延に対応して未知である。最小2乗方法を使用して、これら2つのパラメータを推定し、ノイズ性データポイントを、所与のピーク及び中心をもつ三角形に適合させることができる。
【0028】
図4は、畳み込みプロセッサ109(及び畳み込み結果処理回路400)の詳細なブロック図で、回路の小さなブロックを繰り返し使用することにより全畳み込みがいかに発生されるかを特に詳細に示す。この実施形態における回路の動作は、図4と、図4のプロセッサ109の動作を示す図5のフローチャートを同時に参照すると共に、図6及び図7の簡単な例を比較することにより最も良く理解できよう。
【0029】
デシメーション回路107からの信号は、I及びQ成分を各々取り扱うシフトレジスタ401a及び401bに接続される。各シフトレジスタ401a、401bは、C/Aコードチップ当りのサンプルの希望数をPとし、設計パラメータとしてKを選択すると、長さがP×Kである。以下に述べるように、Kは、1023の因数である。説明を簡単化するため、以下の説明は、P=2(サンプルが1/2チップ離間される)及びK=33である1つの特定の実施形態に焦点を合わせる。シフトレジスタを経て信号を進めるこの手段は、回路が信号を二重にバッファする必要性を排除し、実施のコスト及び複雑さを低減する。
【0030】
信号は、コードNCO108によりタイミング取りされて、2f0のレートでシフトレジスタ401a及び401bを経て進行する。信号は、一連の部分相関演算を実行できるように、多数のクロックサイクル中これらシフトレジスタに留まる。より詳細には、全部でM回の部分相関が実行され、この例では、M=1023/K又は31である。各部分相関は、各信号シフトレジスタの内容と、P×K(例えば66)個のコードサンプルを含むコードのセグメントとの間の高速ベクトル乗算及び加算演算より成る。高速ベクトル乗算及び加算は、回路402a及び402bにおいて行われる。これら回路402a及び402bは、各々、乗算器410a及び410bと、加算器412a及び412bとを備えている。演算は、信号レジスタ401a又は401bにおける66個の信号サンプルの各々に66個のコードサンプル(33個のコードサンプルをコードエクステンダー409で拡張することにより形成された)を乗算し、それらの結果を加算器412a及び412bにおいて加算することより成る。演算は、I及びQチャンネルにおいて別々に且つ同時に行われる。数学的には、この演算は、内積と称され、次のように定義される。
【数1】
【0031】
ベクトル乗算及び加算の出力は、小さな範囲内に数値を保持してRAM404a及び404bのオーバーフローを回避するために再量子化されてもよい。簡単化のため、量子化装置は、図示されていない。一実施形態では、再量子化は、2ビットの分解能である。
【0032】
ベクトル乗算及び加算の結果は、加算器403a及び403bにより累算され、次いで、畳み込み結果処理回路400により処理される。この回路400は、信号RAM110a、110bと、複素数正規化装置111と、加算器112と、大きさRAM113とを備えている。累算プロセスは、特定時間遅延の現在値をRAM110a及び110bから読み取り、丁度計算された部分相関を加算し、次いで、それらの和をRAM110a及び110bに書き込むことより成る。特定時間遅延に対応する部分相関を適切に結合することにより、その遅延に対する全相関が計算される。上述したように、このプロセスは、信号対雑音比を向上させるために必要に応じて多数の信号エポックの間続けられる。従って、加算器403a及び403bは、1つのエポック内の部分相関を結合することと、多数のエポックにわたって相関を累算することとの2つの目的を果たす。
【0033】
信号RAM110a及び110bからの出力は、複素数正規化装置405において結合されて、信号の大きさを形成する。これらRAM110a及び110bにおけるI及びQ波形は、複素数波形の実数及び虚数部分とみなすことができる。大きさの形成は、各成分を平方し、結果を加算し、結果の平方根をとることより成る。大きさに対して多数の近似法があり、これらを使用して回路を簡単化することができる。一実施形態では、複素数の大きさは、I及びQのスカラーの大きさを独立して取り上げ、どちらが大きいか決定することにより、近似される。大きい方の大きさを取り上げ、それを小さい方の大きさの半分に加算することにより、大きさを近似することができる。
【0034】
大きさ演算の結果は、それらの値を小さな範囲に保持してRAM113のオーバーフローを回避するようにスケーリングされてもよい。簡単化のために、スケーリング装置は図示されていない。一実施形態では、スケーリングは、結果を3ビットシフトする(即ち8で除算する)ことより成る。
【0035】
又、信号の大きさではなく信号の電力を累算することもできる。この場合、405における演算は、電力の推定であり、これは、通常、I及びQの平方の和をとることにより計算される。この場合、図3を参照して説明した擬似レンジ決定アルゴリズムは、大きさ波形ではなく電力波形に対する適合を実行するように若干変更されねばならない。或いは又、付加的な非直線性演算を使用して、I及びQの大きさ又は電力を表わす値を発生することもできる。
【0036】
複素数正規化装置111からの出力は、加算器112により累算されて、大きさRAM113へ送られる。この累算プロセスは、特定時間遅延の現在大きさ値をRAM113から読み取り、丁度計算された大きさ結果を加算し、次いで、その和をRAM113に書き戻すことより成る。上述したように、この大きさ累算は、信号対雑音比の向上を達成するために必要に応じて多数のサイクル中続けられる。
【0037】
ベクトル乗算器402a及び402bは、信号の各シフトに対してM個の部分相関を実行する。コードルックアップ回路408は、各部分相関に対して基準コードサンプルを発生する。ルックアップは、2つのルックアップインデックスにより制御される。第1に、コードは、1オブ32(1 of 32)コードから選択されねばならない。この選択は、畳み込みプロセスを通じて一定であり、処理チャンネルが特定の衛星信号に対して相関するよう構成されたときに確立される。第2のインデックスは、1とMとの間のセグメントインデックスである。各C/Aコードは、1023個のチップより成り、これらは、K個の隣接コードチップより各々成るM個の非重畳セグメントに分割される。ルックアップインデックスは、どのコードセグメントが必要であるか識別する。コードルックアップ回路からの出力は、セグメントを構成するK個のチップである。選択プロセスは、コントロール/アドレスロジック414により制御される。
【0038】
コードエクステンダー409は、セグメントのK個のチップを入力として取り上げ、そのセグメントをK×P個のコードサンプルへと拡張する。この拡張動作は、各コードチップをP個の同じコードサンプルへ変換することより成る。コードエクステンダー409からの出力は、ベクトル乗算器402a−402bへの基準コード入力を形成する。この例では、コードエクステンダーからの出力は、各々2回複写される33個の独特の値で作られた66個のサンプルである。
【0039】
図4に示すアーキテクチャーは、C/Aコードレートf0より実質的に高速なクロックを必要とする。例えば、C/Aコードチップ当たり2つのサンプルが使用され(P=2)、且つK及びMが各々33及び31である場合には、全畳み込みを得るのに、信号シフトレジスタの各シフトに対して31個の部分相関を実行する必要があり、これは、2×f0のレートで進行する。典型的に、RAM110a及び110bを読み取りそして書き込むには、少なくとも2つのクロックサイクルが必要とされる。2つのクロックサイクルを仮定すると、全畳み込みを達成するのに必要な最小クロックレートは、次のようになる。
【0040】
fclk=2×31×2×f0=2×31×2×1.023MHz 127MHz
【0041】
このレートは、近代的な集積回路ロジックで容易に達成できるものである。
【0042】
又、本発明は、全畳み込みのサブセットを計算するのにも使用できることに注意されたい。この場合、信号シフトレジスタの各シフトに対してM個未満の部分相関が実行される。この場合、全遅延範囲は、1つの全畳み込みを作り上げるP×1023未満である。特に、M2個の部分相関が実行される場合には、M2×K×Pの遅延値が発生される。プロセッサに対するクロックレートは、M2対Mの比で減少される。更に、RAMのサイズも、この比で減少される。従って、この別の態様は、全畳み込みを処理するための計算又はメモリリソースをもたないシステムに有用である。
【0043】
K及びMの結果に対する他の選択肢は、更に別の設計上の妥協を許すが、1023の主な因数が3、11及び31であるので、K及びMに対する選択肢は制限される。Kの減少は、シフトレジスタ401a及び401bのサイズと、ベクトル乗算器402a及び402bの複雑さを低減するので望ましいが、より大きなM、ひいては、より高いクロックレートを必要とする。Kに対する選択肢は、3、11、31、33、93である。これらの選択肢は、各々、1.39GHz、380MHz、135MHz、127MH及び45MHzのクロックレートを必要とする(常に、P=2で且つ部分相関当たり2つのクロックサイクルであることを仮定する)。立証の時点で利用できる技術に基づき、1つの実施形態に対してK=33の選択がなされた。将来の技術では、K=11及び380MHzのクロックレートの選択が実現可能となり、ロジックの複雑さを更に低減することになろう。従って、このアーキテクチャーは、スピードとロジックの複雑さとの間の最適な妥協をサポートする望ましい属性を有する。
【0044】
コードセグメントのシーケンスは、コントロールロジック414により制御される。このコントロールロジックは、RAM110a、110b及び113の正しいアドレスも識別する。以下に説明するように、部分相関は、非逐次の順序で発生され、従って、RAMアドレスの発生は、些細なことではない。
【0045】
図4の回路の動作は、図5のフローチャートを参照することによっても理解できる。動作は、ステップ501において、信号シフトレジスタ401a及び401bの予めのロードで始まる。この点において、畳み込み処理を開始することができる。ステップ502では、特定の部分相関に対してコードセグメントがアクセスされる。ステップ503では、コードセグメントがコードエクステンダーによりC/Aチップ当たりP個のサンプルをもつように拡張される。次いで、ステップ504において、遅延インデックス及びそれに対応するRAMアドレスが計算される。遅延インデックスは、全畳み込みのどのポイントが部分相関により更新されるか指示する。図7を参照して説明する例から明らかなように、遅延インデックスは、非直線的であるが決定論的にジャンプする。アドレスの計算は、信号シフトの数及びコードセグメントの関数である。
【0046】
ステップ505では、ベクトル乗算器402a及び402bを使用して部分相関が計算される。ステップ506では、遅延インデックスにより指示された位置において信号RAMに結果が累積される。次いで、ステップ507において、処理がコヒレントな積分インターバルの終わりに到達したかどうか決定するチェックが行われる。もしそうでなければ、ステップ502aに戻り、次のコードセグメントに対して上記ステップを繰り返す。
【0047】
ステップ507において、部分相関が全てのコードセグメントに対して完了した(例えば、31個の部分相関)ことがチェックにより指示される場合には、ステップ508へ進む。ステップ508では、信号レジスタ401a及び401bが1サンプルだけシフトされる。
【0048】
次いで、プロセスは、ステップ509へ進み、最後のシフトがコヒレントな積分インターバルの終わりに遭遇したかどうかのチェックが実行される。もしそうでなければ、プロセスは、ステップ502のスタートに復帰する。そのチェックによりコヒレントな積分インターバルの終りが指示される場合には、ステップ510へと続き、複素数正規化装置111により信号の大きさが計算される。その結果が、加算器112を使用して加算され、大きさRAM113に記憶される。次いで、ステップ511において、全ての大きさ累算が実行されたかどうか決定するためのチェックが行われる。もしそうであれば、ステップ512で終了となる。さもなければ、ステップ501で次の部分相関を実行することにより処理が続けられる。
【0049】
図6及び図7は、本発明が部分相関をいかに使用して全畳み込み結果を累算するかを簡単な例により示している。明瞭化のため、これらの図は、GPS信号の長さ1023のC/Aコードに対して、非常に短い長さ6のコードの畳み込みを示す。更に簡単な例とするために、コードチップ当たり1つのサンプルが使用され、即ちP=1である。図6は、標準的な整合フィルタ解決策による畳み込みを示し、図7は、部分相関を結合する方法による同一の畳み込みを示す。図7の細部は、本発明の全体的な動作を理解するのに有用である。両方の方法は、同じ畳み込み結果を発生する。
【0050】
図6は、長さ6の信号に対する従来の整合フィルタの動作を示す。この動作は、シフト0と示された時点で開始される。この時点で、信号の全サイクルを構成する6個の連続する信号サンプルが信号シフトレジスタ601にある。個々のサンプルは、大文字のインデックスA、B、C、D、E及びFで示されている。全長6のコードに対するコードサンプルは、基準レジスタ602に保持され、小文字のインデックスa、b、c、d、e及びfで示される。シフト0の時間に、ベクトルの乗算及び加算が実行されて、シフト0に対する相関結果を発生する。各信号サンプルは、それに対応するコードサンプルで乗算され、それらの結果が加算されて、相関結果603が生じる。
【0051】
次いで、信号シフトレジスタ604は、シフト1で示されたように、1サンプルだけ進められる。信号は、周期的であり、従って、レジスタの左側に導入される新たなサンプルは、右側へシフトして出されるものと同じである。レジスタ604のシフトされた内容は、インデックスF、A、B、C、D及びEをもつ新たなサンプルである。コードは、シフトされない。ベクトル乗算及び加算は、ここで、シフト1に対する相関結果605を生じさせる。このシフトプロセスは、5つの付加的なシフトに対して続けられ、その時点で、全畳み込みを形成する全部で6個の相関結果が得られる。
【0052】
図7は、部分相関の方法により同じ畳み込み結果がいかに得られるかを示す。上述したように、本発明は、コードを長さKのM個のセグメントに因数分解することを必要とする。図7の簡単な例では、長さ6のコードは、長さ2の3つのセグメントに因数分解され、即ちK=2、M=3である。動作は、シフト0で示された時点に開始される。この時点で、2つの信号サンプルが信号シフトレジスタ701に保持される。信号サンプルは、大文字インデックスA及びBで示される。コードの6個のサンプルは、各々長さ2の3つのセグメントに含まれる。第1コードセグメント702は、小文字のインデックスa及びbで示された2つのコードサンプルを含む。信号は、3つの部分相関演算に対して位置が保持され、部分相関結果703a、703b及び703cを生じる。第1の部分相関結果は、信号レジスタの内容と第1コードセグメント(セグメント1)との間のベクトル乗算及び加算により形成される。第2及び第3の結果は、各々信号レジスタと第2及び第3コードセグメントとのベクトル乗算により形成される。信号レジスタは、全部で3つのベクトル乗算を実行するに充分な時間中位置が保持され、この時間中にはコードがシフトされず、むしろ、異なるコードセグメントが選択されることに注意されたい。
【0053】
部分相関結果は、信号経路705に基づいてメモリに累積される。例えば、シフト0では、第1コードセグメントからの部分相関が相関結果704に加算される。第2セグメントからの部分相関は、シフト2に対する相関結果706に加算される。第3セグメントからの部分相関は、シフト4に対する相関結果708に貢献する。
【0054】
3つの部分相関の後に、信号がシフトされる。シフト1で示されたこの段階において、信号レジスタは、サンプルF及びAを含む。この場合も、3つの部分相関が、上述したように、同じ3つのコードセグメントで発生される。これら部分相関からの結果は、シフト1、3及び5に対する相関結果710、712及び714に各々貢献する。プロセスは、4つの付加的な信号シフトについて続けられ、その時点で、全畳み込み結果が得られる。明らかなように、この動作は、畳み込みを構成する6つの全結果に貢献する合計18個の部分相関の発生を必要とする。
【0055】
図7に示すアーキテクチャーは、本発明の2つの重要な特性を示している。第1に、長さ6のコードに対し、長さ2のシフトレジスタ並びにベクトル乗算及び加算ユニットだけを使用して全畳み込みが発生されたことが明らかである。これは、これら要素が長さ6のものである図6の場合より回路を必要としない。第2に、図7において、コードサンプルは、各シフトに対して同一の固定セグメントでアクセスされ、各セグメントは、コードの別々の非重畳区分である。従って、図8及び図9を参照して更に述べるように、簡単なルックアップ又はレジスタ構成を使用して、ベクトル乗算器にコードを供給することができる。これらの構成は、例えば、より複雑な1組の順列においてコードビットの大きなブロックを得ることが必要な他のアーキテクチャーよりも、回路を必要としない。又、本発明は、コード発生回路を設ける必要性も排除する。
【0056】
図8は、コードルックアップ回路408の一実施形態を示すブロック図である。テーブル801は、32個のコード各々の全1023ビットに対する記憶値を例えばリードオンリメモリ(ROM)又は固定布線ロジックに含む。テーブル801は、各コードに1つづつ、32個のサブテーブルとして編成される。各サブテーブルは、更に、長さKのM個のセグメントとして編成され、ここで、K×M=1023であり、K及びMは、既に説明したように選択される。マルチプレクサ802は、選択値に基づいて特定のコードを選択する。マルチプレクサ802の出力は、希望のコードに対する特定のサブテーブルである。マルチプレクサ803は、1とMとの間のセグメント選択値に基づいて特定のセグメントを選択する。マルチプレクサ803の出力は、長さKの特定のコードセグメント804であり、これは、コードエクステンダー409に送られるコードビットを含む。
【0057】
マルチプレクサ803は、各部分相関、即ち2つのクロックサイクルごとに、コードセグメントの切り換えを許すために高速度でなければならないことに注意されたい。このため、全てのコードビットを、コードジェネレータの慣習的なやり方においてオンザフライで発生するのではなく、テーブル801に予め記憶することが必要となる。
【0058】
図8の回路は、例示のためのものに過ぎない。実際には、機能的に同等な多数の異なる回路設計がある。特に、近代的なASIC設計に使用される論理合成のプロセスは、上述したものと同等の振舞いを達成するが必ずしも上述したようにマルチプレクサを使用しないあるゲートパターンを導く。
【0059】
図9は、コードルックアップ回路408の別の実施形態を示すブロック図である。特定コードに対応する1023個のコードビットが、長さKのM行として編成された1023個の二方向シフトレジスタ901に保持される。これらシフトレジスタは、ランニングモード及びロードモードの2つのモードで動作する。
【0060】
ランニングモードでは、各レジスタ901は、次の行においてその上のレジスタへサンプルをシフトするように構成されるが、最も上の行のレジスタは、最も下の行のレジスタへシフトする。ランニングモードに対するシフト方向は、901内において実線の矢印で示されている。全てのレジスタをクロックすることにより、コードビットの行が循環して、いつでも、最も上の行が長さKのM個のコードセグメントの1つを含むようになる。この最も上の行のビットは、コードエクステンダー409に供給される。これらのレジスタは、迅速に循環し、各部分相関に対して異なるコードセグメントが得られるようにする。
【0061】
ロードモードでは、各レジスタは、その行において次のレジスタへサンプルをシフトするように構成されるが、最後の列のレジスタは、その上の行における最初の列のレジスタへシフトする。ロードモードに対するシフト方向は、901内の点線矢印で示されている。左下のシフトレジスタ904は、コードジェネレータ902に接続される。このコードジェネレータは、選択値に基づいて特定コードの1023コードビットを逐次に生成することのできる慣習的なコードジェネレータである。コードルックアップ回路を特定コードに対して構成するときには、レジスタをロードモードに入れ、ジェネレータを使用してコードのビットを発生し、これらビットは、レジスタを通してクロックされる。全てのビットがクロックされた後に、コードは、長さKのM個のセグメントとしてレジスタに残る。次いで、回路は、ランニングモードで使用する準備ができる。
【0062】
図10は、多数の分解能モードで動作することのできるGPS受信器1000の別の実施形態を示すブロック図である。このGPS受信器1000は、標準分解能モード又は高分解能モードのいずれかで動作する畳み込みプロセッサ1009を有する。更に、標準分可能モードにおけるデジタル信号サンプルは、C/Aコードチップの1/2だけ離間される(即ちP=2)。高分解能モードにおけるデジタル信号サンプルは、C/Aコードチップの1/5だけ離間される(即ちP=5)。従って、コードNCO1008及びデシメーション回路1007は、複数のサンプリングレートで動作する。当業者であれば、サンプリング間隔として他の値を容易に案出できるであろうし、本発明を3つ以上の分解能モードで動作できることが理解されよう。
【0063】
図10の実施形態は、図1に示したものと同様の要素を有する。図1と同じ参照番号を有する要素は、図1を参照して上述したように動作する。デシメーション回路1007、コードNCO1008、畳み込みプロセッサ1009及びモード選択プロセッサ1002のような要素は、以下に述べるように、複数の分解能モードの使用を容易にするように動作する。図10は、モード選択プロセッサ1002を更に含む。このモード選択プロセッサ1002は、受信信号を処理して、処理チャンネル1004が高分解能モードで動作すべきか標準分解能モードで動作すべきか決定する。
【0064】
図1に示した実施形態と同様に、図2は、図10の要素により発生される波形を示す。図2に示された波形は、標準モードの動作を示すものであるが、高分解能モードの動作も、同様の特性の波形を発生する。より詳細には、高分解能モードにおいてP=5の場合には、全畳み込みにおける合計ポイント数が、2046ではなくて、5115となる。しかしながら、以下に詳細に述べるように、高分解能モードでは畳み込みの一部分しか発生されない。
【0065】
標準分解能(即ちP=2)では、最小2乗推定が、図3の三角形の底辺の巾303で示されたように、相関の巾にわたり4ポイントしか使用しないことに注意されたい。これは、ノイズの存在中では、曲線適合プロセスの精度を限定する。更に、多くの場合に、三角形の中心(即ち最大相関のポイント)は、観察された相関値と相関値との間にある。この状態では、観察された相関、ひいては、観察された信号対雑音比は、三角形の頂点が観察ポイントに近い場合よりも著しく低い。高分解能モードは、最小2乗推定プロセスに多数の微小離間ポイントを含ませることにより精度及び信号対雑音比を改善する。
【0066】
より詳細には、図11は、図2に示されたものと同じ相関が高分解能モードで処理されるときに累積される大きさ波形を詳細に示す。グラフ1100は、高分解能モードで処理される信号の時間遅延に対応するピーク2123の付近における畳み込みの大きさを示す。コードチップ軸210上のポイントは、C/Aコードチップの長さをPで除算したものに等しい間隔で離間され、ここで、Pは、信号サンプリングレートと、f0即ちC/Aコードチップレートとの比である。高分解能の例では、P=5であり、従って、ポイントは、1/5チップ間隔、即ち約200nsで離間される。(この時間間隔は、約60メーターのレンジ差に対応する。)高精度の擬似レンジ測定を達成するために、畳み込みの出力は、通常、CPU114において更に処理される。
【0067】
標準分解能の処理と同様に、畳み込みにより与えられる離散的相関値を使用して真の時間遅延を推定するのに使用できる多数の補間技術が存在する。一実施形態は、最小2乗推定技術を使用して、ノイズ性データに最良に適合する信号のパラメータを識別する。相関応答は、立ち上がった三角形1102の形状をとる。三角形1102の巾1103は、厳密に2C/Aコードチップであり、これは、11個のサンプルポイントに対応する(P=5の場合)。三角形1102の底辺の高さ1104は、信号に対応しない時間遅延に対する畳み込み内のノイズの大きさである。このノイズの大きさは、データから推定することもできるし、或いは増幅器のノイズ指数、ケーブル及びフィルタロス、並びにシステム温度のような設計パラメータに基づいて予め計算することもできる。三角形1102のピーク1105及び中心1106は、信号の大きさ及び時間遅延に対応して未知である。最小2乗方法を使用して、これら2つのパラメータを推定し、ノイズ性データポイントを、特定のピーク及び中心をもつ三角形に適合させることができる。
【0068】
標準分解能モードに勝る高分解能モードの1つの利点は、立ち上がった三角形の相関応答が2倍以上のポイントでサンプリングされることである。当業者であれば、適合プロセスの精度は、推定に使用される値の数に依存することが理解されよう。更に、高分解能モードでは、三角形の頂点と三角形の底辺との比が増加する。これは、相関ポイントが最大相関ポイントの付近に得られるということも一部にあって、信号対雑音比の改善を示す。従って、高分解能モードは、標準モードでは適切に見分けられない相関ピークを確実に識別及び測定するのに使用できる。これは、GPS衛星から屋内で受信される信号のような低エネルギー信号を処理するときに非常に効果的である。
【0069】
図12を参照して更に説明するように、希望の分解能を得るようにパラメータP、K及びMの値を動的に変化させることにより2つの動作モードが達成される。一実施形態では、標準モードにおいてP=2(即ちC/Aコードチップ当たり2個のサンプル)であり、高分解能モードにおいてP=5(即ちC/Aコードチップ当たり5個のサンプル)である。完全な相関ポイントは、1/Pチップだけ離間され、従って、Pの値が大きいほど、分解能が微細であることが明らかである。上述したように、Kは、設計パラメータとして選択され、1023の因数である。簡単化のため、これ以降の説明は、標準モードにおいてP=2及びK=33であり、高分解能モードにおいてP=5及びK=11である1つの特定の実施形態に焦点を合わせる。
【0070】
図12は、多数の分解能モードにおいて本発明を動作するのに適した畳み込みプロセッサ1009の別の実施形態を示すブロック図である。簡単化のため、処理チャンネルIしか示されていないが、Qチャンネルも同じ処理要素を含むことが明らかである。この実施形態では、畳み込みプロセッサ1009は、シフトレジスタ1201と、ベクトル乗算回路1202と、加算器1203と、コードエクステンダー1209と、コードルックアップテーブル1208とを備えている。コードエクステンダー1209は、更に、標準コードエクステンダー1204と、高分解能コードエクステンダー1205とを備えている。デシメーション回路1007からのI信号は、シフトレジスタ1201に接続される。シフトレジスタ1201は、P×Kの値が標準モード及び高分解能モードに対して変化するので可変長さである。より詳細には、シフトレジスタ1201は、標準モードでは66個のサンプルを、高分解能モードでは55個のサンプルを保持しなければならない。従って、シフトレジスタ1201は、両長さをサポートするために66個のエレメントを含む。高分解能モードでは、最後の11個のエレメントがディスエイブルされる。
【0071】
信号は、標準モード又は高分解能モードの各々に対し、コードNCO1008によりタイミング取りされて、Pf0のレートでシフトレジスタ1201を経て進行する。信号は、一連の部分相関演算を実行できるように多数のクロックサイクル中に位置が保たれる。より詳細には、全部でM個の部分相関が実行され、但し、M=1023/Kである。ここに示す例では、標準モードの場合にM=31であり、高分解能モードの場合にM=93である。各部分相関は、シフトレジスタ1201の内容と、P×K個のコードサンプルを含むコードのセグメントとの間の高速ベクトル乗算及び加算演算より成る。この演算は、乗算器1210及び加算器1212を備えたベクトル乗算器1202を経て実行される。シフトレジスタ1201と同様に、ベクトル乗算器1202は、標準及び高分解能の両動作モードをサポートするために可変長さである。
【0072】
相関演算は、シフトレジスタ1201におけるP×K個の信号サンプルの各々にP×K個のコードサンプル(コードエクステンダー1209でコードサンプルを拡張することにより形成された)を乗算し、それらの結果を加算器1212において加算することより成る。上述したように、数学的には、この演算は、内積と称される。ベクトル乗算及び加算の結果は、図4を参照して上述したのと同様に、加算器1203により累算され、畳み込み結果処理回路400により処理される。
【0073】
コードルックアップテーブル1208は、各部分相関に対して基準コードサンプルを発生し、標準及び高分解能の両モードに対してコードセグメントを供給するように編成される。第1に、コードは、1オブ32(1 of 32)コードから選択されねばならない。この選択は、畳み込みプロセスを通じて一定であり、処理チャンネルが特定の衛星信号に対して相関するよう構成されたときに確立される。第2のインデックスは、1とMとの間のセグメントインデックスである。ここに示す例では、セグメント当りのサンプルの数は、標準モードにおいて33であり、高分解能モードにおいて11である。両モードをサポートするために、コードルックアップテーブル1208は、11チップのセグメント1207を93個含む。この93個のセグメント1207は、更に、各々31個のセグメントの3個のブロック1206a−cへと編成される。各グループ1206a−c(11チップセグメント)の出力は、コードエクステンダー1209に接続される。
【0074】
標準モードでは、各グループ1206a−cの出力セグメントは、33個のチップを有する巾広セグメントを形成するように結合される。より詳細には、セグメントの選択は、1と31との間で行われる。セグメントの選択及びコードの選択は、グループ1206a−cからの11個のサンプルの3個のセグメント1207をマルチプレクスするのに使用される。セグメント1207は、33サンプル巾のセグメントを形成するように連結され、これは、標準コードエクステンダー1204への入力である。高分解能モードでは、セグメントの選択が1から93までで行われる。セグメント1207の1つだけがグループ1206a−cから選択される。次いで、11サンプルセグメント1207が高分解能コードエクステンダー1205に接続される。
【0075】
標準モードでは、標準コードエクステンダー1204がアクティブとなり、33サンプル巾のコードセグメントを66サンプルに拡張する。高分解能モードでは、高分解能コードエクステンダー1205がアクティブとなり、これは、11サンプルのコードセグメントを55サンプルに拡張する。コードエクステンダー1209は、標準コードエクステンダー1204及び高分解能コードエクステンダー1205を含むものとして示されているが、当業者であれば、単一のコードエクステンダー1209へと機能的に結合できることが理解されよう。
【0076】
クロックレートは、標準モードと高分解能モードとの間で切り換えられる。例えば、標準モードでは、図4を参照して述べたように、P、K及びMが各々2、33及び31で、且つRAMサイクル当たり2つのクロックサイクルが必要とされる場合に、約127MHzのクロックレートが、リアルタイムでの全畳み込みの実行をサポートする。ここに示す実施形態、即ち高分解能モードでは、パラメータP、K及びMが各々5、11及び93である。従って、全畳み込みを発生するためのクロックレートは、次のようになる。
【0077】
fclk=5×93×2×f0=5×93×2×1.023MHz 952MHz
【0078】
このレートは、近代的な集積回路ロジックでは達成が困難であり、且つRAMのサイズは2046サンプルから5115サンプルへと成長するので、高分解能モードで動作するときには、畳み込みプロセッサ109のコスト及び複雑さを減少するために、全畳み込み未満のものを発生するのが望ましい。
【0079】
それ故、一実施形態では、高分解能モードにおいて、入力信号のシフトごとに実行される部分相関の数を減少することにより、全畳み込み未満のものが計算される。図13を参照して以下に述べるように、部分相関は、相関のポイントが全畳み込み内の当該特定領域に対して発生されるように選択される。この別の実施形態では、必要とされるクロックレートは、次のように表わされる。
【0080】
fclk ’=5×L×2×f0
【0081】
但し、Lは、Mより小さい数であって、入力サイクルシフト当りの部分相関の数を表わす。従って、発生される相関ポイントの全数は、P×K×Lである。例えば、一実施形態では、L=12であり、P×K×L=660、即ちC/Aコードエポックの約1/8である。この例では、必要とされるクロックレートは、次のように表わされ、
【0082】
fclk=5×12×2×1.023MHz 123MHz
【0083】
標準モードのクロックレートと釣り合った値である。
【0084】
全畳み込みのサブセットしか発生されないので、信号ピークを含む当該部分を選択することが必要となる。図13は、多数の相関分解能を計算するための本発明の動作方法1300を示すフローチャートである。この方法1300は、ステップ1302で始まる。ステップ1304において、高分解能モードを直接使用できるに充分な外部補助情報が存在するかどうか決定するためのチェックが行われる。この補助情報は、当該衛星の推定擬似レンジ及びローカルクロックバイアスの推定を含む多数の形態をとることができる。この補助情報が充分正確である場合には、ステップ1310において高分解能モードへ移行する。しかしながら、ほとんどの場合、ローカルクロックバイアスは未知である。例えば、推定擬似レンジは、記憶された天体暦及び最後の既知の受信器位置から得られるが、受信器が正確な時間を維持しないか又は外部から同期されない限り、ローカルクロックバイアスは未知である。充分な外部補助情報がない場合には、ステップ1306において擬似レンジ測定が行われる。ステップ1306では、標準分解能を使用して全畳み込みが得られる。1つ以上の測定が標準モードでなされた後に、ローカルクロックバイアスがステップ1308で推定される。このステップは、タイムラグエラーの推定を含むのも任意である。この方法1300は、次いで、ステップ1310において高分解能モードへ移行する。この点において、標準分解能における相関ピークを囲む複数のウインドウに信号遅延を結び付けることができ、これは、ステップ1312で計算される。レンジウインドウが計算された後に、方法1300は、ステップ1314において、高分解能モードで(即ち高分解能相関ピークを使用して)擬似レンジ測定を実行する。この方法1300は、ステップ1316で終了となる。
【0085】
この方法1300は、部分畳み込みしか計算されないという制約があるにも拘らず、高分解能モードを有益に使用できるようにする。少なくとも1つの衛星が標準モードで検出される限り、高分解能モードを呼び出すことができる。高分解能モードでは、相関処理の感度が向上され、付加的な衛星を検出できるようにする。更に、上述したように、高分解能モードでは、全ての測定の精度が改善される。
【0086】
本発明の教示を組み込んだ種々の実施形態を図示して詳細に説明したが、当業者であれば、これらの教示を組み込んだ他の変形態様も容易に案出できるであろう。
【図面の簡単な説明】
【0087】
【図1】本発明を構成するGPS受信器のブロック図である。
【図2】図1の発明により発生される波形の一例を示す。
【図3】図2の累積された大きさ波形を詳細に示す。
【図4】畳み込みプロセッサ及び畳み込み結果処理回路の一実施形態を示す詳細なブロック図である。
【図5】図1の発明の動作方法のフローチャートである。
【図6】慣習的なやり方で全畳み込みを計算する簡単な例を示すグラフである。
【図7】図6の全畳み込みが本発明を使用していかに実行されるか示すグラフである。
【図8】図1の発明に使用するのに適したコードルックアップ装置の実施形態を示す。
【図9】図1の発明の別の実施形態に使用するのに適した2次元コードシフトレジスタの実施形態を示す。
【図10】本発明の別の実施形態を構成するGPS受信器のブロック図である。
【図11】高分解能モードで累積された大きさ波形を詳細に示す。
【図12】図10の発明に使用するのに適したコードルックアップ装置の実施形態を示す。
【図13】図10の発明の動作方法を示すフローチャートである。
【符号の説明】
【0088】
100・・・グローバルポジショニングシステム(GPS)受信器、101・・・アンテナ、102・・・RI/IFコンバータ、103・・・A/Dコンバータ、104・・・処理チャンネル、105・・・チューナー、106・・・キャリアNCO、107・・・デシメーション回路、108・・・コードNCO、109・・・畳み込みプロセッサ、110a、110b・・・信号RAM、111・・・複素数正規化装置、112・・・加算器、113・・・大きさRAM、114・・・CPU、201I、201Q、202・・・波形、400・・・畳み込み結果処理回路、401a、401b・・・シフトレジスタ、402a、402b・・・ベクトル乗算器、403a、403b・・・加算器、410a、410b・・・乗算器、412a、412b・・・加算器、408・・・コードルックアップ回路、409・・・コードエクステンダー、414・・・コントロールロジック
【0001】
本発明は、デジタル信号受信器のための信号相関器に関し、より詳細には、例えば、グローバルポジショニングシステム(GPS)受信器において信号相関を実行するための方法及び装置に関する。
【背景技術の説明】
【0002】
グローバルポジショニングシステム(GPS)の信号を測定するプロセスは、既知の擬似ランダムノイズ(PRN)コードに対して到来信号の一連の相関を試みることによりノイズの存在中でGPS信号をサーチするための手順で始まる。このサーチプロセスは、信号の厳密な周波数及び到着時間遅延の両方が未知であるために長々しいものである。信号を見出すために、受信器は、慣習的に2次元サーチを実行し、各考えられる周波数において各遅延の可能性をチェックする。特定の周波数及び遅延において信号の存在をテストするために、受信器がその周波数に同調され、到来する信号が、到着時間に対応する量だけ遅延された既知のPRNコードと相関される。信号が検出されない場合には、次の遅延の可能性に対してサーチが続けられ、全ての遅延可能性がチェックされた後に、次の周波数可能性へと続けられる。各個々の相関は、信号をノイズから区別するに充分な信号平均化を許すために1ミリ秒以上にわたって行われる。数千の周波数及び遅延の可能性がチェックされるために、収集プロセス全体では数十秒を要する。
【0003】
最近、ワイヤレス装置へのGPS技術の新たな応用が出現し、例えば、非常探索能力を与えるためにセルラー電話にGPSが利用されている。これらの用途では、数秒程度の迅速な信号収集が要求される。更に、これらの用途では、GPS受信器を、苛酷な信号環境や、GPS信号レベルが相当に減衰される屋内で動作することが要求される。減衰した信号を検出する場合には、比較的長い時間周期にわたって各相関を実行する必要がある。例えば、慣習的なGPS受信器では1から10ミリ秒の周期が使用されたのに対して、数秒にわたって積分が実行される。慣習的な受信器により使用される2次元の逐次サーチプロセスは、このような長い積分時間では実用的でない。というのは、全体的なサーチ時間が100倍以上も増加するからである。
【0004】
サーチプロセスを加速するために、GPS設計者は、多数の到着時間可能性を同時にチェックできるように受信器に付加的な相関器を追加する。典型的に、追加される各相関器は、個別のコードミクサ及び信号アキュムレータを必要とする。これは、所与の感度レベルに対し、相関器の数に比例してサーチ時間を減少する。セルラー電話の用途で要求される感度及び収集時間を達成するために、設計上、数千個の相関器を組み込まねばならない。この追加は、通常、消費者クラスの装置の場合に複雑さ及び費用が禁止的なものとなる。
【0005】
例えば、1999年5月4日付の米国特許第5,901,171号には、単一の時分割処理ブロックを使用して、12チャンネルの各々において20個までの同時相関を実行できるようにする三重化技術が開示されている。これは、20の遅延可能性のブロックが同時にチェックされるので、単一相関器の設計に対して性能の改善を与える。全範囲の遅延不確実性にわたる全信号サーチは、2046個の遅延をチェックするために、20個の相関器のブロックを約100回順次に使用することを必要とする。従って、収集を数秒で実行しなければならない場合には、積分時間が数十ミリ秒に限定される。これでは、屋内GPS用途に必要とされる感度を得るのに不充分である。
【0006】
サーチプロセスを更に改善するために、他のGPS受信器のアーキテクチャーは、到来する信号と既知のPRNコードとの間に畳み込みを発生する処理能力を備えている。これは、全C/Aコードエポック(epoch)(1023個のチップ)にわたり全ての時間遅延可能性に及ぶ完全な1組の相関器を設けることに等しく、1997年9月2日付の米国特許第5,663,734号には、ソフトウェアアルゴリズムを使用して必要な相関結果を効率的に発生するための高速フーリエ変換(FFT)ベースのソフトウェア技術が開示されている。この解決策は、ソフトウェアFFTを実行するのにプログラム可能なデジタル信号プロセッサ(DSP)が必要とされ、且つ未処理の信号サンプルを記憶するのに大きなメモリが必要とされるので、全ての用途に適したものではない。更に、この解決策は、ソフトウェア計算であることと、信号の完全なスナップショットが記憶された後でなければソフトウェア処理がスタートしないことから、大きな処理遅延をもつことになる。多くの用途では、リアルタイム処理解決策、好ましくは、広範囲なソフトウェア処理を伴わない解決策が望まれる。リューシン氏等の「Fast Acquisition by Matched Filter Technique for GPS/GLONASS Receivers」、第307−315ページには、1023個のタップをもつ整合フィルタを使用してリアルタイムで畳み込みを実行するためのハードウェア解決策が説明されている。この整合フィルタは、全C/Aコードエポックを保持するに充分な大きさのシフトレジスタと、全エポックの信号とC/Aコードとの間の内積を発生する巾1023のベクトル乗算器・加算器ユニットとで構成される。
【0007】
この回路は、セルラー電話のような低コストの消費者向け装置の制約に対して複雑である。他の整合フィルタ解決策、例えば、Pコード収集のための軍用クラス受信器に使用される解決策も、大きなベクトル乗算器を組み込んでいる。
【0008】
従って、全エポックの信号及びC/Aコードを処理することのできる改良された簡単且つ低コストのGPS処理ブロックが要望される。このような装置は、比較的簡単なハードウェアから構成されねばならず、しかも、好ましくは、大きなベクトル乗算器を伴わずに、全畳み込み又は多数の並列な相関を発生することができねばならない。
【発明の概要】
【0009】
本発明は、未処理の信号サンプルを記憶せずに且つ広範囲のソフトウェア処理を行わずにリアルタイムで畳み込み結果を発生することにより、入力信号(例えば、GPS信号)と擬似ランダムノイズ(PRN)コード基準との間の全畳み込みを計算するための方法及び装置を提供する。この装置は、全エポックを処理するサイズのベクトル乗算器と同じ結果を得るために高速度で動作するベクトル乗算器を備えている。本発明は、セルラー電話のような消費者クラス装置の複雑さ制約に適合する集積回路において実施することができる。その設計には、高い感度を確保するために畳み込み結果の長時間平均化を可能にするのに必要なロジックが含まれる。本発明は、屋内で受信された信号を含む著しく減衰した信号からポジション・ロケーションを導出するのに使用するために信号を相関することができる。
【0010】
完全な装置は、従来のGPSチューナーと、デシメーション回路と、畳み込みプロセッサと、畳み込み結果を累算するRAMブロックとで構成される。畳み込みプロセッサは、100MH以上の高いクロックレートで動作して、回路の小さなブロックを繰り返し使用することにより全畳み込みを計算できるようにする。より詳細には、畳み込みの各ポイントが、エポックの一部分だけを処理するサイズのベクトル乗算器を使用して各々発生される一連の部分相関へと分解される。本装置は、C/Aコードを、コードセグメントの非重畳セットへと細分化することにより、部分相関を組織化する。各部分相関は、一度に1つのコードセグメントだけを使用し、簡単なルックアップテーブルを使用してC/Aコードを効率的に記憶及び検索できるようにする。
【0011】
プロセッサは、入力IFサンプルをデシメートして希望サンプルレートの信号流を生成することで動作を開始し、そのサンプルレートは、到来する信号のタイミングと正確に一致される。希望サンプルレートがPf0(C/Aチップ当たりP個のサンプル)である場合には、各信号エポックにおいて厳密に1023×P個のサンプルが取り出されるようにサンプリングレートがセットされる。プロセッサは、P×K個の入力サンプルを保持するサイズのシフトレジスタを経て信号クロック信号を相関し、ここで、Kは、1023の因数である。各信号シフトにおいて、一連のM個の部分相関演算が実行され、Mは、M×K=1023となるように選択される。各部分相関は、C/Aコードの長さKセグメントをP×K個のサンプルへと拡張することにより形成された基準サンプルのブロックと、信号シフトレジスタの内容との内積をとることで構成される。部分相関結果は、メモリに累積される。部分相関結果を累積することにより、プロセッサは、全畳み込みまで、多数の相関ポイントに対する完全な相関結果を発生する。
【0012】
本発明は、別の実施形態において、2つの動作モードを提供する。標準的な動作モードでは、通常C/Aコードチップの半分である標準的なチップ間隔を使用して、全畳み込みが発生される。高分解能モードでは、例えばC/Aコードチップの1/5である減少チップ間隔を使用して、畳み込みの一部分が発生される。モード間の移行は、アルゴリズムにより制御され、これが行われるのは、以前の測定及び/又は外部で得られる情報が、高分解能相関が計算された畳み込みの一部分を収集することに焦点を合わせたときである。
【0013】
本発明は、添付図面を参照した以下の詳細な説明を考慮することにより容易に理解できるであろう。
【詳細な説明】
【0014】
図1は、本発明を組み込んだグローバルポジショニングシステム(GPS)受信器100のブロック図である。本発明が組み込まれたプラットホームとしてGPS受信器を使用することで本発明の1つの用途が形成される。本発明は、信号相関を必要とする他のプラットホームにも使用できる。
【0015】
信号(GPS信号のような)は、アンテナ101により受信される。高周波/中間周波コンバータ(RF/IFコンバータ)102は、信号をフィルタし、増幅し且つ周波数シフトし、次いで、信号は、アナログ/デジタルコンバータ(A/D)103によりデジタル化される。これら要素101、102及び103は、従来のGPS受信器に使用された要素と実質的に同様である。
【0016】
A/D103の出力は、デジタルロジックで実施された1組の処理チャンネル1041、1042、・・104n(nは整数)に接続される。各処理チャンネル104nは、特定のGPS衛星からの信号を処理するのに使用される。特定チャンネルの信号は、チューナー105によってデジタルで同調され、このチューナーは、数値制御発振器(NCO)106により駆動される。チューナー105は、2つの目的を果たす。第1に、RF/IF変換後に残っているIF周波数成分を除去する。第2に、衛星の移動、ユーザの移動及び基準周波数エラーにより生じる衛星ドップラー周波数シフトを除去する。チューナーからの出力は、同相成分(I)及び直角位相成分(Q)より成る基本帯域信号である。チューナー105及びキャリアNCO106は、従来のGPS受信器設計で使用されるものと実質的に同様である。
【0017】
デシメーション回路107は、チューナー105の出力を処理する。デシメーション回路107の出力は、入力信号のタイミングに一致するように正確にタイミング取りされた割合で出力されるI及びQ成分をもつ一連の複素数信号サンプルである。本発明の一実施形態において、デシメーション動作は、到来する全ての信号サンプルを出力サンプルの周期にわたって加算する簡単な前加算器である。数値制御発振器(NCO)108は、サンプリングプロセスのタイミングを取るのに使用される。例えば、P=2の場合には、コードNCO108は、周波数(2×fs)を発生するようにセットされ、ここで、fsは、f0(GPS信号のC/Aコードチップレート)をドップラーシフトに対して調整したものである。NCOは、ファームウェアコマンドからの外部入力に基づいてドップラーシフトを調整する。ドップラーシフトは、各衛星で異なるので、各チャンネル104nに対して個別のコードNCO108及びデシメーション回路107が必要とされる。コードNCO108は、任意の周波数を発生することができるので、到来サンプルレートがfsの整数倍である必要はないことに注意されたい。デシメーション回路107が前加算器である場合には、加算されるサンプルの数が、通常、2つの値の間で切り換わり、長い時間にわたって正しいサンプルタイミングが維持される。例えば、到来サンプルレートが10MHzであり且つ希望のサンプルレートが2.046MHzである場合には、前加算器は、希望のサンプルレートが平均で維持されるように4個又は5個のサンプルを加算する。
【0018】
又、デシメーション回路107は、更なる処理の前に信号成分のビット数を減少するために量子化装置(図示せず)をその出力に含んでもよい。本発明の一実施形態では、2ビットの量子化が使用される。
【0019】
デシメーション回路107からの信号サンプルは、畳み込みプロセッサ109に接続される。この畳み込みプロセッサ109が発生する結果は、信号ランダムアクセスメモリ(RAM)110a及び110bに記憶される。より詳細には、これらのRAM110a及び110bは、入力信号と基準PNコード(例えば、GPSのC/Aコード)との間の全畳み込みの全部又は一部分を形成する複素数ベクトルを保持する。畳み込み結果は、信号と基準(PNコード)との間の高度な相関に対応するポイントにピークを有する。以下に詳細に述べるように、種々の衛星信号に対するこれらピークの相対的な位置は、位置情報を最終的に計算するのに使用される。
【0020】
畳み込みプロセッサ109及び信号RAM110a、110bは、公称1ミリ秒間隔で繰り返されるGPS信号の多数のエポックに対して畳み込み結果を累算する。例えば、10ミリ秒の信号が処理される場合には、RAM110a及び110bの値は、1つのエポックにわたって各々発生された10個の相関結果の和である。全ての個々の相関は、同様の特性をもたねばならない。というのは、デシメーション動作のタイミングは、各エポック内で同じ相対的な瞬間にサンプルが取り出されるよう確保するからである。個々の相関からの同様の結果を累算することで、信号対雑音比が改善され、弱い信号を検出する受信器の能力が向上する。この処理は、コヒレントな積分と称することができ、以下に述べるように、大きさ積分と組み合せて、数秒までの時間周期にわたって平均化された相関結果を生じさせることができる。
【0021】
コヒレントな積分間隔が実行される時間長さは、非補償のドップラーシフト、GPS信号ナビゲーションデータビット、及び受信器100の移動で誘起される位相シフトを含む多数のファクタにより制限される。これらのファクタは、低速であるが外観上ランダムな位相変動を信号に導入する。これらの位相変動は、数十ミリ秒にわたって破壊的な干渉を生じさせ、コヒレントな積分という目的を果たせなくする。それ故、長い平均化間隔を達成するために、受信器100は、大きさ累算の第2段階を遂行する。より詳細には、信号RAM110a及び110bに記憶された信号が複素数正規化装置111に周期的に出力され、この装置は、複素数畳み込みベクトルの複素数大きさ値を発生する。これらの複素数大きさ値は、加算器112によって累算され、大きさRAM113に記憶される。信号の複素数大きさが計算されるたびに、信号RAM110a及び110bがクリアされ、別のコヒレントな積分を行えるようにする。このプロセスは、希望の回数の大きさ累算が完了するまで続けられる。例えば、コヒレントな平均化間隔が10ミリ秒で、200回の大きさ累算が望まれる場合には、全プロセスが2秒にわたって実行される。
【0022】
畳み込み処理の後に、大きさRAM113は、信号対雑音比を改善するように積分された畳み込み結果の複素数大きさを含んだベクトルを含む。以下に説明するように、このベクトルは、CPU114により実行されるソフトウェアアルゴリズムによって更に処理されて、受信器の位置を生じるのに使用される擬似レンジデータを発生する。これらの段階に対するCPU計算負荷は、従来のGPS受信器又はFFTベースの相関器に比してかなり控え目であることに注意されたい。この実施形態では、計算上厳しい相関及び積分のタスクは、ソフトウェア処理の前に完了される。
【0023】
図2は、図1の要素によって発生された波形201I、201Q及び202を示す。これらの波形201I、201Q及び202は、信号強度(軸208)対コードチップ(軸210)をプロットしたものである。これらの波形は、コヒレントな積分及び大きさの積分の間に畳み込みプロセッサ109の出力を示す。明瞭化のために、3つのコヒレントな積分を各々ベースとする3つの大きさ累算より成る9ミリ秒の信号処理時間しか示されていない。この例では、P=2であり、従って、コヒレントな積分当たり2046個の信号サンプルがある。波形201I及び201Qは、畳み込みプロセッサ109からの出力であり、ここで、201Iは、出力のI成分であり、201Qは、Q成分である。2046個のサンプルの各ブロックは、そのインターバル中に処理された2046個の信号サンプルから畳み込みプロセッサ109によりリアルタイムで発生された全畳み込み結果である。この畳み込み結果は、信号の時間遅延に対応する単一ピーク(参照番号206I及び206Qで示すような)の付近を除いてノイズを含む。信号はエポックごとに繰り返され、2046個のサンプルごとにピークが再度現われる。最初の3つのサイクルにわたり、各エポックからの対応遅延において値を加算することにより、相関結果がRAM110a及び110bに累積される。(例えば、出力時間4における値は、出力時間2050及び4096における値と加算される。)相関ピークは、常に、同じ遅延オフセットで現われ、ピークのサイズは、累積にわたって増加して、3つのエポックでほぼ3倍となる。又、ノイズのレベルも増加するが、3の平方根として上昇するだけである。というのは、ノイズ相関は、エポックからエポックへと相関しないからである。信号対雑音比は、累積プロセスを経て改善され、ほぼ3の平方根だけ増加する。波形201Qは、直角位相チャンネルに生じる同じ信号累積プロセスを示す。
【0024】
信号の第4サイクルで始めて、信号RAM110a及び110bがゼロにクリアされ、信号累積プロセスが再開される。波形201I及び201Qは、9個の信号エポックにわたって3回累積及びダンピングする相関を示している。
【0025】
コヒレントな平均化インターバルの終わりに、累積された信号の大きさが計算され、大きさRAM113へ加算される。大きさRAM113における信号が波形202として示されている。この例では、波形202は、各コヒレントな積分の完了に対応して3回更新される。ピークは、参照番号2121、2122、2123で示されており、ノイズは、参照番号214で示されている。明らかなように、信号対雑音比は、各大きさ累積と共に高くなり、到着時間に対応するピークを識別するシステムの能力が更に向上される。
【0026】
この例において、信号の複素数位相は、9個のエポックにわたって変化することに注意されたい。特に、信号は、最初は、I及びQチャンネルの両方に存在するが、最終エポックにより回転されて、Iチャンネルでは強くなり、Qチャンネルではほぼ存在しなくなる。上述したように、不完全なドップラーシフト同調や他の作用がこの回転を引き起こす。多数のエポックにわたり、位相は、多数のサイクルを経て回転し、累積時に信号の打消しを生じさせる。このため、本発明の受信器は、長時間平均化のための大きさ(非コヒレントな)累積に基づき、短いインターバルのみにわたってコヒレントに累積する。大きさの値は、位相とは独立しており、数秒にわたって首尾良く積分することができる。
【0027】
図3は、累積された大きさ波形202を詳細に示す。プロット300は、信号の時間遅延に対応するピーク2123の付近における畳み込みの大きさを示す。コードチップ軸210上のポイントは、C/Aコードチップ長さをPで除算したものに等しい間隔で離間され、ここで、Pは、信号サンプリングレートと、f0即ちC/Aコードチップレートとの比である。この例では、P=2であり、従って、ポイントは、1/2チップ間隔即ち約500nsで離間されている。(この時間的間隔は、150メーターのレンジ差に対応する。)10メーター又はそれより良好に擬似レンジ測定を達成するために、畳み込み結果は、通常、CPU114において更に処理されて、位置情報が発生される。畳み込みプロセスにより与えられる離散的相関値を使用して、真の時間遅延を推定するのに使用できる多数の補間技術が存在する。一実施形態では、最小2乗推定技術を使用して、ノイズ性測定データに最良に適合する信号のパラメータが識別される。信号の理想的な応答は、信号の自己相関の大きさである。この波形は、立ち上がった三角形302の形状を有するように容易に示すことができる。この三角形の底辺の巾303は、厳密に2C/Aコードチップ、即ち畳み込み結果上の4ポイントである(P=2の場合)。三角形の底辺の高さ304は、信号に対応しない時間遅延に対する畳み込み内のノイズの大きさである。このノイズの大きさは、データから推定することもできるし、或いは増幅器のノイズ指数、ケーブル及びフィルタロス、並びにシステム温度のような設計パラメータに基づいて予め計算することもできる。三角形のピーク305及び三角形の中心306は、信号の大きさ及び時間遅延に対応して未知である。最小2乗方法を使用して、これら2つのパラメータを推定し、ノイズ性データポイントを、所与のピーク及び中心をもつ三角形に適合させることができる。
【0028】
図4は、畳み込みプロセッサ109(及び畳み込み結果処理回路400)の詳細なブロック図で、回路の小さなブロックを繰り返し使用することにより全畳み込みがいかに発生されるかを特に詳細に示す。この実施形態における回路の動作は、図4と、図4のプロセッサ109の動作を示す図5のフローチャートを同時に参照すると共に、図6及び図7の簡単な例を比較することにより最も良く理解できよう。
【0029】
デシメーション回路107からの信号は、I及びQ成分を各々取り扱うシフトレジスタ401a及び401bに接続される。各シフトレジスタ401a、401bは、C/Aコードチップ当りのサンプルの希望数をPとし、設計パラメータとしてKを選択すると、長さがP×Kである。以下に述べるように、Kは、1023の因数である。説明を簡単化するため、以下の説明は、P=2(サンプルが1/2チップ離間される)及びK=33である1つの特定の実施形態に焦点を合わせる。シフトレジスタを経て信号を進めるこの手段は、回路が信号を二重にバッファする必要性を排除し、実施のコスト及び複雑さを低減する。
【0030】
信号は、コードNCO108によりタイミング取りされて、2f0のレートでシフトレジスタ401a及び401bを経て進行する。信号は、一連の部分相関演算を実行できるように、多数のクロックサイクル中これらシフトレジスタに留まる。より詳細には、全部でM回の部分相関が実行され、この例では、M=1023/K又は31である。各部分相関は、各信号シフトレジスタの内容と、P×K(例えば66)個のコードサンプルを含むコードのセグメントとの間の高速ベクトル乗算及び加算演算より成る。高速ベクトル乗算及び加算は、回路402a及び402bにおいて行われる。これら回路402a及び402bは、各々、乗算器410a及び410bと、加算器412a及び412bとを備えている。演算は、信号レジスタ401a又は401bにおける66個の信号サンプルの各々に66個のコードサンプル(33個のコードサンプルをコードエクステンダー409で拡張することにより形成された)を乗算し、それらの結果を加算器412a及び412bにおいて加算することより成る。演算は、I及びQチャンネルにおいて別々に且つ同時に行われる。数学的には、この演算は、内積と称され、次のように定義される。
【数1】
【0031】
ベクトル乗算及び加算の出力は、小さな範囲内に数値を保持してRAM404a及び404bのオーバーフローを回避するために再量子化されてもよい。簡単化のため、量子化装置は、図示されていない。一実施形態では、再量子化は、2ビットの分解能である。
【0032】
ベクトル乗算及び加算の結果は、加算器403a及び403bにより累算され、次いで、畳み込み結果処理回路400により処理される。この回路400は、信号RAM110a、110bと、複素数正規化装置111と、加算器112と、大きさRAM113とを備えている。累算プロセスは、特定時間遅延の現在値をRAM110a及び110bから読み取り、丁度計算された部分相関を加算し、次いで、それらの和をRAM110a及び110bに書き込むことより成る。特定時間遅延に対応する部分相関を適切に結合することにより、その遅延に対する全相関が計算される。上述したように、このプロセスは、信号対雑音比を向上させるために必要に応じて多数の信号エポックの間続けられる。従って、加算器403a及び403bは、1つのエポック内の部分相関を結合することと、多数のエポックにわたって相関を累算することとの2つの目的を果たす。
【0033】
信号RAM110a及び110bからの出力は、複素数正規化装置405において結合されて、信号の大きさを形成する。これらRAM110a及び110bにおけるI及びQ波形は、複素数波形の実数及び虚数部分とみなすことができる。大きさの形成は、各成分を平方し、結果を加算し、結果の平方根をとることより成る。大きさに対して多数の近似法があり、これらを使用して回路を簡単化することができる。一実施形態では、複素数の大きさは、I及びQのスカラーの大きさを独立して取り上げ、どちらが大きいか決定することにより、近似される。大きい方の大きさを取り上げ、それを小さい方の大きさの半分に加算することにより、大きさを近似することができる。
【0034】
大きさ演算の結果は、それらの値を小さな範囲に保持してRAM113のオーバーフローを回避するようにスケーリングされてもよい。簡単化のために、スケーリング装置は図示されていない。一実施形態では、スケーリングは、結果を3ビットシフトする(即ち8で除算する)ことより成る。
【0035】
又、信号の大きさではなく信号の電力を累算することもできる。この場合、405における演算は、電力の推定であり、これは、通常、I及びQの平方の和をとることにより計算される。この場合、図3を参照して説明した擬似レンジ決定アルゴリズムは、大きさ波形ではなく電力波形に対する適合を実行するように若干変更されねばならない。或いは又、付加的な非直線性演算を使用して、I及びQの大きさ又は電力を表わす値を発生することもできる。
【0036】
複素数正規化装置111からの出力は、加算器112により累算されて、大きさRAM113へ送られる。この累算プロセスは、特定時間遅延の現在大きさ値をRAM113から読み取り、丁度計算された大きさ結果を加算し、次いで、その和をRAM113に書き戻すことより成る。上述したように、この大きさ累算は、信号対雑音比の向上を達成するために必要に応じて多数のサイクル中続けられる。
【0037】
ベクトル乗算器402a及び402bは、信号の各シフトに対してM個の部分相関を実行する。コードルックアップ回路408は、各部分相関に対して基準コードサンプルを発生する。ルックアップは、2つのルックアップインデックスにより制御される。第1に、コードは、1オブ32(1 of 32)コードから選択されねばならない。この選択は、畳み込みプロセスを通じて一定であり、処理チャンネルが特定の衛星信号に対して相関するよう構成されたときに確立される。第2のインデックスは、1とMとの間のセグメントインデックスである。各C/Aコードは、1023個のチップより成り、これらは、K個の隣接コードチップより各々成るM個の非重畳セグメントに分割される。ルックアップインデックスは、どのコードセグメントが必要であるか識別する。コードルックアップ回路からの出力は、セグメントを構成するK個のチップである。選択プロセスは、コントロール/アドレスロジック414により制御される。
【0038】
コードエクステンダー409は、セグメントのK個のチップを入力として取り上げ、そのセグメントをK×P個のコードサンプルへと拡張する。この拡張動作は、各コードチップをP個の同じコードサンプルへ変換することより成る。コードエクステンダー409からの出力は、ベクトル乗算器402a−402bへの基準コード入力を形成する。この例では、コードエクステンダーからの出力は、各々2回複写される33個の独特の値で作られた66個のサンプルである。
【0039】
図4に示すアーキテクチャーは、C/Aコードレートf0より実質的に高速なクロックを必要とする。例えば、C/Aコードチップ当たり2つのサンプルが使用され(P=2)、且つK及びMが各々33及び31である場合には、全畳み込みを得るのに、信号シフトレジスタの各シフトに対して31個の部分相関を実行する必要があり、これは、2×f0のレートで進行する。典型的に、RAM110a及び110bを読み取りそして書き込むには、少なくとも2つのクロックサイクルが必要とされる。2つのクロックサイクルを仮定すると、全畳み込みを達成するのに必要な最小クロックレートは、次のようになる。
【0040】
fclk=2×31×2×f0=2×31×2×1.023MHz 127MHz
【0041】
このレートは、近代的な集積回路ロジックで容易に達成できるものである。
【0042】
又、本発明は、全畳み込みのサブセットを計算するのにも使用できることに注意されたい。この場合、信号シフトレジスタの各シフトに対してM個未満の部分相関が実行される。この場合、全遅延範囲は、1つの全畳み込みを作り上げるP×1023未満である。特に、M2個の部分相関が実行される場合には、M2×K×Pの遅延値が発生される。プロセッサに対するクロックレートは、M2対Mの比で減少される。更に、RAMのサイズも、この比で減少される。従って、この別の態様は、全畳み込みを処理するための計算又はメモリリソースをもたないシステムに有用である。
【0043】
K及びMの結果に対する他の選択肢は、更に別の設計上の妥協を許すが、1023の主な因数が3、11及び31であるので、K及びMに対する選択肢は制限される。Kの減少は、シフトレジスタ401a及び401bのサイズと、ベクトル乗算器402a及び402bの複雑さを低減するので望ましいが、より大きなM、ひいては、より高いクロックレートを必要とする。Kに対する選択肢は、3、11、31、33、93である。これらの選択肢は、各々、1.39GHz、380MHz、135MHz、127MH及び45MHzのクロックレートを必要とする(常に、P=2で且つ部分相関当たり2つのクロックサイクルであることを仮定する)。立証の時点で利用できる技術に基づき、1つの実施形態に対してK=33の選択がなされた。将来の技術では、K=11及び380MHzのクロックレートの選択が実現可能となり、ロジックの複雑さを更に低減することになろう。従って、このアーキテクチャーは、スピードとロジックの複雑さとの間の最適な妥協をサポートする望ましい属性を有する。
【0044】
コードセグメントのシーケンスは、コントロールロジック414により制御される。このコントロールロジックは、RAM110a、110b及び113の正しいアドレスも識別する。以下に説明するように、部分相関は、非逐次の順序で発生され、従って、RAMアドレスの発生は、些細なことではない。
【0045】
図4の回路の動作は、図5のフローチャートを参照することによっても理解できる。動作は、ステップ501において、信号シフトレジスタ401a及び401bの予めのロードで始まる。この点において、畳み込み処理を開始することができる。ステップ502では、特定の部分相関に対してコードセグメントがアクセスされる。ステップ503では、コードセグメントがコードエクステンダーによりC/Aチップ当たりP個のサンプルをもつように拡張される。次いで、ステップ504において、遅延インデックス及びそれに対応するRAMアドレスが計算される。遅延インデックスは、全畳み込みのどのポイントが部分相関により更新されるか指示する。図7を参照して説明する例から明らかなように、遅延インデックスは、非直線的であるが決定論的にジャンプする。アドレスの計算は、信号シフトの数及びコードセグメントの関数である。
【0046】
ステップ505では、ベクトル乗算器402a及び402bを使用して部分相関が計算される。ステップ506では、遅延インデックスにより指示された位置において信号RAMに結果が累積される。次いで、ステップ507において、処理がコヒレントな積分インターバルの終わりに到達したかどうか決定するチェックが行われる。もしそうでなければ、ステップ502aに戻り、次のコードセグメントに対して上記ステップを繰り返す。
【0047】
ステップ507において、部分相関が全てのコードセグメントに対して完了した(例えば、31個の部分相関)ことがチェックにより指示される場合には、ステップ508へ進む。ステップ508では、信号レジスタ401a及び401bが1サンプルだけシフトされる。
【0048】
次いで、プロセスは、ステップ509へ進み、最後のシフトがコヒレントな積分インターバルの終わりに遭遇したかどうかのチェックが実行される。もしそうでなければ、プロセスは、ステップ502のスタートに復帰する。そのチェックによりコヒレントな積分インターバルの終りが指示される場合には、ステップ510へと続き、複素数正規化装置111により信号の大きさが計算される。その結果が、加算器112を使用して加算され、大きさRAM113に記憶される。次いで、ステップ511において、全ての大きさ累算が実行されたかどうか決定するためのチェックが行われる。もしそうであれば、ステップ512で終了となる。さもなければ、ステップ501で次の部分相関を実行することにより処理が続けられる。
【0049】
図6及び図7は、本発明が部分相関をいかに使用して全畳み込み結果を累算するかを簡単な例により示している。明瞭化のため、これらの図は、GPS信号の長さ1023のC/Aコードに対して、非常に短い長さ6のコードの畳み込みを示す。更に簡単な例とするために、コードチップ当たり1つのサンプルが使用され、即ちP=1である。図6は、標準的な整合フィルタ解決策による畳み込みを示し、図7は、部分相関を結合する方法による同一の畳み込みを示す。図7の細部は、本発明の全体的な動作を理解するのに有用である。両方の方法は、同じ畳み込み結果を発生する。
【0050】
図6は、長さ6の信号に対する従来の整合フィルタの動作を示す。この動作は、シフト0と示された時点で開始される。この時点で、信号の全サイクルを構成する6個の連続する信号サンプルが信号シフトレジスタ601にある。個々のサンプルは、大文字のインデックスA、B、C、D、E及びFで示されている。全長6のコードに対するコードサンプルは、基準レジスタ602に保持され、小文字のインデックスa、b、c、d、e及びfで示される。シフト0の時間に、ベクトルの乗算及び加算が実行されて、シフト0に対する相関結果を発生する。各信号サンプルは、それに対応するコードサンプルで乗算され、それらの結果が加算されて、相関結果603が生じる。
【0051】
次いで、信号シフトレジスタ604は、シフト1で示されたように、1サンプルだけ進められる。信号は、周期的であり、従って、レジスタの左側に導入される新たなサンプルは、右側へシフトして出されるものと同じである。レジスタ604のシフトされた内容は、インデックスF、A、B、C、D及びEをもつ新たなサンプルである。コードは、シフトされない。ベクトル乗算及び加算は、ここで、シフト1に対する相関結果605を生じさせる。このシフトプロセスは、5つの付加的なシフトに対して続けられ、その時点で、全畳み込みを形成する全部で6個の相関結果が得られる。
【0052】
図7は、部分相関の方法により同じ畳み込み結果がいかに得られるかを示す。上述したように、本発明は、コードを長さKのM個のセグメントに因数分解することを必要とする。図7の簡単な例では、長さ6のコードは、長さ2の3つのセグメントに因数分解され、即ちK=2、M=3である。動作は、シフト0で示された時点に開始される。この時点で、2つの信号サンプルが信号シフトレジスタ701に保持される。信号サンプルは、大文字インデックスA及びBで示される。コードの6個のサンプルは、各々長さ2の3つのセグメントに含まれる。第1コードセグメント702は、小文字のインデックスa及びbで示された2つのコードサンプルを含む。信号は、3つの部分相関演算に対して位置が保持され、部分相関結果703a、703b及び703cを生じる。第1の部分相関結果は、信号レジスタの内容と第1コードセグメント(セグメント1)との間のベクトル乗算及び加算により形成される。第2及び第3の結果は、各々信号レジスタと第2及び第3コードセグメントとのベクトル乗算により形成される。信号レジスタは、全部で3つのベクトル乗算を実行するに充分な時間中位置が保持され、この時間中にはコードがシフトされず、むしろ、異なるコードセグメントが選択されることに注意されたい。
【0053】
部分相関結果は、信号経路705に基づいてメモリに累積される。例えば、シフト0では、第1コードセグメントからの部分相関が相関結果704に加算される。第2セグメントからの部分相関は、シフト2に対する相関結果706に加算される。第3セグメントからの部分相関は、シフト4に対する相関結果708に貢献する。
【0054】
3つの部分相関の後に、信号がシフトされる。シフト1で示されたこの段階において、信号レジスタは、サンプルF及びAを含む。この場合も、3つの部分相関が、上述したように、同じ3つのコードセグメントで発生される。これら部分相関からの結果は、シフト1、3及び5に対する相関結果710、712及び714に各々貢献する。プロセスは、4つの付加的な信号シフトについて続けられ、その時点で、全畳み込み結果が得られる。明らかなように、この動作は、畳み込みを構成する6つの全結果に貢献する合計18個の部分相関の発生を必要とする。
【0055】
図7に示すアーキテクチャーは、本発明の2つの重要な特性を示している。第1に、長さ6のコードに対し、長さ2のシフトレジスタ並びにベクトル乗算及び加算ユニットだけを使用して全畳み込みが発生されたことが明らかである。これは、これら要素が長さ6のものである図6の場合より回路を必要としない。第2に、図7において、コードサンプルは、各シフトに対して同一の固定セグメントでアクセスされ、各セグメントは、コードの別々の非重畳区分である。従って、図8及び図9を参照して更に述べるように、簡単なルックアップ又はレジスタ構成を使用して、ベクトル乗算器にコードを供給することができる。これらの構成は、例えば、より複雑な1組の順列においてコードビットの大きなブロックを得ることが必要な他のアーキテクチャーよりも、回路を必要としない。又、本発明は、コード発生回路を設ける必要性も排除する。
【0056】
図8は、コードルックアップ回路408の一実施形態を示すブロック図である。テーブル801は、32個のコード各々の全1023ビットに対する記憶値を例えばリードオンリメモリ(ROM)又は固定布線ロジックに含む。テーブル801は、各コードに1つづつ、32個のサブテーブルとして編成される。各サブテーブルは、更に、長さKのM個のセグメントとして編成され、ここで、K×M=1023であり、K及びMは、既に説明したように選択される。マルチプレクサ802は、選択値に基づいて特定のコードを選択する。マルチプレクサ802の出力は、希望のコードに対する特定のサブテーブルである。マルチプレクサ803は、1とMとの間のセグメント選択値に基づいて特定のセグメントを選択する。マルチプレクサ803の出力は、長さKの特定のコードセグメント804であり、これは、コードエクステンダー409に送られるコードビットを含む。
【0057】
マルチプレクサ803は、各部分相関、即ち2つのクロックサイクルごとに、コードセグメントの切り換えを許すために高速度でなければならないことに注意されたい。このため、全てのコードビットを、コードジェネレータの慣習的なやり方においてオンザフライで発生するのではなく、テーブル801に予め記憶することが必要となる。
【0058】
図8の回路は、例示のためのものに過ぎない。実際には、機能的に同等な多数の異なる回路設計がある。特に、近代的なASIC設計に使用される論理合成のプロセスは、上述したものと同等の振舞いを達成するが必ずしも上述したようにマルチプレクサを使用しないあるゲートパターンを導く。
【0059】
図9は、コードルックアップ回路408の別の実施形態を示すブロック図である。特定コードに対応する1023個のコードビットが、長さKのM行として編成された1023個の二方向シフトレジスタ901に保持される。これらシフトレジスタは、ランニングモード及びロードモードの2つのモードで動作する。
【0060】
ランニングモードでは、各レジスタ901は、次の行においてその上のレジスタへサンプルをシフトするように構成されるが、最も上の行のレジスタは、最も下の行のレジスタへシフトする。ランニングモードに対するシフト方向は、901内において実線の矢印で示されている。全てのレジスタをクロックすることにより、コードビットの行が循環して、いつでも、最も上の行が長さKのM個のコードセグメントの1つを含むようになる。この最も上の行のビットは、コードエクステンダー409に供給される。これらのレジスタは、迅速に循環し、各部分相関に対して異なるコードセグメントが得られるようにする。
【0061】
ロードモードでは、各レジスタは、その行において次のレジスタへサンプルをシフトするように構成されるが、最後の列のレジスタは、その上の行における最初の列のレジスタへシフトする。ロードモードに対するシフト方向は、901内の点線矢印で示されている。左下のシフトレジスタ904は、コードジェネレータ902に接続される。このコードジェネレータは、選択値に基づいて特定コードの1023コードビットを逐次に生成することのできる慣習的なコードジェネレータである。コードルックアップ回路を特定コードに対して構成するときには、レジスタをロードモードに入れ、ジェネレータを使用してコードのビットを発生し、これらビットは、レジスタを通してクロックされる。全てのビットがクロックされた後に、コードは、長さKのM個のセグメントとしてレジスタに残る。次いで、回路は、ランニングモードで使用する準備ができる。
【0062】
図10は、多数の分解能モードで動作することのできるGPS受信器1000の別の実施形態を示すブロック図である。このGPS受信器1000は、標準分解能モード又は高分解能モードのいずれかで動作する畳み込みプロセッサ1009を有する。更に、標準分可能モードにおけるデジタル信号サンプルは、C/Aコードチップの1/2だけ離間される(即ちP=2)。高分解能モードにおけるデジタル信号サンプルは、C/Aコードチップの1/5だけ離間される(即ちP=5)。従って、コードNCO1008及びデシメーション回路1007は、複数のサンプリングレートで動作する。当業者であれば、サンプリング間隔として他の値を容易に案出できるであろうし、本発明を3つ以上の分解能モードで動作できることが理解されよう。
【0063】
図10の実施形態は、図1に示したものと同様の要素を有する。図1と同じ参照番号を有する要素は、図1を参照して上述したように動作する。デシメーション回路1007、コードNCO1008、畳み込みプロセッサ1009及びモード選択プロセッサ1002のような要素は、以下に述べるように、複数の分解能モードの使用を容易にするように動作する。図10は、モード選択プロセッサ1002を更に含む。このモード選択プロセッサ1002は、受信信号を処理して、処理チャンネル1004が高分解能モードで動作すべきか標準分解能モードで動作すべきか決定する。
【0064】
図1に示した実施形態と同様に、図2は、図10の要素により発生される波形を示す。図2に示された波形は、標準モードの動作を示すものであるが、高分解能モードの動作も、同様の特性の波形を発生する。より詳細には、高分解能モードにおいてP=5の場合には、全畳み込みにおける合計ポイント数が、2046ではなくて、5115となる。しかしながら、以下に詳細に述べるように、高分解能モードでは畳み込みの一部分しか発生されない。
【0065】
標準分解能(即ちP=2)では、最小2乗推定が、図3の三角形の底辺の巾303で示されたように、相関の巾にわたり4ポイントしか使用しないことに注意されたい。これは、ノイズの存在中では、曲線適合プロセスの精度を限定する。更に、多くの場合に、三角形の中心(即ち最大相関のポイント)は、観察された相関値と相関値との間にある。この状態では、観察された相関、ひいては、観察された信号対雑音比は、三角形の頂点が観察ポイントに近い場合よりも著しく低い。高分解能モードは、最小2乗推定プロセスに多数の微小離間ポイントを含ませることにより精度及び信号対雑音比を改善する。
【0066】
より詳細には、図11は、図2に示されたものと同じ相関が高分解能モードで処理されるときに累積される大きさ波形を詳細に示す。グラフ1100は、高分解能モードで処理される信号の時間遅延に対応するピーク2123の付近における畳み込みの大きさを示す。コードチップ軸210上のポイントは、C/Aコードチップの長さをPで除算したものに等しい間隔で離間され、ここで、Pは、信号サンプリングレートと、f0即ちC/Aコードチップレートとの比である。高分解能の例では、P=5であり、従って、ポイントは、1/5チップ間隔、即ち約200nsで離間される。(この時間間隔は、約60メーターのレンジ差に対応する。)高精度の擬似レンジ測定を達成するために、畳み込みの出力は、通常、CPU114において更に処理される。
【0067】
標準分解能の処理と同様に、畳み込みにより与えられる離散的相関値を使用して真の時間遅延を推定するのに使用できる多数の補間技術が存在する。一実施形態は、最小2乗推定技術を使用して、ノイズ性データに最良に適合する信号のパラメータを識別する。相関応答は、立ち上がった三角形1102の形状をとる。三角形1102の巾1103は、厳密に2C/Aコードチップであり、これは、11個のサンプルポイントに対応する(P=5の場合)。三角形1102の底辺の高さ1104は、信号に対応しない時間遅延に対する畳み込み内のノイズの大きさである。このノイズの大きさは、データから推定することもできるし、或いは増幅器のノイズ指数、ケーブル及びフィルタロス、並びにシステム温度のような設計パラメータに基づいて予め計算することもできる。三角形1102のピーク1105及び中心1106は、信号の大きさ及び時間遅延に対応して未知である。最小2乗方法を使用して、これら2つのパラメータを推定し、ノイズ性データポイントを、特定のピーク及び中心をもつ三角形に適合させることができる。
【0068】
標準分解能モードに勝る高分解能モードの1つの利点は、立ち上がった三角形の相関応答が2倍以上のポイントでサンプリングされることである。当業者であれば、適合プロセスの精度は、推定に使用される値の数に依存することが理解されよう。更に、高分解能モードでは、三角形の頂点と三角形の底辺との比が増加する。これは、相関ポイントが最大相関ポイントの付近に得られるということも一部にあって、信号対雑音比の改善を示す。従って、高分解能モードは、標準モードでは適切に見分けられない相関ピークを確実に識別及び測定するのに使用できる。これは、GPS衛星から屋内で受信される信号のような低エネルギー信号を処理するときに非常に効果的である。
【0069】
図12を参照して更に説明するように、希望の分解能を得るようにパラメータP、K及びMの値を動的に変化させることにより2つの動作モードが達成される。一実施形態では、標準モードにおいてP=2(即ちC/Aコードチップ当たり2個のサンプル)であり、高分解能モードにおいてP=5(即ちC/Aコードチップ当たり5個のサンプル)である。完全な相関ポイントは、1/Pチップだけ離間され、従って、Pの値が大きいほど、分解能が微細であることが明らかである。上述したように、Kは、設計パラメータとして選択され、1023の因数である。簡単化のため、これ以降の説明は、標準モードにおいてP=2及びK=33であり、高分解能モードにおいてP=5及びK=11である1つの特定の実施形態に焦点を合わせる。
【0070】
図12は、多数の分解能モードにおいて本発明を動作するのに適した畳み込みプロセッサ1009の別の実施形態を示すブロック図である。簡単化のため、処理チャンネルIしか示されていないが、Qチャンネルも同じ処理要素を含むことが明らかである。この実施形態では、畳み込みプロセッサ1009は、シフトレジスタ1201と、ベクトル乗算回路1202と、加算器1203と、コードエクステンダー1209と、コードルックアップテーブル1208とを備えている。コードエクステンダー1209は、更に、標準コードエクステンダー1204と、高分解能コードエクステンダー1205とを備えている。デシメーション回路1007からのI信号は、シフトレジスタ1201に接続される。シフトレジスタ1201は、P×Kの値が標準モード及び高分解能モードに対して変化するので可変長さである。より詳細には、シフトレジスタ1201は、標準モードでは66個のサンプルを、高分解能モードでは55個のサンプルを保持しなければならない。従って、シフトレジスタ1201は、両長さをサポートするために66個のエレメントを含む。高分解能モードでは、最後の11個のエレメントがディスエイブルされる。
【0071】
信号は、標準モード又は高分解能モードの各々に対し、コードNCO1008によりタイミング取りされて、Pf0のレートでシフトレジスタ1201を経て進行する。信号は、一連の部分相関演算を実行できるように多数のクロックサイクル中に位置が保たれる。より詳細には、全部でM個の部分相関が実行され、但し、M=1023/Kである。ここに示す例では、標準モードの場合にM=31であり、高分解能モードの場合にM=93である。各部分相関は、シフトレジスタ1201の内容と、P×K個のコードサンプルを含むコードのセグメントとの間の高速ベクトル乗算及び加算演算より成る。この演算は、乗算器1210及び加算器1212を備えたベクトル乗算器1202を経て実行される。シフトレジスタ1201と同様に、ベクトル乗算器1202は、標準及び高分解能の両動作モードをサポートするために可変長さである。
【0072】
相関演算は、シフトレジスタ1201におけるP×K個の信号サンプルの各々にP×K個のコードサンプル(コードエクステンダー1209でコードサンプルを拡張することにより形成された)を乗算し、それらの結果を加算器1212において加算することより成る。上述したように、数学的には、この演算は、内積と称される。ベクトル乗算及び加算の結果は、図4を参照して上述したのと同様に、加算器1203により累算され、畳み込み結果処理回路400により処理される。
【0073】
コードルックアップテーブル1208は、各部分相関に対して基準コードサンプルを発生し、標準及び高分解能の両モードに対してコードセグメントを供給するように編成される。第1に、コードは、1オブ32(1 of 32)コードから選択されねばならない。この選択は、畳み込みプロセスを通じて一定であり、処理チャンネルが特定の衛星信号に対して相関するよう構成されたときに確立される。第2のインデックスは、1とMとの間のセグメントインデックスである。ここに示す例では、セグメント当りのサンプルの数は、標準モードにおいて33であり、高分解能モードにおいて11である。両モードをサポートするために、コードルックアップテーブル1208は、11チップのセグメント1207を93個含む。この93個のセグメント1207は、更に、各々31個のセグメントの3個のブロック1206a−cへと編成される。各グループ1206a−c(11チップセグメント)の出力は、コードエクステンダー1209に接続される。
【0074】
標準モードでは、各グループ1206a−cの出力セグメントは、33個のチップを有する巾広セグメントを形成するように結合される。より詳細には、セグメントの選択は、1と31との間で行われる。セグメントの選択及びコードの選択は、グループ1206a−cからの11個のサンプルの3個のセグメント1207をマルチプレクスするのに使用される。セグメント1207は、33サンプル巾のセグメントを形成するように連結され、これは、標準コードエクステンダー1204への入力である。高分解能モードでは、セグメントの選択が1から93までで行われる。セグメント1207の1つだけがグループ1206a−cから選択される。次いで、11サンプルセグメント1207が高分解能コードエクステンダー1205に接続される。
【0075】
標準モードでは、標準コードエクステンダー1204がアクティブとなり、33サンプル巾のコードセグメントを66サンプルに拡張する。高分解能モードでは、高分解能コードエクステンダー1205がアクティブとなり、これは、11サンプルのコードセグメントを55サンプルに拡張する。コードエクステンダー1209は、標準コードエクステンダー1204及び高分解能コードエクステンダー1205を含むものとして示されているが、当業者であれば、単一のコードエクステンダー1209へと機能的に結合できることが理解されよう。
【0076】
クロックレートは、標準モードと高分解能モードとの間で切り換えられる。例えば、標準モードでは、図4を参照して述べたように、P、K及びMが各々2、33及び31で、且つRAMサイクル当たり2つのクロックサイクルが必要とされる場合に、約127MHzのクロックレートが、リアルタイムでの全畳み込みの実行をサポートする。ここに示す実施形態、即ち高分解能モードでは、パラメータP、K及びMが各々5、11及び93である。従って、全畳み込みを発生するためのクロックレートは、次のようになる。
【0077】
fclk=5×93×2×f0=5×93×2×1.023MHz 952MHz
【0078】
このレートは、近代的な集積回路ロジックでは達成が困難であり、且つRAMのサイズは2046サンプルから5115サンプルへと成長するので、高分解能モードで動作するときには、畳み込みプロセッサ109のコスト及び複雑さを減少するために、全畳み込み未満のものを発生するのが望ましい。
【0079】
それ故、一実施形態では、高分解能モードにおいて、入力信号のシフトごとに実行される部分相関の数を減少することにより、全畳み込み未満のものが計算される。図13を参照して以下に述べるように、部分相関は、相関のポイントが全畳み込み内の当該特定領域に対して発生されるように選択される。この別の実施形態では、必要とされるクロックレートは、次のように表わされる。
【0080】
fclk ’=5×L×2×f0
【0081】
但し、Lは、Mより小さい数であって、入力サイクルシフト当りの部分相関の数を表わす。従って、発生される相関ポイントの全数は、P×K×Lである。例えば、一実施形態では、L=12であり、P×K×L=660、即ちC/Aコードエポックの約1/8である。この例では、必要とされるクロックレートは、次のように表わされ、
【0082】
fclk=5×12×2×1.023MHz 123MHz
【0083】
標準モードのクロックレートと釣り合った値である。
【0084】
全畳み込みのサブセットしか発生されないので、信号ピークを含む当該部分を選択することが必要となる。図13は、多数の相関分解能を計算するための本発明の動作方法1300を示すフローチャートである。この方法1300は、ステップ1302で始まる。ステップ1304において、高分解能モードを直接使用できるに充分な外部補助情報が存在するかどうか決定するためのチェックが行われる。この補助情報は、当該衛星の推定擬似レンジ及びローカルクロックバイアスの推定を含む多数の形態をとることができる。この補助情報が充分正確である場合には、ステップ1310において高分解能モードへ移行する。しかしながら、ほとんどの場合、ローカルクロックバイアスは未知である。例えば、推定擬似レンジは、記憶された天体暦及び最後の既知の受信器位置から得られるが、受信器が正確な時間を維持しないか又は外部から同期されない限り、ローカルクロックバイアスは未知である。充分な外部補助情報がない場合には、ステップ1306において擬似レンジ測定が行われる。ステップ1306では、標準分解能を使用して全畳み込みが得られる。1つ以上の測定が標準モードでなされた後に、ローカルクロックバイアスがステップ1308で推定される。このステップは、タイムラグエラーの推定を含むのも任意である。この方法1300は、次いで、ステップ1310において高分解能モードへ移行する。この点において、標準分解能における相関ピークを囲む複数のウインドウに信号遅延を結び付けることができ、これは、ステップ1312で計算される。レンジウインドウが計算された後に、方法1300は、ステップ1314において、高分解能モードで(即ち高分解能相関ピークを使用して)擬似レンジ測定を実行する。この方法1300は、ステップ1316で終了となる。
【0085】
この方法1300は、部分畳み込みしか計算されないという制約があるにも拘らず、高分解能モードを有益に使用できるようにする。少なくとも1つの衛星が標準モードで検出される限り、高分解能モードを呼び出すことができる。高分解能モードでは、相関処理の感度が向上され、付加的な衛星を検出できるようにする。更に、上述したように、高分解能モードでは、全ての測定の精度が改善される。
【0086】
本発明の教示を組み込んだ種々の実施形態を図示して詳細に説明したが、当業者であれば、これらの教示を組み込んだ他の変形態様も容易に案出できるであろう。
【図面の簡単な説明】
【0087】
【図1】本発明を構成するGPS受信器のブロック図である。
【図2】図1の発明により発生される波形の一例を示す。
【図3】図2の累積された大きさ波形を詳細に示す。
【図4】畳み込みプロセッサ及び畳み込み結果処理回路の一実施形態を示す詳細なブロック図である。
【図5】図1の発明の動作方法のフローチャートである。
【図6】慣習的なやり方で全畳み込みを計算する簡単な例を示すグラフである。
【図7】図6の全畳み込みが本発明を使用していかに実行されるか示すグラフである。
【図8】図1の発明に使用するのに適したコードルックアップ装置の実施形態を示す。
【図9】図1の発明の別の実施形態に使用するのに適した2次元コードシフトレジスタの実施形態を示す。
【図10】本発明の別の実施形態を構成するGPS受信器のブロック図である。
【図11】高分解能モードで累積された大きさ波形を詳細に示す。
【図12】図10の発明に使用するのに適したコードルックアップ装置の実施形態を示す。
【図13】図10の発明の動作方法を示すフローチャートである。
【符号の説明】
【0088】
100・・・グローバルポジショニングシステム(GPS)受信器、101・・・アンテナ、102・・・RI/IFコンバータ、103・・・A/Dコンバータ、104・・・処理チャンネル、105・・・チューナー、106・・・キャリアNCO、107・・・デシメーション回路、108・・・コードNCO、109・・・畳み込みプロセッサ、110a、110b・・・信号RAM、111・・・複素数正規化装置、112・・・加算器、113・・・大きさRAM、114・・・CPU、201I、201Q、202・・・波形、400・・・畳み込み結果処理回路、401a、401b・・・シフトレジスタ、402a、402b・・・ベクトル乗算器、403a、403b・・・加算器、410a、410b・・・乗算器、412a、412b・・・加算器、408・・・コードルックアップ回路、409・・・コードエクステンダー、414・・・コントロールロジック
Claims (22)
- デジタル信号と擬似ランダム基準コードとの相関を計算する方法であって、
a)複数のサンプル間隔からサンプル間隔を選択するステップと、
b)上記デジタル信号をサンプリングして、第1サンプル間隔を有するデジタル信号サンプルの第1セットを発生するステップと、
c)擬似ランダム基準コードを複数のコードセグメントに分割するステップと、
d)コードセグメントを選択するステップと、
e)前記選択されたコードセグメントと上記デジタル信号サンプルの第1セットとの間の内積を形成して、部分相関を発生するステップと、
f)上記ステップd)及びe)を繰り返して、複数の部分相関を発生するステップと、
g)各部分相関が発生されるときに上記複数の部分相関を加算して、複数の第1相関を形成するステップと、
を備えた方法。 - h)前記第1相関を使用して当該領域を選択するステップと、
i)上記デジタル信号をサンプリングして、第2サンプル間隔を有するデジタル信号サンプルの第2セットを発生するステップと、
j)前記当該領域内で前記擬似ランダム基準コードと前記デジタル信号サンプルの第2セットとの間の1つ以上の第2相関を実行して、1つ以上の第2相関を発生するステップと、
を更に備えた請求項1に記載の方法。 - 上記ステップj)は、更に、
j1)上記擬似ランダム基準コードを複数のコードセグメントに分割する段階と、
j2)コードセグメントを選択する段階と、
j3)前記選択されたコードセグメントと上記デジタル信号サンプルの第2セットとの間の内積を形成して、部分相関を発生する段階と、
j4)上記段階j2)及びj3)を繰り返して複数の第2部分相関を発生する段階と、
j5)各第2部分相関が発生されるときに上記複数の第2部分相関を加算して、複数の第2相関を形成する段階と、
を備えた請求項2に記載の方法。 - 上記擬似ランダム基準コードを固定数の非重畳コードブロックに分割するステップと、
前記コードブロックの各々を固定数の非重畳コードセグメントに分割するステップと、
各々の前記コードブロックをルックアップテーブルに記憶するステップと、
を更に備えた請求項1に記載の方法。 - 前記ステップd)は、
前記ルックアップテーブルから前記コードセグメントとしてコードブロックを選択する段階を含む請求項4に記載の方法。 - 上記擬似ランダム基準コードは、グローバルポジショニングシステムのC/Aコードである請求項2に記載の方法。
- 前記第1サンプル間隔は、C/Aコードチップの1/2である請求項6に記載の方法。
- 前記第2サンプル間隔は、C/Aコードチップの1/5である請求項6に記載の方法。
- 上記デジタル信号を同相及び直角位相成分に分割するステップと、
上記ステップa)からg)を前記同相及び前記直角位相成分に対して別々に実行するステップと、
を備えた請求項1に記載の方法。 - グローバルポジショニングシステム(GPS)信号の受信器であって、
受信したGPS信号をフィルタリング及び周波数変換してIF信号を形成するためのRF/IFコンバータと、
前記IF信号をデジタル化するためのアナログ/デジタルコンバータと、
前記デジタル化信号からドップラーシフトを除去して、同相(I)及び直角位相(Q)信号を発生するためのチューナーと、
前記I及びQ信号をサブサンプリングするためのデシメーション回路であって、前記サブサンプリングされたI及びQ信号が第1サンプル間隔又は第2サンプル間隔のいずれかをもつようにするデシメーション回路と、
前記第1サンプル間隔又は前記第2サンプル間隔のいずれかを選択するためのモード選択プロセッサと、
C/A基準コードと前記サブサンプリングされたI及びQ信号との間の畳み込み演算を実行するための畳み込みプロセッサと、
を備えた受信器。 - 前記畳み込みプロセッサは、C/A基準コードを発生するコードジェネレータであって、コードルックアップテーブルと、第1及び第2のコードエクステンダーとを含むコードジェネレータを備えた請求項10に記載の受信器。
- 前記畳み込みプロセッサは、
前記サブサンプリングされたI信号のセグメントを記憶するための第1シフトレジスタと、
前記サブサンプリングされたQ信号のセグメントを記憶するための第2シフトレジスタと、
を備えた請求項10に記載の受信器。 - 複数の処理チャンネルを更に備え、各チャンネルは、異なるGPS信号に対する畳み込みを発生する請求項10に記載の受信器。
- 複数の畳み込みを使用してポジション・ロケーションを計算するためのコンピュータを更に備えた請求項13に記載の受信器。
- デジタル信号と擬似ランダム基準コードとの相関を計算する装置であって、
a)複数のサンプル間隔からサンプル間隔を選択する手段と、
b)上記デジタル信号をサンプリングして、第1サンプル間隔を有するデジタル信号サンプルの第1セットを発生する手段と、
c)擬似ランダム基準コードを複数のコードセグメントに分割する手段と、
d)コードセグメントを選択する手段と、
e)前記選択されたコードセグメントの各々と上記デジタル信号サンプルの第1セットとの間の内積を形成して、複数の部分相関を発生する手段と、
f)各部分相関が発生されるときに上記複数の部分相関を加算して、複数の第1相関を形成する手段と、
を備えた装置。 - g)前記第1相関を使用して当該領域を選択する手段と、
h)上記デジタル信号をサンプリングして、第2サンプル間隔を有するデジタル信号サンプルの第2セットを発生する手段と、
i)前記当該領域内で前記擬似ランダム基準コードと前記デジタル信号サンプルの第2セットとの間の1つ以上の第2相関を実行して、1つ以上の第2相関を発生する手段と、
を更に備えた請求項15に記載の装置。 - 1つ以上の相関を実行する上記手段は、更に、
j1)上記擬似ランダム基準コードを複数のコードセグメントに分割する手段と、
j2)コードセグメントを選択する手段と、
j3)前記選択されたコードセグメントの各々と上記デジタル信号サンプルの第2セットとの間の内積を形成して、複数の第2部分相関を発生する手段と、
j4)各第2部分相関が発生されるときに上記複数の第2部分相関を加算して、複数の第2相関を形成する手段と、
を備えた請求項16に記載の装置。 - 上記擬似ランダム基準コードを固定数の非重畳コードブロックに分割する手段と、
前記コードブロックの各々を固定数の非重畳コードセグメントに分割する手段と、
各々の前記コードブロックをルックアップテーブルに記憶する手段と、
を更に備えた請求項15に記載の装置。 - 前記コードセグメントを選択する前記手段は、
前記ルックアップテーブルから前記コードセグメントとしてコードブロックを選択する手段を備えた請求項18に記載の装置。 - 上記擬似ランダム基準コードは、グローバルポジショニングシステムのC/Aコードである請求項16に記載の装置。
- 前記第1サンプル間隔は、C/Aコードチップの1/2である請求項20に記載の装置。
- 前記第2サンプル間隔は、C/Aコードチップの1/5である請求項20に記載の装置。
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