JP2004361111A - Semiconductor testing device and test method of semiconductor integrated circuit - Google Patents

Semiconductor testing device and test method of semiconductor integrated circuit Download PDF

Info

Publication number
JP2004361111A
JP2004361111A JP2003156680A JP2003156680A JP2004361111A JP 2004361111 A JP2004361111 A JP 2004361111A JP 2003156680 A JP2003156680 A JP 2003156680A JP 2003156680 A JP2003156680 A JP 2003156680A JP 2004361111 A JP2004361111 A JP 2004361111A
Authority
JP
Japan
Prior art keywords
signal
output
semiconductor
integrated circuit
semiconductor integrated
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2003156680A
Other languages
Japanese (ja)
Inventor
Kengo Imagawa
健吾 今川
Masami Makuuchi
雅巳 幕内
Tokuo Nakajo
徳男 中條
Ritsuro Orihashi
律郎 折橋
Yoshitomo Arai
祥智 荒井
Atsushi Obuchi
篤 大渕
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Technology Corp
Original Assignee
Renesas Technology Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Technology Corp filed Critical Renesas Technology Corp
Priority to JP2003156680A priority Critical patent/JP2004361111A/en
Publication of JP2004361111A publication Critical patent/JP2004361111A/en
Pending legal-status Critical Current

Links

Images

Landscapes

  • Tests Of Electronic Circuits (AREA)

Abstract

<P>PROBLEM TO BE SOLVED: To solve the problem wherein a test of a semiconductor integrated circuit is difficult, when the sum total of pins in a semiconductor integrated circuit to be tested is larger than the number of loaded pins on a semiconductor testing device. <P>SOLUTION: This device has an intermediate circuit 25 for transmitting/receiving test signals and response signals between pin electronics 2a-2d of the semiconductor testing device 1 and semiconductor integrated circuits 20-23. The intermediate circuit 25 has the first buffer branch means for distributing the test signals from the pin electronics 2a-2d and outputting them to input terminals of the semiconductor integrated circuits 20-23, and the first switching means for switching successively the response signals from output terminals of the semiconductor integrated circuits 20-23. In the semiconductor testing device, the first switching means is controlled by using output signals from the pin electronics 2a-2d or a signal of a control bus held by the semiconductor testing device 1. <P>COPYRIGHT: (C)2005,JPO&NCIPI

Description

【０００１】
【発明の属する技術分野】
本発明は、試験対象である半導体集積回路の試験方法および半導体試験装置に関する。例えば、１つまたは複数の半導体集積回路のピン数（端子数）の総和が半導体試験装置のピン数（チャネル数）を上回る場合でも、試験可能な半導体集積回路の試験方法、および半導体試験装置に関する。また、複数の半導体集積回路の一括試験に適した半導体集積回路の試験方法、および半導体試験装置に関する。
【０００２】
【従来の技術】
半導体集積回路の電気的な動作試験は、一般に半導体試験装置を用いて試験を行う。
【０００３】
図１９は、従来の半導体試験装置と試験対象である半導体集積回路（以下、ＤＵＴと記す）との接続関係を示す。
【０００４】
半導体試験装置１００は、半導体試験装置１００のピンエレクトロニクス１０１の１ピン（１個）とＤＵＴの１ピン１１５を電気的に接続して、ＤＵＴ１１２の試験を実施する。例えば、２５６ピンを有するＤＵＴを試験する半導体試験装置は、２５６個のピンエレクトロニクス１０１を搭載している。図１９では、ＤＵＴ１１２を１個のみ図示しているが、試験時間の短縮を図り、複数のＤＵＴを同時に試験する場合もある。
【０００５】
従来の半導体試験装置では、試験対象となるＤＵＴのピンの総数が半導体試験装置のピン数を上回る場合、その半導体試験装置では試験することができないという問題があった。また、現状試験を実施しているＤＵＴの個数よりも多くのＤＵＴを一括して試験しようとした場合、半導体試験装置のピン数の制限を受けてしまう問題があった。このため、半導体装置の製造コストを低減することができないという問題があった。
【０００６】
特許文献１には、半導体試験装置とＤＵＴの間に切替スイッチを設ける半導体試験装置が開示されている。具体的には、この切替スイッチが、半導体試験装置内のＣＰＵからの切替信号に基づき、ドライバまたはコンパレータと、ＤＵＴの各ピンの接続を順次切替えながら試験を行うことが開示されている。このため、ＤＵＴのピン数が半導体試験装置のピン数を上回っても試験を行うことができる。
【０００７】
【特許文献１】
特開平１０−２６６５５号公報（第２図、第７図）
【０００８】
【発明が解決しようとする課題】
しかし、特許文献１記載の技術を用いて、半導体試験装置のピン数を上回るＤＵＴを試験する場合、半導体装置の試験信頼性が低下するという問題がある。この問題は、ＤＵＴの全入力ピンに同時に試験信号を印加することができないため、ＤＵＴの一部の回路や、ＤＵＴの有する一部の機能試験しか実施できないために生じる。
【０００９】
また、特許文献１記載の技術では、複数のＤＵＴを同時試験することはできないという問題がある。複数（例えば４つ）のＤＵＴを同時に試験しようとする場合には、４つのＤＵＴの入力ピンに同時に試験信号を印加する必要がある。しかし、特許文献１記載の技術では、複数の入力信号の切替が必要であるため、複数のＤＵＴを同時試験することはできない。
【００１０】
上記問題に鑑み、本発明は、被試験半導体集積回路のピンの総和が半導体試験装置の搭載ピン数を上回る場合であっても、半導半導体集積回路の試験が可能な半導体試験装置および試験方法を提供することを目的とする。
【００１１】
また、本発明は、複数の半導体集積回路の一括試験に適した半導体試験装置および半導体集積回路の試験方法を提供することを目的とする。
【００１２】
【課題を解決するための手段】
上記目的を達成するために、本願において開示される発明のうち代表的なものの概要を簡単に説明すると次の通りである。
【００１３】
（１）複数の半導体集積回路の電気的動作を試験する半導体試験装置であって、前記半導体試験装置のピンエレクトロニクスと前記半導体集積回路との間の試験信号および応答信号の授受を行う中間回路を有し、前記中間回路は、前記ピンエレクトロニクスからの試験信号を分配し、前記半導体集積回路の入力端子に出力する第一のバッファ分岐手段と、前記半導体集積回路の出力端子からの応答信号を順次切替え、前記応答信号を前記ピンエレクトロニクスへ出力する第一の切替手段とを有し、前記ピンエレクトロニクスの出力信号または前記半導体試験装置が有する制御バスの信号を用いて、前記第一の切替手段を制御するものである。
【００１４】
（２）複数の半導体集積回路の電気的動作を試験する半導体試験装置であって、前記半導体試験装置のピンエレクトロニクスと前記半導体集積回路との間の試験信号および応答信号の授受を行う中間回路を有し、前記中間回路は、前記ピンエレクトロニクスからの試験信号を分配し、前記半導体集積回路の入出力端子に出力する第二のバッファ分岐手段と、前記半導体集積回路の入出力端子からの応答信号を順次切替え、前記応答信号を前記ピンエレクトロニクスへ出力する第二の切替手段と、を備えた入出力手段、前記入出力手段の入力または出力の切替制御を行う入出力制御手段とを有し、前記ピンエレクトロニクスの出力信号または前記半導体試験装置が有する制御バスの信号を用いて、前記入出力手段を制御するものである。
【００１５】
（３）複数の半導体集積回路の電気的動作を試験する半導体試験装置であって、前記半導体試験装置のピンエレクトロニクスと前記半導体集積回路との間の試験信号および応答信号の授受を行う中間回路を有し、前記中間回路は、前記ピンエレクトロニクスからの試験信号を分配し、前記半導体集積回路の入力端子に出力する第一のバッファ分岐手段と、前記半導体集積回路の出力端子からの応答信号と前記ピンエレクトロニクス出力信号または前記半導体試験装置が有する制御バスが出力する基準電圧とを比較する第一の比較手段と、前記第一の比較手段の出力と前記ピンエレクトロニクスまたは前記半導体試験装置が有する制御バスの出力信号からの期待値を用いて、前記半導体集積回路の良否判定情報を前記ピンエレクトロニクスへ出力する第一の判定手段とを有するものである。
【００１６】
（４）複数の半導体集積回路の電気的動作を試験する半導体試験装置であって、前記半導体試験装置のピンエレクトロニクスと前記半導体集積回路との間の試験信号および応答信号の授受を行う中間回路を有し、前記中間回路は、前記ピンエレクトロニクスからの試験信号を分配し、前記半導体集積回路の入力端子に出力する第二のバッファ分岐手段と、前記半導体集積回路の入出力端子からの応答信号と前記ピンエレクトロニクスまたは前記半導体試験装置が有する制御バスが出力する基準電圧とを比較する第二の比較手段と、を備えた入出力手段と、前記第二の比較手段の出力と前記ピンエレクトロニクスまたは前記半導体試験装置が有する制御バスの出力信号からの期待値を用いて、前記半導体集積回路の良否判定情報を前記半導体試験装置へ出力する第二の判定手段とを有し、前記ピンエレクトロニクスの出力信号または前記半導体試験装置が有する制御バスの信号を用いて、前記入出力手段の制御信号および前記期待値を制御するものである。
【００１７】
（５）半導体試験装置のピン数を上回る端子数を有する半導体集積回路の電気的動作試験を行う半導体試験装置であって、前記半導体試験装置のピンエレクトロニクスと前記半導体集積回路との間の試験信号および応答信号の授受を行う中間回路を有し、前記中間回路は、前記ピンエレクトロニクスから前記半導体集積回路の複数端子分の試験信号を入力し、前記複数端子分の試験信号を前記半導体集積回路の１端子毎の試験信号に分離して前記半導体集積回路の入力端子に出力する信号分離手段と、前記半導体集積回路の出力端子からの応答信号を順次切替え、前記ピンエレクトロニクスへ出力する第一の切替手段とを有し、前記ピンエレクトロニクスの出力信号または前記半導体試験装置が有する制御バスの信号を用いて前記第一の切替手段を制御するものである。
【００１８】
（６）半導体試験装置のピン数を上回る端子数を有する半導体集積回路の電気的動作試験を行う半導体試験装置であって、前記ピンエレクトロニクスと前記半導体集積回路との間の試験信号および応答信号の授受を行う中間回路を有し、前記中間回路は、前記ピンエレクトロニクスから出力された前記半導体集積回路の複数端子分の試験信号を入力し、かつ前記複数端子分の試験信号を前記半導体集積回路の１ピン毎の試験信号に分離して前記半導体集積回路に出力する信号分離手段と、前記半導体集積回路の出力端子からの応答信号と前記ピンエレクトロニクスまたは前記半導体試験装置が有する制御バスの信号が出力する基準電圧とを比較する第一の比較手段と、前記第一の比較手段の出力と前記ピンエレクトロニクスまたは前記半導体試験装置が有する制御バスの信号からの期待値を用いて、前記半導体集積回路の良否判定情報を前記ピンエレクトロニクスへ出力する第一の判定手段と、を有し、前記ピンエレクトロニクスの制御信号を用いて、前記期待値を制御するものである。
【００１９】
（７）複数の半導体集積回路の電気的動作を試験する半導体集積回路の試験方法であって、前記半導体試験装置のピンエレクトロニクスと前記半導体集積回路との間にある中間回路を介して、半導体集積回路への試験信号および前記半導体集積回路からの応答信号の授受が行われ、前記中間回路は、前記ピンエレクトロニクスからの試験信号を分配し、前記半導体集積回路の入力端子に出力する第一のバッファ分岐手段と、前記半導体集積回路の出力端子からの応答信号を順次切替え、前記応答信号を前記ピンエレクトロニクスへ出力する第一の切替手段と、を有し、前記ピンエレクトロニクスの出力信号または前記半導体試験装置が有する制御バスの信号を用いて、前記第一の切替手段を制御することを特徴とする試験方法である。
【００２０】
（８）複数の半導体集積回路の電気的動作を試験する半導体集積回路の試験方法であって、前記半導体試験装置のピンエレクトロニクスと前記半導体集積回路との間にある中間回路を介して、半導体集積回路への試験信号および前記半導体集積回路からの応答信号の授受が行われ、前記中間回路は、前記ピンエレクトロニクスからの試験信号を分配し、前記半導体集積回路の入力端子に出力する第一のバッファ分岐手段と、前記半導体集積回路の出力端子からの応答信号と前記ピンエレクトロニクスまたは前記半導体試験装置が有する制御バスの信号が出力する基準電圧とを比較する第一の比較手段と、前記第一の比較手段の出力と前記ピンエレクトロニクスからの期待値を用いて、前記半導体集積回路の良否判定情報を前記ピンエレクトロニクスへ出力する第一の判定手段とを有し、前記ピンエレクトロニクスの出力信号または前記半導体試験装置が有する制御バスの信号を用いて、前記期待値を制御することを特徴とする試験方法である。
【００２１】
（９）半導体試験装置のピン数を上回る端子数を有する半導体集積回路の電気的動作試験を行う半導体集積回路の試験方法であって、前記半導体試験装置のピンエレクトロニクスと前記半導体集積回路との間にある中間回路を介して、半導体集積回路への試験信号および前記半導体集積回路からの応答信号の授受が行われ、 前記中間回路は、前記ピンエレクトロニクスから前記半導体集積回路の複数端子分の試験信号を入力し、前記複数端子分の試験信号を前記半導体集積回路の１端子毎の試験信号に分離して前記半導体集積回路の入力端子に出力する信号分離手段と、前記半導体集積回路の出力端子からの応答信号を順次切替え、前記ピンエレクトロニクスへ出力する第一の切替手段とを有し、前記ピンエレクトロニクスの出力信号または前記半導体試験装置が有する制御バスの信号を用いて前記第一の切替手段を制御することを特徴とする試験方法である。
【００２２】
（１０）半導体試験装置のピン数を上回る端子数を有する半導体集積回路の電気的動作試験を行う半導体集積回路の試験方法であって、前記半導体試験装置のピンエレクトロニクスと前記半導体集積回路との間にある中間回路を介して、半導体集積回路への試験信号および前記半導体集積回路からの応答信号の授受が行われ、前記中間回路は、前記ピンエレクトロニクスから出力された前記半導体集積回路の複数端子分の試験信号を入力し、かつ前記複数端子分の試験信号を前記半導体集積回路の１ピン毎の試験信号に分離して前記半導体集積回路に出力する信号分離手段と、前記半導体集積回路の出力端子からの応答信号と前記ピンエレクトロニクスまたは前記半導体試験装置が有する制御バスの信号が出力する基準電圧とを比較する第一の比較手段と、前記第一の比較手段の出力と前記ピンエレクトロニクスまたは前記半導体試験装置が有する制御バスの信号からの期待値とを用いて、前記半導体集積回路の良否判定情報を前記ピンエレクトロニクスへ出力する第一の判定手段とを有し、前記ピンエレクトロニクスの出力信号または前記半導体試験装置が有する制御バスの信号を用いて、前記期待値を制御することを特徴とする試験方法である。
【００２３】
【発明の実施の形態】
まず、各実施例に共通した半導体試験装置の概略を図１８に示す。
【００２４】
半導体試験装置１００は、被試験半導体集積回路１１２（ＤＵＴ１１２）に試験信号を与え、ＤＵＴ１１２が出力する応答信号を、予め用意されている期待値との比較および判定を行うことで、ＤＵＴ１１２の動作試験を行う装置である。
【００２５】
具体的には、タイミング発生器１０５は、基準信号発生器１０４から供給された原振クロックを用いて、試験周期を決定する周期クロック、印加試験信号のタイミングと応答信号の判定タイミング（立上り／立下りのタイミング）を決定するエッジクロックを発生する。これらのクロックは、クロック間の位相のずれを調整するための遅延回路（図示せず）を経て、波形フォーマッタ１０７およびデジタルコンパレータ１０８へ供給される。パターン発生器１０６は、試験信号や期待値の情報を含んだテストパターンデータを生成する。波形フォーマッタ１０７は、タイミング発生器１０５が出力した試験信号の立上り／立下りのタイミングを示す試験信号のタイミングエッジと、パターン発生器１０６が出力したテストパターンデータを基に試験信号の基準となる信号を形成し、ドライバ１０２に出力する。ドライバ１０２は、波形フォーマッタ１０７から出力された試験信号の基準となる信号と、ＤＵＴ１１２の信号レベルに合致させるための基準電圧（図示せず）を基に、試験信号を生成し、伝送線路１１１を通してＤＵＴ１１２に印加する。ＤＵＴ１１２は、印加された試験信号に基づく応答信号を出力する。コンパレータ１０３では、伝送線路１１１を通して入力するＤＵＴ１１２の応答信号レベルと、比較（基準）電圧発生器１０９より供給された基準電圧との比較を行い、比較結果（Ｈ／Ｌ）を出力する。デジタルコンパレータ１０８では、コンパレータ１０３の比較結果と、パターン発生器１０６から送られてくる期待値との判定を、タイミング発生器１０５からのタイミングで行う。ここでＤＵＴ１１２から出力される応答信号が期待値と一致しなかった場合、このＤＵＴ１１２は不良と判定され、不良判定結果がフェイルメモリ１１０に書き込まれる。
【００２６】
本発明にかかる半導体試験装置における第一の実施例を図１に示す。なお、図１は、４個のＤＵＴを同時に試験する例を示している。
【００２７】
第一の実施例における半導体試験装置（半導体試験システム）は、半導体試験装置１と、試験信号の分配および試験信号に基づく応答信号の切替えを行う中間回路２５とを有する。なお、信号線上の斜線は、複数の信号線が集まっていることを示す。
【００２８】
半導体試験装置１は、ドライバ３ａ〜３ｄと、コンパレータ４ａ〜４ｄの対で構成する複数のピンエレクトロニクス２ａ〜２ｄとを有する。例えば、２５６ピンのＤＵＴを試験する半導体試験装置は２５６個のピンエレクトロニクス１０１を有する。ピンエレクトロニクス群７０〜７３は、複数のピンエレクトロニクス２ａ〜２ｄの集まりを示す（以下、ピンエレクトロニクスの集まりをピンエレクトロニクス群と記す。）。
【００２９】
このピンエレクトロニクス２ａ〜２ｄは、ドライバモードとコンパレータモードを有する。ドライバモードとは、ＤＵＴに印加する試験信号を出力するために、ドライバ３ａ〜３ｄが動作するモードである。コンパレータモードとは、ＤＵＴが出力する応答信号を基準電圧と比較するために、ドライバ３ａ〜３ｄの出力を高インピーダンス状態に設定するモードである。両モードにおいて、コンパレータ４ａ〜４ｄは常時動作状態にある。
【００３０】
また、半導体試験装置１は、ＤＵＴに電源電圧を印加するためのＤＣユニット１６を複数有する。通常、ＤＣユニット１６は、電圧印加のみでなく電流測定できる電圧印加−電流測定機能や電流印加−電圧測定機能を有する。
【００３１】
このピンエレクトロニクスのモード切替、およびＤＣユニットの機能切替え等の制御は、テストプログラムと呼ばれる半導体試験装置１を制御するためのプログラムによって任意に行うことができる。以後、ピンエレクトロニクス等の制御については詳細に特記しないが、テストプログラムで半導体試験装置１を制御することを意味する。
【００３２】
なお、各実施例では、半導体試験装置１のピンエレクトロニクスは、全てドライバおよびコンパレータの対で図示して説明する。しかし、半導体試験装置１のピンエレクトロニクスの一部が、ドライバまたはコンパレータの何れか一方のみで構成する半導体試験装置であってもよい。
【００３３】
中間回路２５は、半導体試験装置１とＤＵＴ２０〜２３の間に設ける回路である。中間回路２５は、半導体試験装置１に内蔵される場合と、半導体試験装置１に外付けされる場合がある。
【００３４】
中間回路２５は、複数のバッファ回路５で構成されたバッファ分岐回路６と、スイッチＳ１〜Ｓ４で構成するスイッチ切替回路７と、入出力回路９と、入出力制御回路１０とを有する。さらに、入出力回路９は、バッファ分岐回路１２とスイッチ切替回路１４を有する。なお、入出力回路９におけるバッファ回路１３は、入出力制御回路１０からの制御信号に基づき、出力を高インピーダンス状態に制御することが可能である。ここで、半導体試験装置１は、ピンエレクトロニクス１ピンとＤＵＴ１ピン同士を接続して試験するため、ＤＵＴの１ピンを駆動できるように設計されている。このため、ＤＵＴ２０〜２３のＩピンを駆動するのに必要な駆動能力を持つバッファ回路５および１３を介して試験信号を分配し、各ＤＵＴ２０〜２３のＩピンおよびＩ／Ｏピンへ試験信号を印加する。
【００３５】
バッファ分岐回路６は、ＤＵＴ２０〜２３入力専用ピン（以下、Ｉピンと記す。）、スイッチ切替回路７は、ＤＵＴ２０〜２３の出力専用ピン（以下、Ｏピンと記す。）、入出力回路９は、ＤＵＴ２０〜２３の入出力ピン（以下、Ｉ／Ｏピンと記す。）とそれぞれ接続する。なお、ＤＵＴ２０〜２３はＩピン、Ｏピン、およびＩ／Ｏ各ピンを、複数備えているものとする。
【００３６】
図２は、図１に示す第一の実施例における試験方法および動作を示す。
【００３７】
図１のピンエレクトロニクス群７０の内、ｘピンをバッファ分岐回路６へ接続する。ピンエレクトロニクス群７０は、ＤＵＴ２０〜２３のＩピンへ試験信号を印加するため、常時ドライバモードに設定し、例えば図２（ａ）の試験信号を出力する。
【００３８】
印加された試験信号に基づき、ＤＵＴ２０〜２３は、Ｏピンより応答信号を出力する。スイッチ切替回路７の各スイッチＳ１〜Ｓ４は、スイッチ切替回路７に入力される制御信号Ａ１〜Ａ４がそれぞれＨレベルの時にＯＮする。
【００３９】
図２に示す時間ｔ１からｔ１４の間でＤＵＴ２０〜２３が応答信号を出力するように設定したとき（試験信号を入力したとき）、ピンエレクトロニクス群７３のピンのなかで制御信号Ａ１〜Ａ４を出力する４ピンは、時間ｔ１からｔ１４内で順次スイッチＳ１〜Ｓ４を切替えるように制御信号をスイッチ切替回路７へ出力する（図２（ｂ）〜（ｅ））。ピンエレクトロニクス群７１は、ＤＵＴ２０〜２３が出力する応答信号を判定するために、常時コンパレータモードに設定する。この時、コンパレータ４ｂには、図２（ｆ）に示すように、時間ｔ１〜ｔ４，ｔ５〜ｔ７，ｔ８〜ｔ１０，ｔ１１〜ｔ１３にＤＵＴ２０〜２３の各Ｏピンの応答信号のタイミングがずれて（時分割で）入力される。
【００４０】
コンパレータ４ｂでは、時分割で入力した応答信号と比較電圧Ｖｒｅｆ＿ｂとの大小関係を比較し、比較結果（Ｈ／Ｌ）を出力する。この結果は、デジタルコンパレータ（図示せず）に送られ、図２（ｇ）に示すようにｔ３，ｔ６，ｔ９，ｔ１２の判定タイミングでＤＵＴ応答信号の良／不良が判定される。なお、この判定タイミングの設定は、ピンエレクトロニクス等の設定と同様に、テストプログラムで任意に行うことができる。
【００４１】
続いて、図１において、ＤＵＴ２０〜２３のＩ／Ｏピンに接続する入出力回路９と、入出力制御回路１０の動作およびその試験方法について説明する。
【００４２】
入出力制御回路１０は、入出力回路９の信号経路を切替えるための制御回路で、切替を行うための制御信号ＶＩＮＶは、ピンエレクトロニクス群７３内の１ピンで制御する。図２において、時間ｔ０〜ｔ１では、ピンエレクトロニクス群７２をドライバモードに設定し、ドライバ３ｃは、例えば図２（ｍ）のような試験信号を出力する。同時間で、入出力制御信号ＶＩＮＶは、図２（ｌ）に示すようにＬレベルに設定することで、ドライバ３ｃ出力の試験信号が、図１のバッファ分岐回路１２を介してＤＵＴ２０〜２３のＩ／Ｏピンへ印加される。コンパレータ４ｃの入力は、ドライバ３ｃの出力と接続されているため、ドライバ３ｃが出力する試験信号そのものとなる。（図２（ｎ））。
【００４３】
ＤＵＴ２０〜２３は、動作状態に応じてＩ／Ｏピンを出力モードに切替え、試験信号に基づく応答信号を出力する。これに対応するために、応答信号が出力される時間ｔ１〜ｔ１４では、ピンエレクトロニクス群７２をコンパレータモードに設定する。同時に、入出力制御信号ＶＩＮＶ をＨレベル（図２（ｌ））に設定することで、図１の入出力制御回路１０は、ピンエレクトロニクス群７２とスイッチ切替回路１４とを接続し、バッファ回路１３の出力を高インピーダンス状態に制御する。
【００４４】
以後、スイッチ切替回路１４の制御方法は、図２（ｈ）〜（ｋ）、コンパレータ４ｃへのＤＵＴ２０〜２３の応答信号入力、および良否判定については図２（ｎ）、（ｏ）に示す通りで、上述したＯピンの時と同様であるため試験方法および動作の説明を省略する。
【００４５】
なお、半導体試験装置１のピンエレクトロニクスのモードは、上述したドライバモード、コンパレータモードの他に終端モードを備えている場合がある。終端モードとは、定電圧をドライバから出力した状態で、ＤＵＴの応答信号をコンパレータを介して試験するモードあり、終端接続を必要とするＤＵＴを試験する場合に、このモードを選択する。本実施例は、この種のＤＵＴにも対応することができ、ＤＵＴの応答信号を半導体試験装置へ出力する際には、ピンエレクトロニクスのモードをコンパレータモードから終端モードに変更して上述と同様の試験を行えばよい。
【００４６】
続いて、スイッチ切替回路とＤＵＴ２０〜２３の接続方法について説明する。図１６は、第一の実施例における半導体試験装置において、ＤＵＴのＯピンに関する部分を平面的に表現し直した図である。
【００４７】
スイッチ切替回路７とＤＵＴ２０〜２３の第１の接続方法として、＃ｎ−ａ（ｎ＝１，２，３，４）をＤＵＴ２０、＃ｎ−ｂ（ｎ＝１，２，３，４）をＤＵＴ２１、＃ｎ−ｃ（ｎ＝１，２，３，４）をＤＵＴ２２、＃ｎ−ｄ（ｎ＝１，２，３，４）をＤＵＴ２３の各Ｏピンへ接続した場合、ＤＵＴ毎の同一ピンの応答信号がコンパレータに時分割で入力される（図２（ｆ））。第１の接続方法によれば、一つのコンパレータに入力される応答信号の期待値は同じであるため、期待値（Ｈ／Ｌ）を生成するパターン発生器のパターンは小さくすることができる。
【００４８】
また、第２の接続方法として、＃１−ｍ（ｍ＝ａ，ｂ，ｃ，ｄ）をＤＵＴ２０、＃２−ｍ（ｍ＝ａ，ｂ，ｃ，ｄ）をＤＵＴ２１、＃３−ｍ（ｍ＝ａ，ｂ，ｃ，ｄ）をＤＵＴ２２、＃４−ｍ（ｍ＝ａ，ｂ，ｃ，ｄ）をＤＵＴ２３の各Ｏピンのピンへ接続した場合、コンパレータには同一ＤＵＴの異なるピンの応答信号が時分割で入力される。第２の接続方法によれば、ＤＵＴの応答信号を全ピン同一タイミングで判定しなくともよい場合には、試験時間を短縮することができる。
【００４９】
このように、中間回路と複数のＤＵＴとの接続方法によって、コンパレータに入力される情報が異なる。図１では上記第１の接続形態を示したが、第２の接続形態の接続を行っても構わない。但し、ＤＵＴのＩピンおよびＩ／Ｏピンの接続に関しては、試験信号を分配するため第１の接続形態を採らなければならない。
【００５０】
上記で説明した半導体試験装置および試験方法に関する第一の実施例の効果は次の通りである。
【００５１】
（１）被試験半導体集積回路のピンの総和が、半導体試験装置の搭載ピン数を上回る場合であっても、半導半導体集積回路の試験を行うことができる。これにより、被試験半導体集積回路のピンが増加した場合であっても、新規の半導体試験装置や、半導体試験装置のピン数増加のための高価なオプション品を購入せず既存の半導体試験装置を有効に利用して試験することができるため、半導体装置の製造コストの低減に貢献できる。また、半導体試験装置の外付けとして中間回路を利用する場合は、既存のいかなるメーカの半導体試験装置にも適用できる。
【００５２】
（２）また、一括して複数ＤＵＴを効率よく試験することができ、試験時間を短縮することが可能となる。
【００５３】
（３）また、半導体試験装置おいて現在試験しているよりも多くのＤＵＴを一括して試験することができるため、試験の高スループット化を実現し、製造コストを低減できる。
【００５４】
（４）例えば、１つのＤＵＴのＩピン、Ｏピン、Ｉ／Ｏピンが、それぞれｘ，ｙ，ｚピンであるＤＵＴをｋ個（ｋ≧２）同時に試験する場合、既存の半導体試験装置では、ｋ（ｘ＋ｙ＋ｚ）ピン以上必要となる。しかし、本実施例によれば、（ｘ＋ｙ＋ｚ＋２ｋ＋１）ピンの半導体試験装置で同様の試験を行うことが可能である。
【００５５】
なお、本実施例において、例として４つのＤＵＴを同時に試験する半導体試験装置、およびその試験方法について図示および説明したが、ＤＵＴの同時試験個数を限定するものではなく、バッファ回路数および、スイッチの数等を変更することで、任意の複数ＤＵＴを試験できることは言うまでもない。
【００５６】
また、上述の試験方法および動作説明では、スイッチ切替回路７および１４の制御信号Ａ１〜Ａ８、入出力制御回路１０の制御信号ＶＩＮＶは、ピンエレクトロニクスを用いて制御する例で説明したが、半導体試験装置１が有する制御バス信号（コントロールワード等）を用いても構わない。
【００５７】
図１のバッファ回路５および１３は、ＤＵＴを駆動することが目的であり、バッファ回路の駆動能力に応じて、バッファ回路５および１３に接続するＤＵＴのピン数を変更してもよい。バッファ回路１３は、出力を高インピーダンス状態に制御できるものであるが、これは電気的に高インピーダンスに制御できるものであっても、出力にスイッチを配設し、物理的に切断することで高インピーダンス状態にするものであってもよい。また、高インピーダンス状態とする部位は、バッファ回路内に組み込まれていても、バッファ回路の外に別途設ける構成であってもよい。
【００５８】
バッファ回路１３の出力は、制御信号Ｈ／Ｌのどちらで高インピーダンス状態の制御できるものであってもよい。また、スイッチＳ１〜Ｓ８も制御信号も同様に、Ｈ／Ｌのどちらでオン状態に制御できるものであってもよい。
【００５９】
スイッチ切替回路７および１４の制御は、各スイッチを順次切替えることが目的であり、必ずしもスイッチ１つに対して、ピンエレクトロニクス１ピンで制御する必要はなく、例えばシフトレジスタのような回路を通してスイッチを順次切り替える構成であってもよい。
【００６０】
ＤＵＴの電源は１電源で動作するように図示されているが、特にＤＵＴの電源数を限定するものではい。ＤＵＴの電源ピンの数は何ピンでもよく、半導体試験装置に搭載しているＤＣユニットの数が電源ピン分あればよい。
【００６１】
図１では、ＤＵＴ２０〜２３のＩピン、Ｏピン、Ｉ／Ｏピンの各ピンの種類によって、中間回路２５内の回路を区別した構成としているが、汎用性を持たせるために、全て入出力回路９と入出力制御回路１０で構成し、接続するＤＵＴピンの種類によって制御する構成であっても構わない。
【００６２】
スイッチ切替回路は複数のスイッチを用いて構成したが、本実施例で説明したものと同様の動作を行うものであればよく、例えば、１：ｎのマルチプレクサ等を用いても構わない。
【００６３】
以後説明する実施例では、このような点を特記しないが、本発明による実施の形態では全て同様のであることは明らかである。
【００６４】
続いて、図３から図５を用いて、第一の実施例で説明した半導体試験装置の入出力制御回路１０について、具体的な３つの構成例を説明する。なお、ＤＵＴのＩピン、およびＯピンに関する中間回路２５の構成は、図１に示す第一の実施例と同様であるため、図示および説明を省略している。
【００６５】
図３は、入出力制御回路１０の第１の構成例を示す。この入出力制御回路１０は、スイッチ４０で構成されている。スイッチ４０、およびバッファ回路１３の制御信号ＶＩＮＶは、ピンエレクトロニクス群７３の１ピンにより制御されている。
【００６６】
ＤＵＴに試験信号を印加するときは、ピンエレクトロニクス群７２をドライバモードに設定し、バッファ回路１３を介して、ＤＵＴに試験信号を印加する。試験信号をＤＵＴに印加している間、スイッチ４０をオフ状態とするために制御信号ＶＩＮＶをＬレベルにする。
【００６７】
一方、ＤＵＴからの応答信号を判定するときは、ピンエレクトロニクス群７２をコンパレータモードに設定し、コンパレータ４ｃに応答信号を入力する。応答信号を入力する間、スイッチ４０をオン状態にして、かつバッファ回路１３の出力を高インピーダンス状態とするため、制御信号ＶＩＮＶをＨレベルにする。そして、スイッチＳ５〜Ｓ８の制御信号Ａ５〜Ａ８を、図１および２に示したように制御することで、複数のＤＵＴの応答信号を時分割に試験することができる。
【００６８】
入出力制御回路１０の第１の構成例によれば、スイッチ１つという簡単な回路構成で実現できるため、中間回路を構成する部品数を少なくでき、中間回路２５の実装面積を小さくすることができる。
【００６９】
図４は、入出力制御回路１０の第２の構成例を示す。図３と異なる点は、スイッチ切替回路１４の制御信号Ａ５〜Ａ８を用いて、スイッチ４０およびバッファ回路１３の制御信号ＶＩＮＶを生成することである。なお、ＤＵＴのＩピン、およびＯピンに関する中間回路２５の構成は、図１に示す第一の実施例と同様であるため、図示および説明を省略する。
【００７０】
ＤＵＴが応答信号を出力する際には、スイッチＳ５〜Ｓ８の何れか１つがオン状態になるように制御信号Ａ５〜Ａ８を制御して、ＯＲ回路４１の出力をＨレベルにする。これによりスイッチ４０はオン状態に、バッファ回路１３の出力は高インピーダンス状態になる。以後、図１で説明したのと同様に複数のＤＵＴの応答信号を時分割に試験することができる。
【００７１】
この入出力制御回路を用いれば、中間回路２５の入出力切替回路１０の制御は、スイッチ切替回路１４を制御する４ピン分のピンエレクトロニクスで実現することができるため、半導体試験装置のピン数を更に節約することができる。
【００７２】
また、図４の入出力制御回路１０の制御信号は直接ピンエレクトロニクスで制御しないため、図３に比べて半導体試験装置の使用するピン数を少なくすることができる。
【００７３】
なお、ＯＲ回路４１は、制御信号Ａ５〜Ａ８を用いて、スイッチ４０およびバッファ回路１３の制御信号ＶＩＮＶを生成することが目的である。従って、スイッチＳ５〜Ｓ８および４０がＬレベルでオン状態となるもの、またはバッファ回路１３の出力がＬレベルで高インピーダンス状態に制御するものを用いた場合には、ＯＲ回路４１が変更されることは言うまでもない。
【００７４】
図５は、入出力制御回路の第３の構成例を示す。第３の構成例では、Ｄ型フリップ・フロップ回路（以下、Ｄ−ＦＦと記す。）４３とスイッチ４０とで入出力制御回路１０を構成する。また、ピンエレクトロニクス群７３の内、２ピンは入出力制御回路１０に、４ピンはスイッチ切替回路１４の制御信号に用いる。なお、ＤＵＴのＩピン、Ｏピンに関する中間回路２５の構成は、図１に示す第一の実施例と同様であるため、図示および説明を省略する。
【００７５】
図６は、図５に示す中間回路２５の試験方法および動作を示す。まず、ＤＵＴへ試験信号を印加するドライバモードについて説明する。図５のピンエレクトロニクス群７２をドライバモードに設定し、例えば、図６（ａ）に示すような試験信号を、時間ｔ０〜ｔ６の間ドライバ３ｃから出力する。この試験信号は、バッファ分岐回路１２とＤ−ＦＦ４３とに入力される。同時間にＤ−ＦＦ４３のＲｅｓｅｔ端子にＨレベルを印加し（図６（ｃ））、出力Ｑを入力Ｄに関わらずＬレベルにすると（図６（ｄ））、スイッチ４０はオフ状態となり、ドライバ３ｃ出力の試験信号は、バッファ回路１３を介して、ＤＵＴ（図示せず）に印加する。
【００７６】
次に、ＤＵＴからの応答信号を受け良否判定する場合について説明する。コンパレータ４ｃにＤＵＴが出力する応答信号を入力するために、スイッチ４０をオン状態にし、バッファ回路１３の出力を高インピーダンス状態にする。この制御を行うために、ドライバ３ｃは、試験信号を出力した後に、入出力制御信号を出力するように設定する（図６（ａ）の時間ｔ６〜ｔ８）。この入出力制御信号を出力する時間ｔ６に、Ｄ−ＦＦ４３のＶＩＮＶをクロック入力（図６（ｂ） ）することで、Ｄ−ＦＦ４３の出力ＱはＨレベル（図６（ｅ））となり、スイッチ４０はオン状態に、バッファ回路１３の出力は、高インピーダンス状態に制御される。
【００７７】
次に、ＤＵＴが出力する応答信号を判定するために、時間ｔ８でピンエレクトロニクス群７２をコンパレータモードに切替える。以下、図１で説明したのと同様にスイッチＳ５〜Ｓ８の制御信号Ａ５〜Ａ８を、図６（ｆ）〜（ｉ）に示すように制御し、各ＤＵＴの応答信号の判定を順次実施することで、複数のＤＵＴの応答信号を時分割で試験することができる。
【００７８】
このように、入出力制御回路の第３の構成例では、ＤＵＴの試験信号を出力するピンエレクトロニクスを、試験信号の後に入出力制御信号を出力し、この制御信号をＤ−ＦＦという一時記憶回路で保持して入出力制御を行うことができる。
【００７９】
また、図３および図４の入出力制御回路は、ＤＵＴのピン毎で応答信号出力タイミングが異なる場合、制御信号数を増加させる必要があるが、図５の場合には、制御信号数を増加する必要が無いため、この種のＤＵＴを試験する場合には、図３および図４に示す入出力制御回路に比べて、より少ないピン数の半導体試験装置で試験を実施することができる。
【００８０】
なお、図５の入出力回路の場合には、図６（ｆ）に示すように、ＤＵＴに入出力制御信号の一部がノイズ（図６の時間ｔ６〜ｔ６’）として入力されてしまう。このノイズが大きくＤＵＴの誤動作を招く場合には、例えばバッファ回路の遅延量を調整したり、バッファ回路出力１３出力にスイッチを設け、試験信号のみをＤＵＴへ印加する等の回路が別途必要となる。
【００８１】
図５では、一時記憶回路の例として本説明ではＤ−ＦＦを用いたが、試験信号の後に続く入出力制御信号を保持し、スイッチ４０および、バッファ回路１３の出力状態を制御できる構成であればよいことは言うまでもない。
【００８２】
続いて、図７を用いて、本発明の半導体試験装置における第二の実施例を説明する。
【００８３】
本実施例における半導体試験装置（半導体試験システム）は、半導体試験装置１と、試験信号の分配および試験信号に基づく応答信号の判定を行う中間回路２５を有する。中間回路２５は、半導体試験装置１とＤＵＴ２０〜２３の間に設ける回路であり、半導体試験装置１に内蔵される場合と、半導体試験装置１に外付けされる場合がある。中間回路２５は、複数のバッファ回路５で構成するバッファ分岐回路６と、複数のコンパレータで構成する２値化回路３２と、入出力回路９と、論理判定回路３４を有する。入出力回路９は、バッファ分岐回路１２と、２値化回路３１を有する。
【００８４】
図１に示す第一の実施例と異なる点は、中間回路２５において、ＤＵＴ２０〜２３の応答信号を２値化回路３１および３２を介して、論理判定回路３４で判定し、ＤＵＴの良否判定情報を半導体試験装置１へ出力する構成にしたことである。
【００８５】
ＤＵＴ２０〜２３へのＩピンおよびＩ／Ｏピンへの試験信号印加方法については、図１に示す第一の実施例と同様であるため説明を省略する。以下では、ＤＵＴ２０〜２３が出力する応答信号の試験方法、および動作をＤＵＴのＩ／Ｏピンを例に挙げて説明する。
【００８６】
中間回路２５において、ＤＵＴ２０〜２３が出力する応答信号を判定するために、制御信号ＶＩＮＶによって、バッファ回路１３の出力を高インピーダンス状態に設定する。コンパレータ３０では、ＤＵＴが出力する応答信号と、ピンエレクトロニクス群７４の１ピンから出力する比較電圧Ｖｒｅｆ２との大小関係を比較し、比較結果（Ｈ／Ｌ）を出力する。論理判定回路３４は、コンパレータ３０の比較結果と、比較結果の期待値との一致・不一致を判定し、この結果を半導体試験装置１のピンエレクトロニクスへ出力する。半導体試験装置１では、論理判定回路３４の一致情報から、ＤＵＴが良／不良であることを判定する。
【００８７】
ＤＵＴ２０〜２３が出力する応答信号レベルを判定する方法として、ある基準レベルを満たしているか否かを試験する場合には、上記のように一回の判定で試験することができる。また、応答信号がある範囲内のレベルであるかを試験するためには、コンパレータ３０の比較電圧Ｖｒｅｆ１、Ｖｒｅｆ２を範囲の下限値に設定して試験し、次に比較電圧Ｖｒｅｆ１、Ｖｒｅｆ２を範囲の上限値に設定して試験を行えばよい。なお、コンパレータ３０は、一般的な半導体試験装置のピンエレクトロニクスを構成するコンパレータのように、比較電圧をＨ／Ｌの両レベル入力を持ち、一度にある範囲内のレベルかの否かの判定することが可能な、いわゆるウィンドウコンパレータで構成しても構わない。
【００８８】
本実施例においても、終端接続を必要とするＤＵＴにも対応することが可能である。この場合、ピンエレクトロニクスを終端モードに設定し、バッファ回路１３の出力を高インピーダンス状態としないように制御信号ＶＩＮＶを設定する。
【００８９】
また、中間回路２５とＤＵＴとの接続は、図１６において、スイッチ切替回路７の部分を図７における２値化回路３２および論理判定回路３４に置き換え、＃ｎ−ａ（ｎ＝１，２，３，４）をＤＵＴ２０、＃ｎ−ｂ（ｎ＝１，２，３，４）をＤＵＴ２１、＃ｎ−ｃ（ｎ＝１，２，３，４）をＤＵＴ２２、＃ｎ−ｄ（ｎ＝１，２，３，４）をＤＵＴ２３の各Ｏピンのへ接続することで、ＤＵＴ毎の良否判定結果を一括して半導体試験装置１へ出力することができる。なお、ＩピンおよびＩ／Ｏピンに関する接続も、上記と同様である。
【００９０】
半導体試験装置における第二の実施実施例の効果は次の通りである。
【００９１】
（１）半導体装置における第一の実施例の効果（１）〜（３）を有する。
【００９２】
（２）さらに、図１に示す第一実施例より応答信号の判定時間を短縮することができるため、製造コストを更に低減することができる。
【００９３】
（３）例えば、１つのＤＵＴのＩピン、Ｏピン、Ｉ／Ｏピンが、それぞれｘ，ｙ，ｚピンであるＤＵＴをｋ個（ｋ≧２）同時に試験する場合、既存の半導体試験装置では、ｋ（ｘ＋ｙ＋ｚ）ピン以上必要となる。しかし、本実施例によれば、（ｘ＋ｙ＋２ｚ＋２ｋ＋３）ピンの半導体試験装置で同様の試験を行うことが可能である。
【００９４】
論理判定回路３４は、２値化回路３２用と、２値化回路３１用と別々に図示しているが、両２値化回路の出力を１つの論理判定回路で判定する構成でも構わない。
【００９５】
本実施例では、コンパレータ３０の比較電圧Ｖｒｅｆ１、Ｖｒｅｆ２はそれぞれピンエレクトロニクスの１ピンを用いているが、必ずしもピンエレクトロニクスに限定するものではなく、例えば半導体試験装置１搭載のＤＣユニット１６の電圧や中間回路内に電源回路を設ける等、比較電圧を与えることのできるものであれば構わない。以後説明する実施例では、コンパレータ３０の比較電圧について特記しないが、本発明による実施例では全て同様であることは明らかである。
【００９６】
続いて、図８および図１０を用いて、第二の実施例で記載した半導体試験装置の論理判定回路について、具体的な構成例を説明する。なお、ＤＵＴのＩピン、Ｏピンに関する中間回路２５の構成および試験信号の印加方法については、図１に示す第一の実施例と同様であるため、図示および説明を省略する。
【００９７】
図８は、論理判定回路３４の第１の構成例を示す。この論理判定回路３４は、Ｅｘ−ＮＯＲ回路６０ａ〜６０ｄと、ＡＮＤ回路６１ａ〜６１ｄで構成する。
【００９８】
図９は、図８において、ＤＵＴが応答信号を出力する際の２値化回路３１と論理判定回路３４の動作についてまとめたものである。図８において、コンパレータ３０ａ〜３０ｄは、ＤＵＴから出力する応答信号と、比較電圧Ｖｒｅｆ２との大小関係を比較し、比較結果（Ｈ／Ｌ）を出力する。この出力レベルは、ＤＵＴの応答信号レベルによって、図９のＮｏ．１〜１６の何れかが出力される。
【００９９】
図８＃１〜＃４に入力されるＤＵＴの応答信号は、比較電圧Ｖｒｅｆ２よりも大きい場合を良品であるものとし、コンパレータ３０ａ〜３０ｄの出力は、比較電圧Ｖｒｅｆ２よりもＤＵＴの応答信号レベルが大きいときにＨレベルを出力するものとすると、Ｎｏ．１６の状態が図８＃１〜＃４の全てに入力される応答信号レベルは正しいことになる。これを判断するために、Ｅｘ−ＮＯＲ回路６０ａ〜６０ｄに、コンパレータ３０ａ〜３０ｄの出力値と、ピンエレクトロニクス群７４が出力する期待値Ｖｅｘとを入力し、両者一致の可否情報を出力（Ｈ／Ｌ）し、Ｈレベルのとき、その応答信号は正しいと判断できる。更に、図８に示すようにＤＵＴ１ピン分の応答信号の良否情報、つまりＥｘ−ＮＯＲ回路６０ａ〜６０ｄの出力を、ＤＵＴのピン数分を纏めてＡＮＤ回路６１ａ〜６１ｄに入力し、ＤＵＴ毎の良否判定情報（Ｈ／Ｌ）を半導体試験装置１へ送る。
【０１００】
論理判定回路にかかる第一の構成例によれば、ＤＵＴピン数毎の良否判定を一括して行う方式であるため、図１の半導体試験装置よりも試験時間をより短縮することができる。
【０１０１】
なお、図８では、論理判定回路３４の一例として、Ｅｘ−ＮＯＲ回路６０ａ〜６０ｄと、ＡＮＤ回路６１ａ〜６１ｄとを用いて図示したが、ＤＵＴ毎の良否情報を一括判定し、半導体試験装置１へ出力する回路構成であればよいことは明らかである。
【０１０２】
また、論理判定回路の期待値は、ピンエレクトロニクスをｚピン用いて図示したが、例えば図１７のように、Ｄ−ＦＦ６５ａ〜６５ｄを用いて、期待値をシリアルで書き込む形式を採っても構わない。この場合、期待値用として用いるピンエレクトロニクスは１ピンで済むため、よりピン数の少ない半導体試験装置で図８と同様の試験を実施することができる。なお、図１７では、ピンエレクトロニクス１ピンを用いて、期待値をシリアルに転送する例としてＤ−ＦＦを用いたが、Ｄ−ＦＦに限定するものではなく、同様の働きをする回路構成であればよいことは言うまでもない。
【０１０３】
図１０は、第二の実施例における論理判定回路の第二の構成例を示す。第二の構成例は、Ｄ−ＦＦ４３および４４で構成する出力状態制御回路３５を有する。
【０１０４】
図１１は、図１０における試験方法および動作を説明する図である。ＤＵＴへ試験信号を印加する場合には、図１０のピンエレクトロニクス群７２をドライバモードに設定する。ドライバ３ｃは、例えば、図１１（ａ）のような試験信号を時間ｔ０〜ｔ６の間出力し、バッファ分岐回路１２と、Ｄ−ＦＦ４３および４４に入力する。Ｄ−ＦＦ４３は、Ｒｅｓｅｔ１端子にＨレベルを印加し（図１１（ｅ））すると、入力Ｄに関わらず出力ＱはＬレベル出力となり（図１１（ｄ））、ドライバ３ｃ出力の試験信号は、バッファ回路１３を介して、ＤＵＴ（図示せず）に印加する。
【０１０５】
次に、ＤＵＴが出力する応答信号を判定するために、ドライバ３ｃは、試験信号を出力した後に、入出力制御信号を出力（図１１（ａ） ｔ６〜ｔ７）する。入出力制御信号がＨレベルになる時間ｔ６に、Ｄ−ＦＦ４３のＣＬＫ１を入力するように（図１１（ｂ））設定することで、Ｄ−ＦＦ４３の出力ＱはＨレベルとなり、バッファ回路１３の出力は、高インピーダンス状態に制御される（図１１（ｈ））。
【０１０６】
ドライバ３ｃは、試験信号、入出力制御信号に続き、論理判定回路３４の期待値として用いる期待値用信号を出力する（図１１（ａ） ｔ７〜ｔ９）。Ｄ−ＦＦ４４の出力Ｑは、ドライバ３ｃが期待値用信号を出力する時間ｔ７まで、Ｒｅｓｅｔ２信号をＨレベルに設定（図１１（ｅ））することで、時間ｔ０〜ｔ７でＬレベルを出力する（図１１（ｇ））。そして、時間ｔ８でＣＬＫ２信号を入力（図１１（ｃ））し、ドライバ３ｃの期待値Ｈレベルを保持する（図１１（ｇ））。次にＤＵＴが出力する応答信号を判定するために、時間ｔ９でピンエレクトロニクス群７２をコンパレータモードに切替える。以後、論理判定回路３４の動作および試験方法については、図８に示したものと同様であるため省略する。
【０１０７】
図１０に示す半導体試験装置によれば、期待値を直接ピンエレクトロニクスで生成する必要がない。従って、図８に示す半導体試験装置に比べ、より少ないピン数の半導体試験装置を用いて試験を実施することができる。
【０１０８】
また、ＤＵＴのピン毎で応答信号出力タイミングが異なる場合であっても、制御信号数を増加する必要が無い。従って、応答信号出力タイミングが異なるＤＵＴを試験する場合には、図８に示す半導体試験装置に比べて、より少ないピン数の半導体試験装置で試験を実施することができる。
【０１０９】
なお、図１０の場合には、図１１に示すように、ＤＵＴに入出力制御信号の一部がノイズ（図１１ 時間ｔ６〜ｔ６’）として入力されてしまう。このノイズが大きくＤＵＴの誤動作を招く場合には、例えばバッファ回路の遅延量を調整したり、バッファ回路出力１３出力にスイッチを設け、試験信号のみをＤＵＴへ印加する等の回路が別途必要となる。
【０１１０】
図１０では、一時記憶回路の例としてＤ−ＦＦを用いたが、試験信号の後に続く入出力制御信号および期待値をそれぞれ保持し、バッファ回路１３の出力状態を制御でき、論理判定回路３４に期待値を出力できる構成であればよいことは言うまでもない。
【０１１１】
上記実施例１および実施例２では、主に、複数ＤＵＴを一括して試験するときに、ＤＵＴのピン数の総和が半導体試験装置のピン数を上回る場合であっても、半導体装置の試験を実現する半導体試験装置および試験方法について説明した。しかし、本発明にかかる半導体試験装置は、複数ＤＵＴの一括試験のみならず、１つのＤＵＴが有するピン数が半導体試験装置のピン数を上回る場合にも対応することができる。そこで、続いて、液晶ドライバ（例えば、ＬＣＤドライバ）やシステムＬＳＩのような多ピンを有する半導体装置の検査装置について説明する。
【０１１２】
図１２は、本発明にかかる半導体試験装置の第三の実施例を示す。
【０１１３】
第三の実施例における中間回路２５は、シフトレジスタ９７とスイッチ９１ａ〜９１ｃとで構成する信号分離回路９５を有する。なお、ＤＵＴ１１２のＯピンに接続する中間回路２５は、本発明の第一の実施例または第二の実施例と同様の回路を用いるため図示および説明を省略する。また、Ｉ／Ｏピンに接続する回路も、本発明の第一の実施例または第二の実施例と同様の回路において、バッファ分岐回路を、本実施例の信号分離回路９５に置き換えるのみのため、図示および説明を省略する。
【０１１４】
図１３は、図１２における半導体試験装置の試験方法および動作を説明する図である。図１２において、ピンエレクトロニクス群７０は、ＤＵＴ１１２のＩピンに試験信号を印加するため、常時ドライバモードに設定する。ピンエレクトロニクス群７４は、シフトレジスタ９７およびスイッチ９１ａ〜９１ｃの制御を行うため、同様に常時ドライバモードに設定する。ドライバ３ａは、時間ｔ０〜ｔ１にＩ３ピン、時間ｔ１〜ｔ２にはＩ２ピン、時間ｔ２〜ｔ３にはＩ１ピンに印加するための試験信号を連続して出力し（図１３（ａ））、シフトレジスタ９７の入力Ｄに入力する。
【０１１５】
図１２のシフトレジスタ９７は、ＣＬＫと共にデータがＱ１からＱ２、Ｑ２からＱ３へとシフトし、ＳＴＲ信号でＱ１〜Ｑ３の状態を保持する、いわゆるシフトストアレジスタである。ＤＵＴ１１２には誤った試験信号を入力しないように、スイッチ９１ａ〜９１ｃをオフ状態とするため、スイッチ９１ａ〜９１ｃの制御信号をＬレベルに設定する。（図１３（ｄ））。図１３において、時間ｔ０〜ｔ１でＩ３ピンに印加する試験信号は、時間ｔ１のＣＬＫ信号で、出力Ｑ１からＱ２へ信号がシフトする（図１３（ｅ），（ｆ））。時間ｔ１〜ｔ２でＩ２ピンに印加する試験信号は、時間ｔ２のＣＬＫ信号で、出力Ｑ１からＱ２へ信号がシフトすると同時に、Ｉ３ピンへ印加する試験信号がＱ２〜Ｑ３へシフトする（図１３（ｆ），（ｇ））。時間ｔ２からＩ１ピンへ印加する試験信号がシフトレジスタ９７のＤへ入力すると、シフトレジスタ９７の各出力Ｑ１，Ｑ２，Ｑ３は、Ｉ１，Ｉ２，Ｉ３ピンへ印加する試験信号が出力し、時間ｔ３にＳＴＲ信号を入力すると、シフトレジスタ各出力Ｑ１，Ｑ２，Ｑ３は、そのデータを保持する。そして、スイッチ９１ａ〜９１ｃをオンするように制御信号をＨレベル（図１３（ｄ））とすることで、ＤＵＴのＩピンに試験信号が同時に印加される（図１３（ｅ）〜（ｇ）実線部）。同じＩピンに他の試験信号を入力する場合には、スイッチ９１ａ〜９１ｃをオフ状態とし、新たな試験信号をドライバ３ａから出力し、上記の方法ＣＬＫ信号を入力すればよいことは明らかである。
【０１１６】
半導体試験装置の第三の実施例によれば、試験信号を出力する半導体試験装置のピン数よりも多くのＩピンおよびＩ／ＯピンのＤＵＴに試験信号を印加することができる。このため、ＤＵＴのピン数が半導体試験装置のピン数を上回る場合であっても、既存の半導体試験装置を用いて試験を行うことが可能となる。
【０１１７】
本実施例の図１２は、半導体試験装置１が出力する試験信号を分離する一例を示したものであり、ＤＵＴ１１２の信号レベルに合致させるための回路、例えばレベルシフト回路をシフトレジスタ９７の出力に設けてもよい。本実施例では、信号分離手段の一例としてシフトレジスタを用いたが、複数ピン分試験信号を分離でき、ＤＵＴへ印加することができる構成であればよいことは言うまでもない。また、シフトレジスタの入出力数は幾つであっても構わない。
【０１１８】
図１２のスイッチ９１ａ〜９１ｃは、Ｄ−ＦＦ９０ａ〜９０ｃが信号を保持するまでの時間、ＤＵＴ１１２に誤った試験信号を印加しない目的であり、スイッチでなくてもよい。また、ピンエレクトロニクスから出力する複数ピン分の試験信号を１ピン毎に分離する間、ＤＵＴの入力をＬレベル等に固定するように、例えばスイッチの変わりにＡＮＤ回路を用いて構わない。
【０１１９】
上記説明では、スイッチ９１ａ〜９１ｃを一括してオン状態に制御し、ＤＵＴ１１２の全Ｉピンに同時に試験信号を入力する例を説明したが、ＤＵＴ１１２が全Ｉピンに同時に信号が入力されなくとも動作可能なものであれば、Ｄ−ＦＦに信号は保持された時点で、順次オン状態に制御しても構わない。
【０１２０】
図１４は、本発明の第四の実施例を示す図である。本発明の第一、第二および第三の実施例と異なる点は、ＤＣユニット１６と、ＤＵＴ２０〜２３の電源ピン間に、スイッチ切替回路１８を備えたことである。なお、ＤＵＴのＩピン、Ｏピン、Ｉ／Ｏピンの接続、およびこれらピンに関する中間回路２５内の構成は、図１、図９、図１２に示す実施例と同様であるため、図示および説明を省略する。
【０１２１】
図１５は、図１４における第四の実施例における試験方法、および動作を説明する図である。図１４のピンエレクトロニクス群７４の内、スイッチ切替回路１８の制御信号Ａ９〜Ａ１２に接続する４ピンは、常時ドライバモードに設定する。制御信号Ａ９〜Ａ１２がＨレベルのとき、各スイッチＳ９〜Ｓ１２がオン状態に制御される。図１５における時間ｔ０〜ｔ１では、制御信号Ａ９〜Ａ１２はように全てＨレベルに設定（図１５（ａ）〜（ｄ））し、ＤＣユニット１６を、電圧出力するように設定すると、ＤＵＴ２０〜２３の全ての電源ピンに、電源電圧が印加される。この状態で第一、第二および第三の実施例で説明したような方法で、ＤＵＴ２０〜２３の試験（機能試験）を同時に行う。
【０１２２】
ＤＵＴの試験項目の一つとして、消費電流やリーク電流等の電流測定試験を行う場合がある。電流測定は、ＤＣユニット１６で行ことができるが、ＤＵＴ２０〜２３の全電源ピンに電圧を印加した時間ｔ０〜ｔ１間で行うと、ＤＵＴ２０〜２３の全電流を測定することになるため、ＤＵＴ２０〜２３を個別に良否判定ができない。
【０１２３】
第四の実施例にかかる半導体装置によれば、電流測定を行う場合には、時間ｔ１〜ｔ１０の間でのＡ９〜Ａ１２の制御信号を、図１５（ａ）〜（ｄ）に示すように、オン／オフ制御を個別に行うことで、図１５（ｆ）に示すように、ＤＵＴ毎に電流測定を行うことができるため、ＤＵＴ個別の良否判定ができる。本実施例を本発明の第一〜第三の実施例へ適用すれば、半導体試験装置のＤＣユニットの搭載数が少ない場合でも、試験することが可能となる。
【０１２４】
なお、第四の実施例では、電源ピンの電流を測定する場合について説明したが、特に電源ピンに限定するものではなく、例えばＩピンのリーク電流測定等、他のピンの電流測定、または電流印加−電圧測定を行ってもよい。なお、ＩピンおよびＩ／ＯピンとＤＣユニットを接続する場合には、第一、第二および第三の実施例と併用するために、ＤＣユニット出力と試験信号の切替スイッチ等が必要になることは明らかである。
【０１２５】
また、図１５では、例として機能試験の後に電流測定試験を行うように図示したが、試験項目の順序を限定するものではなく、電流測定後に機能試験を行っても、機能試験と機能試験の間に電流測定を行ってもよい。なお、ここで言う機能試験とは、ＤＵＴを試験する試験項目の内、電流測定に関する試験項目を除いた全ての試験を指す。
【０１２６】
以上、本発明者によってなされた発明を実施例に基づき具体的に説明したが、本発明は上記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【０１２７】
【発明の効果】
本願において開示される発明によって得られる効果を簡単に説明すれば次の通りである。
【０１２８】
（１）試験対象である１つまたは複数の半導体集積回路ピンの総数が、半導体試験装置の搭載ピン数を上回る場合であっても、半導体集積回路の試験が可能な半導体試験装置および試験方法を提供することができる。
【０１２９】
（２）一括して複数のＤＵＴを効率よく試験することができ、半導体装置の製造コストを低減することができる。
【図面の簡単な説明】
【図１】半導体試験装置の第一の実施例を示す図である。
【図２】第一の実施例における試験方法、およびその動作を説明する図である。
【図３】第一の実施例における入出力制御回路の具体的構成例を示す図である。
【図４】第一の実施例における入出力制御回路の他の具体的構成例を示す図である。
【図５】第一の実施例における入出力制御回路の更に他の具体的構成例を示す図である。
【図６】図５における半導体集積回路の試験方法および動作を示す図である。
【図７】半導体試験装置の第二の実施例を示す図である。
【図８】第二の実施例における論理判定回路の具体的構成例を示す図である。
【図９】論理判定回路の動作を示す図である。
【図１０】第二の実施例における出力状態制御回路の更に具体的構成例を示す図である。
【図１１】図１０における半導体集積回路の試験方法、および動作を示す図である。
【図１２】半導体試験装置の第三の実施例を示す図である。
【図１３】図１２における半導体集積回路の試験方法および動作を示す図である。
【図１４】半導体試験装置の第四の実施例を示す図である。
【図１５】図１４における半導体集積回路の試験方法および動作を示す図である。
【図１６】図１の一部を表現し直した図である。
【図１７】論理判定回路の他の構成例を示す図である。
【図１８】半導体試験装置の構成概要を示す図である。
【図１９】従来の半導体試験装置と被試験半導体集積回路との接続関係を示す図である。
【符号の説明】
１，１００…半導体試験装置
２ａ〜２ｆ，１０１…ピンエレクトロニクス
３ａ〜３ｆ，１０２…ドライバ
４ａ〜４ｆ，１０３…コンパレータ
５，１３…バッファ回路
６，１２…バッファ分岐回路
７，１４，１８…スイッチ切替回路
１０…入出力制御回路
２０〜２３，１１２…半導体集積回路（ＤＵＴ）
２５…中間回路
３０，３０ａ〜３０ｄ…コンパレータ
３４…論理判定回路
４３，４４…Ｄ型フリップ・フロップ回路
７０〜７５…ピンエレクトロニクス群[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a method and a device for testing a semiconductor integrated circuit to be tested. For example, the present invention relates to a test method for a semiconductor integrated circuit that can be tested even when the total number of pins (number of terminals) of one or more semiconductor integrated circuits exceeds the number of pins (number of channels) of a semiconductor test device, and a semiconductor test device. . Further, the present invention relates to a semiconductor integrated circuit test method and a semiconductor test apparatus suitable for a batch test of a plurality of semiconductor integrated circuits.
[0002]
[Prior art]
In general, an electrical operation test of a semiconductor integrated circuit is performed using a semiconductor test device.
[0003]
FIG. 19 shows a connection relationship between a conventional semiconductor test apparatus and a semiconductor integrated circuit (hereinafter, referred to as a DUT) to be tested.
[0004]
The semiconductor test apparatus 100 tests the DUT 112 by electrically connecting one pin (one piece) of the pin electronics 101 of the semiconductor test apparatus 100 and one pin 115 of the DUT. For example, a semiconductor test apparatus for testing a DUT having 256 pins has 256 pin electronics 101 mounted thereon. Although only one DUT 112 is shown in FIG. 19, a plurality of DUTs may be tested at the same time in order to shorten the test time.
[0005]
In a conventional semiconductor test apparatus, when the total number of pins of the DUT to be tested exceeds the number of pins of the semiconductor test apparatus, there is a problem that the semiconductor test apparatus cannot perform the test. In addition, when a larger number of DUTs than the number of DUTs currently being tested are to be tested at once, there is a problem in that the number of pins of the semiconductor test apparatus is limited. Therefore, there is a problem that the manufacturing cost of the semiconductor device cannot be reduced.
[0006]
Patent Document 1 discloses a semiconductor test apparatus in which a changeover switch is provided between a semiconductor test apparatus and a DUT. Specifically, it is disclosed that this changeover switch performs a test while sequentially switching the connection between a driver or a comparator and each pin of the DUT based on a changeover signal from a CPU in a semiconductor test apparatus. Therefore, the test can be performed even when the number of pins of the DUT exceeds the number of pins of the semiconductor test apparatus.
[0007]
[Patent Document 1]
JP-A-10-26655 (FIGS. 2 and 7)
[0008]
[Problems to be solved by the invention]
However, when testing the DUT having more pins than the semiconductor test device using the technique described in Patent Document 1, there is a problem that the test reliability of the semiconductor device is reduced. This problem arises because a test signal cannot be applied to all the input pins of the DUT at the same time, and only a part of the circuit of the DUT or a part of the DUT can be tested.
[0009]
Further, the technique described in Patent Document 1 has a problem that a plurality of DUTs cannot be tested simultaneously. If a plurality of (for example, four) DUTs are to be tested at the same time, it is necessary to apply test signals to the input pins of the four DUTs at the same time. However, in the technique described in Patent Document 1, it is necessary to switch a plurality of input signals, so that a plurality of DUTs cannot be tested simultaneously.
[0010]
In view of the above problems, the present invention provides a semiconductor test apparatus and a test method capable of testing a semiconductor integrated circuit even when the total number of pins of the semiconductor integrated circuit under test exceeds the number of pins mounted on the semiconductor test apparatus. The purpose is to provide.
[0011]
Another object of the present invention is to provide a semiconductor test apparatus and a semiconductor integrated circuit test method suitable for a batch test of a plurality of semiconductor integrated circuits.
[0012]
[Means for Solving the Problems]
To achieve the above object, an outline of a typical invention among the inventions disclosed in the present application will be briefly described as follows.
[0013]
(1) A semiconductor test apparatus for testing an electrical operation of a plurality of semiconductor integrated circuits, comprising an intermediate circuit for transmitting and receiving a test signal and a response signal between pin electronics of the semiconductor test apparatus and the semiconductor integrated circuit. The intermediate circuit distributes a test signal from the pin electronics and outputs the response signal from an output terminal of the semiconductor integrated circuit to a first buffer branching unit that outputs the test signal to an input terminal of the semiconductor integrated circuit. Switching, and first switching means for outputting the response signal to the pin electronics, and using the output signal of the pin electronics or the signal of the control bus of the semiconductor test apparatus, the first switching means. Control.
[0014]
(2) A semiconductor test apparatus for testing the electrical operation of a plurality of semiconductor integrated circuits, comprising an intermediate circuit for transmitting and receiving a test signal and a response signal between pin electronics of the semiconductor test apparatus and the semiconductor integrated circuit. The intermediate circuit distributes a test signal from the pin electronics and outputs the test signal to an input / output terminal of the semiconductor integrated circuit; and a response signal from the input / output terminal of the semiconductor integrated circuit. Sequentially switching, the second switching means for outputting the response signal to the pin electronics, and having an input and output means, input and output control means for performing input or output switching control of the input and output means, The input / output means is controlled using an output signal of the pin electronics or a signal of a control bus of the semiconductor test apparatus.
[0015]
(3) A semiconductor test apparatus for testing an electrical operation of a plurality of semiconductor integrated circuits, comprising an intermediate circuit for transmitting and receiving a test signal and a response signal between pin electronics of the semiconductor test apparatus and the semiconductor integrated circuit. The intermediate circuit distributes a test signal from the pin electronics and outputs the signal to an input terminal of the semiconductor integrated circuit; a first buffer branching unit; a response signal from an output terminal of the semiconductor integrated circuit; First comparing means for comparing a pin electronics output signal or a reference voltage output from a control bus of the semiconductor test device; a control bus of the pin electronics or the semiconductor test device; Using the expected value from the output signal of the semiconductor integrated circuit, pass / fail judgment information of the semiconductor integrated circuit is output to the pin electronics. Those having a first judging means for.
[0016]
(4) A semiconductor test apparatus for testing an electrical operation of a plurality of semiconductor integrated circuits, wherein an intermediate circuit for transmitting and receiving a test signal and a response signal between pin electronics of the semiconductor test apparatus and the semiconductor integrated circuit is provided. The intermediate circuit distributes a test signal from the pin electronics, and outputs to an input terminal of the semiconductor integrated circuit a second buffer branching unit; and a response signal from an input / output terminal of the semiconductor integrated circuit. An input / output unit including a second comparison unit that compares a reference voltage output by a control bus of the pin electronics or the semiconductor test apparatus; and an output of the second comparison unit and the pin electronics or the Using the expected value from the output signal of the control bus of the semiconductor test device, the semiconductor integrated circuit is used to determine whether the semiconductor integrated circuit is good or bad. Second judgment means for outputting to the device, and controlling the control signal of the input / output means and the expected value using an output signal of the pin electronics or a signal of a control bus of the semiconductor test device. It is.
[0017]
(5) A semiconductor test apparatus for performing an electrical operation test of a semiconductor integrated circuit having a number of terminals exceeding the number of pins of the semiconductor test apparatus, wherein a test signal between pin electronics of the semiconductor test apparatus and the semiconductor integrated circuit is provided. And an intermediate circuit for transmitting and receiving a response signal. The intermediate circuit inputs test signals for a plurality of terminals of the semiconductor integrated circuit from the pin electronics, and outputs test signals for the plurality of terminals to the semiconductor integrated circuit. Signal separation means for separating the signal into test signals for each terminal and outputting the test signal to the input terminal of the semiconductor integrated circuit, and first switching for sequentially switching response signals from the output terminal of the semiconductor integrated circuit and outputting the response signal to the pin electronics Means, and using the output signal of the pin electronics or the signal of the control bus of the semiconductor test apparatus, the first switching It is intended to control the stage.
[0018]
(6) A semiconductor test device for performing an electrical operation test of a semiconductor integrated circuit having a number of terminals greater than the number of pins of the semiconductor test device, wherein a test signal and a response signal between the pin electronics and the semiconductor integrated circuit are provided. An intermediate circuit that performs transmission and reception, wherein the intermediate circuit inputs test signals for a plurality of terminals of the semiconductor integrated circuit output from the pin electronics, and outputs test signals for the plurality of terminals to the semiconductor integrated circuit. A signal separating unit that separates the signal into test signals for each pin and outputs the test signal to the semiconductor integrated circuit, a response signal from an output terminal of the semiconductor integrated circuit, and a signal of the pin electronics or a control bus of the semiconductor test apparatus output First comparing means for comparing a reference voltage to be output, an output of the first comparing means and the pin electronics or the semiconductor A first determination unit that outputs good / bad determination information of the semiconductor integrated circuit to the pin electronics using an expected value from a signal of a control bus of the test apparatus, and uses a control signal of the pin electronics. Thus, the expected value is controlled.
[0019]
(7) A method of testing a semiconductor integrated circuit for testing an electrical operation of a plurality of semiconductor integrated circuits, wherein the semiconductor integrated circuit is connected via an intermediate circuit between pin electronics of the semiconductor test device and the semiconductor integrated circuit. A test signal to a circuit and a response signal from the semiconductor integrated circuit are transmitted and received, and the intermediate circuit distributes a test signal from the pin electronics and outputs the test signal to an input terminal of the semiconductor integrated circuit. Branching means, and first switching means for sequentially switching a response signal from an output terminal of the semiconductor integrated circuit and outputting the response signal to the pin electronics, and comprising: an output signal of the pin electronics or the semiconductor test. A test method, wherein the first switching means is controlled using a signal of a control bus of the apparatus.
[0020]
(8) A test method of a semiconductor integrated circuit for testing electrical operations of a plurality of semiconductor integrated circuits, wherein the semiconductor integrated circuit is connected via an intermediate circuit between pin electronics of the semiconductor test device and the semiconductor integrated circuit. A test signal to a circuit and a response signal from the semiconductor integrated circuit are transmitted and received, and the intermediate circuit distributes a test signal from the pin electronics and outputs the test signal to an input terminal of the semiconductor integrated circuit. Branching means, first comparing means for comparing a response signal from an output terminal of the semiconductor integrated circuit with a reference voltage output by a signal of a control bus of the pin electronics or the semiconductor test device, and the first comparing means; Using the output of the comparing means and the expected value from the pin electronics, pass / fail judgment information of the semiconductor integrated circuit is obtained by the pin electronics. And a first determination means for outputting to the semiconductor device, and the expected value is controlled using an output signal of the pin electronics or a signal of a control bus of the semiconductor test apparatus. .
[0021]
(9) A test method of a semiconductor integrated circuit for performing an electrical operation test of a semiconductor integrated circuit having a number of terminals greater than the number of pins of the semiconductor test device, the method comprising: A test signal to the semiconductor integrated circuit and a response signal from the semiconductor integrated circuit are transmitted and received through the intermediate circuit in the intermediate circuit, and the intermediate circuit transmits a test signal for a plurality of terminals of the semiconductor integrated circuit from the pin electronics. And a signal separating unit that separates the test signals for the plurality of terminals into test signals for each terminal of the semiconductor integrated circuit and outputs the test signals to an input terminal of the semiconductor integrated circuit, and an output terminal of the semiconductor integrated circuit. First switching means for sequentially switching the response signals of the pin electronics and outputting the response signals to the pin electronics. A test method comprising controlling the first switching means using a signal of a control bus of the semiconductor test device.
[0022]
(10) A test method of a semiconductor integrated circuit for performing an electrical operation test of a semiconductor integrated circuit having a number of terminals greater than the number of pins of the semiconductor test device, the method comprising: a step between the pin electronics of the semiconductor test device and the semiconductor integrated circuit; A test signal to the semiconductor integrated circuit and a response signal from the semiconductor integrated circuit are transmitted and received through the intermediate circuit in the intermediate circuit, and the intermediate circuit is connected to a plurality of terminals of the semiconductor integrated circuit output from the pin electronics. Signal separation means for inputting the test signal of the above and separating the test signals for the plurality of terminals into test signals for each pin of the semiconductor integrated circuit and outputting the test signals to the semiconductor integrated circuit; and an output terminal of the semiconductor integrated circuit. And comparing the response signal from the control signal with the reference voltage output from the control bus signal of the pin electronics or the semiconductor test device. Using a comparison means, an output of the first comparison means, and an expected value from a signal of a control bus of the pin electronics or the semiconductor test device to output pass / fail judgment information of the semiconductor integrated circuit to the pin electronics. And a first determination means for controlling the expected value using an output signal of the pin electronics or a signal of a control bus of the semiconductor test apparatus.
[0023]
BEST MODE FOR CARRYING OUT THE INVENTION
First, FIG. 18 shows an outline of a semiconductor test apparatus common to each embodiment.
[0024]
The semiconductor test apparatus 100 provides an operation test of the DUT 112 by providing a test signal to the semiconductor integrated circuit 112 (DUT 112) and comparing and judging a response signal output from the DUT 112 with an expected value prepared in advance. It is a device for performing.
[0025]
More specifically, the timing generator 105 uses the original clock supplied from the reference signal generator 104 to determine a test cycle, a timing of an applied test signal, and a determination timing of a response signal (rising / rising). An edge clock for determining the timing of the downstream is generated. These clocks are supplied to a waveform formatter 107 and a digital comparator 108 via a delay circuit (not shown) for adjusting a phase shift between the clocks. The pattern generator 106 generates test pattern data including test signal and expected value information. The waveform formatter 107 is a signal serving as a reference of the test signal based on the timing edge of the test signal indicating the rising / falling timing of the test signal output from the timing generator 105 and the test pattern data output from the pattern generator 106. And outputs it to the driver 102. The driver 102 generates a test signal based on a signal serving as a reference of the test signal output from the waveform formatter 107 and a reference voltage (not shown) for matching the signal level of the DUT 112, and transmits the signal through the transmission line 111. Apply to the DUT 112. The DUT 112 outputs a response signal based on the applied test signal. The comparator 103 compares the response signal level of the DUT 112 input through the transmission line 111 with the reference voltage supplied from the comparison (reference) voltage generator 109, and outputs a comparison result (H / L). The digital comparator 108 determines the comparison result of the comparator 103 and the expected value sent from the pattern generator 106 at the timing from the timing generator 105. If the response signal output from the DUT 112 does not match the expected value, the DUT 112 is determined to be defective, and the failure determination result is written to the fail memory 110.
[0026]
FIG. 1 shows a first embodiment of the semiconductor test apparatus according to the present invention. FIG. 1 shows an example in which four DUTs are tested simultaneously.
[0027]
The semiconductor test apparatus (semiconductor test system) according to the first embodiment includes a semiconductor test apparatus 1 and an intermediate circuit 25 that distributes test signals and switches response signals based on the test signals. Note that a hatched line on a signal line indicates that a plurality of signal lines are gathered.
[0028]
The semiconductor test apparatus 1 has drivers 3a to 3d and a plurality of pin electronics 2a to 2d composed of pairs of comparators 4a to 4d. For example, a semiconductor test apparatus for testing a 256-pin DUT has 256 pin electronics 101. The pin electronics groups 70 to 73 indicate a group of a plurality of pin electronics 2a to 2d (hereinafter, a group of the pin electronics will be referred to as a pin electronics group).
[0029]
The pin electronics 2a to 2d have a driver mode and a comparator mode. The driver mode is a mode in which the drivers 3a to 3d operate to output a test signal applied to the DUT. The comparator mode is a mode in which the outputs of the drivers 3a to 3d are set to a high impedance state in order to compare a response signal output from the DUT with a reference voltage. In both modes, the comparators 4a to 4d are always operating.
[0030]
Further, the semiconductor test apparatus 1 has a plurality of DC units 16 for applying a power supply voltage to the DUT. Normally, the DC unit 16 has a voltage application-current measurement function or a current application-voltage measurement function that can measure current as well as voltage application.
[0031]
The control of the pin electronics mode switching and the DC unit function switching can be arbitrarily performed by a program for controlling the semiconductor test apparatus 1 called a test program. Hereinafter, the control of the pin electronics and the like will not be described in detail, but it means that the semiconductor test apparatus 1 is controlled by a test program.
[0032]
In each of the embodiments, the pin electronics of the semiconductor test apparatus 1 will be described with reference to a pair of a driver and a comparator. However, a part of the pin electronics of the semiconductor test apparatus 1 may be a semiconductor test apparatus including only one of a driver and a comparator.
[0033]
The intermediate circuit 25 is a circuit provided between the semiconductor test apparatus 1 and the DUTs 20 to 23. The intermediate circuit 25 may be built in the semiconductor test apparatus 1 or externally attached to the semiconductor test apparatus 1.
[0034]
The intermediate circuit 25 includes a buffer branch circuit 6 including a plurality of buffer circuits 5, a switch switching circuit 7 including switches S1 to S4, an input / output circuit 9, and an input / output control circuit 10. Further, the input / output circuit 9 includes a buffer branch circuit 12 and a switch switching circuit 14. The buffer circuit 13 in the input / output circuit 9 can control the output to a high impedance state based on a control signal from the input / output control circuit 10. Here, the semiconductor test apparatus 1 is designed so that one pin of the DUT can be driven in order to test by connecting one pin of the pin electronics and one pin of the DUT. For this reason, the test signals are distributed via the buffer circuits 5 and 13 having the driving capability necessary for driving the I pins of the DUTs 20 to 23, and the test signals are transmitted to the I pins and the I / O pins of the DUTs 20 to 23. Apply.
[0035]
The buffer branch circuit 6 is a dedicated input pin (hereinafter, referred to as an I pin) for the DUTs 20 to 23, the switch switching circuit 7 is a dedicated output pin (hereinafter, referred to as an O pin) for the DUTs 20 to 23, and the input / output circuit 9 is a DUT 20. To 23 input / output pins (hereinafter referred to as I / O pins). It is assumed that the DUTs 20 to 23 include a plurality of I pins, O pins, and I / O pins.
[0036]
FIG. 2 shows a test method and operation in the first embodiment shown in FIG.
[0037]
The pin x of the pin electronics group 70 in FIG. 1 is connected to the buffer branch circuit 6. The pin electronics group 70 always sets the driver mode to apply a test signal to the I pins of the DUTs 20 to 23, and outputs, for example, the test signal of FIG.
[0038]
The DUTs 20 to 23 output a response signal from the O pin based on the applied test signal. Each of the switches S1 to S4 of the switch switching circuit 7 is turned on when the control signals A1 to A4 input to the switch switching circuit 7 are at the H level.
[0039]
Time t shown in FIG. 1 To t 14 When the DUTs 20 to 23 are set so as to output a response signal (when a test signal is input), the four pins that output the control signals A1 to A4 among the pins of the pin electronics group 73 are connected to the time t. 1 To t 14 The control signal is output to the switch switching circuit 7 so as to sequentially switch the switches S1 to S4 in FIG. 2 (FIGS. 2B to 2E). The pin electronics group 71 is always set to the comparator mode in order to determine the response signals output from the DUTs 20 to 23. At this time, as shown in FIG. 1 ~ T 4 , T 5 ~ T 7 , T 8 ~ T 10 , T 11 ~ T Thirteen , The response signals of the respective O pins of the DUTs 20 to 23 are input at different timings (in a time sharing manner).
[0040]
The comparator 4b compares the magnitude of the response signal input in a time division manner with the comparison voltage Vref_b, and outputs a comparison result (H / L). The result is sent to a digital comparator (not shown), and as shown in FIG. 3 , T 6 , T 9 , T 12 At the determination timing, the pass / fail of the DUT response signal is determined. The setting of the determination timing can be arbitrarily performed by a test program, similarly to the setting of the pin electronics and the like.
[0041]
Next, referring to FIG. 1, the operation of the input / output circuit 9 connected to the I / O pins of the DUTs 20 to 23, the operation of the input / output control circuit 10, and a test method thereof will be described.
[0042]
The input / output control circuit 10 is a control circuit for switching a signal path of the input / output circuit 9, and a control signal V for switching. INV Is controlled by one pin in the pin electronics group 73. In FIG. 2, time t 0 ~ T 1 Then, the pin electronics group 72 is set to the driver mode, and the driver 3c outputs, for example, a test signal as shown in FIG. At the same time, the input / output control signal V INV Is set to L level as shown in FIG. 2 (l), whereby the test signal output from the driver 3c is applied to the I / O pins of the DUTs 20 to 23 via the buffer branch circuit 12 of FIG. Since the input of the comparator 4c is connected to the output of the driver 3c, it becomes the test signal itself output by the driver 3c. (FIG. 2 (n)).
[0043]
Each of the DUTs 20 to 23 switches an I / O pin to an output mode according to an operation state, and outputs a response signal based on a test signal. To respond to this, the time t at which the response signal is output is t 1 ~ T 14 Then, the pin electronics group 72 is set to the comparator mode. At the same time, the input / output control signal V INV Is set to the H level (FIG. 2 (l)), the input / output control circuit 10 of FIG. 1 connects the pin electronics group 72 and the switch switching circuit 14, and sets the output of the buffer circuit 13 to a high impedance state. Control.
[0044]
Thereafter, the control method of the switch switching circuit 14 is as shown in FIGS. 2 (h) to 2 (k), and the response signal input of the DUTs 20 to 23 to the comparator 4c and the pass / fail judgment are as shown in FIGS. Since this is the same as the case of the above-described O pin, the description of the test method and operation will be omitted.
[0045]
The pin electronics mode of the semiconductor test apparatus 1 may include a termination mode in addition to the above-described driver mode and comparator mode. The terminating mode is a mode in which a DUT response signal is tested via a comparator while a constant voltage is output from a driver. This mode is selected when testing a DUT that requires terminating connection. The present embodiment is also applicable to this type of DUT. When outputting a response signal of the DUT to the semiconductor test apparatus, the mode of the pin electronics is changed from the comparator mode to the termination mode, and the same as described above. A test may be performed.
[0046]
Subsequently, a connection method between the switch switching circuit and the DUTs 20 to 23 will be described. FIG. 16 is a diagram in which the portion related to the O pin of the DUT is re-planarized in the semiconductor test apparatus according to the first embodiment.
[0047]
As a first connection method between the switch switching circuit 7 and the DUTs 20 to 23, #na (n = 1, 2, 3, 4) is connected to the DUT 20, and #nb (n = 1, 2, 3, 4) is connected to the DUT 20. When the DUT 21, #nc (n = 1, 2, 3, 4) is connected to the DUT 22, and #nd (n = 1, 2, 3, 4) to each O pin of the DUT 23, the same for each DUT. The response signal of the pin is input to the comparator in a time division manner (FIG. 2 (f)). According to the first connection method, since the expected value of the response signal input to one comparator is the same, the pattern of the pattern generator that generates the expected value (H / L) can be reduced.
[0048]
As a second connection method, # 1-m (m = a, b, c, d) is the DUT 20, # 2-m (m = a, b, c, d) is the DUT 21, and # 3-m ( When m = a, b, c, d) is connected to the DUT 22 and # 4-m (m = a, b, c, d) is connected to each O-pin of the DUT 23, the comparator has different pins of the same DUT. A response signal is input in a time division manner. According to the second connection method, when it is not necessary to determine the response signal of the DUT at the same timing for all pins, the test time can be reduced.
[0049]
Thus, information input to the comparator differs depending on the connection method between the intermediate circuit and the plurality of DUTs. Although FIG. 1 shows the first connection mode, the connection in the second connection mode may be performed. However, regarding the connection of the I pin and the I / O pin of the DUT, the first connection form must be adopted to distribute the test signal.
[0050]
The effects of the first embodiment relating to the semiconductor test apparatus and the test method described above are as follows.
[0051]
(1) Even if the total number of pins of the semiconductor integrated circuit under test exceeds the number of pins mounted on the semiconductor test device, the semiconductor integrated circuit can be tested. As a result, even if the number of pins of the semiconductor integrated circuit under test increases, the existing semiconductor test equipment can be used without purchasing a new semiconductor test equipment or expensive optional parts for increasing the number of pins of the semiconductor test equipment. Since the test can be effectively used, it can contribute to a reduction in the manufacturing cost of the semiconductor device. When an intermediate circuit is used as an external device of a semiconductor test device, the present invention can be applied to a semiconductor test device of any existing manufacturer.
[0052]
(2) In addition, a plurality of DUTs can be efficiently tested in a lump, and the test time can be reduced.
[0053]
(3) In addition, since more DUTs can be tested at once than in the semiconductor test apparatus, the throughput of the test can be increased, and the manufacturing cost can be reduced.
[0054]
(4) For example, when k (k ≧ 2) DUTs in which the I, O, and I / O pins of one DUT are x, y, and z pins, respectively, are simultaneously tested, the existing semiconductor test apparatus , K (x + y + z) pins or more. However, according to the present embodiment, it is possible to perform a similar test with a semiconductor test device having (x + y + z + 2k + 1) pins.
[0055]
In the present embodiment, as an example, a semiconductor test apparatus for simultaneously testing four DUTs and a test method thereof have been shown and described. However, the number of DUTs to be simultaneously tested is not limited, and the number of buffer circuits and the number of switches are not limited. Needless to say, by changing the number or the like, an arbitrary plurality of DUTs can be tested.
[0056]
In the above-described test method and operation description, the control signals A1 to A8 of the switch switching circuits 7 and 14 and the control signal V of the input / output control circuit 10 INV Has been described using an example in which control is performed using pin electronics, but a control bus signal (a control word or the like) included in the semiconductor test apparatus 1 may be used.
[0057]
The purpose of the buffer circuits 5 and 13 in FIG. 1 is to drive the DUT, and the number of pins of the DUT connected to the buffer circuits 5 and 13 may be changed according to the driving capability of the buffer circuit. The buffer circuit 13 is capable of controlling the output to a high impedance state. Even if the buffer circuit 13 can be electrically controlled to a high impedance state, a switch is provided at the output and the output is physically disconnected, thereby achieving a high impedance. It may be in an impedance state. Further, the part to be set in the high impedance state may be incorporated in the buffer circuit or may be provided separately outside the buffer circuit.
[0058]
The output of the buffer circuit 13 may be capable of controlling the high impedance state by using either the control signal H / L. Similarly, the switches S1 to S8 may also be control signals that can be turned on by either H / L.
[0059]
The purpose of controlling the switch switching circuits 7 and 14 is to sequentially switch each switch, and it is not always necessary to control one switch with one pin of pin electronics. For example, the switches are switched through a circuit such as a shift register. A configuration for sequentially switching may be used.
[0060]
Although the power supply of the DUT is illustrated as operating with one power supply, the number of power supplies of the DUT is not particularly limited. The number of power supply pins of the DUT may be any number, and it is sufficient that the number of DC units mounted on the semiconductor test apparatus is equal to the number of power supply pins.
[0061]
In FIG. 1, the circuits in the intermediate circuit 25 are distinguished according to the type of each of the I, O, and I / O pins of the DUTs 20 to 23. It may be configured by the circuit 9 and the input / output control circuit 10 and controlled by the type of DUT pin to be connected.
[0062]
Although the switch switching circuit is configured using a plurality of switches, any switch that performs the same operation as that described in the present embodiment may be used. For example, a 1: n multiplexer or the like may be used.
[0063]
In the embodiments described below, such a point is not particularly described, but it is apparent that the same is true in the embodiments of the present invention.
[0064]
Next, three specific configuration examples of the input / output control circuit 10 of the semiconductor test apparatus described in the first embodiment will be described with reference to FIGS. Since the configuration of the intermediate circuit 25 relating to the I and O pins of the DUT is the same as that of the first embodiment shown in FIG. 1, illustration and description are omitted.
[0065]
FIG. 3 shows a first configuration example of the input / output control circuit 10. The input / output control circuit 10 includes a switch 40. Switch 40 and control signal V of buffer circuit 13 INV Is controlled by one pin of the pin electronics group 73.
[0066]
When applying a test signal to the DUT, the pin electronics group 72 is set to the driver mode, and the test signal is applied to the DUT via the buffer circuit 13. While the test signal is being applied to the DUT, the control signal V INV To L level.
[0067]
On the other hand, when determining the response signal from the DUT, the pin electronics group 72 is set to the comparator mode, and the response signal is input to the comparator 4c. While the response signal is input, the switch 40 is turned on and the output of the buffer circuit 13 is set to a high impedance state. INV To the H level. By controlling the control signals A5 to A8 of the switches S5 to S8 as shown in FIGS. 1 and 2, the response signals of a plurality of DUTs can be tested in a time division manner.
[0068]
According to the first configuration example of the input / output control circuit 10, since it can be realized with a simple circuit configuration of one switch, the number of components constituting the intermediate circuit can be reduced, and the mounting area of the intermediate circuit 25 can be reduced. it can.
[0069]
FIG. 4 shows a second configuration example of the input / output control circuit 10. The difference from FIG. 3 is that the control signals V5 to A8 of the switch switching circuit 14 are used to control the control signal V of the switch 40 and the buffer circuit 13. INV Is to generate Since the configuration of the intermediate circuit 25 relating to the I and O pins of the DUT is the same as that of the first embodiment shown in FIG. 1, illustration and description are omitted.
[0070]
When the DUT outputs a response signal, the control signals A5 to A8 are controlled so that any one of the switches S5 to S8 is turned on, and the output of the OR circuit 41 is set to the H level. As a result, the switch 40 is turned on, and the output of the buffer circuit 13 is turned into a high impedance state. Thereafter, the response signals of a plurality of DUTs can be tested in a time-division manner as described with reference to FIG.
[0071]
If this input / output control circuit is used, the control of the input / output switching circuit 10 of the intermediate circuit 25 can be realized by the pin electronics for four pins that control the switch switching circuit 14, so that the number of pins of the semiconductor test device is reduced. Further savings can be made.
[0072]
Further, since the control signal of the input / output control circuit 10 of FIG. 4 is not directly controlled by the pin electronics, the number of pins used by the semiconductor test device can be reduced as compared with FIG.
[0073]
Note that the OR circuit 41 uses the control signals A5 to A8 to control the switch 40 and the control signal V of the buffer circuit 13. INV The goal is to generate Therefore, when a switch that turns on the switches S5 to S8 and 40 at the L level or that controls the output of the buffer circuit 13 to the high impedance state at the L level is used, the OR circuit 41 is changed. Needless to say.
[0074]
FIG. 5 shows a third configuration example of the input / output control circuit. In the third configuration example, the input / output control circuit 10 is configured by a D-type flip-flop circuit (hereinafter, referred to as D-FF) 43 and a switch 40. In the pin electronics group 73, two pins are used for the input / output control circuit 10 and four pins are used for the control signal of the switch switching circuit 14. Since the configuration of the intermediate circuit 25 relating to the I and O pins of the DUT is the same as that of the first embodiment shown in FIG. 1, illustration and description are omitted.
[0075]
FIG. 6 shows a test method and operation of the intermediate circuit 25 shown in FIG. First, a driver mode for applying a test signal to the DUT will be described. The pin electronics group 72 in FIG. 5 is set to the driver mode, and for example, a test signal as shown in FIG. 0 ~ T 6 Is output from the driver 3c. This test signal is input to the buffer branch circuit 12 and the D-FF 43. At the same time, when the H level is applied to the Reset terminal of the D-FF 43 (FIG. 6C) and the output Q is set to the L level regardless of the input D (FIG. 6D), the switch 40 is turned off, The test signal output from the driver 3c is applied to a DUT (not shown) via the buffer circuit 13.
[0076]
Next, a case in which a response signal from the DUT is received and quality is determined will be described. In order to input a response signal output from the DUT to the comparator 4c, the switch 40 is turned on, and the output of the buffer circuit 13 is set to a high impedance state. To perform this control, the driver 3c sets so as to output the input / output control signal after outputting the test signal (time t in FIG. 6A). 6 ~ T 8 ). Time t for outputting this input / output control signal 6 In addition, V of D-FF43 INV 6 (b), the output Q of the D-FF 43 goes to the H level (FIG. 6 (e)), the switch 40 is turned on, and the output of the buffer circuit 13 is turned to a high impedance state. Controlled.
[0077]
Next, in order to determine the response signal output by the DUT, the time t 8 Switches the pin electronics group 72 to the comparator mode. The control signals A5 to A8 of the switches S5 to S8 are controlled as shown in FIGS. 6F to 6I in the same manner as described with reference to FIG. 1, and the determination of the response signal of each DUT is sequentially performed. This makes it possible to test response signals of a plurality of DUTs in a time-division manner.
[0078]
As described above, in the third configuration example of the input / output control circuit, the pin electronics for outputting the test signal of the DUT are used to output the input / output control signal after the test signal, and the control signal is stored in a temporary storage circuit called D-FF. And input / output control can be performed.
[0079]
The input / output control circuits of FIGS. 3 and 4 need to increase the number of control signals when the response signal output timing is different for each pin of the DUT, but in the case of FIG. Therefore, when testing this type of DUT, the test can be performed with a semiconductor test device having a smaller number of pins as compared with the input / output control circuit shown in FIGS.
[0080]
In the case of the input / output circuit shown in FIG. 5, as shown in FIG. 6 ~ T 6 '). When this noise is large and causes a malfunction of the DUT, a circuit for adjusting the delay amount of the buffer circuit, providing a switch at the output 13 of the buffer circuit, and applying only a test signal to the DUT, for example, is additionally required. .
[0081]
In FIG. 5, a D-FF is used as an example of the temporary storage circuit in the present description. However, an input / output control signal following the test signal is held, and the output state of the switch 40 and the buffer circuit 13 can be controlled. Needless to say,
[0082]
Next, a second embodiment of the semiconductor test apparatus of the present invention will be described with reference to FIG.
[0083]
The semiconductor test device (semiconductor test system) according to the present embodiment includes the semiconductor test device 1 and an intermediate circuit 25 that distributes test signals and determines a response signal based on the test signals. The intermediate circuit 25 is a circuit provided between the semiconductor test device 1 and the DUTs 20 to 23, and may be built in the semiconductor test device 1 or externally attached to the semiconductor test device 1. The intermediate circuit 25 has a buffer branch circuit 6 composed of a plurality of buffer circuits 5, a binarization circuit 32 composed of a plurality of comparators, an input / output circuit 9, and a logic decision circuit. The input / output circuit 9 includes a buffer branch circuit 12 and a binarization circuit 31.
[0084]
The difference from the first embodiment shown in FIG. 1 is that in the intermediate circuit 25, the response signals of the DUTs 20 to 23 are determined by the logic determination circuit 34 via the binarization circuits 31 and 32, Is output to the semiconductor test apparatus 1.
[0085]
The method of applying a test signal to the I pins and I / O pins to the DUTs 20 to 23 is the same as in the first embodiment shown in FIG. In the following, a method of testing response signals output from the DUTs 20 to 23 and an operation thereof will be described using the I / O pins of the DUT as an example.
[0086]
In the intermediate circuit 25, in order to determine the response signals output from the DUTs 20 to 23, the control signal V INV Thereby, the output of the buffer circuit 13 is set to a high impedance state. In the comparator 30, the response signal output from the DUT and the comparison voltage V output from pin 1 of the pin electronics group 74 are output. ref2 Are compared, and a comparison result (H / L) is output. The logic determination circuit 34 determines whether or not the comparison result of the comparator 30 matches the expected value of the comparison result, and outputs the result to the pin electronics of the semiconductor test apparatus 1. The semiconductor test apparatus 1 determines whether the DUT is good or defective based on the coincidence information of the logic determination circuit 34.
[0087]
As a method of determining the response signal level output from the DUTs 20 to 23, when testing whether or not a certain reference level is satisfied, the test can be performed by one determination as described above. In order to test whether the response signal is at a level within a certain range, the comparison voltage V of the comparator 30 is used. ref1 , V ref2 Is set to the lower end of the range and tested, then the comparison voltage V ref1 , V ref2 May be set to the upper limit of the range to perform the test. The comparator 30 has both H / L level inputs and determines whether or not the comparison voltage is within a certain range at a time, like a comparator constituting pin electronics of a general semiconductor test apparatus. It is also possible to use a so-called window comparator that can perform the above operations.
[0088]
Also in this embodiment, it is possible to cope with a DUT that requires termination connection. In this case, the pin electronics is set to the termination mode, and the control signal V is set so that the output of the buffer circuit 13 is not set to the high impedance state. INV Set.
[0089]
The connection between the intermediate circuit 25 and the DUT is performed by replacing the switch switching circuit 7 in FIG. 16 with the binarization circuit 32 and the logic determination circuit 34 in FIG. 3, 4) to the DUT 20, # n-b (n = 1, 2, 3, 4) to the DUT 21, #nc (n = 1, 2, 3, 4) to the DUT 22, and #nd (n = By connecting (1, 2, 3, 4) to each of the O pins of the DUT 23, it is possible to collectively output the pass / fail judgment results for each DUT to the semiconductor test apparatus 1. The connection for the I pin and the I / O pin is the same as described above.
[0090]
The effects of the second embodiment in the semiconductor test apparatus are as follows.
[0091]
(1) It has the effects (1) to (3) of the first embodiment in the semiconductor device.
[0092]
(2) Further, since the determination time of the response signal can be reduced as compared with the first embodiment shown in FIG. 1, the manufacturing cost can be further reduced.
[0093]
(3) For example, when k (k ≧ 2) DUTs in which I, O, and I / O pins of one DUT are x, y, and z pins respectively are simultaneously tested, the existing semiconductor testing apparatus , K (x + y + z) pins or more. However, according to the present embodiment, it is possible to perform a similar test with a semiconductor test device having (x + y + 2z + 2k + 3) pins.
[0094]
The logic determination circuit 34 is shown separately for the binarization circuit 32 and for the binarization circuit 31, but the output of both binarization circuits may be determined by one logic determination circuit.
[0095]
In the present embodiment, the comparison voltage V ref1 , V ref2 Uses one pin of pin electronics, but is not necessarily limited to the pin electronics. For example, a voltage of the DC unit 16 mounted on the semiconductor test apparatus 1 or a comparison voltage is provided by providing a power supply circuit in an intermediate circuit. Anything can be done. In the embodiments described below, the comparison voltage of the comparator 30 is not particularly specified, but it is apparent that the same applies to the embodiments according to the present invention.
[0096]
Subsequently, a specific configuration example of the logic determination circuit of the semiconductor test apparatus described in the second embodiment will be described with reference to FIGS. Note that the configuration of the intermediate circuit 25 and the method of applying a test signal relating to the I and O pins of the DUT are the same as in the first embodiment shown in FIG.
[0097]
FIG. 8 shows a first configuration example of the logic determination circuit 34. This logic decision circuit 34 is composed of Ex-NOR circuits 60a to 60d and AND circuits 61a to 61d.
[0098]
FIG. 9 summarizes the operations of the binarization circuit 31 and the logic determination circuit 34 when the DUT outputs a response signal in FIG. In FIG. 8, comparators 30a to 30d are provided with a response signal output from the DUT and a comparison voltage V. ref2 Are compared, and a comparison result (H / L) is output. The output level depends on the response signal level of the DUT, as shown in FIG. Any one of 1 to 16 is output.
[0099]
The response signal of the DUT input to FIGS. ref2 The output of the comparators 30a to 30d is a comparison voltage V ref2 If the H level is output when the response signal level of the DUT is higher than that of the DUT, In the state of No. 16, the response signal level input to all of FIG. 8 # 1 to # 4 is correct. In order to determine this, the output values of the comparators 30a to 30d and the expected value V output by the pin electronics group 74 are output to the Ex-NOR circuits 60a to 60d. ex And outputs information (H / L) indicating whether or not the two coincide with each other. When the signal is at the H level, it can be determined that the response signal is correct. Further, as shown in FIG. 8, the pass / fail information of the response signal for one DUT pin, that is, the outputs of the Ex-NOR circuits 60a to 60d, are input to the AND circuits 61a to 61d for the number of pins of the DUT. The pass / fail judgment information (H / L) is sent to the semiconductor test apparatus 1.
[0100]
According to the first configuration example relating to the logic determination circuit, the pass / fail determination for each DUT pin number is performed in a lump, so that the test time can be further reduced as compared with the semiconductor test apparatus of FIG.
[0101]
In FIG. 8, as an example of the logic determination circuit 34, the Ex-NOR circuits 60 a to 60 d and the AND circuits 61 a to 61 d are illustrated, but the pass / fail information for each DUT is collectively determined and the semiconductor test apparatus 1 Obviously, any circuit configuration that outputs the data to the terminal can be used.
[0102]
Further, the expected value of the logic decision circuit is illustrated by using the pin electronics as the z-pin. However, for example, as shown in FIG. 17, the expected value may be serially written using the D-FFs 65a to 65d. . In this case, since only one pin electronics is required for the expected value, a test similar to that of FIG. 8 can be performed by a semiconductor test device having a smaller number of pins. In FIG. 17, a D-FF is used as an example of serially transferring an expected value using one pin of pin electronics. However, the present invention is not limited to the D-FF, and a circuit configuration having a similar function can be used. Needless to say,
[0103]
FIG. 10 shows a second configuration example of the logic decision circuit in the second embodiment. The second configuration example includes an output state control circuit 35 including D-FFs 43 and 44.
[0104]
FIG. 11 is a diagram illustrating the test method and operation in FIG. When a test signal is applied to the DUT, the pin electronics group 72 in FIG. 10 is set to the driver mode. The driver 3c outputs a test signal as shown in FIG. 0 ~ T 6 And input to the buffer branch circuit 12 and the D-FFs 43 and 44. When the D-FF 43 applies the H level to the Reset1 terminal (FIG. 11E), the output Q becomes the L level output regardless of the input D (FIG. 11D), and the test signal of the driver 3c output is The voltage is applied to a DUT (not shown) via the buffer circuit 13.
[0105]
Next, in order to determine a response signal output from the DUT, the driver 3c outputs an input / output control signal after outputting the test signal (FIG. 11 (a) t). 6 ~ T 7 ). Time t at which the input / output control signal becomes H level 6 11 (b), the output Q of the D-FF 43 becomes H level, and the output of the buffer circuit 13 is controlled to a high impedance state (FIG. 11B). FIG. 11 (h)).
[0106]
The driver 3c outputs an expected value signal used as an expected value of the logic determination circuit 34, following the test signal and the input / output control signal (FIG. 11 (a) t). 7 ~ T 9 ). The output Q of the D-FF 44 is the time t at which the driver 3c outputs the expected value signal. 7 Until time t, the Reset2 signal is set to the H level (FIG. 11 (e)). 0 ~ T 7 Output the L level (FIG. 11 (g)). And time t 8 To input the CLK2 signal (FIG. 11 (c)), and hold the expected value H level of the driver 3c (FIG. 11 (g)). Next, in order to determine the response signal output from the DUT, time t 9 Switches the pin electronics group 72 to the comparator mode. Hereinafter, the operation and test method of the logic determination circuit 34 are the same as those shown in FIG.
[0107]
According to the semiconductor test apparatus shown in FIG. 10, it is not necessary to directly generate an expected value by pin electronics. Therefore, the test can be performed using a semiconductor test device having a smaller number of pins as compared with the semiconductor test device shown in FIG.
[0108]
Further, even when the response signal output timing differs for each pin of the DUT, there is no need to increase the number of control signals. Therefore, when testing DUTs with different response signal output timings, the test can be performed with a semiconductor test device having a smaller number of pins than the semiconductor test device shown in FIG.
[0109]
Note that in the case of FIG. 10, as shown in FIG. 11, a part of the input / output control signal 6 ~ T 6 '). When this noise is large and causes a malfunction of the DUT, a circuit for adjusting the delay amount of the buffer circuit, providing a switch at the output 13 of the buffer circuit, and applying only a test signal to the DUT, for example, is additionally required. .
[0110]
In FIG. 10, a D-FF is used as an example of the temporary storage circuit. However, the input / output control signal and the expected value following the test signal are held, and the output state of the buffer circuit 13 can be controlled. It goes without saying that any configuration that can output the expected value is acceptable.
[0111]
In the first and second embodiments, when testing a plurality of DUTs collectively, the test of the semiconductor device is performed even when the total number of pins of the DUT exceeds the number of pins of the semiconductor test device. The semiconductor test apparatus and the test method to be realized have been described. However, the semiconductor test apparatus according to the present invention can handle not only a batch test of a plurality of DUTs but also a case where the number of pins of one DUT exceeds the number of pins of the semiconductor test apparatus. Therefore, subsequently, an inspection apparatus for a semiconductor device having many pins such as a liquid crystal driver (for example, an LCD driver) and a system LSI will be described.
[0112]
FIG. 12 shows a third embodiment of the semiconductor test apparatus according to the present invention.
[0113]
The intermediate circuit 25 in the third embodiment has a signal separation circuit 95 composed of a shift register 97 and switches 91a to 91c. The intermediate circuit 25 connected to the O pin of the DUT 112 uses the same circuit as that of the first embodiment or the second embodiment of the present invention, so that its illustration and description are omitted. Also, the circuit connected to the I / O pin is the same as that of the first or second embodiment of the present invention, except that the buffer branch circuit is only replaced by the signal separation circuit 95 of the present embodiment. , Illustration and description are omitted.
[0114]
FIG. 13 is a diagram illustrating a test method and operation of the semiconductor test device in FIG. In FIG. 12, the pin electronics group 70 is always set to the driver mode in order to apply a test signal to the I pin of the DUT 112. Similarly, the pin electronics group 74 is always set to the driver mode in order to control the shift register 97 and the switches 91a to 91c. The driver 3a operates at time t 0 ~ T 1 To I 3 Pin, time t 1 ~ T 2 I 2 Pin, time t 2 ~ T 3 I 1 A test signal to be applied to the pin is continuously output (FIG. 13A) and input to the input D of the shift register 97.
[0115]
The shift register 97 in FIG. 12 is a so-called shift store register that shifts data from Q1 to Q2 and from Q2 to Q3 together with CLK, and holds the states of Q1 to Q3 by the STR signal. The control signals of the switches 91a to 91c are set to L level so that the switches 91a to 91c are turned off so that an erroneous test signal is not input to the DUT 112. (FIG. 13D). In FIG. 13, time t 0 ~ T 1 I 3 The test signal applied to the pin is at time t 1 , The signal is shifted from the output Q1 to the output Q2 (FIGS. 13E and 13F). Time t 1 ~ T 2 I 2 The test signal applied to the pin is at time t 2 The signal is shifted from the output Q1 to Q2 by the 3 The test signal applied to the pin shifts to Q2 to Q3 (FIGS. 13F and 13G). Time t 2 To I 1 When a test signal applied to the pin is input to D of the shift register 97, each output Q1, Q2, Q3 of the shift register 97 is 1 , I 2 , I 3 A test signal to be applied to the pin is output and the time t 3 , A shift register output Q1, Q2, Q3 holds the data. By setting the control signal to the H level (FIG. 13D) so as to turn on the switches 91a to 91c, the test signal is simultaneously applied to the I pin of the DUT (FIGS. 13E to 13G). Solid line). When another test signal is input to the same I pin, it is clear that the switches 91a to 91c are turned off, a new test signal is output from the driver 3a, and the above method CLK signal is input. .
[0116]
According to the third embodiment of the semiconductor test apparatus, it is possible to apply the test signal to the DUT having more I pins and I / O pins than the number of pins of the semiconductor test apparatus that outputs the test signal. Therefore, even when the number of pins of the DUT exceeds the number of pins of the semiconductor test device, it is possible to perform a test using the existing semiconductor test device.
[0117]
FIG. 12 of this embodiment shows an example of separating a test signal output from the semiconductor test apparatus 1. A circuit for matching the signal level of the DUT 112, for example, a level shift circuit is used as an output of the shift register 97. It may be provided. In the present embodiment, the shift register is used as an example of the signal separating unit. However, it is needless to say that a test signal for a plurality of pins can be separated and applied to the DUT. Further, the number of inputs and outputs of the shift register may be any number.
[0118]
The switches 91a to 91c in FIG. 12 are for the purpose of not applying an erroneous test signal to the DUT 112 until the D-FFs 90a to 90c hold the signals, and may not be switches. Further, an AND circuit may be used instead of a switch, for example, so that the input of the DUT is fixed at the L level while the test signals for a plurality of pins output from the pin electronics are separated for each pin.
[0119]
In the above description, an example has been described in which the switches 91a to 91c are collectively controlled to the ON state and the test signal is simultaneously input to all the I pins of the DUT 112. However, the DUT 112 operates even if the signal is not simultaneously input to all the I pins. If possible, the signals may be sequentially turned on when the signals are held in the D-FF.
[0120]
FIG. 14 is a diagram showing a fourth embodiment of the present invention. The difference from the first, second and third embodiments of the present invention is that a switch switching circuit 18 is provided between the DC unit 16 and the power supply pins of the DUTs 20 to 23. The connection of the I, O, and I / O pins of the DUT and the configuration of these pins in the intermediate circuit 25 are the same as those in the embodiments shown in FIGS. 1, 9, and 12, and are therefore shown and described. Is omitted.
[0121]
FIG. 15 is a diagram for explaining the test method and operation in the fourth embodiment in FIG. Of the pin electronics group 74 in FIG. 14, four pins connected to the control signals A9 to A12 of the switch switching circuit 18 are always set to the driver mode. When the control signals A9 to A12 are at the H level, the switches S9 to S12 are controlled to be on. Time t in FIG. 0 ~ T 1 Then, when all the control signals A9 to A12 are set to the H level (FIGS. 15A to 15D) and the DC unit 16 is set to output the voltage, all the power pins of the DUTs 20 to 23 are connected. , A power supply voltage is applied. In this state, the tests (functional tests) of the DUTs 20 to 23 are simultaneously performed by the method described in the first, second, and third embodiments.
[0122]
As one of the test items of the DUT, there is a case where a current measurement test such as a consumed current or a leak current is performed. Although the current measurement can be performed by the DC unit 16, the time t when the voltage is applied to all the power supply pins of the DUTs 20 to 23 is t. 0 ~ T 1 If performed between the DUTs, since the total current of the DUTs 20 to 23 is measured, the quality of the DUTs 20 to 23 cannot be determined individually.
[0123]
According to the semiconductor device of the fourth embodiment, when the current is measured, the time t 1 ~ T 10 15A to 15D, the on / off control is individually performed on the control signals A9 to A12 between the DUTs as shown in FIG. Since the current measurement can be performed, the quality of each DUT can be determined. If this embodiment is applied to the first to third embodiments of the present invention, a test can be performed even when the number of DC units of the semiconductor test apparatus is small.
[0124]
In the fourth embodiment, the case where the current of the power supply pin is measured has been described. However, the present invention is not particularly limited to the case of measuring the current of another pin, such as the measurement of the leak current of the I pin, An application-voltage measurement may be performed. When the DC unit is connected to the I pin and the I / O pin, a switch for switching the output of the DC unit and a test signal is required in order to use the first, second, and third embodiments together. Is clear.
[0125]
Further, in FIG. 15, as an example, the current measurement test is performed after the function test, but the order of the test items is not limited. Even if the function test is performed after the current measurement, the function test and the function test are not performed. Current measurement may be performed in the meantime. Here, the function test refers to all the tests of the DUT except for the test items related to the current measurement.
[0126]
As described above, the invention made by the inventor has been specifically described based on the embodiments. However, it is needless to say that the present invention is not limited to the above-described embodiments and can be variously modified without departing from the gist thereof. No.
[0127]
【The invention's effect】
The effects obtained by the invention disclosed in the present application will be briefly described as follows.
[0128]
(1) A semiconductor test apparatus and a test method capable of testing a semiconductor integrated circuit even when the total number of one or more semiconductor integrated circuit pins to be tested exceeds the number of pins mounted on the semiconductor test apparatus. Can be provided.
[0129]
(2) A plurality of DUTs can be efficiently tested at once, and the manufacturing cost of the semiconductor device can be reduced.
[Brief description of the drawings]
FIG. 1 is a diagram showing a first embodiment of a semiconductor test apparatus.
FIG. 2 is a diagram illustrating a test method and an operation in the first embodiment.
FIG. 3 is a diagram illustrating a specific configuration example of an input / output control circuit according to the first embodiment.
FIG. 4 is a diagram showing another specific configuration example of the input / output control circuit in the first embodiment.
FIG. 5 is a diagram showing still another specific configuration example of the input / output control circuit in the first embodiment.
6 is a diagram showing a test method and operation of the semiconductor integrated circuit in FIG.
FIG. 7 is a diagram showing a second embodiment of the semiconductor test apparatus.
FIG. 8 is a diagram illustrating a specific configuration example of a logic determination circuit according to the second embodiment.
FIG. 9 is a diagram showing the operation of the logic decision circuit.
FIG. 10 is a diagram illustrating a more specific configuration example of an output state control circuit according to the second embodiment.
11 is a diagram illustrating a test method and an operation of the semiconductor integrated circuit in FIG. 10;
FIG. 12 is a diagram showing a third embodiment of the semiconductor test apparatus.
13 is a diagram showing a test method and an operation of the semiconductor integrated circuit in FIG.
FIG. 14 is a diagram showing a fourth embodiment of the semiconductor test apparatus.
15 is a diagram showing a test method and an operation of the semiconductor integrated circuit in FIG.
FIG. 16 is a diagram re-expressing a part of FIG. 1;
FIG. 17 is a diagram illustrating another configuration example of the logic determination circuit.
FIG. 18 is a diagram illustrating a schematic configuration of a semiconductor test apparatus.
FIG. 19 is a diagram showing a connection relationship between a conventional semiconductor test device and a semiconductor integrated circuit under test.
[Explanation of symbols]
1,100 ... Semiconductor test equipment
2a to 2f, 101 ... pin electronics
3a to 3f, 102: Driver
4a to 4f, 103 ... Comparator
5,13 ... buffer circuit
6,12 ... Buffer branch circuit
7, 14, 18 ... Switch switching circuit
10 ... I / O control circuit
20-23, 112 ... Semiconductor integrated circuit (DUT)
25 ... Intermediate circuit
30, 30a-30d ... comparator
34 ... Logic judgment circuit
43,44 ... D-type flip-flop circuit
70-75… Pin electronics group

Claims (18)

複数の半導体集積回路の電気的動作を試験する半導体試験装置であって、
前記半導体試験装置のピンエレクトロニクスと前記半導体集積回路との間の試験信号および応答信号の授受を行う中間回路を有し、
前記中間回路は、
前記ピンエレクトロニクスからの試験信号を分配し、前記半導体集積回路の入力端子に出力する第一のバッファ分岐手段と、
前記半導体集積回路の出力端子からの応答信号を順次切替え、前記応答信号を前記ピンエレクトロニクスへ出力する第一の切替手段と、を有し、
前記ピンエレクトロニクスの出力信号または前記半導体試験装置が有する制御バスの信号を用いて、前記第一の切替手段を制御することを特徴とする半導体試験装置。A semiconductor test apparatus for testing an electrical operation of a plurality of semiconductor integrated circuits,
An intermediate circuit for transmitting and receiving a test signal and a response signal between the pin electronics of the semiconductor test apparatus and the semiconductor integrated circuit,
The intermediate circuit includes:
A first buffer branching unit that distributes a test signal from the pin electronics and outputs the test signal to an input terminal of the semiconductor integrated circuit;
First switching means for sequentially switching response signals from output terminals of the semiconductor integrated circuit and outputting the response signals to the pin electronics,
A semiconductor test apparatus, wherein the first switching unit is controlled using an output signal of the pin electronics or a signal of a control bus of the semiconductor test apparatus. 請求項１に記載の半導体試験装置であって、
前記中間回路は、
前記ピンエレクトロニクスからの試験信号を分配し、前記半導体集積回路の入出力端子に出力する第二のバッファ分岐手段と、前記半導体集積回路の入出力端子からの応答信号を順次切替え、前記応答信号を前記ピンエレクトロニクスへ出力する第二の切替手段と、を備えた入出力手段と、
前記入出力手段の入力または出力の切替制御を行う入出力制御手段とを有し、
前記ピンエレクトロニクスの出力信号または前記半導体試験装置が有する制御バスの信号を用いて、前記入出力手段および入出力制御手段を制御することを特徴とする半導体試験装置。The semiconductor test apparatus according to claim 1, wherein:
The intermediate circuit includes:
A second buffer branching unit that distributes a test signal from the pin electronics and outputs the signal to the input / output terminal of the semiconductor integrated circuit, and sequentially switches response signals from the input / output terminal of the semiconductor integrated circuit; Second switching means for outputting to the pin electronics, and input / output means,
Input / output control means for controlling input / output switching of the input / output means,
A semiconductor test apparatus for controlling the input / output means and the input / output control means using an output signal of the pin electronics or a signal of a control bus of the semiconductor test apparatus. 複数の半導体集積回路の電気的動作を試験する半導体試験装置であって、
前記半導体試験装置のピンエレクトロニクスと前記半導体集積回路との間の試験信号および応答信号の授受を行う中間回路を有し、
前記中間回路は、
前記ピンエレクトロニクスからの試験信号を分配し、前記半導体集積回路の入出力端子に出力する第二のバッファ分岐手段と、前記半導体集積回路の入出力端子からの応答信号を順次切替え、前記応答信号を前記ピンエレクトロニクスへ出力する第二の切替手段と、を備えた入出力手段と、
前記入出力手段の入力または出力の切替制御を行う入出力制御手段とを有し、
前記ピンエレクトロニクスの出力信号または前記半導体試験装置が有する制御バスの信号を用いて、前記入出力手段を制御することを特徴とする半導体試験装置。A semiconductor test apparatus for testing an electrical operation of a plurality of semiconductor integrated circuits,
An intermediate circuit for transmitting and receiving a test signal and a response signal between the pin electronics of the semiconductor test apparatus and the semiconductor integrated circuit,
The intermediate circuit includes:
A second buffer branching unit that distributes a test signal from the pin electronics and outputs the signal to the input / output terminal of the semiconductor integrated circuit, and sequentially switches response signals from the input / output terminal of the semiconductor integrated circuit; Second switching means for outputting to the pin electronics, and input / output means,
Input / output control means for controlling input / output switching of the input / output means,
A semiconductor test apparatus, wherein the input / output means is controlled using an output signal of the pin electronics or a signal of a control bus of the semiconductor test apparatus. 請求項２または３に記載の半導体試験装置であって、
前記入出力制御手段はスイッチで構成され、
前記ピンエレクトロニクスの出力信号または前記半導体試験装置が有する制御バスの信号を用いて、前記半導体集積回路に試験信号を印加するときは前記スイッチをオフ状態とし、前記半導体集積回路から応答信号を受信するときは前記スイッチをオン状態にして前記第二のバッファ分岐手段の出力を高インピーダンス状態にすることを特徴とする半導体試験装置。The semiconductor test apparatus according to claim 2 or 3,
The input / output control means includes a switch,
When applying a test signal to the semiconductor integrated circuit using an output signal of the pin electronics or a signal of a control bus of the semiconductor test device, the switch is turned off, and a response signal is received from the semiconductor integrated circuit. The semiconductor test apparatus is characterized in that when the switch is turned on, the output of the second buffer branch means is set to a high impedance state. 請求項２または３に記載の半導体試験装置であって、
前記入出力制御手段はスイッチと記憶手段で構成され、
前記試験信号に続いて前記ピンエレクトロニクスから出力された制御信号を前記記憶手段で記憶することにより、前記半導体集積回路に試験信号を印加するときは前記スイッチをオフ状態とし、前記半導体集積回路から応答信号を受信するときは前記スイッチをオン状態にして前記第二のバッファ分岐手段の出力を高インピーダンス状態とすることを特徴とする半導体試験装置。The semiconductor test apparatus according to claim 2 or 3,
The input / output control unit includes a switch and a storage unit,
By storing the control signal output from the pin electronics in the storage unit following the test signal, the switch is turned off when a test signal is applied to the semiconductor integrated circuit, and a response is returned from the semiconductor integrated circuit. A semiconductor test apparatus, wherein when a signal is received, the switch is turned on and the output of the second buffer branch means is set to a high impedance state. 複数の半導体集積回路の電気的動作を試験する半導体試験装置であって、
前記半導体試験装置のピンエレクトロニクスと前記半導体集積回路との間の試験信号および応答信号の授受を行う中間回路を有し、
前記中間回路は、
前記ピンエレクトロニクスからの試験信号を分配し、前記半導体集積回路の入力端子に出力する第一のバッファ分岐手段と、
前記半導体集積回路の出力端子からの応答信号と前記ピンエレクトロニクス出力信号または前記半導体試験装置が有する制御バスが出力する基準電圧とを比較する第一の比較手段と、
前記第一の比較手段の出力と前記ピンエレクトロニクスまたは前記半導体試験装置が有する制御バスの出力信号からの期待値を用いて、前記半導体集積回路の良否判定情報を前記ピンエレクトロニクスへ出力する第一の判定手段とを有することを特徴とする半導体試験装置。A semiconductor test apparatus for testing an electrical operation of a plurality of semiconductor integrated circuits,
An intermediate circuit for transmitting and receiving a test signal and a response signal between the pin electronics of the semiconductor test apparatus and the semiconductor integrated circuit,
The intermediate circuit includes:
A first buffer branching unit that distributes a test signal from the pin electronics and outputs the test signal to an input terminal of the semiconductor integrated circuit;
First comparing means for comparing a response signal from an output terminal of the semiconductor integrated circuit with a reference voltage output from a control bus included in the pin electronics output signal or the semiconductor test apparatus,
Using the output of the first comparing means and an expected value from the output signal of the control bus of the pin electronics or the semiconductor test device, pass / fail judgment information of the semiconductor integrated circuit is output to the pin electronics. A semiconductor test apparatus comprising: a determination unit. 請求項６に記載の半導体試験装置であって、さらに、
前記中間回路は、
前記ピンエレクトロニクスからの試験信号を分配し、前記半導体集積回路の入出力端子に出力する第二のバッファ分岐手段と、前記半導体集積回路の入出力端子からの応答信号と前記ピンエレクトロニクス出力信号、または前記半導体試験装置が有する制御バスが出力する基準電圧とを比較する第二の比較手段と、を備えた入出力手段と、
前記第二の比較手段の出力と前記ピンエレクトロニクスまたは前記半導体試験装置が有する制御バスの信号からの期待値を用いて、前記半導体集積回路の良否判定情報を前記ピンエレクトロニクスへ出力する第二の判定手段と、を有し、
前記ピンエレクトロニクスの出力信号または前記半導体試験装置が有する各種外部出力信号を用いて、前記入出力手段を制御することを特徴とする半導体試験装置。The semiconductor test apparatus according to claim 6, further comprising:
The intermediate circuit includes:
A second buffer branching unit that distributes a test signal from the pin electronics and outputs the test signal to the input / output terminal of the semiconductor integrated circuit, a response signal from the input / output terminal of the semiconductor integrated circuit, and the pin electronics output signal, or An input / output unit including: a second comparing unit that compares a reference voltage output by a control bus of the semiconductor test apparatus; and
A second determination that outputs pass / fail determination information of the semiconductor integrated circuit to the pin electronics by using an output of the second comparison unit and an expected value from a signal of the pin electronics or a control bus of the semiconductor test apparatus. Means, and
A semiconductor test apparatus, wherein the input / output means is controlled using an output signal of the pin electronics or various external output signals of the semiconductor test apparatus. 複数の半導体集積回路の電気的動作を試験する半導体試験装置であって、
前記半導体試験装置のピンエレクトロニクスと前記半導体集積回路との間の試験信号および応答信号の授受を行う中間回路を有し、
前記中間回路は、
前記ピンエレクトロニクスからの試験信号を分配し、前記半導体集積回路の入力端子に出力する第二のバッファ分岐手段と、前記半導体集積回路の入出力端子からの応答信号と前記ピンエレクトロニクスまたは前記半導体試験装置が有する制御バスが出力する基準電圧とを比較する第二の比較手段と、を備えた入出力手段と、
前記第二の比較手段の出力と前記ピンエレクトロニクスまたは前記半導体試験装置が有する制御バスの出力信号からの期待値を用いて、前記半導体集積回路の良否判定情報を前記半導体試験装置へ出力する第二の判定手段と、を有し、
前記ピンエレクトロニクスの出力信号または前記半導体試験装置が有する制御バスの信号を用いて、前記入出力手段の制御信号および前記期待値を制御することを特徴とする半導体試験装置。A semiconductor test apparatus for testing an electrical operation of a plurality of semiconductor integrated circuits,
An intermediate circuit for transmitting and receiving a test signal and a response signal between the pin electronics of the semiconductor test apparatus and the semiconductor integrated circuit,
The intermediate circuit includes:
A second buffer branching unit for distributing a test signal from the pin electronics and outputting the test signal to an input terminal of the semiconductor integrated circuit; a response signal from an input / output terminal of the semiconductor integrated circuit; and the pin electronics or the semiconductor test device An input / output means comprising: a second comparing means for comparing a reference voltage output by a control bus of the input / output means;
Using the output of the second comparing means and the expected value from the pin electronics or the output signal of the control bus of the semiconductor test device to output the pass / fail judgment information of the semiconductor integrated circuit to the semiconductor test device; Determination means,
A semiconductor test apparatus, wherein a control signal of the input / output means and the expected value are controlled using an output signal of the pin electronics or a signal of a control bus of the semiconductor test apparatus. 請求項７または８に記載の半導体試験装置であって、
前記中間回路は、前記ピンエレクトロニクスと前記入出力手段の間に、前記ピンエレクトロニクスの制御信号を用いて前記入出力手段の入力または出力の切替制御を行う出力状態制御手段を有することを特徴とする半導体試験装置。The semiconductor test apparatus according to claim 7, wherein:
The intermediate circuit includes an output state control unit that controls input or output switching of the input / output unit using a control signal of the pin electronics between the pin electronics and the input / output unit. Semiconductor test equipment. 請求項９に記載の半導体試験装置であって、
前記出力状態制御手段は第一の記憶手段と第二の記憶手段で構成され、
前記試験信号に続いて前記ピンエレクトロニクスから出力された前記制御信号および期待値のうち、前記第一の記憶手段は前記制御信号を記憶し、前記第二の記憶手段は前記期待値を記憶するものであることを特徴とする半導体試験装置。The semiconductor test apparatus according to claim 9, wherein:
The output state control means is constituted by a first storage means and a second storage means,
Among the control signal and the expected value output from the pin electronics following the test signal, the first storage means stores the control signal, and the second storage means stores the expected value. A semiconductor test apparatus, characterized in that: 半導体試験装置のピン数を上回る端子数を有する半導体集積回路の電気的動作試験を行う半導体試験装置であって、
前記半導体試験装置のピンエレクトロニクスと前記半導体集積回路との間の試験信号および応答信号の授受を行う中間回路を有し、
前記中間回路は、
前記ピンエレクトロニクスから前記半導体集積回路の複数端子分の試験信号を入力し、前記複数端子分の試験信号を前記半導体集積回路の１端子毎の試験信号に分離して前記半導体集積回路の入力端子に出力する信号分離手段と、
前記半導体集積回路の出力端子からの応答信号を順次切替え、前記ピンエレクトロニクスへ出力する第一の切替手段とを有し、
前記ピンエレクトロニクスの出力信号または前記半導体試験装置が有する制御バスの信号を用いて前記第一の切替手段を制御することを特徴とする半導体試験装置。A semiconductor test apparatus for performing an electrical operation test of a semiconductor integrated circuit having a number of terminals exceeding the number of pins of the semiconductor test apparatus,
An intermediate circuit for transmitting and receiving a test signal and a response signal between the pin electronics of the semiconductor test apparatus and the semiconductor integrated circuit,
The intermediate circuit includes:
A test signal for a plurality of terminals of the semiconductor integrated circuit is input from the pin electronics, and the test signals for the plurality of terminals are separated into test signals for each terminal of the semiconductor integrated circuit and input to the input terminal of the semiconductor integrated circuit. Signal separating means for outputting,
First switching means for sequentially switching response signals from output terminals of the semiconductor integrated circuit and outputting the response signals to the pin electronics,
A semiconductor test apparatus, wherein the first switching means is controlled using an output signal of the pin electronics or a signal of a control bus of the semiconductor test apparatus. 半導体試験装置のピン数を上回る端子数を有する半導体集積回路の電気的動作試験を行う半導体試験装置であって、
前記ピンエレクトロニクスと前記半導体集積回路との間の試験信号および応答信号の授受を行う中間回路を有し、
前記中間回路は、
前記ピンエレクトロニクスから出力された前記半導体集積回路の複数端子分の試験信号を入力し、かつ前記複数端子分の試験信号を前記半導体集積回路の１ピン毎の試験信号に分離して前記半導体集積回路に出力する信号分離手段と、
前記半導体集積回路の出力端子からの応答信号と前記ピンエレクトロニクスまたは前記半導体試験装置が有する制御バスの信号が出力する基準電圧とを比較する第一の比較手段と、
前記第一の比較手段の出力と前記ピンエレクトロニクスまたは前記半導体試験装置が有する制御バスの信号からの期待値を用いて、前記半導体集積回路の良否判定情報を前記ピンエレクトロニクスへ出力する第一の判定手段と、を有し、
前記ピンエレクトロニクスの制御信号を用いて、前記期待値を制御することを特徴とする半導体試験装置。A semiconductor test apparatus for performing an electrical operation test of a semiconductor integrated circuit having a number of terminals exceeding the number of pins of the semiconductor test apparatus,
An intermediate circuit that exchanges a test signal and a response signal between the pin electronics and the semiconductor integrated circuit,
The intermediate circuit includes:
The semiconductor integrated circuit receives a test signal for a plurality of terminals of the semiconductor integrated circuit output from the pin electronics, and separates the test signal for the plurality of terminals into a test signal for each pin of the semiconductor integrated circuit. Signal separating means for outputting to
First comparing means for comparing a response signal from an output terminal of the semiconductor integrated circuit with a reference voltage output by a signal of a control bus of the pin electronics or the semiconductor test apparatus,
A first determination that outputs pass / fail determination information of the semiconductor integrated circuit to the pin electronics by using an output of the first comparison means and an expected value from a signal of the pin electronics or a control bus of the semiconductor test apparatus. Means, and
A semiconductor test apparatus, wherein the expected value is controlled using a control signal of the pin electronics. 請求項１１または１２に記載の半導体試験装置であって、
前記信号分離手段は、前記半導体試験装置のピンエレクトロニクスの制御信号を用いて、前記入力した前記半導体集積回路の複数ピン分の試験信号の出力タイミングをずらして前記半導体集積回路の１ピン毎の試験信号に分離することを特徴とする半導体試験装置。The semiconductor test apparatus according to claim 11, wherein:
The signal separation unit shifts the output timings of the input test signals for a plurality of pins of the semiconductor integrated circuit by using a pin electronics control signal of the semiconductor test apparatus, and performs a test for each pin of the semiconductor integrated circuit. A semiconductor test apparatus characterized in that it is separated into signals. 請求項１から１３のいずれか１項に記載の半導体試験装置であって、
電圧印加および電流測定機能、または電流印加および電圧測定機能の少なくともいずれかの機能を有するＤＣユニットの出力レベルを受信し、該入力されたＤＣユニットの出力信号を前記複数の半導体集積回路に対応させて切替え、前記半導体集積回路へ出力する第三の切替手段を有し、
前記ピンエレクトロニクス出力信号または前記半導体試験装置が有する制御バスの信号を用いて、前記第三の切替手段を制御することを特徴とする半導体試験装置。The semiconductor test apparatus according to claim 1, wherein:
Receiving an output level of a DC unit having at least one of a voltage application and current measurement function, or a current application and voltage measurement function, and causing the input output signal of the DC unit to correspond to the plurality of semiconductor integrated circuits. Having a third switching means for outputting to the semiconductor integrated circuit,
A semiconductor test apparatus, wherein the third switching means is controlled using the pin electronics output signal or a control bus signal of the semiconductor test apparatus. 複数の半導体集積回路の電気的動作を試験する半導体集積回路の試験方法であって、
半導体試験装置のピンエレクトロニクスと前記半導体集積回路との間にある中間回路を介して、半導体集積回路への試験信号および前記半導体集積回路からの応答信号の授受が行われ、
前記中間回路は、
前記ピンエレクトロニクスからの試験信号を分配し、前記半導体集積回路の入力端子に出力する第一のバッファ分岐手段と、
前記半導体集積回路の出力端子からの応答信号を順次切替え、前記応答信号を前記ピンエレクトロニクスへ出力する第一の切替手段と、を有し、
前記ピンエレクトロニクスの出力信号または前記半導体試験装置が有する制御バスの信号を用いて、前記第一の切替手段を制御することを特徴とする半導体集積回路の試験方法。A test method of a semiconductor integrated circuit for testing an electrical operation of a plurality of semiconductor integrated circuits,
Transmission and reception of a test signal to the semiconductor integrated circuit and a response signal from the semiconductor integrated circuit are performed through an intermediate circuit between the pin electronics of the semiconductor test device and the semiconductor integrated circuit,
The intermediate circuit includes:
A first buffer branching unit that distributes a test signal from the pin electronics and outputs the test signal to an input terminal of the semiconductor integrated circuit;
First switching means for sequentially switching response signals from output terminals of the semiconductor integrated circuit and outputting the response signals to the pin electronics,
A method for testing a semiconductor integrated circuit, wherein the first switching means is controlled using an output signal of the pin electronics or a signal of a control bus of the semiconductor test apparatus. 複数の半導体集積回路の電気的動作を試験する半導体集積回路の試験方法であって、
半導体試験装置のピンエレクトロニクスと前記半導体集積回路との間にある中間回路を介して、半導体集積回路への試験信号および前記半導体集積回路からの応答信号の授受が行われ、
前記中間回路は、
前記ピンエレクトロニクスからの試験信号を分配し、前記半導体集積回路の入力端子に出力する第一のバッファ分岐手段と、
前記半導体集積回路の出力端子からの応答信号と前記ピンエレクトロニクスまたは前記半導体試験装置が有する制御バスの信号が出力する基準電圧とを比較する第一の比較手段と、
前記第一の比較手段の出力と前記ピンエレクトロニクスからの期待値を用いて、前記半導体集積回路の良否判定情報を前記ピンエレクトロニクスへ出力する第一の判定手段と、を有し、
前記ピンエレクトロニクスの出力信号または前記半導体試験装置が有する制御バスの信号を用いて、前記期待値を制御することを特徴とする半導体集積回路の試験方法。A test method of a semiconductor integrated circuit for testing an electrical operation of a plurality of semiconductor integrated circuits,
Transmission and reception of a test signal to the semiconductor integrated circuit and a response signal from the semiconductor integrated circuit are performed through an intermediate circuit between the pin electronics of the semiconductor test device and the semiconductor integrated circuit,
The intermediate circuit includes:
A first buffer branching unit that distributes a test signal from the pin electronics and outputs the test signal to an input terminal of the semiconductor integrated circuit;
First comparing means for comparing a response signal from an output terminal of the semiconductor integrated circuit with a reference voltage output by a signal of a control bus of the pin electronics or the semiconductor test apparatus,
Using an output of the first comparing means and an expected value from the pin electronics, first determining means for outputting good / bad determination information of the semiconductor integrated circuit to the pin electronics,
A method for testing a semiconductor integrated circuit, wherein the expected value is controlled using an output signal of the pin electronics or a signal of a control bus of the semiconductor test apparatus. 半導体試験装置のピン数を上回る端子数を有する半導体集積回路の電気的動作試験を行う半導体集積回路の試験方法であって、
前記半導体試験装置のピンエレクトロニクスと前記半導体集積回路との間にある中間回路を介して、半導体集積回路への試験信号および前記半導体集積回路からの応答信号の授受が行われ、
前記中間回路は、
前記ピンエレクトロニクスから前記半導体集積回路の複数端子分の試験信号を入力し、前記複数端子分の試験信号を前記半導体集積回路の１端子毎の試験信号に分離して前記半導体集積回路の入力端子に出力する信号分離手段と、
前記半導体集積回路の出力端子からの応答信号を順次切替え、前記ピンエレクトロニクスへ出力する第一の切替手段とを有し、
前記ピンエレクトロニクスの出力信号または前記半導体試験装置が有する制御バスの信号を用いて前記第一の切替手段を制御することを特徴とする半導体集積回路の試験方法。A test method of a semiconductor integrated circuit for performing an electrical operation test of a semiconductor integrated circuit having a number of terminals greater than the number of pins of a semiconductor test device,
Transmission and reception of a test signal to the semiconductor integrated circuit and a response signal from the semiconductor integrated circuit are performed via an intermediate circuit between the pin electronics of the semiconductor test device and the semiconductor integrated circuit,
The intermediate circuit includes:
A test signal for a plurality of terminals of the semiconductor integrated circuit is input from the pin electronics, and the test signals for the plurality of terminals are separated into test signals for each terminal of the semiconductor integrated circuit and input to the input terminal of the semiconductor integrated circuit. Signal separating means for outputting,
First switching means for sequentially switching response signals from output terminals of the semiconductor integrated circuit and outputting the response signals to the pin electronics,
A test method for a semiconductor integrated circuit, wherein the first switching means is controlled using an output signal of the pin electronics or a signal of a control bus of the semiconductor test device. 半導体試験装置のピン数を上回る端子数を有する半導体集積回路の電気的動作試験を行う半導体集積回路の試験方法であって、
前記半導体試験装置のピンエレクトロニクスと前記半導体集積回路との間にある中間回路を介して、半導体集積回路への試験信号および前記半導体集積回路からの応答信号の授受が行われ、
前記中間回路は、
前記ピンエレクトロニクスから出力された前記半導体集積回路の複数端子分の試験信号を入力し、かつ前記複数端子分の試験信号を前記半導体集積回路の１ピン毎の試験信号に分離して前記半導体集積回路に出力する信号分離手段と、
前記半導体集積回路の出力端子からの応答信号と前記ピンエレクトロニクスまたは前記半導体試験装置が有する制御バスの信号が出力する基準電圧とを比較する第一の比較手段と
前記第一の比較手段の出力と前記ピンエレクトロニクスまたは前記半導体試験装置が有する制御バスの信号からの期待値とを用いて、前記半導体集積回路の良否判定情報を前記ピンエレクトロニクスへ出力する第一の判定手段と、を有し、
前記ピンエレクトロニクスの出力信号または前記半導体試験装置が有する制御バスの信号を用いて、前記期待値を制御することを特徴とする半導体集積回路の試験方法。A test method of a semiconductor integrated circuit for performing an electrical operation test of a semiconductor integrated circuit having a number of terminals greater than the number of pins of a semiconductor test device,
Transmission and reception of a test signal to the semiconductor integrated circuit and a response signal from the semiconductor integrated circuit are performed via an intermediate circuit between the pin electronics of the semiconductor test device and the semiconductor integrated circuit,
The intermediate circuit includes:
The semiconductor integrated circuit receives a test signal for a plurality of terminals of the semiconductor integrated circuit output from the pin electronics, and separates the test signal for the plurality of terminals into a test signal for each pin of the semiconductor integrated circuit. Signal separating means for outputting to
A first comparison unit that compares a response signal from an output terminal of the semiconductor integrated circuit with a reference voltage output from a control bus signal included in the pin electronics or the semiconductor test device, and an output of the first comparison unit. Using the pin electronics or the expected value from the signal of the control bus that the semiconductor test device has, a first determination unit that outputs the pass / fail determination information of the semiconductor integrated circuit to the pin electronics,
A method for testing a semiconductor integrated circuit, wherein the expected value is controlled using an output signal of the pin electronics or a signal of a control bus of the semiconductor test apparatus.
JP2003156680A 2003-06-02 2003-06-02 Semiconductor testing device and test method of semiconductor integrated circuit Pending JP2004361111A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2003156680A JP2004361111A (en) 2003-06-02 2003-06-02 Semiconductor testing device and test method of semiconductor integrated circuit

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2003156680A JP2004361111A (en) 2003-06-02 2003-06-02 Semiconductor testing device and test method of semiconductor integrated circuit

Publications (1)

Publication Number Publication Date
JP2004361111A true JP2004361111A (en) 2004-12-24

Family

ID=34050686

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2003156680A Pending JP2004361111A (en) 2003-06-02 2003-06-02 Semiconductor testing device and test method of semiconductor integrated circuit

Country Status (1)

Country Link
JP (1) JP2004361111A (en)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100835466B1 (en) * 2006-12-08 2008-06-04 동부일렉트로닉스 주식회사 Structure for increasing the functions of pin electronics
JP2011053180A (en) * 2009-09-04 2011-03-17 Fujitsu Ltd Circuit, tool, device and method for testing semiconductor
JP2011247783A (en) * 2010-05-27 2011-12-08 Advantest Corp Testing circuit and signal processing circuit
KR20210055958A (en) * 2019-11-08 2021-05-18 주식회사 레오엘에스아이 Switch circuits and control method therefor
KR102277916B1 (en) * 2020-10-05 2021-07-15 주식회사 프로이천 Inspection jig and apparatus for inspection having the same for bare board test

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100835466B1 (en) * 2006-12-08 2008-06-04 동부일렉트로닉스 주식회사 Structure for increasing the functions of pin electronics
JP2011053180A (en) * 2009-09-04 2011-03-17 Fujitsu Ltd Circuit, tool, device and method for testing semiconductor
US8736295B2 (en) 2009-09-04 2014-05-27 Fujitsu Limited Semiconductor testing circuit, semiconductor testing jig, semiconductor testing apparatus, and semiconductor testing method
JP2011247783A (en) * 2010-05-27 2011-12-08 Advantest Corp Testing circuit and signal processing circuit
KR20210055958A (en) * 2019-11-08 2021-05-18 주식회사 레오엘에스아이 Switch circuits and control method therefor
KR102265325B1 (en) 2019-11-08 2021-06-15 주식회사 레오엘에스아이 Switch circuits and control method therefor
KR102277916B1 (en) * 2020-10-05 2021-07-15 주식회사 프로이천 Inspection jig and apparatus for inspection having the same for bare board test

Similar Documents

Publication Publication Date Title
US20230058458A1 (en) Reduced signaling interface method &amp; apparatus
US11854654B2 (en) Two pin serial bus communication interface and process
US7243278B2 (en) Integrated circuit tester with software-scaleable channels
TW200411199A (en) Interface circuit
US6255843B1 (en) Semiconductor integrated circuit testing apparatus and composite semiconductor integrated circuit testing apparatus
US8299810B2 (en) Test apparatus and electronic device
JP2004361111A (en) Semiconductor testing device and test method of semiconductor integrated circuit
US6446228B1 (en) Semiconductor integrated circuit testing apparatus and method of controlling the same
US7284171B2 (en) Integrated circuit device
JP3339479B2 (en) Clock control circuit and method
US7285974B2 (en) Large scale integrated circuit
JPH08507610A (en) Device for testing connections with pulling resistance
US20020049942A1 (en) Analog/digital characteristics testing device and IC testing apparatus
JP4061533B2 (en) IC tester
JP4173229B2 (en) IC test equipment
JP3053012B2 (en) Test circuit and test method for semiconductor device
JP3594137B2 (en) IC tester
JP2001074805A (en) Test board for ic tester
JP2004020408A (en) Testing device for semiconductor
JPH0980118A (en) Ic tester
JP2000097994A (en) Semiconductor tester
JP3459036B2 (en) Data transfer device for IC test equipment
JP2002189058A (en) Semiconductor device testing apparatus
JP3080296B2 (en) IC test equipment
US20030233606A1 (en) Test facilitation circuit