JP2004356450A - ショットキ障壁を有する半導体素子及びその製造方法 - Google Patents

ショットキ障壁を有する半導体素子及びその製造方法 Download PDF

Info

Publication number
JP2004356450A
JP2004356450A JP2003153547A JP2003153547A JP2004356450A JP 2004356450 A JP2004356450 A JP 2004356450A JP 2003153547 A JP2003153547 A JP 2003153547A JP 2003153547 A JP2003153547 A JP 2003153547A JP 2004356450 A JP2004356450 A JP 2004356450A
Authority
JP
Japan
Prior art keywords
electrode
region
semiconductor
semiconductor region
schottky barrier
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2003153547A
Other languages
English (en)
Other versions
JP4066886B2 (ja
Inventor
Akihiko Matsuzaki
明彦 松崎
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sanken Electric Co Ltd
Original Assignee
Sanken Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sanken Electric Co Ltd filed Critical Sanken Electric Co Ltd
Priority to JP2003153547A priority Critical patent/JP4066886B2/ja
Publication of JP2004356450A publication Critical patent/JP2004356450A/ja
Application granted granted Critical
Publication of JP4066886B2 publication Critical patent/JP4066886B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Landscapes

  • Electrodes Of Semiconductors (AREA)

Abstract

【課題】比較的小さなチップサイズで、電流容量が大きく順方向電圧の小さいショットキバリアダイオードを実現可能とする。
【解決手段】N型半導体領域14の半導体基体11の一方の主面SAへの露出部分にアノード電極12を形成し、N型コンタクト領域16の半導体基体11の一方の主面SAへの露出部分にカソード電極13を形成する。N型コンタクト領域16は、N型半導体領域14を包囲するように環状に形成され、カソード電極13は想定的に幅の広い接続電極部13aと相対的に幅の狭い周辺電極部13bとを持つ。N型コンタクト領域16と接続電極部13aと接触面の幅をLc、アノード電極12とN型半導体領域14との接触面の幅をLaとし、LaとLcとが(0.5Lc+300)≦Laμm≦(Lc+350)μmを満たすように各領域を形成する。以上により、チップサイズの増大させることなく、電流容量が増大され、順方向電圧が低減されたショットキ障壁を有するダイオードを得ることができる。
【選択図】 図1

Description

【0001】
【発明の属する技術分野】
本発明は、ショットキ障壁を有する半導体素子とその製造方法に関し、特に、半導体基板の一面にアノード電極とカソード電極とが共に形成されている構造のショットキ障壁を有する半導体素子とその製造方法に関する。
【0002】
【従来の技術】
半導体基体の一方の主面に、アノード電極(ショットキバリア電極)とカソード電極とを形成したショットキバリアダイオードは公知である。例えば図5に示すショットキバリアダイオード100は、N型半導体領域114と、このN型半導体領域の下面側に形成されたN型半導体領域115と、N型半導体領域114内にその上面からN型半導体領域115に達するように形成されたN型コンタクト領域116と、P型ガードリング領域117とを有している。
【0003】
N型半導体領域114の上面にはアノード電極112が形成されており、N型半導体領域114とアノード電極112との界面にはショットキ障壁が形成される。また、N型コンタクト領域116の上面にはカソード電極113が設けられ、その界面にはオーミックコンタクト領域が形成されている。アノード電極112とカソード電極113との間に順方向電圧を印加すると、図5に示すようにショットキ障壁を介してアノード電極112からカソード電極113へとN型半導体領域114の横方向(アノード電極とカソード電極とを結ぶラインに平行な方向)に電流が流れる。
【0004】
また、特許文献1には、N型領域とN型埋込層とN型カソードコンタクト領域とを備える半導体基板と、N型領域に接触するアノード電極(ショットキバリア電極)と、N型カソードコンタクト領域に接触するカソード電極と、を備えるショットキバリアダイオードが開示されている。
【0005】
【特許文献1】
特開平3−219641号公報(例えば、図1)
【0006】
【発明が解決しようとする課題】
ショットキバリアダイオードにおいては、一般に、ショットキバリア電極とN型半導体領域との接触面積によって、電流容量や順方向電圧が決定される。即ち、基本的には、ショットキバリア電極とN型半導体領域との接触面積を大きくすれば、電流容量が大きく順方向電圧が小さくなる。
【0007】
しかし、図5に示すようにアノード電極とカソード電極とが並んで配置されたショットキーバリアダイオードでは、アノード電極112とN型半導体領域114との接触部分の幅Waを広げても、期待されるほどに電流容量の増大や順方向電圧の低減は達成されないという問題がある。
より具体的に説明すると、アノード電極112上の任意の位置に関して、カソード電極113から遠くなるに従って、その位置からカソード電極113までの電流路が長くなって、抵抗が大きくなり、電流が流れ難くなる。例えば、図5の電流I とI とでは、電流I の方が電流路が長くなり、流れにくい。このため、アノード電極112とN型半導体領域114との接触部分のうち、カソード電極113から離間した側は電流のほとんど流れない不活性領域になり易い。従って、アノード電極112とN型半導体領域114との接触部分の幅Waをむやみに広げても、不活性領域が増加するだけになってしまい、期待されるほどに電流容量の増大や順方向電圧の低減は達成されない場合がある。
【0008】
そこで、アノード電極12とN型半導体領域114との接触部分の幅Waを不活性領域が生じないような大きさに設定し、アノード電極112とN型半導体領域114との接触部分の紙面垂直方向の幅を広げて、アノード電極112とN型半導体領域114との接触面積を大きくすることが考えられる。しかし、このようにすると、結果的に半導体基体111の幅が広がることになり、チップ自体の面積を大きくしなければならなくなる。
【0009】
上記の理由から、半導体基体の同一の主面に2つの主電極が形成された従来のショットキバリアダイオードにおいては、所望するレベルの順方向電圧特性等を有し且つチップサイズも比較的小さいショットキバリアダイオードを実現することが困難であった。即ち、ダイオード素子として効率が低かった。
【0010】
本発明は、上記実状に鑑みてなされたものであり、比較的小さなチップサイズで、電流容量が大きく順方向電圧の小さいショットキバリアダイオードを実現することを目的とする。
また、本発明は、高効率のショットキバリアダイオードを実現することを目的とする。
【0011】
【課題を解決するための手段】
上記目的を達成するため、本発明の第1の観点に係るショットキ障壁を有する半導体素子は、
第1導電型の第1半導体領域と、第1導電型の第2半導体領域と、を有する第1導電型の半導体基体と、
前記半導体基体上に形成された第1の電極と、第2の電極と、
を備え、
前記第1半導体領域は、前記半導体基体の表面領域に形成されており、
前記第2半導体領域は、前記第1半導体領域よりも不純物濃度が高く、前記半導体基体の表面領域に、前記第1半導体領域と接触して包囲するように環状に形成されており、
前記第1の電極は、前記第1半導体領域上に形成され、前記第1半導体領域と接触した界面にショットキ障壁を形成し、
前記第2の電極は、前記第2半導体領域上に、前記第1の電極と離間して包囲するように環状に形成される、
ことを特徴とする。
【0012】
また、前記半導体素子は、
前記第1の電極と前記第2の電極との間に電圧が印加された際、該電圧の電圧値が所定の条件を満たす場合に、前記第1の電極と前記第2の電極との間に電流が流れるダイオードとして機能する、
ものであってもよい。
【0013】
前記第2の電極は、外部電極に接続される接続領域と、前記接続領域に連続し、前記接続領域より幅が狭く形成された周辺領域と、により、全体として環状に形成されていてもよい。
【0014】
前記第1の電極は幅がLaの矩形状に形成され、
前記第2の電極は、前記接続領域の幅がLcに形成され、
前記LaとLcとは、次式
(0.5・Lc+300)μm≦Laμm≦(Lc+350)μm
を充足するものであってもよい。
【0015】
前記第1半導体領域、前記第1の電極、前記第2の電極は、それらの位置とサイズとは、前記第1の電極と前記第2の電極との間に流れる電流が前記第1半導体領域内の実質的に全体を分散して流れるような位置とサイズに形成されていてもよい。
【0016】
本発明の第2の観点に係るショットキ障壁を有する半導体素子の製造方法は、
第1導電型の第1半導体領域と、該第1半導体領域と接触して該第1半導体領域を包囲するように環状に形成され、該第1半導体領域よりも不純物濃度の高い第2半導体領域と、を備える半導体基板を用意する工程と、
前記半導体基板上に、前記第1半導体領域に接触し、ショットキ障壁を形成する第1の電極と、前記第2半導体領域し、前記第1の電極を離間して包囲するように形成された第2の電極とを形成する工程と、
を備えることを特徴とする。
【0017】
【発明の実施の形態】
以下、図面を参照しつつ、本発明の実施の形態に係るショットキ障壁を有する半導体素子について説明する。
【0018】
図1は、本実施の形態に係るショットキ障壁を有する半導体素子の断面構造を示し、図2は、半導体素子を形成する半導体基板の一主面の領域配置図を示す。図2の1−1線での断面が図1に対応する。
本実施の形態に係る半導体素子1は、ショットキーバリアダイオードであり、半導体基体11と、半導体基体11の一方の主面SA上に形成されたアノード電極12及びカソード電極13と、を備える。
【0019】
半導体基体11は、例えばシリコン結晶基板から形成されており、N型半導体領域14と、N型半導体領域14よりもドナー濃度の高いN型半導体領域15及びN型コンタクト領域16と、P型ガードリング領域17と、を有する。
【0020】
N型半導体領域14は、その表面が半導体基体11の一方の主面SAに露出し、ほぼ矩形の平面形状を有する。
【0021】
型半導体領域15は半導体基体11の他方の主面SBに露出し、その上面はN型半導体領域14の下面と接している。
【0022】
型コンタクト領域16は、その下面がN型半導体領域15の上面に接し、半導体基体11の一方の主面SAに露出し、半導体基体11の外周縁に沿って、N型半導体領域14を水平方向に包囲するように環状に形成されている。
【0023】
型コンタクト領域16は、後述する接続電極部13aが形成される接続電極形成領域16aと、後述する周辺電極部13bが形成される周辺電極形成領域16bとを有する。接続電極形成領域16aは幅広の矩形状に形成されており、周辺電極形成領域16bは幅が比較的狭い「コ」の字状に形成されている。接続電極形成領域16aと周辺電極形成領域16bとで、N型半導体領域14を水平方向に矩形の枠状に包囲する環状の領域が形成される。
【0024】
P型ガードリング領域17は、N型半導体領域14の表面領域に形成され、その上面は半導体基体11の一方の主面SAに露出し、水平方向に環状に形成され、アノード電極12のエッジ近傍部での電界の集中を防止するためのガードリング領域として機能する。
【0025】
アノード電極12は、図1及び図2に示すように、周縁部がP型ガードリング領域17上に位置し、P型ガードリング領域17内のN型半導体領域14の露出面(=アノード電極形成領域20)にショットキ接続し、ショットキ障壁を形成する。アノード電極12の上面には、外部回路接続用のバンプ電極(突起伏電極)が形成される。アノード電極形成領域20の形状は、P型ガードリング領域17によりその外形が規定され、一辺の長さがLaの矩形状に形成される。
【0026】
カソード電極13は、図1に示すように、N型コンタクト領域16上に、アノード電極12を包囲するように環状に形成され、N型コンタクト領域16とオーミック接触している。
カソード電極13は、その上面にバンプ電極が形成される接続電極部13aと、この接続電極部13aに接続された周辺電極部13bとを有している。接続電極部13aは接続電極形成領域16a上に形成され、バンプ電極を形成できるように幅広に形成されている。接続電極部13aと接続電極形成領域16aとの接触面は、Lc×Ldのサイズを持つ矩形の平面形状を有している。周辺電極部13bは、周辺電極形成領域16b上に形成され、周辺電極形成領域16bとの間で良好なオーミック接触が得られる最小限の幅(例えば、20μm)を有している。
【0027】
絶縁膜18は、シリコン酸化膜などから構成され、半導体基体11の一方の主面SAを環状に被覆し、アノード電極12とカソード電極13とを電気的に分離して、カソード−アノード間のリーク電流を低減する。
【0028】
絶縁膜19は、シリコン酸化膜などから構成され、半導体基体11の他方の主面SBを絶縁被覆する。
【0029】
このような構成のショットキーバリアダイオードのアノード電極12とカソード電極13との間に順方向電圧を印加すると、電流が、ショットキーバリアを介して、アノード電極12からカソード電極13に向かって流れる。このとき、接続電極部13aに比較的近い地点からの電流Iは、接続電極部13aに流れ、遠い部分からの電流Iは、周辺電極部13bの近傍の点に流れる。これにより、電流は、アノード電極12から接続電極部13aの比較的近傍の点に流れる。従って、電流路が短くてすみ、順方向抵抗が小さく、順方向電圧を低く抑えることができる。
【0030】
なお、アノード電極形成領域20の幅Laが小さすぎると、所望の電流容量や順方向電圧を得るために半導体基体11の横幅Ldを増大しなければならず、小さなチップサイズで所望の電流容量の増大や順方向電圧の低減を実現することが困難になる。一方、アノード電極形成領域20の幅Laが大きすぎると、アノード電極形成領域20のうちカソード電極13の接続電極部13a及び周辺電極部13bの両方から離間した部分(アノード電極形成領域20の中央側)に不活性領域が発生する虞がある。
【0031】
また、図2に示す周辺電極部13bと周辺電極形成領域16bとの接触面の幅Lbは、小さすぎると、接触抵抗が大きくなり、大きすぎると、半導体基板の平面サイズが増大してしまう。
【0032】
従って、アノード電極形成領域20の幅Laと、接続電極部13aと接続電極形成領域16aとの接触面の幅Lcとを、
(0.5Lc+300)μm≦Laμm≦(Lc+350)μm
の関係式を満たすように設定することが望ましい。
例えば、接続電極部13aと接続電極形成領域16aとの接触面の幅Lcを400μmとした場合には、アノード電極形成領域20の幅Laを500μm〜750μmに設定することが望ましい。
【0033】
また、周辺電極部13bと周辺電極形成領域16bとの接触面の幅Lbは、30〜60μmの範囲に設定するのが望ましい。
【0034】
接続電極部13aと接続電極形成領域16aとの接触面の幅Lcは、その上面にカソード電極13の幅広部分である接続電極部13aが形成できるように、400〜500μmに設定する。
【0035】
次に、上記構成を有する半導体素子1の製造方法を図4を参照して説明する。
【0036】
まず、N型のシリコン単結晶基板を用意する。その一方の主面上に、相対的に不純物濃度の低いN型半導体層をエピタキシャル成長法により積層し、N型半導体領域14を形成する。次に、表面を熱酸化法などにより絶縁膜(シリコン酸化膜)18及び19で被覆して、図4(a)に示すような半導体基体11を作製する。
【0037】
次に、半導体基体11の一方の主面SAのガードリング形成予定領域の絶縁膜18を選択的にエッチングして図4(b)に示すような位置に窓を形成する。その窓から、P型不純物(例えば、ボロン)を半導体基体11に導入し、拡散する。
【0038】
次に、半導体基体11の一方の主面SAのアノード電極形成予定領域に窓を有する図4(c)に示すような絶縁膜18’を形成する。さらに、半導体基体11の一方の主面SA上に真空蒸着等の技術を用いて、例えば、アルミニウム膜を形成する。次に、これをパターニングして、絶縁膜18’の窓を介してN型半導体領域14に接続されたアノード電極12を形成する。
【0039】
次に、半導体基体11の一方の主面SAのカソード電極形成予定領域の絶縁膜18’を選択的にエッチングして図4(d)に示すような位置に窓を形成する。その窓から、N型不純物(例えば、リン)を半導体基体11に導入し、拡散する。最後に、図4(e)のように半導体基体11の一方の主面SA上の窓を開けた場所(カソード電極形成予定領域)に、真空蒸着等の技術を用いてカソード電極13を形成する。なお、N型不純物を半導体基体11に導入し、拡散した後に、アノード電極12を形成してもよい。
【0040】
以上により、本発明の実施の形態に係る半導体素子1が作製される。
【0041】
この構成によれば、カソード電極13がアノード電極12を包囲するように形成されているため、アノード電極形成領域20の外周部近傍に不活性領域が発生し難い。また、上式を満足するように各寸法が設定されているため、アノード電極形成領域20の中央側にも不活性領域が発生し難く、順方向電圧が比較的小さく且つ電流容量の大きいショットキバリアダイオードを比較的小さなチップサイズで実現できる。
【0042】
なお、本発明は上記実施の形態に限定されず、種々の変形及び応用が可能である。
【0043】
例えば、上記実施の形態では半導体基体11をシリコンから形成されるとしたが、これに限られず、例えばガリウムヒ素やシリコンカーバイドなどから形成されてもよい。
【0044】
【発明の効果】
以上説明したように本発明によれば、チップサイズを増大させずに、電流容量が大きく、順方向電圧の小さいショットキ障壁を有する半導体素子を実現することが可能となる。
【図面の簡単な説明】
【図1】本発明の実施の形態に係るショットキ障壁を有する半導体素子の模式的な断面図である。
【図2】本発明の実施の形態に係る半導体基体の一主面の領域配置図である。
【図3】本発明の実施の形態に係る電極の平面構造を示す図である。
【図4】本発明の実施の形態に係る半導体素子の製造方法を説明するための図である。
【図5】従来のショットキ障壁を有する半導体素子における不活性領域の発生を説明するための図である。
【符号の説明】
11 半導体基体
12 アノード電極
13 カソード電極
13a 接続電極部
13b 周辺電極部
14 N型半導体領域
15 N型半導体領域
16 N型コンタクト領域
16a 接続電極形成領域
16b 周辺電極形成領域
17 P型ガードリング領域
18、18’、19 絶縁膜
20 アノード電極形成領域
111 半導体基体
112 アノード電極
113 カソード電極
114 N型半導体領域
115 N型半導体領域
116 N型コンタクト領域
117 P型ガードリング領域

Claims (6)

  1. 第1導電型の第1半導体領域と、第1導電型の第2半導体領域と、を有する第1導電型の半導体基体と、
    前記半導体基体上に形成された第1の電極と、第2の電極と、
    を備え、
    前記第1半導体領域は、前記半導体基体の表面領域に形成されており、
    前記第2半導体領域は、前記第1半導体領域よりも不純物濃度が高く、前記半導体基体の表面領域に、前記第1半導体領域と接触して包囲するように環状に形成されており、
    前記第1の電極は、前記第1半導体領域上に形成され、前記第1半導体領域と接触した界面にショットキ障壁を形成し、
    前記第2の電極は、前記第2半導体領域上に、前記第1の電極と離間して包囲するように環状に形成される、
    ことを特徴とするショットキ障壁を有する半導体素子。
  2. 前記第1の電極と前記第2の電極との間に電圧が印加された際、該電圧の電圧値が所定の条件を満たす場合に、前記第1の電極と前記第2の電極との間に電流が流れるダイオードとして機能する、
    ことを特徴とする請求項1に記載のショットキ障壁を有する半導体素子。
  3. 前記第2の電極は、外部電極に接続される接続領域と、前記接続領域に連続し、前記接続領域より幅が狭く形成された周辺領域と、により、全体として環状に形成されている、ことを特徴とする請求項1又は2に記載のショットキ障壁を有する半導体素子。
  4. 前記第1の電極は幅がLaの矩形状に形成され、
    前記第2の電極は、前記接続領域の幅がLcに形成され、
    前記LaとLcとは、次式
    (0.5・Lc+300)μm≦Laμm≦(Lc+350)μm
    を充足する、ことを特徴とする請求項3に記載のショットキ障壁を有する半導体素子。
  5. 前記第1半導体領域、前記第1の電極、前記第2の電極は、それらの位置とサイズとは、前記第1の電極と前記第2の電極との間に流れる電流が前記第1半導体領域内の実質的に全体を分散して流れるような位置とサイズに形成されている、 ことを特徴とする請求項1、2又は3に記載のショットキ障壁を有する半導体素子。
  6. 第1導電型の第1半導体領域と、該第1半導体領域と接触して該第1半導体領域を包囲するように環状に形成され、該第1半導体領域よりも不純物濃度の高い第2半導体領域と、を備える半導体基板を用意する工程と、
    前記半導体基板上に、前記第1半導体領域に接触し、ショットキ障壁を形成する第1の電極と、前記第2半導体領域に接触し、前記第1の電極を離間して包囲するように形成された第2の電極とを形成する工程と、
    を備えることを特徴とするショットキ障壁を有する半導体素子の製造方法。
JP2003153547A 2003-05-29 2003-05-29 ショットキ障壁を有する半導体素子及びその製造方法 Expired - Fee Related JP4066886B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2003153547A JP4066886B2 (ja) 2003-05-29 2003-05-29 ショットキ障壁を有する半導体素子及びその製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2003153547A JP4066886B2 (ja) 2003-05-29 2003-05-29 ショットキ障壁を有する半導体素子及びその製造方法

Publications (2)

Publication Number Publication Date
JP2004356450A true JP2004356450A (ja) 2004-12-16
JP4066886B2 JP4066886B2 (ja) 2008-03-26

Family

ID=34048439

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2003153547A Expired - Fee Related JP4066886B2 (ja) 2003-05-29 2003-05-29 ショットキ障壁を有する半導体素子及びその製造方法

Country Status (1)

Country Link
JP (1) JP4066886B2 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2018093185A (ja) * 2016-11-29 2018-06-14 ローム株式会社 ショットキーバリアダイオード

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2018093185A (ja) * 2016-11-29 2018-06-14 ローム株式会社 ショットキーバリアダイオード
JP7013200B2 (ja) 2016-11-29 2022-01-31 ローム株式会社 ショットキーバリアダイオード

Also Published As

Publication number Publication date
JP4066886B2 (ja) 2008-03-26

Similar Documents

Publication Publication Date Title
US8421148B2 (en) Grid-UMOSFET with electric field shielding of gate oxide
US9793418B2 (en) Schottky barrier diode
JP4994261B2 (ja) 低減されたオン抵抗を有するダイオード、および関連する製造方法
WO2018088018A1 (ja) ショットキーバリアダイオード及びこれを備える電子回路
US9397186B2 (en) Method of fabricating a gallium nitride merged P-I-N schottky (MPS) diode by regrowth and etch back
CN112005384A (zh) 肖特基势垒二极管
JP2004520707A (ja) ショットキーダイオード
JP2010123741A (ja) 半導体装置および半導体装置の製造方法
JP4631268B2 (ja) 半導体装置
US9391179B2 (en) Vertical GaN JFET with low gate-drain capacitance and high gate-source capacitance
JP2007281231A (ja) 半導体装置
US20150255629A1 (en) Semiconductor device
JP2012204480A (ja) 半導体装置及びその製造方法
CN111063656A (zh) 半导体装置的制造方法
CN120826994A (zh) 结势垒肖特基二极管
JP4066886B2 (ja) ショットキ障壁を有する半導体素子及びその製造方法
KR20150014641A (ko) 질화갈륨계 다이오드 및 그 제조 방법
KR100898655B1 (ko) 서지 보호용 반도체 장치
JP2005347735A (ja) トランジスタおよび同製造方法
CN111406323A (zh) 宽带隙半导体装置
JP4322183B2 (ja) ショットキーバリアダイオード
TWI282127B (en) Semiconductor element
JP4383250B2 (ja) ショットキバリアダイオード及びその製造方法
JP2008227114A (ja) 半導体装置およびその製造方法
JP6256008B2 (ja) 半導体装置及び半導体装置の製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20060404

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20070919

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20070925

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20071122

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Effective date: 20071218

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Effective date: 20071231

Free format text: JAPANESE INTERMEDIATE CODE: A61

FPAY Renewal fee payment (prs date is renewal date of database)

Year of fee payment: 3

Free format text: PAYMENT UNTIL: 20110118

R150 Certificate of patent (=grant) or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

LAPS Cancellation because of no payment of annual fees