JP2004354428A

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Publication number: JP2004354428A
Application number: JP2003148647A
Authority: JP
Inventors: Junichi Yamashita; 淳一山下; Katsuhide Uchino; 勝秀内野; Tetsuo Yamamoto; 哲郎山本
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 2003-05-27
Filing date: 2003-05-27
Publication date: 2004-12-16
Anticipated expiration: 2023-05-27
Also published as: JP4543625B2

Abstract

<P>PROBLEM TO BE SOLVED: To maintain the drain potential of an output transistor (TR) which functions as a constant current source constant even during a sampling period of another circuit, to suppress the change in the leakage of a gate potential of the output TR, to obtain a uniform current source free of the variation in the current value of an output stage, and to display a high-grade image which does not give rise to luminance unevenness toward a scan end section. <P>SOLUTION: The TRs of a polarity reverse from the polarity of TFTs 121 (-1 to -n) and 122 (-1 to -n) as sampling TRs are used for TFTs 125 (-1 to -n) and 126-1 (-1 to -n) as switching TRs of cascade connected sampling circuits in point sequential current sample hold circuits 1031 (-1 to -n). As a result, the change in the drain voltage by gate coupling in sampling is suppressed and the leak current during the holding time is suppressed. <P>COPYRIGHT: (C)2005,JPO&NCIPI

Description

【０００１】
【発明の属する技術分野】
本発明は、有機ＥＬ（Ｅｌｅｃｔｒｏｌｕｍｉｎｅｓｃｅｎｃｅ）ディスプレイなどの、電流値によって輝度が制御される電気光学素子を有する画素回路がマトリクス状に配列された画像表示装置のうち、特に各画素回路内部に設けられた絶縁ゲート型電界効果トランジスタによって電気光学素子に流れる電流値が制御される、いわゆるアクティブマトリクス型画像表示装置に関するものである。
【０００２】
【従来の技術】
画像表示装置、たとえば液晶ディスプレイなどでは、多数の画素をマトリクス状に並べ、表示すべき画像情報に応じて画素毎に光強度を制御することによって画像を表示する。
これは有機ＥＬディスプレイなどにおいても同様であるが、有機ＥＬディスプレイは各画素回路に発光素子を有する、いわゆる自発光型のディスプレイであり、液晶ディスプレイに比べて画像の視認性が高い、バックライトが不要、応答速度が速い、等の利点を有する。
また、各発光素子の輝度はそれに流れる電流値によって制御することによって発色の階調を得る、すなわち発光素子が電流制御型であるという点で液晶ディスプレイなどとは大きく異なる。
【０００３】
有機ＥＬディスプレイにおいては、液晶ディスプレイと同様、その駆動方式として単純マトリクス方式とアクティブマトリクス方式とが可能であるが、前者は構造が単純であるものの、大型かつ高精細のディスプレイの実現が難しいなどの問題がある。
このため、各画素回路内部の発光素子に流れる電流を、画素回路内部に設けた能動素子、一般にはＴＦＴ（ＴｈｉｎＦｉｌｍＴｒａｎｓｉｓｔｏｒ、薄膜トランジスタ）によって制御する、アクティブマトリクス方式の開発が盛んに行われている。
【０００４】
図７は、電流駆動方式を採用した有機ＥＬ表示装置の構成を示すブロック図である。
この表示装置１は、図７に示すように、画素回路（ＰＸＬＣ）２ａがｍ×ｎのマトリクス状に配列された画素アレイ部２、水平セレクタ（ＨＳＥＬ）３、ライトスキャナ（ＷＳＣＮ）４、ドライブスキャナ（ＤＳＣＮ）５、水平セレクタ３により選択され輝度情報に応じたデータ信号が供給されるデータ線ＤＴＬ１〜ＤＴＬｎ、ライトスキャナ４により選択駆動される走査線ＷＳＬ１〜ＷＳＬｍ、およびドライブスキャナ５により選択駆動される駆動線ＤＳＬ１〜ＤＳＬｍ、を有する。
【０００５】
図８は、図６の画素回路２ａの一構成例を示す回路図である。
【０００６】
図８の画素回路２ａは、ｐチャネル薄膜電界効果トランジスタ（以下、ＴＦＴという）１１〜ＴＦＴ１４、キャパシタＣ１１、発光素子である有機ＥＬ素子（ＯＬＥＤ）１５を有する。また、図８において、ＤＴＬは入力信号が電流として伝播されるデータ線を示している。
有機ＥＬ素子は多くの場合整流性があるため、ＯＬＥＤ（ＯｒｇａｎｉｃＬｉｇｈｔＥｍｉｔｔｉｎｇＤｉｏｄｅ）と呼ばれることがあり、図８その他では発光素子としてダイオードの記号を用いているが、以下の説明においてＯＬＥＤには必ずしも整流性を要求するものではない。
図８ではＴＦＴ１１のソースが電源電位ＶＣＣ（電源電圧ＶＣＣの供給ライン）に接続され、発光素子１５のカソード（陰極）は接地電位ＧＮＤに接続されている。図８の画素回路２ａの動作は以下の通りである。
【０００７】
入力信号（電流信号）ＳＩの書き込み時には、ＴＦＴ１２を非導通に保持した状態で、ＴＦＴ１３，ＴＦＴ１４を導通状態に保持する。
これにより、駆動（ドライブ）トランジスタであるＴＦＴ１１に信号電流に応じた電流が流れる。
このとき、ＴＦＴ１１のゲートとドレインは導通状態にあるＴＦＴ１３により電気的に接続されており、ＴＦＴ１１は飽和領域にて駆動している。
よって、下記式１に基づいて入力電流に相当するゲート電圧が書き込まれ、画素容量であるキャパシタＣ１１に保持される。
その後、ＴＦＴ１４を非導通状態に保持して、ＴＦＴ１２を導通状態に保持する。
これにより、入力信号電流に応じた電流がＴＦＴ１２と発光素子１５に流れ、発光素子１５はその電流値に応じた輝度で発光する。
上記のように、ＴＦＴ１４を導通させてデータ線に与えられた輝度情報を画素内部に伝える操作を、以下「書き込み」と呼ぶ。
【０００８】
この画素回路２ａでは、ドライブトランジスタ１１のしきい値Ｖｔｈや移動度μのバラツキが補正される。
【０００９】
【数１】
Ｉｄｓ＝１／２・μ（Ｗ／Ｌ）Ｃｏｘ（Ｖｇｓ−｜Ｖｔｈ｜）^２ …（１）
【００１０】
ここで、μはキャリアの移動度を、Ｃｏｘは単位面積当たりのゲート容量を、Ｗはゲート幅を、Ｌはゲート長を、ＶｇｓはＴＦＴ１１のゲート・ソース間電圧を、ＶｔｈはＴＦＴ１１のしきい値Ｖｔｈをそれぞれ示している。
【００１１】
この方式では、映像信号が電流値Ｉｉｎとしてパネルの水平セレクタ３に入力される。入力された電流信号は、水平セレクタ３にてサンプルホールドされ、全段がサンプルホールドされた後に、同時に画素が接続されたデータ線ＤＴＬに電流値が出力される。
【００１２】
図９は、水平セレクタ３の要部の構成を示す回路図である。
水平セレクタ３は、図９に示すように、画素回路のマトリクス配列に対して列毎に配線され、輝度情報に応じたデータ信号が供給されるデータ線ＤＴＬ１，ＤＴＬ２、〜、ＤＴＬｎに対応して設けられた、電流サンプルホールド回路３１−１，３１−２、〜、３１−ｎと、ｎチャネルＴＦＴからなる水平スイッチ（ＨＳＷ）３２−１，３２−２、〜、３２−ｎを有している。
【００１３】
電流サンプルホールド回路３１−１は、図９に示すように、ＴＦＴ３３−１，ＴＦＴ３４−１、ＴＦＴ３５−１、キャパシタＣ３１−１、およびノードＮＤ３１−１，ＮＤ３２−１を有している。
同様に、電流サンプルホールド回路３１−１は、図９に示すように、ＴＦＴ３３−２，ＴＦＴ３４−２、ＴＦＴ３５−２、キャパシタＣ３１−２、およびノードＮＤ３１−２，ＮＤ３２−２を有している。
そして、図示しないが、電流サンプルホールド回路３１−ｎは、ＴＦＴ３３−ｎ，ＴＦＴ３４−ｎ、ＴＦＴ３５−ｎ、キャパシタＣ３１−ｎ、およびノードＮＤ３１−ｎ，ＮＤ３２−ｎを有している。
【００１４】
この水平セレクタ３のサンプルホールド動作を、図１０（Ａ）〜（Ｍ）に関連付けて説明する。
なお、図１０（Ａ）のＳＨＳＷは水平スイッチの切換信号を示している。また、図１０（Ｈ）は第１列目のＴＦＴ３３−１のドレイン電位Ｖｄ３３１を、図１０（Ｉ）は第２列目のＴＦＴ３３−２のドレイン電位Ｖｄ３３２を、図１０（Ｊ）は第ｎ列目のＴＦＴ３３−ｎのドレイン電位Ｖｄ３３ｎを、図１０（Ｋ）は第１列目のキャパシタＣ１１−１の電位ＶＣ１１１を、図１０（Ｌ）は第２列目のキャパシタＣ１１−２の電位ＶＣ１１２を、図１０（Ｍ）は第ｎ列目のキャパシタＣ１１−ｎの電位ＶＣ１１ｎを、それぞれ示している。
【００１５】
図１０（Ａ）に示すように、切換信号ＳＨＳＷを低レベルとして全水平スイッチＨＳＷをオフさせた状態で、図１０（Ｂ），（Ｃ）に示すように、第１列目の電流サンプルホールド回路３１−１のＴＦＴ３４−１，３５−１が接続されたサンプルホールド線ＳＨＬ３１−１，３２−１を高レベルとして、ＴＦＴ３４−１，３５−１を導通状態とする（オンさせる）。
このとき、入力信号電流Ｉｉｎが電流サンプルホールド回路３１−１内に流れる。このとき、ＴＦＴ３３−１は、ＴＦＴ３４−１を介してゲート−ドレインが接続されており、飽和領域にて動作する。そのゲート電圧は上記式１に基づいて決定され、図１０（Ｋ）に示すように、キャパシタＣ３１−１に保持される。
所定のゲート電圧がキャパシタＣ３１−１に書き込まれた後に、サンプルホールド線ＳＨＬ３１−１を低レベルとしてＴＦＴ３４−１を非導通状態とし、その後にサンプルホールド線ＳＨＬ３２−１を低レベルとしてＴＦＴ３５−１を非導通状態とする。
【００１６】
次に、同様に、図１０（Ｄ），（Ｅ）に示すように、第２列目の電流サンプルホールド回路３１−２のＴＦＴ３４−２，３５−２が接続されたサンプルホールド線ＳＨＬ３１−２，３２−２を高レベルとして、ＴＦＴ３４−２，３５−２を導通状態とする（オンさせる）。
このとき、入力信号電流Ｉｉｎが電流サンプルホールド回路３１−２内に流れる。このとき、ＴＦＴ３３−２は、ＴＦＴ３４−２を介してゲート−ドレインが接続されており、飽和領域にて動作する。そのゲート電圧は上記式１に基づいて決定され、図１０（Ｌ）に示すように、キャパシタＣ３１−２に保持される。
所定のゲート電圧がキャパシタＣ３１−２に書き込まれた後に、サンプルホールド線ＳＨＬ３１−２を低レベルとしてＴＦＴ３４−２を非導通状態とし、その後にサンプルホールド線ＳＨＬ３２−２を低レベルとしてＴＦＴ３５−２を非導通状態とする。
以下、隣接サンプルホールド回路が順次動作してゆき、全ての回路に映像信号Ｉｉｎが点順次にサンプルホールドされる。
その後、図１０（Ａ）に示すように、水平スイッチＨＳＷが全段同時にオンされ、ＴＦＴ３３−１〜ＴＦＴ３３−ｎが定電流源として機能し、図１１に示すように、サンプルホールドされた電流値が各データ線ＤＴＬ１〜ＤＴＬｎに出力される。
【００１７】
【発明が解決しようとする課題】
しかしながら、上述した水平セレクタ３においては、定電流源として機能するＴＦＴ３３（−１〜−ｎ）のドレイン電位、特に、サンプルホールド動作が先に行われるＴＦＴ３３のドレイン電位が降下し、一定に保持することができないという不利益がある
この課題についてさらに詳細に説明する。
【００１８】
ここで、第１列目の電流サンプルホールド回路３１−１のサンプルホールド時の各ノードの電位を調べる。
電流サンプルホールド回路３１−１では、図１２（Ａ）に示すように、ＴＦＴ３５−１が非導通状態に保持されて入力電流Ｉｉｎがサンプルホールドされる。この期間中、ＴＦＴ３３−１はオンし続けているために、ＴＦＴ３３−１のドレイン電位（ＮＤ３１−１の電位）は供給源がなくなり、接地電位ＧＮＤレベルまで下降してしまう。
このときＴＦＴ３４−１に注目する。ＴＦＴ３４−１はオフしており、キャパシタＣ３１−１には電流Ｉｉｎに相当するゲート電位が保持されている。
【００１９】
しかしながら、ノードＮＤ３１−１の電位が接地電位ＧＮＤレベルまで落ちることで、ＴＦＴ３４−１には、図１２（Ｂ）に示すように、ドレイン・ソース間電圧Ｖｄｓが印加されてしまい、ＴＦＴ３４−１にはリーク電流が流れる。このリーク電流がキャパシタＣ３１−１から流れ出すことで、ＴＦＴ３３−１のゲート電圧は減少してしまう。これにより、ＴＦＴ３３−１のゲート・ソース間電圧Ｖｇｓはサンプルホールド時よりも減少してしまい、その後水平スイッチＨＳＷがオンして飽和領域になったとしても、電流Ｉｉｎより小さい電流値しか流れなくなってしまう。このリーク量はリーク時間に比例する。
【００２０】
サンプルホールド回路は前述したように点順次にて動作するので、スキャン開始部とスキャン終了部とでは、各容量にゲート電位が保持されている時間が異なる。すなわち、図１０（Ｋ）〜（Ｌ）に示すように、スキャン開始部では終了部に比べて保持時間が長くなる。
そのため、スキャン開始部ではリーク時間も長くなり、ゲート電圧降下量がスキャン終了部に比べて大きくなる。つまり、画面全体に単色のラスター表示をしたとしても、図１３に示すように、スキャン終了部に向かって輝度がグラデーションしてしまう。
特に、有機ＥＬ等を駆動するＴＦＴではリーク電流が高いために、この問題は顕著に現れる。
【００２１】
この問題点は有機ＥＬに関わらず、電流のサンプルを行う場面ではどんな時も問題となる。
たとえば、電流を点順次にてサンプリングし、一括で出力する場合には同様の理由でサンプリング開始部と終了部とで出力の電流値が異なってしまう。
【００２２】
本発明は、かかる事情に鑑みてなされたものであり、その目的は、他の回路のサンプリング期間も、定電流源として機能する出力トランジスタのドレイン電位を一定に保つことができ、出力トランジスタのゲート電位のリークによる変化を抑えることが可能で、出力段の電流値バラツキのない、均一な電流源を得ることができ、スキャン終了部に向かって輝度むらが発生しない高品位な画像を表示することが可能な表示装置を提供することにある。
【００２３】
【課題を解決するための手段】
上記目的を達成するため、本発明の第１の観点は、映像信号が信号電流として供給される表示装置であって、マトリクス状に複数配列された画素回路と、上記画素回路のマトリクス配列に対して列毎に配線され、輝度情報に応じた信号電流が供給されるデータ線と、上記データ線に対応して設けられ、入力映像信号電流をサンプルホールドする複数のサンプルホールド回路を有し、各サンプルホールド回路を順次動作させて、全てのサンプルホールド回路に映像信号を点順次にサンプルホールドさせ、上記複数のサンプルホールド回路にサンプルホールドされた電流値を対応するデータ線に出力させる水平セレクタと、を有し、上記各サンプルホールド回路は、ソースが所定電位に接続された第１の電界効果トランジスタと、ソースが上記第１の電界効果トランジスタのドレインに接続された第２の電界効果トランジスタと、上記第１の電界効果トランジスタのドレインとゲートとの間に接続された第１のスイッチと、上記第２の電界効果トランジスタのドレインとゲートとの間に接続された第１のスイッチと、上記第２の電界効果トランジスタのドレインと上記信号電流の供給線との間に接続された第３のスイッチと、上記第１の電界効果トランジスタのゲートと所定電位との間に接続された第１のキャパシタと、上記第２の電界効果トランジスタのゲートと所定電位との間に接続された第２のキャパシタと、サンプルホールド動作が終了し、他のサンプルホールド回路がサンプルホールド動作を行っている間に、サンプリングされた信号電流に相当する電流を上記第２の電界効果トランジスタのドレインに供給するリーク除去回路と、を有し、上記第１のスイッチと上記第１の電界効果トランジスタ同士、および、上記第２のスイッチと上記第２の電界効果トランジスタ同士のうちの少なくともいずれか同士は、逆極性のトランジスタにより形成されている。
【００２４】
好適には、上記リーク除去回路は、所定電位と上記第２の電界効果トランジスタのドレインとの間に接続されたダイオード接続されたトランジスタと第４のスイッチが直列に接続されている。
【００２５】
本発明によれば、たとえば第１列目のサンプルホールド回路の第１、第２、および第３のスイッチを導通状態とする（オンさせる）。
このとき、入力信号電流がサンプルホールド回路内に流れる。このとき、第１および第２の電界効果トランジスタは、第１のスイッチおよび第２のスイッチを介してゲート−ドレインが接続されており、飽和領域にて動作する。そのゲート電圧は上記式１に基づいて決定され、第１および第２のキャパシタに保持される。
所定のゲート電圧が第１および第２のキャパシタに書き込まれた後に、たとえば第１のスイッチを非導通状態として第２のスイッチを非導通状態とし、その後に第３のスイッチを非導通状態とする。
次に、同様に、第２列目のサンプルホールド回路の第１、第２、および第３のスイッチを導通状態とする（オンさせる）。
このとき、入力信号電流が第２列目のサンプルホールド回路内に流れる。このとき、第１および第２の電界効果トランジスタは、第１のスイッチおよび第２のスイッチを介してゲート−ドレインが接続されており、飽和領域にて動作する。そのゲート電圧は上記式１に基づいて決定され、第１および第２のキャパシタに保持される。
所定のゲート電圧が第１および第２のキャパシタに書き込まれた後に、たとえば第１のスイッチを非導通状態として第２のスイッチを非導通状態とし、その後に第３のスイッチを非導通状態とする。
【００２６】
以下、隣接サンプルホールド回路が順次動作してゆき、全ての回路に映像信号が点順次にサンプルホールドされる。
そして、自段のサンプルホールドが終了し、他段がサンプルホールドを行っている期間に、たとえばサンプルホールドが終了したサンプルホールド回路は、第３のスイッチを導通状態とする。
すると、ダイオード接続されているトランジスタは、電界効果トランジスタを含む定電流源としてのに従った電流Ｉｉｎが流れる。ここでは定電流源には入力電流がサンプルホールドされているので、ダイオード接続されているトランジスタと、定電流源を構成する電界効果トランジスタには電流Ｉｉｎが流れる。
このとき、ダイオード接続されたトランジスタにはサンプリングされた電流Ｉｉｎに相当する定電流が流れる。トランジスタは飽和領域にて動作するので、このトランジスタのゲート電圧（ドレイン電圧）は式１に基づき動作点が決定される。このゲート電位は電界効果トランジスタのドレイン電位と等しくなる。
ここで、電界効果トランジスタのドレイン電位が電界効果トランジスタのゲート電圧になるべく等しくなるようにダイオード接続されたトランジスタサイズの設計を行うことで、第１のスイッチを構成するたとえばトランジスタのソースとドレインの電圧差を抑制することができる。
また、第１のスイッチおよび第２のスイッチを構成するトランジスタが第１および第２の電界効果トランジスタと逆極性のトランジスタにより形成されていることから、サンプリング時のゲートカップリングによるドレイン電圧の変化を抑え、ホールド時間中のリーク電流を抑えることができる。
ホールド期間中のリークを除去することで、ホールド時間差による出力電流値のバラツキを抑制することができ、均一な定電流源を形成できる。
以上より、電流の点順次サンプリングにおいても、スキャン開始と終了部ブロックとでリーク量の殆ど変わらなくでき、均一な出力電流を得ることができる。その後、全サンプルホールド回路の電界効果トランジスタが定電流源として機能し、サンプルホールドされた電流値が各データ線に並列的に出力される。
これにより、スキャン終了部に向かって輝度むらが発生しない高品位な画像を表示することが可能となる。
【００２７】
【発明の実施の形態】
以下、本発明の実施形態を添付図面に関連付けて説明する。
【００２８】
第１実施形態
図１は、本第１の実施形態に係る電流駆動方式を採用した有機ＥＬ表示装置の構成例を示すブロック図である。
図２は、図１の有機ＥＬ表示装置において本実施形態に係る画素回路および水平セレクタの具体的構成を示す回路図である。
【００２９】
この表示装置１００は、図１および図２に示すように、画素回路（ＰＸＬＣ）１０１がｍ×ｎのマトリクス状に配列された画素アレイ部１０２、水平セレクタ（ＨＳＥＬ）１０３、ライトスキャナ（ＷＳＣＮ）１０４、ドライブスキャナ（ＤＳＣＮ）１０５、水平セレクタ１０３により選択され輝度情報に応じたデータ信号が電流信号として順次に供給されるデータ線ＤＴＬ１０１〜ＤＴＬ１０ｎ、ライトスキャナ１０４により選択駆動される走査線ＷＳＬ１０１〜ＷＳＬ１０ｍ、およびドライブスキャナ１０５により選択駆動される駆動線ＤＳＬ１０１〜ＤＳＬ１０ｍを有する。
【００３０】
なお、画素アレイ部１０２において、画素回路１０１はｍ×ｎのマトリクス状に配列されるが、図１においては図面の簡単化のために２×３のマトリクス状に配列した例を示している。
また、図２においては図面に簡単化のために、水平セレクタ１０３は、第１列と第２列目の電流サンプルホールド回路と水平スイッチＨＳＷのみを記載しているが第ｎ列目まで同様の構成を有する電流サンプルホールド回路が各ＤＴＬ１０１〜ＤＴＬ１０ｎに対応して配置される。
また、図２においても、図面の簡単化のために一つの画素回路の具体的な構成を示している。
【００３１】
本第１の実施形態に係る画素回路１０１は、図２に示すように、ｐチャネルＴＦＴ１１１〜ＴＦＴ１１４、キャパシタＣ１１１、有機ＥＬ素子（ＯＬＥＤ：電気光学素子）からなる発光素子１１５、第１のノードＮＤ１１１、および第２のノードＮＤ１１２を有する。
また、図２において、ＤＴＬ１０１はデータ線を、ＷＳＬ１０１は走査線を、ＤＳＬ１０１は駆動線を、ＳＨＬはサンプルホールド線をそれぞれ示している。
【００３２】
画素回路１０１において、電源電位ＶＣＣと接地電位ＧＮＤとの間にＴＦＴ１１１、第１のノードＮＤ１１１、ＴＦＴ１１２、および発光素子１１５が直列に接続されている。
具体的には、ドライブトランジスタとしてのＴＦＴ１１１のソースが電源電圧ＶＣＣの供給ラインに接続され、ドレインが第１のノードＮＤ１１１に接続されている。ＴＦＴ１１２のソースが第１のノードＮＤ１１１に接続され、ドレインが発光素子１１５のアノードに接続され、発光素子１１５のカソードが接地電位ＧＮＤに接続されている。そして、ＴＦＴ１１１のゲートが第２のノードＮＤ１１２に接続され、ＴＦＴ１１２のゲートが駆動線ＤＳＬ１０１に接続されている。第１のノードＮＤ１１１と第２のノードＮＤ１１２とに、ＴＦＴ１１３のソース・ドレインが接続され、ＴＦＴ１１３のゲートが走査線ＷＳＬ１０１に接続されている。
キャパシタＣ１１１の第１電極が第２のノードＮＤ１１２に接続され、第２電極が電源電位ＶＣＣに接続されている。
データ線ＤＴＬ１０１と第２のノードＮＤ１１２とにＴＦＴ１１４のソース・ドレインが接続され、ＴＦＴ１１４のゲートが走査線ＷＳＬ１０１に接続されている。
【００３３】
水平セレクタ１０３は、図２に示すように、画素回路のマトリクス配列に対して列毎に配線され、輝度情報に応じたデータ信号が供給されるデータ線ＤＴＬ１０１，ＤＴＬ０１２、〜、ＤＴＬ１０ｎに対応して設けられた、電流サンプルホールド回路１０３１−１，１０３１−２、〜、１０３１−ｎと、ｎチャネルＴＦＴからなる水平スイッチ（ＨＳＷ）１０３２−１，１０３２−２、〜、１０３２−ｎを有している。
【００３４】
電流サンプルホールド回路１０３１−１は、図２に示すように、ｎチャネルＴＦＴ１２１−１〜ＴＦＴ１２４−１、ｐチャネルＴＦＴ１２５−１〜ＴＦＴ１２７−１、第１のキャパシタＣ１２１−１、第２のキャパシタＣ１２２−１、およびノードＮＤ１２１−１，ＮＤ１２２−１，ＮＤ１２３−１，ＮＤ１２４−１を有している。
【００３５】
電流サンプルホールド回路１０３１−２は、図２に示すように、ｎチャネルＴＦＴ１２１−２〜ＴＦＴ１２４−２、ｐチャネルＴＦＴ１２５−２〜ＴＦＴ１２７−２、第１のキャパシタＣ１２１−２、第２のキャパシタＣ１２２−２、およびノードＮＤ１２１−２，ＮＤ１２２−２，ＮＤ１２３−２，ＮＤ１２４−２を有している。
そして、図示しないが、電流サンプルホールド回路１０３１−ｎは、ｎチャネルＴＦＴ１２１−ｎ〜ＴＦＴ１２４−ｎ、ｐチャネルＴＦＴ１２５−ｎ〜ＴＦＴ１２７−ｎ、第１のキャパシタＣ１２１−ｎ、第２のキャパシタＣ１２２−ｎ、およびノードＮＤ１２１−ｎ，ＮＤ１２２−ｎ，ＮＤ１２３−ｎ，ＮＤ１２４−ｎを有している。
ＴＦＴ１２１（−１〜−ｎ）が本発明に係る第１の電界効果トランジスタを構成し、ＴＦＴ１２２（−１〜−ｎ）が第２の電界効果トランジスタを構成し、ＴＦＴ１２５（−１〜−ｎ）が第１のスイッチを構成し、ＴＦＴ１２６（−１〜−ｎ）が第２のスイッチを構成し、ＴＦＴ１２３（−１〜−ｎ）が第３のスイッチを構成し、ＴＦＴ１２４（−１〜−ｎ）が第４のスイッチを構成する。
【００３６】
電流サンプルホールド回路１０３１−１において、ＴＦＴ１２１−１のソースが接地電位（所定電位）ＧＮＤに接続され、ドレインがノードＮＤ１２１−１に接続され、ゲートがノードＮＤ１２２−１に接続されている。ノードＮＤ１２１−１とノードＮＤ１２２−１とに第１のスイッチとしてのＴＦＴ１２５−１のソース・ドレインがそれぞれ接続されている。ＴＦＴ１２５−１のゲートがサンプルホールド線ＳＨＬ１２１−１に接続されている。
キャパシタＣ１２１−１の第１電極がノードＮＤ１２２−１に接続され、第２電極が接地電位ＧＮＤに接続されている。
ＴＦＴ１２２−１のソースがノードＮＤ１２１−１に接続され、ドレインがノードＮＤ１２３−１に接続され、ゲートがノードＮＤ１２４−１に接続されている。ノードＮＤ１２３−１とノードＮＤ１２４−１とに第２のスイッチとしてのＴＦＴ１２６−１のソース・ドレインがそれぞれ接続されている。ＴＦＴ１２６−１のゲートがサンプルホールド線ＳＨＬ１２２−１に接続されている。
キャパシタＣ１２２−１の第１電極がノードＮＤ１２４−１に接続され、第２電極が接地電位ＧＮＤに接続されている。
ノードＮＤ１２３−１と入力電流信号の供給線ＩＳＬ１０１とにＴＦＴ１２３−１のソース・ドレインがそれぞれ接続されている。ＴＦＴ１２３−１のゲートがサンプルホールド線ＳＨＬ１２３−１に接続されている。
また、ＴＦＴ１２７−１のソースが電源電圧ＶＣＣの供給ラインに接続され、ＴＦＴ１２７−１のゲートとドレイン同士が接続されている。すなわち、ＴＦＴ１２７−１はダイオード接続されている。
そして、ＴＦＴ１２７−１のゲートとドレインの接続点とノードＮＤ１２３−１とにＴＦＴ１２４−１のソース・ドレインがそれぞれ接続され、ＴＦＴ１２４−１のゲートがサンプルホールド線ＳＨＬ１２４−１に接続されている。
また、ノードＮＤ１２３−１が水平スイッチ１０３２−１に接続されている。
【００３７】
そして、ＴＦＴ１２４−１とＴＦＴ１２７−１により本発明に係るリーク除去回路が構成されている。
また、定電流源として機能するＴＦＴ１２１−１およびＴＦＴ１２２−１と第１のスイッチを構成するＴＦＴ１２５−１および第２のスイッチとしてのＴＦＴ１２６−１はそれぞれ逆極性のトランジスタで形成されている。
【００３８】
なお、他の電流サンプルホールド回路１０３１−２〜１０３１−ｎの接続形態は、上述した電流サンプルホールド回路１０３１−１と同様に行われることから、ここではその詳細は省略する。
【００３９】
次に、上記構成の動作を、水平セレクタの動作を中心に、図３（Ａ）〜（Ｋ）に関連付けて説明する。
【００４０】
なお、図３（Ａ）のＳＨＳＷは水平スイッチの切換信号を、図３（Ｂ）は第１列目のＴＦＴ１２３−１のゲートが接続されたサンプルホールド線ＳＨＬ１２３−１の信号レベルを、図３（Ｃ）は第１列目のＴＦＴ１２５−１のゲートが接続されたサンプルホールド線ＳＨＬ１２１−１の信号レベルを、図３（Ｄ）は第１列目のＴＦＴ１２６−１のゲートが接続されたサンプルホールド線ＳＨＬ１２２−１の信号レベルを、図３（Ｅ）は第２列目のＴＦＴ１２３−２のゲートが接続されたサンプルホールド線ＳＨＬ１２３−２の信号レベルを、図３（Ｆ）は第２列目のＴＦＴ１２５−２のゲートが接続されたサンプルホールド線ＳＨＬ１２１−２の信号レベルを、図３（Ｇ）は第２列目のＴＦＴ１２６−２のゲートが接続されたサンプルホールド線ＳＨＬ１２２−２の信号レベルを、図３（Ｈ）は第１列目のＴＦＴ１２１−１のドレイン電位Ｖｄ１２１１を、図３（Ｉ）は第２列目のＴＦＴ１２１−２のドレイン電位Ｖｄ１２１２を、図３（Ｊ）は第１列目の第１のキャパシタＣ１２１−１の電位ＶＣ１２１１を、図３（Ｋ）は第２列目の第１のキャパシタＣ１２１−２の電位ＶＣ１２１２をそれぞれ示している。
【００４１】
図２の第１列目の電流サンプルホールド回路１０３１−１においては、図３（Ａ）〜（Ｄ）に示すように、切換信号ＳＨＳＷを低レベルとして全水平スイッチＨＳＷをオフさせた状態で、サンプルホールド線ＳＨＬ１２１−１，ＳＨＬ１２２−１，を低レベルとし、サンプルホールド線ＳＨＬ１２３−１を高レベルとしてＴＦＴ１２５−１，１２６−１，１２３−１を導通状態とする。
ＴＦＴ１２３−１が導通状態となったことに伴い、信号電流Ｉｉｎが電流サンプルホールド回路１０３１−１内に流れる。
このとき、ＴＦＴ１２１−１は、ＴＦＴ１２５−１を介してゲート−ドレインが接続されており、飽和領域にて動作する。そのゲート電圧は前述した式１に基づいて決定され、キャパシタＣ１２１−１に保持される。
同様に、ＴＦＴ１２２−１は、ＴＦＴ１２６−１を介して飽和領域にて動作する。そのゲート電圧は前述した式１に基づいて決定され、キャパシタＣ１２２−１に保持される。
このように、所定のゲート電圧がキャパシタＣ１２１−１、およびＣ１２２−１に書き込まれた後に、図３（Ｂ）〜（Ｄ）に示すように、サンプルホールド線ＳＨＬ１２１−１を高レベルとして（たとえば０Ｖから１５Ｖに切り換えて）ＴＦＴ１２５−１を非導通状態とし、次に、サンプルホールド線ＳＨＬ１２２−１を高レベルとして（たとえば０Ｖから１５Ｖに切り換えて）ＴＦＴ１２６−１を非導通状態とした後に、サンプルホールド線ＳＨＬ１２３−１を低レベルとしてＴＦＴ１２３−１を非導通状態とする。
【００４２】
次に、同様に、図２の第２列目の電流サンプルホールド回路１０３１−２においては、図３（Ａ），（Ｅ）〜（Ｆ）に示すように、切換信号ＳＨＳＷを低レベルとして全水平スイッチＨＳＷをオフさせた状態で、サンプルホールド線ＳＨＬ１２１−２，ＳＨＬ１２２−２，を低レベルとし、サンプルホールド線ＳＨＬ１２３−２を高レベルとしてＴＦＴ１２５−２，１２６−２，１２３−２を導通状態とする。
ＴＦＴ１２３−２が導通状態となったことに伴い、信号電流Ｉｉｎが電流サンプルホールド回路１０３１−２内に流れる。
このとき、ＴＦＴ１２１−２は、ＴＦＴ１２５−２を介してゲート−ドレインが接続されており、飽和領域にて動作する。そのゲート電圧は前述した式１に基づいて決定され、図３（Ｋ）に示すように、キャパシタＣ１２１−２に保持される。
同様に、ＴＦＴ１２２−２は、ＴＦＴ１２６−２を介して飽和領域にて動作する。そのゲート電圧は前述した式１に基づいて決定され、キャパシタＣ１２２−１に保持される。
このように、所定のゲート電圧がキャパシタＣ１２１−２、およびＣ１２２−１に書き込まれた後に、図３（Ｅ）〜（Ｇ）に示すように、サンプルホールド線ＳＨＬ１２１−２を高レベルとして（たとえば０Ｖから１５Ｖに切り換えて）ＴＦＴ１２５−２を非導通状態とし、次に、サンプルホールド線ＳＨＬ１２２−２を高レベルとして（たとえば０Ｖから１５Ｖに切り換えて）ＴＦＴ１２６−２を非導通状態とした後に、サンプルホールド線ＳＨＬ１２３−２を低レベルとしてＴＦＴ１２３−２を非導通状態とする。
【００４３】
以下、隣接サンプルホールド回路が順次動作してゆき、全ての回路に映像信号Ｉｉｎが点順次にサンプルホールドされる。
そして、各電流サンプルホールド回路１０３１−１，１０３１−２，・・・は、自段のサンプルホールドが終了し、他段がサンプルホールド行っている期間に、たとえばサンプルホールドが終了した電流サンプルホールド回路１０３１−１は、ＴＦＴ１２３−１を非導通状態とした後、サンプルホールド線ＳＨＬ１２４−１を高レベルとしてＴＦＴ１２４−１を導通状態とする。
この回路には電流Ｉｉｎが流れるが、ＴＦＴ１２７−１のゲート電圧（ドレイン電圧）は電流Ｉｉｎに相当する電圧になる。この場合、ＴＦＴ１２１−１とＴＦＴ１２２−１とは飽和領域で駆動できるようにＴＦＴ１２７−１のサイズ設計を行う。
【００４４】
ここでＴＦＴ１２５−１のゲートカップリングについて考察する。
本実施形態では、ＴＦＴ１２５−１のトランジスタはｐチャネルになっている。そのため、ＴＦＴ１２５−１がオフするときのゲート電位は０Ｖ→１５Ｖへと変化し、ゲートカップリングの値は正の値を持つ。以上より、ゲートカップリング後のＴＦＴ１２１−１に流れる電流値は図４に示すように、ΔＩｄｓだけ増加する。
このとき、ＴＦＴ１２１−１に流れる電流値がＩｉｎになるようにドレイン電圧が変化する。
本実施形態においては、図４に示すように電流を減少させる方向に変移するので、ドレイン電圧は減少する。
本実施形態では、ドレイン・ソース間電圧Ｖｄｓが減少するので、飽和領域から線形領域側に入ってくる。線形領域ではトランジスタは抵抗体になるので、Ｖｄｓの変化量に対するＩｄｓの変化量はリニアに効く。
よって、カップリングによる電流減少分を補うＶｄｓの変動量は、ＴＦＴ１２５−１をＴＦＴ１２１−１と同極性のｎチャネルにより形成した場合よりも少なくてよくなる。
これにより、カップリングによるＴＦＴ１２１−１のドレイン電圧のゲート電圧に対する変化は少なく、リークを抑制することができる。よって、出力電流値のバラツキを補正することができる。
【００４５】
本実施形態によれば、点順次電流サンプルホールド回路１０３１（−１〜−ｎ）において、カスコード接続を行っているサンプリング回路のスイッチングトランジスタとしてのＴＦＴ１２５−１，１２６−１に、サンプリングトランジスタとしてのＴＦＴ１２１−１，１２２−１と逆極性のトランジスタを用いていることから、サンプリング時のゲートカップリングによるドレイン電圧の変化を抑え、ホールド時間中のリーク電流を抑えることができる。
ホールド期間中のリークを除去することで、ホールド時間差による出力電流値のバラツキを抑制することができ、均一な定電流源を形成できる。
その結果、図５に示すように、スキャン終了部に向かって輝度むらが発生しない高品位な画像を表示することが可能となある。
そして、上記のバラツキ抑制の効果は、リーク電流の大きなＴＦＴにおいて顕著である。そのため、ＴＦＴを用いた電流駆動の有機ＥＬディスプレイでの高ユニフォーミティを持つ画質を得ることができる。
【００４６】
なお、本実施形態では、スイッチングトランジスタとしてのＴＦＴ１２５−１，１２６−１をｐチャネルとしたが、サンプリングトランジスタとしてのＴＦＴ１２１−１，１２２−１がｐチャネルである場合には、ＴＦＴ１２５−１，１２６−１はｎチャネルでよい。
【００４７】
また、リーク除去回路を構成するＴＦＴ１２７（−１〜−ｎ）をｐチャネルとして説明したが、図６に示すように、ｎチャネルのＴＦＴ１２７Ａ（−１〜−ｎ）をゲートとドレインを接続したダイオード接続させたものでも良い。
【００４８】
【発明の効果】
以上説明したように、本発明によれば、サンプリング時のゲートカップリングによるドレイン電圧の変化を抑え、ホールド時間中のリーク電流を抑えることができる。
ホールド期間中のリークを除去することで、ホールド時間差による出力電流値のバラツキを抑制することができ、均一な定電流源を形成できる。
上記のバラツキ抑制の効果は、リーク電流の大きなＴＦＴにおいて顕著である。そのため、ＴＦＴを用いた電流駆動の有機ＥＬディスプレイでの高ユニフォーミティを持つ画質を得ることができる。
【図面の簡単な説明】
【図１】本発明に係る有機ＥＬ表示装置の構成を示すブロック図である。
【図２】図１の有機ＥＬ表示装置において本実施形態に係る画素回路の具体的な構成を示す回路図である。
【図３】本実施形態に係る動作を説明するためのタイミングチャートである。
【図４】本実施形態に係る動作を説明するための図である。
【図５】本実施形態の利点を説明するための図である。
【図６】本実施形態に係るリーク除去回路の他の構成を採用した有機ＥＬ表示装置の構成を示す回路図である。
【図７】一般的な有機ＥＬ表示装置の構成を示すブロック図である。
【図８】図７の画素回路の一構成例を示す回路図である。
【図９】図７の水平セレクタの要部の具体的な構成を示す回路図である。
【図１０】図９の回路の動作を説明するためのタイミングチャートである。
【図１１】図９の回路の動作を説明するための図である。
【図１２】図９の回路の課題を説明するための図である。
【図１３】図９の回路の課題を説明するための図である。
【符号の説明】
１００，１００Ａ…表示装置、１０１…画素回路（ＰＸＬＣ）、１０２…画素アレイ部、１０３，１０３Ａ…水平セレクタ（ＨＳＥＬ）、１０３１−１〜１０３１−ｎ，１０３１Ａ−１〜１０３１Ａ−ｎ…電流サンプルホールド回路、１０４…ライトスキャナ（ＷＳＣＮ）、１０５…ドライブスキャナ（ＤＳＣＮ）、１１１〜１１４…ＴＦＴ、１１５…発光素子、１２１（−１〜ｎ）〜１２４（−１〜ｎ）…ｎチャネルＴＦＴ、１２５（−１〜ｎ）〜１２７（−１〜ｎ）…ｐチャネルＴＦＴ、１２７Ａ（−１〜ｎ）…ｎチャネルＴＦＴ、ＤＴＬ１０１〜ＤＴＬ１０ｎ…データ線、ＷＳＬ１０１〜ＷＳＬ１０ｍ…走査線、ＤＳＬ１０１〜ＤＳＬ１０ｍ…駆動線、ＩＳＬ１０１…信号電流の供給線、ＳＨＬ１２１（−１〜ｎ）〜１２４（−１〜ｎ）…サンプルホールド線。[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention is particularly provided within each pixel circuit in an image display device such as an organic EL (Electroluminescence) display in which pixel circuits each having an electro-optical element whose luminance is controlled by a current value are arranged in a matrix. The present invention relates to a so-called active matrix image display device in which the value of a current flowing through an electro-optical element is controlled by an insulated gate field effect transistor.
[0002]
[Prior art]
2. Description of the Related Art In an image display device, for example, a liquid crystal display, an image is displayed by arranging a large number of pixels in a matrix and controlling light intensity for each pixel according to image information to be displayed.
The same applies to an organic EL display and the like, but an organic EL display is a so-called self-luminous display having a light emitting element in each pixel circuit, and has higher image visibility than a liquid crystal display, and a backlight. It has advantages such as unnecessary and quick response speed.
Further, the luminance of each light emitting element is controlled by a current value flowing through the light emitting element to obtain a color gradation, that is, it is greatly different from a liquid crystal display or the like in that the light emitting element is of a current control type.
[0003]
The organic EL display can be driven by a simple matrix method or an active matrix method as in the liquid crystal display. However, the former has a simple structure, but it is difficult to realize a large and high-definition display. There's a problem.
For this reason, the development of an active matrix system in which a current flowing through a light emitting element inside each pixel circuit is controlled by an active element provided inside the pixel circuit, generally, a TFT (Thin Film Transistor), has been actively performed. .
[0004]
FIG. 7 is a block diagram showing a configuration of an organic EL display device employing a current driving method.
As shown in FIG. 7, the display device 1 includes a pixel array unit 2 in which pixel circuits (PXLC) 2a are arranged in an m × n matrix, a horizontal selector (HSEL) 3, a light scanner (WSCN) 4, and a drive. A scanner (DSCN) 5; data lines DTL1 to DTLn selected by the horizontal selector 3 and supplied with a data signal corresponding to luminance information; scanning lines WSL1 to WSLm selectively driven by the light scanner 4; Drive lines DSL1 to DSLm.
[0005]
FIG. 8 is a circuit diagram showing a configuration example of the pixel circuit 2a of FIG.
[0006]
The pixel circuit 2a in FIG. 8 includes p-channel thin film field effect transistors (hereinafter, referred to as TFTs) 11 to TFT 14, a capacitor C11, and an organic EL element (OLED) 15 as a light emitting element. In FIG. 8, DTL indicates a data line through which an input signal is propagated as a current.
Since the organic EL element has rectifying properties in many cases, it is sometimes referred to as an OLED (Organic Light Emitting Diode). In FIG. 8 and the like, a diode symbol is used as a light emitting element. It does not require rectification.
In FIG. 8, the source of the TFT 11 is connected to the power supply potential VCC (supply line for the power supply voltage VCC), and the cathode (cathode) of the light emitting element 15 is connected to the ground potential GND. The operation of the pixel circuit 2a in FIG. 8 is as follows.
[0007]
When writing the input signal (current signal) SI, the TFT 13 and the TFT 14 are held in a conductive state while the TFT 12 is held in a non-conductive state.
As a result, a current corresponding to the signal current flows through the TFT 11 which is a driving transistor.
At this time, the gate and the drain of the TFT 11 are electrically connected by the TFT 13 in a conductive state, and the TFT 11 is driven in the saturation region.
Therefore, the gate voltage corresponding to the input current is written based on the following equation 1, and is stored in the capacitor C11 as the pixel capacitance.
Thereafter, the TFT 14 is kept in a non-conducting state, and the TFT 12 is kept in a conducting state.
As a result, a current corresponding to the input signal current flows through the TFT 12 and the light emitting element 15, and the light emitting element 15 emits light at a luminance corresponding to the current value.
The operation of turning on the TFT 14 and transmitting the luminance information given to the data line to the inside of the pixel as described above is hereinafter referred to as “writing”.
[0008]
In the pixel circuit 2a, variations in the threshold value Vth and mobility μ of the drive transistor 11 are corrected.
[0009]
(Equation 1)
Ids = 1/2 · μ (W / L) Cox (Vgs− | Vth |) ² (1)
[0010]
Here, μ is the carrier mobility, Cox is the gate capacitance per unit area, W is the gate width, L is the gate length, Vgs is the gate-source voltage of the TFT 11, and Vth is the threshold of the TFT 11. Each value Vth is shown.
[0011]
In this method, a video signal is input to the horizontal selector 3 of the panel as a current value Iin. The input current signal is sampled and held by the horizontal selector 3, and after all stages are sampled and held, a current value is simultaneously output to the data line DTL to which the pixel is connected.
[0012]
FIG. 9 is a circuit diagram showing a configuration of a main part of the horizontal selector 3.
As shown in FIG. 9, the horizontal selector 3 is wired for each column with respect to the matrix arrangement of the pixel circuits, and corresponds to data lines DTL1, DTL2,..., DTLn to which a data signal according to luminance information is supplied. Provided are current sample and hold circuits 31-1, 31-2,..., 31-n and horizontal switches (HSW) 32-1, 32-2,. I have.
[0013]
As shown in FIG. 9, the current sample and hold circuit 31-1 has TFTs 33-1, TFT 34-1 and TFT 35-1, a capacitor C31-1, and nodes ND31-1 and ND32-1.
Similarly, as shown in FIG. 9, the current sample and hold circuit 31-1 has TFTs 33-2, 34-2, 35-2, a capacitor C31-2, and nodes ND31-2 and ND32-2. .
Although not shown, the current sample and hold circuit 31-n includes TFTs 33-n, 34-n, 35-n, a capacitor C31-n, and nodes ND31-n and ND32-n.
[0014]
The sample and hold operation of the horizontal selector 3 will be described with reference to FIGS.
Note that SHSW in FIG. 10A indicates a switching signal of the horizontal switch. FIG. 10H shows the drain potential Vd331 of the TFT 33-1 in the first column, FIG. 10I shows the drain potential Vd332 of the TFT 33-2 in the second column, and FIG. FIG. 10K shows the potential VC111 of the capacitor C11-1 in the first column, and FIG. 10L shows the potential VC112 of the capacitor C11-2 in the second column. 10 (M) shows the potential VC11n of the capacitor C11-n in the n-th column.
[0015]
As shown in FIG. 10A, in a state where the switching signal SHSW is set to the low level and the all horizontal switches HSW are turned off, as shown in FIGS. 10B and 10C, the current sample and hold of the first column is performed. The sample hold lines SHL31-1 and 32-1 to which the TFTs 34-1 and 35-1 of the circuit 31-1 are connected are set to a high level, and the TFTs 34-1 and 35-1 are turned on (turned on).
At this time, the input signal current Iin flows into the current sample and hold circuit 31-1. At this time, the gate and the drain of the TFT 33-1 are connected via the TFT 34-1 and operate in the saturation region. The gate voltage is determined based on the above equation 1, and is held in the capacitor C31-1 as shown in FIG.
After a predetermined gate voltage is written to the capacitor C31-1, the sample hold line SHL31-1 is set to a low level to turn off the TFT 34-1. Thereafter, the sample hold line SHL32-1 is set to a low level and the TFT 35-1 is set to a low level. Non-conducting state.
[0016]
Next, similarly, as shown in FIGS. 10D and 10E, the sample hold line SHL31-2 connected to the TFTs 34-2 and 35-2 of the current sample hold circuit 31-2 in the second column. , 32-2 are set to a high level to turn on (turn on) the TFTs 34-2, 35-2.
At this time, the input signal current Iin flows into the current sample and hold circuit 31-2. At this time, the gate and the drain of the TFT 33-2 are connected via the TFT 34-2, and the TFT 33-2 operates in the saturation region. The gate voltage is determined based on the above equation 1, and is held in the capacitor C31-2 as shown in FIG.
After a predetermined gate voltage is written to the capacitor C31-2, the sample hold line SHL31-2 is set to a low level to turn off the TFT 34-2, and then the sample hold line SHL32-2 is set to a low level to set the TFT 35-2 to a low level. Non-conducting state.
Thereafter, the adjacent sample-and-hold circuits sequentially operate, and the video signal Iin is sampled and held by all the circuits in a dot-sequential manner.
Thereafter, as shown in FIG. 10A, the horizontal switches HSW are simultaneously turned on in all stages, and the TFTs 33-1 to 33-n function as constant current sources, and as shown in FIG. Is output to each of the data lines DTL1 to DTLn.
[0017]
[Problems to be solved by the invention]
However, in the above-described horizontal selector 3, the drain potential of the TFT 33 (-1 to -n) functioning as a constant current source, particularly, the drain potential of the TFT 33 in which the sample-and-hold operation is performed first drops and is kept constant. This challenge, which has the disadvantage of being unable to do so, will be described in more detail.
[0018]
Here, the potential of each node at the time of sampling and holding of the current sampling and holding circuit 31-1 in the first column is examined.
In the current sample and hold circuit 31-1, as shown in FIG. 12A, the TFT 35-1 is held in a non-conductive state, and the input current Iin is sampled and held. During this period, since the TFT 33-1 is kept on, the drain potential of the TFT 33-1 (the potential of the ND 31-1) has no supply source and drops to the ground potential GND level.
At this time, attention is paid to the TFT 34-1. The TFT 34-1 is off, and the gate potential corresponding to the current Iin is held in the capacitor C31-1.
[0019]
However, when the potential of the node ND31-1 drops to the ground potential GND level, the drain-source voltage Vds is applied to the TFT 34-1 as shown in FIG. Leaks current. When the leak current flows out of the capacitor C31-1, the gate voltage of the TFT 33-1 decreases. As a result, the gate-source voltage Vgs of the TFT 33-1 becomes smaller than that at the time of the sample hold, and even if the horizontal switch HSW is turned on to enter a saturation region, only a current value smaller than the current Iin flows. I will. This leak amount is proportional to the leak time.
[0020]
As described above, the sample and hold circuit operates in a dot-sequential manner, so that the time during which the gate potential is held in each capacitor differs between the scan start unit and the scan end unit. That is, as shown in FIGS. 10K to 10L, the holding time is longer at the scan start part than at the end part.
Therefore, the leak time is longer at the scan start portion, and the gate voltage drop amount is larger than at the scan end portion. That is, even if a single-color raster display is performed on the entire screen, as shown in FIG. 13, the luminance is gradation toward the scan end portion.
In particular, this problem is conspicuous in a TFT for driving an organic EL or the like due to a high leakage current.
[0021]
This problem is always a problem when sampling current, regardless of the organic EL.
For example, when currents are sampled dot-sequentially and output collectively, the output current value differs between the sampling start portion and the end portion for the same reason.
[0022]
The present invention has been made in view of such circumstances, and an object of the present invention is to keep the drain potential of an output transistor functioning as a constant current source constant during a sampling period of another circuit, and to set the gate of the output transistor at a constant level. It is possible to suppress changes due to potential leaks, obtain a uniform current source with no variation in the current value of the output stage, and display a high-quality image with no luminance unevenness toward the scan end section. It is an object of the present invention to provide a display device capable of performing the above.
[0023]
[Means for Solving the Problems]
In order to achieve the above object, a first aspect of the present invention is a display device in which a video signal is supplied as a signal current, wherein a plurality of pixel circuits arranged in a matrix and a matrix arrangement of the pixel circuits are provided. A data line that is wired for each column and is supplied with a signal current according to the luminance information, and a plurality of sample and hold circuits that are provided corresponding to the data lines and that sample and hold the input video signal current. A horizontal selector for sequentially operating the sample and hold circuits, causing all of the sample and hold circuits to sample and hold the video signal in a point sequential manner, and outputting the current values sampled and held by the plurality of sample and hold circuits to corresponding data lines, Wherein each of the sample and hold circuits has a first field-effect transistor having a source connected to a predetermined potential, A second field-effect transistor connected to the drain of the first field-effect transistor, a first switch connected between the drain and the gate of the first field-effect transistor, and a second field-effect transistor of the second field-effect transistor. A first switch connected between the drain and the gate, a third switch connected between the drain of the second field-effect transistor and the signal current supply line, and a first switch connected to the first electric field; A first capacitor connected between the gate of the effect transistor and the predetermined potential, a second capacitor connected between the gate of the second field effect transistor and the predetermined potential, and the sample-hold operation is completed. While the other sample and hold circuit is performing the sample and hold operation, a current corresponding to the sampled signal current is supplied to the second field effect circuit. A leak elimination circuit for supplying to the drain of the transistor, wherein at least one of the first switch and the first field-effect transistor and the second switch and the second field-effect transistor Either one is formed by transistors of opposite polarity.
[0024]
Preferably, in the leak elimination circuit, a diode-connected transistor connected between a predetermined potential and a drain of the second field-effect transistor and a fourth switch are connected in series.
[0025]
According to the present invention, for example, the first, second, and third switches of the sample and hold circuit in the first column are turned on (turned on).
At this time, an input signal current flows in the sample and hold circuit. At this time, the first and second field-effect transistors have their gates and drains connected via the first switch and the second switch, and operate in a saturation region. The gate voltage is determined based on the above equation 1, and is held in the first and second capacitors.
After a predetermined gate voltage is written to the first and second capacitors, for example, the first switch is turned off, the second switch is turned off, and then the third switch is turned off. .
Next, similarly, the first, second, and third switches of the sample and hold circuit in the second column are turned on (turned on).
At this time, the input signal current flows into the sample and hold circuit in the second column. At this time, the first and second field-effect transistors have their gates and drains connected via the first switch and the second switch, and operate in a saturation region. The gate voltage is determined based on the above equation 1, and is held in the first and second capacitors.
After a predetermined gate voltage is written to the first and second capacitors, for example, the first switch is turned off, the second switch is turned off, and then the third switch is turned off. .
[0026]
Thereafter, the adjacent sample-and-hold circuits sequentially operate, and the video signals are sampled and held in all the circuits in a dot-sequential manner.
Then, during a period in which the sample-hold of the own stage is completed and the sample-hold of the other stage is performing the sample-hold, for example, the sample-hold circuit in which the sample-hold is completed sets the third switch to a conductive state.
Then, the current Iin flows through the diode-connected transistor as a constant current source including the field effect transistor. Here, since the input current is sampled and held in the constant current source, the current Iin flows through the diode-connected transistor and the field effect transistor forming the constant current source.
At this time, a constant current corresponding to the sampled current Iin flows through the diode-connected transistor. Since the transistor operates in the saturation region, the operating point of the gate voltage (drain voltage) of this transistor is determined based on Equation 1. This gate potential becomes equal to the drain potential of the field effect transistor.
Here, the size of the diode-connected transistor is designed so that the drain potential of the field-effect transistor becomes equal to the gate voltage of the field-effect transistor as much as possible. The difference can be suppressed.
Further, since the transistors constituting the first switch and the second switch are formed by transistors having polarities opposite to those of the first and second field-effect transistors, a change in drain voltage due to gate coupling at the time of sampling is suppressed. The leakage current during the hold time can be suppressed.
By removing the leak during the hold period, the variation in the output current value due to the hold time difference can be suppressed, and a uniform constant current source can be formed.
As described above, even in the point-sequential sampling of the current, the leak amount can be hardly changed between the scan start and end blocks, and a uniform output current can be obtained. Thereafter, the field effect transistors of all the sample and hold circuits function as constant current sources, and the sampled and held current values are output in parallel to each data line.
This makes it possible to display a high-quality image in which luminance unevenness does not occur toward the scan end portion.
[0027]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, embodiments of the present invention will be described with reference to the accompanying drawings.
[0028]
First Embodiment FIG. 1 is a block diagram showing a configuration example of an organic EL display device employing a current driving method according to a first embodiment.
FIG. 2 is a circuit diagram showing a specific configuration of the pixel circuit and the horizontal selector according to the present embodiment in the organic EL display device of FIG.
[0029]
As shown in FIGS. 1 and 2, the display device 100 includes a pixel array unit 102 in which pixel circuits (PXLC) 101 are arranged in an m × n matrix, a horizontal selector (HSEL) 103, and a light scanner (WSCN). 104, a drive scanner (DSCN) 105, data lines DTL101 to DTL10n to which data signals selected by the horizontal selector 103 and corresponding to luminance information are sequentially supplied as current signals, and scanning lines WSL101 to WSL10m selectively driven by the write scanner 104. , And drive lines DSL101 to DSL10m selectively driven by the drive scanner 105.
[0030]
In the pixel array section 102, the pixel circuits 101 are arranged in an m × n matrix. FIG. 1 shows an example in which the pixel circuits 101 are arranged in a 2 × 3 matrix for simplification of the drawing.
Further, in FIG. 2, for simplification of the drawing, the horizontal selector 103 only shows the current sample and hold circuits in the first and second columns and the horizontal switch HSW, but the same applies to the nth column. A current sampling and holding circuit having a configuration is arranged corresponding to each of the DTLs 101 to 10n.
FIG. 2 also shows a specific configuration of one pixel circuit for simplification of the drawing.
[0031]
As shown in FIG. 2, the pixel circuit 101 according to the first embodiment includes p-channel TFTs 111 to 114, a capacitor C111, a light emitting element 115 including an organic EL element (OLED: electro-optical element), and a first node ND111. , And a second node ND112.
In FIG. 2, DTL 101 denotes a data line, WSL 101 denotes a scanning line, DSL 101 denotes a driving line, and SHL denotes a sample hold line.
[0032]
In the pixel circuit 101, a TFT 111, a first node ND111, a TFT 112, and a light emitting element 115 are connected in series between a power supply potential VCC and a ground potential GND.
Specifically, the source of the TFT 111 serving as a drive transistor is connected to the supply line of the power supply voltage VCC, and the drain is connected to the first node ND111. The source of the TFT 112 is connected to the first node ND111, the drain is connected to the anode of the light emitting element 115, and the cathode of the light emitting element 115 is connected to the ground potential GND. The gate of the TFT 111 is connected to the second node ND112, and the gate of the TFT 112 is connected to the drive line DSL101. The source / drain of the TFT 113 is connected to the first node ND111 and the second node ND112, and the gate of the TFT 113 is connected to the scanning line WSL101.
The first electrode of the capacitor C111 is connected to the second node ND112, and the second electrode is connected to the power supply potential VCC.
The source / drain of the TFT 114 is connected to the data line DTL101 and the second node ND112, and the gate of the TFT 114 is connected to the scanning line WSL101.
[0033]
As shown in FIG. 2, the horizontal selector 103 is wired for each column in the matrix arrangement of the pixel circuits, and corresponds to the data lines DTL101, DTL012,..., DTL10n to which a data signal corresponding to luminance information is supplied. Provided are current sample and hold circuits 1031-1, 1031-2,..., 1031-n, and horizontal switches (HSW) 1032-1, 1032-2,. I have.
[0034]
As shown in FIG. 2, the current sample and hold circuit 1031-1 includes an n-channel TFT 121-1 to 124-1, a p-channel TFT 125-1 to 127-1, a first capacitor C121-1, and a second capacitor C122-. 1 and nodes ND121-1, ND122-1, ND123-1, and ND124-1.
[0035]
As shown in FIG. 2, the current sample-and-hold circuit 1031-2 includes n-channel TFTs 121-2 to 124-2, p-channel TFTs 125-2 to 127-2, a first capacitor C121-2, and a second capacitor C122-. 2 and nodes ND121-2, ND122-2, ND123-2, and ND124-2.
Although not shown, the current sample and hold circuit 1031-n includes an n-channel TFT 121-n to a TFT 124-n, a p-channel TFT 125-n to a TFT 127-n, a first capacitor C121-n, and a second capacitor C122-n. , And nodes ND121-n, ND122-n, ND123-n, and ND124-n.
The TFTs 121 (-1 to -n) constitute the first field-effect transistor according to the present invention, the TFTs 122 (-1 to -n) constitute the second field-effect transistor, and the TFTs 125 (-1 to -n). Constitutes a first switch, TFTs 126 (-1 to -n) constitute a second switch, TFTs 123 (-1 to -n) constitute a third switch, and TFTs 124 (-1 to -n). ) Constitute the fourth switch.
[0036]
In the current sample and hold circuit 1031-1, the source of the TFT 121-1 is connected to the ground potential (predetermined potential) GND, the drain is connected to the node ND121-1, and the gate is connected to the node ND122-1. The source / drain of the TFT 125-1 as the first switch is connected to the node ND121-1 and the node ND122-1. The gate of the TFT 125-1 is connected to the sample hold line SHL121-1.
The first electrode of the capacitor C121-1 is connected to the node ND122-1, and the second electrode is connected to the ground potential GND.
The source of the TFT 122-1 is connected to the node ND121-1, the drain is connected to the node ND123-1, and the gate is connected to the node ND124-1. The source / drain of the TFT 126-1 as a second switch is connected to the node ND123-1 and the node ND124-1. The gate of the TFT 126-1 is connected to the sample hold line SHL122-1.
The first electrode of the capacitor C122-1 is connected to the node ND124-1, and the second electrode is connected to the ground potential GND.
The source and the drain of the TFT 123-1 are connected to the node ND123-1 and the input current signal supply line ISL101, respectively. The gate of the TFT 123-1 is connected to the sample hold line SHL123-1.
The source of the TFT 127-1 is connected to a supply line of the power supply voltage VCC, and the gate and the drain of the TFT 127-1 are connected. That is, the TFT 127-1 is diode-connected.
The source / drain of the TFT 124-1 is connected to the connection point between the gate and the drain of the TFT 127-1 and the node ND123-1, and the gate of the TFT 124-1 is connected to the sample hold line SHL124-1.
The node ND123-1 is connected to the horizontal switch 1032-1.
[0037]
The TFT 124-1 and the TFT 127-1 constitute a leak elimination circuit according to the present invention.
The TFTs 121-1 and 122-1 functioning as a constant current source, the TFT 125-1 forming the first switch, and the TFT 126-1 as the second switch are formed of transistors having opposite polarities.
[0038]
Note that the other current sample and hold circuits 1031-2 to 1031-n are connected in the same manner as the above-described current sample and hold circuit 1031-1, and thus the details thereof are omitted here.
[0039]
Next, the operation of the above configuration will be described focusing on the operation of the horizontal selector with reference to FIGS.
[0040]
3A shows the switching signal of the horizontal switch, FIG. 3B shows the signal level of the sample-and-hold line SHL123-1 to which the gate of the TFT 123-1 in the first column is connected, and FIG. 3C shows the signal level of the sample and hold line SHL121-1 to which the gate of the TFT 125-1 in the first column is connected, and FIG. 3D shows the sample to which the gate of the TFT 126-1 in the first column is connected. FIG. 3E shows the signal level of the hold line SHL122-1, the signal level of the sample hold line SHL123-2 to which the gate of the TFT 123-2 in the second column is connected, and FIG. The signal level of the sample hold line SHL121-2 connected to the gate of the TFT 125-2 in the second column is shown in FIG. 3 (G). The sample hole connected to the gate of the TFT 126-2 in the second column is shown in FIG. FIG. 3H shows the drain potential Vd1211 of the TFT 121-1 in the first column, FIG. 3I shows the drain potential Vd1212 of the TFT 121-2 in the second column, and FIG. 3 (J) shows the potential VC1211 of the first capacitor C121-1 in the first column, and FIG. 3 (K) shows the potential VC1212 of the first capacitor C121-2 in the second column.
[0041]
In the current sample and hold circuit 1031-1 in the first column of FIG. 2, as shown in FIGS. 3A to 3D, the switching signal SHSW is set to a low level to turn off all the horizontal switches HSW. The sample hold lines SHL121-1, SHL122-1, and the sample hold lines SHL123-1 are set to a low level and the TFTs 125-1, 126-1, and 123-1 are turned on.
The signal current Iin flows into the current sample and hold circuit 1031-1 as the TFT 123-1 becomes conductive.
At this time, the gate and drain of the TFT 121-1 are connected via the TFT 125-1 and operate in the saturation region. The gate voltage is determined based on Equation 1 described above, and is held in the capacitor C121-1.
Similarly, the TFT 122-1 operates in the saturation region via the TFT 126-1. The gate voltage is determined based on Equation 1 described above, and is stored in the capacitor C122-1.
As described above, after the predetermined gate voltage is written to the capacitors C121-1 and C122-1, as shown in FIGS. 3B to 3D, the sample hold line SHL121-1 is set to a high level (for example, After the TFT 125-1 is turned off (switching from 0 V to 15 V), the TFT 126-1 is turned off (for example, by switching from 0 V to 15 V) and the sample and hold line SHL122-1 is turned off. The hold line SHL123-1 is set to a low level, and the TFT 123-1 is turned off.
[0042]
Next, similarly, in the current sample and hold circuit 1031-2 in the second column of FIG. 2, the switching signal SHSW is set to low level as shown in FIGS. With the horizontal switch HSW turned off, the sample hold lines SHL121-2 and SHL122-2 are set to a low level, the sample hold line SHL123-2 is set to a high level, and the TFTs 125-2, 126-2 and 123-2 are turned on. And
The signal current Iin flows into the current sample and hold circuit 1031-2 as the TFT 123-2 becomes conductive.
At this time, the TFT 121-2 has its gate and drain connected via the TFT 125-2, and operates in a saturation region. The gate voltage is determined based on Equation 1 described above, and is held in the capacitor C121-2 as shown in FIG.
Similarly, the TFT 122-2 operates in the saturation region via the TFT 126-2. The gate voltage is determined based on Equation 1 described above, and is stored in the capacitor C122-1.
After the predetermined gate voltage is written to the capacitors C121-2 and C122-1 in this manner, as shown in FIGS. 3E to 3G, the sample hold line SHL121-2 is set to a high level (for example, After the TFT 125-2 is turned off (switching from 0 V to 15 V), the TFT 126-2 is turned off (for example, by switching from 0 V to 15 V), and the sample is held. The hold line SHL123-2 is set to a low level, and the TFT 123-2 is turned off.
[0043]
Thereafter, the adjacent sample-and-hold circuits sequentially operate, and the video signal Iin is sampled and held by all the circuits in a dot-sequential manner.
Each of the current sample and hold circuits 1031-1, 1031-2,. 1031-1 sets the sample hold line SHL124-1 to the high level and sets the TFT 124-1 to the conductive state after the TFT 123-1 is set to the non-conductive state.
Although the current Iin flows through this circuit, the gate voltage (drain voltage) of the TFT 127-1 becomes a voltage corresponding to the current Iin. In this case, the size of the TFT 127-1 is designed so that the TFT 121-1 and the TFT 122-1 can be driven in a saturation region.
[0044]
Here, the gate coupling of the TFT 125-1 will be considered.
In this embodiment, the transistor of the TFT 125-1 is a p-channel transistor. Therefore, the gate potential when the TFT 125-1 turns off changes from 0V to 15V, and the value of gate coupling has a positive value. As described above, the value of the current flowing through the TFT 121-1 after the gate coupling increases by ΔIds as shown in FIG.
At this time, the drain voltage changes so that the current flowing through the TFT 121-1 becomes Iin.
In the present embodiment, as shown in FIG. 4, since the current shifts in a direction to decrease the current, the drain voltage decreases.
In the present embodiment, since the drain-source voltage Vds decreases, the voltage goes from the saturation region to the linear region side. Since the transistor becomes a resistor in the linear region, the amount of change in Ids relative to the amount of change in Vds works linearly.
Therefore, the amount of change in Vds that compensates for the current decrease due to coupling may be smaller than when the TFT 125-1 is formed by an n-channel having the same polarity as the TFT 121-1.
Thus, a change in the drain voltage of the TFT 121-1 with respect to the gate voltage due to the coupling is small, and the leakage can be suppressed. Therefore, it is possible to correct the variation of the output current value.
[0045]
According to the present embodiment, in the dot-sequential current sample and hold circuit 1031 (-1 to -n), the TFTs 125-1 and 126-1 as the switching transistors of the sampling circuit performing the cascode connection are replaced with the TFT 121 as the sampling transistor. Since a transistor having a polarity opposite to that of −1, 122-1 is used, a change in drain voltage due to gate coupling at the time of sampling can be suppressed, and a leak current during a hold time can be suppressed.
By removing the leak during the hold period, the variation in the output current value due to the hold time difference can be suppressed, and a uniform constant current source can be formed.
As a result, as shown in FIG. 5, it is possible to display a high-quality image without luminance unevenness toward the scan end portion.
The effect of suppressing the above-described variation is remarkable in a TFT having a large leak current. Therefore, it is possible to obtain image quality having high uniformity in a current-driven organic EL display using a TFT.
[0046]
In the present embodiment, the TFTs 125-1 and 126-1 as switching transistors are p-channel. However, when the TFTs 121-1 and 122-1 as sampling transistors are p-channel, the TFTs 125-1 and 126-1 are p-channel. -1 may be n channels.
[0047]
Although the TFT 127 (-1 to -n) constituting the leak elimination circuit has been described as a p-channel, as shown in FIG. 6, an n-channel TFT 127A (-1 to -n) is a diode having a gate and a drain connected to each other. It may be connected.
[0048]
【The invention's effect】
As described above, according to the present invention, a change in drain voltage due to gate coupling at the time of sampling can be suppressed, and a leak current during a hold time can be suppressed.
By removing the leak during the hold period, the variation in the output current value due to the hold time difference can be suppressed, and a uniform constant current source can be formed.
The above-described effect of suppressing the variation is remarkable in a TFT having a large leak current. Therefore, it is possible to obtain image quality having high uniformity in a current-driven organic EL display using a TFT.
[Brief description of the drawings]
FIG. 1 is a block diagram showing a configuration of an organic EL display device according to the present invention.
FIG. 2 is a circuit diagram showing a specific configuration of a pixel circuit according to the embodiment in the organic EL display device of FIG.
FIG. 3 is a timing chart for explaining an operation according to the embodiment.
FIG. 4 is a diagram for explaining an operation according to the embodiment;
FIG. 5 is a diagram for explaining advantages of the present embodiment.
FIG. 6 is a circuit diagram showing a configuration of an organic EL display device employing another configuration of the leak elimination circuit according to the embodiment.
FIG. 7 is a block diagram illustrating a configuration of a general organic EL display device.
8 is a circuit diagram illustrating a configuration example of the pixel circuit of FIG. 7;
9 is a circuit diagram showing a specific configuration of a main part of the horizontal selector of FIG. 7;
FIG. 10 is a timing chart for explaining the operation of the circuit of FIG. 9;
FIG. 11 is a diagram for explaining the operation of the circuit of FIG. 9;
FIG. 12 is a diagram for describing a problem of the circuit in FIG. 9;
FIG. 13 is a diagram for explaining a problem of the circuit in FIG. 9;
[Explanation of symbols]
100, 100A: display device, 101: pixel circuit (PXLC), 102: pixel array unit, 103, 103A: horizontal selector (HSEL), 1031-1 to 1031-n, 1031A-1 to 1031A-n: current sample hold Circuit 104: Write scanner (WSCN), 105: Drive scanner (DSCN), 111 to 114: TFT, 115: Light emitting element, 121 (-1 to n) to 124 (-1 to n): n-channel TFT, 125 (-1 to n) to 127 (-1 to n) ... p-channel TFT, 127A (-1 to n) ... n-channel TFT, DTL101 to DTL10n ... data line, WSL101 to WSL10m ... scan line, DSL101 to DSL10m ... drive Line, ISL101 ... signal current supply line, SHL121 (-1 to n) to 124 (-1 to n) ... sample-and-hold line.

Claims

A display device in which a video signal is supplied as a signal current,
A plurality of pixel circuits arranged in a matrix,
A data line that is wired for each column with respect to the matrix arrangement of the pixel circuits and is supplied with a signal current according to luminance information;
A plurality of sample and hold circuits are provided corresponding to the data lines and sample and hold the input video signal current.The sample and hold circuits are sequentially operated to sample the video signals in all sample and hold circuits in a dot-sequential manner. A horizontal selector that causes the current value sampled and held by the plurality of sample and hold circuits to be output to a corresponding data line,
Each of the above sample and hold circuits,
A first field-effect transistor having a source connected to a predetermined potential;
A second field effect transistor having a source connected to the drain of the first field effect transistor;
A first switch connected between a drain and a gate of the first field effect transistor;
A first switch connected between a drain and a gate of the second field effect transistor;
A third switch connected between the drain of the second field effect transistor and the signal current supply line;
A first capacitor connected between a gate of the first field-effect transistor and a predetermined potential;
A second capacitor connected between a gate of the second field effect transistor and a predetermined potential;
A leak elimination circuit that supplies a current corresponding to a sampled signal current to the drain of the second field-effect transistor while the sample-hold operation is completed and another sample-hold circuit performs the sample-hold operation; Has,
A display in which at least one of the first switch and the first field-effect transistor, and at least one of the second switch and the second field-effect transistor are formed of transistors of opposite polarities. apparatus.

The display device according to claim 1, wherein the leak elimination circuit includes a diode-connected transistor and a fourth switch connected in series between a predetermined potential and a drain of the second field-effect transistor.