JP2004342789A - 半導体装置および半導体装置の製造方法 - Google Patents

Abstract

【課題】容量絶縁膜の膜厚を増加させることなく、容量絶縁膜の欠陥を低減する。
【解決手段】多結晶シリコン層の酸化を行うことにより、ストレージノード２２上に表面酸化膜２３を形成し、ストレージノード２２の表面に発生した欠陥Ｋを表面酸化膜２３上に浮き上がらせ、ウェットエッチングにより、ストレージノード２２上に形成された表面酸化膜２３を除去する。
【選択図】 図２

Description

【０００１】
【発明の属する技術分野】
本発明は半導体装置および半導体装置の製造方法に関し、特に、スタック型メモリセルなどに用いられるキャパシタに適用して好適なものである。
【０００２】
【従来の技術】
従来の半導体装置では、例えば、特許文献１に開示されているように、容量絶縁膜を複数回積層することにより、容量絶縁膜の欠陥を低減させる方法がある。
【０００３】
【特許文献１】
特開２０００−２２３６６０号公報
【０００４】
【発明が解決しようとする課題】
しかしながら、容量絶縁膜を複数回積層する方法では、容量絶縁膜の膜厚が増大し、容量が低下するという問題があった。
そこで、本発明の目的は、容量絶縁膜の膜厚を増加させることなく、容量絶縁膜の欠陥を低減することが可能な半導体装置および半導体装置の製造方法を提供することである。
【０００５】
【課題を解決するための手段】
上述した課題を解決するために、本発明の一態様に係る半導体装置によれば、多結晶シリコン層を含む下部電極と、前記多結晶シリコン層の表面の欠陥が除去された欠陥除去領域と、前記下部電極上に形成された容量絶縁膜と、前記容量絶縁膜上に形成された上部電極とを備えることを特徴とする。
【０００６】
これにより、欠陥が除去された下部電極上に容量絶縁膜を積層することができ、下部電極に発生した欠陥に起因して容量絶縁膜に欠陥が成長することを防止することができる。このため、容量絶縁膜の膜厚を増加させることなく、容量絶縁膜の欠陥を低減することが可能となり、容量の低下を抑制しつつ、キャパシタの信頼性を向上させることが可能となる。
【０００７】
また、本発明の一態様に係る半導体装置によれば、半導体基板上に形成されたトランスファーゲートと、前記トランスファーゲートの両側に形成された不純物拡散層と、前記トランスファーゲート上に形成された第１層間絶縁層と、前記第１層間絶縁層上に形成され、前記不純物拡散層の一方に接続されたビット線と、前記ビット配線上に形成された第２層間絶縁層と、前記第２層間絶縁層上に形成され、前記不純物拡散層の他方に接続された多結晶シリコン層を含むストレージノードと、前記多結晶シリコン層の表面の欠陥が除去された欠陥除去領域と、前記ストレージノード上に形成された容量絶縁膜と、前記容量絶縁膜上に形成されたセルプレートとを備えることを特徴とする。
【０００８】
これにより、欠陥が除去されたストレージノード上に容量絶縁膜を積層することができ、ストレージノードに発生した欠陥に起因して容量絶縁膜に欠陥が成長することを防止することができる。このため、容量絶縁膜の膜厚を増加させることなく、容量絶縁膜の欠陥を低減することが可能となり、スタック型メモリセルの容量低下を抑制しつつ、スタック型メモリセルのビット不良を低減することが可能となる。
【０００９】
また、本発明の一態様に係る半導体装置によれば、半導体基板上に形成されたトランスファーゲートと、前記トランスファーゲートの両側に形成された不純物拡散層と、前記トランスファーゲート上に形成された第１層間絶縁層と、前記第１層間絶縁層上に形成され、前記不純物拡散層の一方に接続されたビット線と、前記ビット配線上に形成された第２層間絶縁層と、前記第２層間絶縁層上に形成され、前記不純物拡散層の他方に接続された多結晶シリコン層を含むストレージノードと、前記多結晶シリコン層上に形成されたポリグレインと、前記多結晶シリコン層および前記ポリグレインの表面の欠陥が除去された欠陥除去領域と、前記ストレージノード上に形成された容量絶縁膜と、前記容量絶縁膜上に形成されたセルプレートとを備えることを特徴とする。
【００１０】
これにより、欠陥が除去されたストレージノードおよびポリグレイン上に容量絶縁膜を積層することができ、ストレージノードおよびポリグレインに発生した欠陥に起因して容量絶縁膜に欠陥が成長することを防止することができる。このため、ストレージノード上にポリグレインを設けた場合においても、容量絶縁膜の膜厚を増加させることなく、容量絶縁膜の欠陥を低減することが可能となり、スタック型メモリセルの容量増大を図りつつ、スタック型メモリセルのビット不良を低減することが可能となる。
【００１１】
また、本発明の一態様に係る半導体装置によれば、半導体基板に形成されたトレンチと、前記トレンチ表面の欠陥が除去された欠陥除去領域と、前記トレンチ表面に沿って形成された容量絶縁膜と、前記トレンチ表面に沿って前記半導体基板内に形成された第１不純物拡散層と、前記容量絶縁膜を介して前記トレンチ内に埋め込まれた容量プレートと、前記半導体基板上に形成されたワード線と、前記ワード線の一方の側に形成され、前記第１不純物拡散層に接続された第２不純物拡散層と、前記ワード線の他方の側に形成された第３不純物拡散層と、前記ワード線上に形成された層間絶縁層と、前記層間絶縁層上に形成され、前記第３不純物拡散層に接続されたビット線とを備えることを特徴とする。
【００１２】
これにより、欠陥が除去されたトレンチの表面上に容量絶縁膜を積層することができ、トレンチに発生した欠陥に起因して容量絶縁膜に欠陥が成長することを防止することができる。このため、容量絶縁膜の膜厚を増加させることなく、容量絶縁膜の欠陥を低減することが可能となり、トレンチ型メモリセルの容量低下を抑制しつつ、トレンチ型メモリセルのビット不良を低減することが可能となる。
【００１３】
また、本発明の一態様に係る半導体装置の製造方法によれば、多結晶シリコン層を含む下部電極を絶縁層上に形成する工程と、前記多結晶シリコン層上に表面酸化膜を形成する工程と、前記多結晶シリコン層上に形成された表面酸化膜をウェットエッチングにより除去する工程と、前記多結晶シリコン層上に形成された表面酸化膜が除去された下部電極上に容量絶縁膜を形成する工程と、前記容量絶縁膜上に上部電極を形成する工程とを備えることを特徴とする。
【００１４】
これにより、下部電極の表面酸化を行うことで、下部電極の表面に発生した欠陥を表面酸化膜上に浮き上がらせることができ、下部電極の表面に発生した欠陥を除去することができる。このため、製造工程の煩雑化を抑制しつつ、欠陥が除去された下部電極上に容量絶縁膜を積層することができ、容量絶縁膜の膜厚を増加させることなく、容量絶縁膜の欠陥を低減することが可能となる。
【００１５】
また、本発明の一態様に係る半導体装置の製造方法によれば、半導体基板上にトランスファーゲートを形成する工程と、前記トランスファーゲートの両側にソース／ドレイン層をそれぞれ形成する工程と、前記トランスファーゲート上に第１層間絶縁層を形成する工程と、前記ドレイン層の表面を露出させる第１開口部を前記第１層間絶縁層に形成する工程と、前記第１開口部を介して前記ドレイン層に接続されたビット配線を前記第１層間絶縁層上に形成する工程と、前記ビット配線上に第２層間絶縁層を形成する工程と、前記ソース層の表面を露出させる第２開口部を前記第２層間絶縁層に形成する工程と、前記第２開口部を介して前記ソース層に接続された多結晶シリコン層を前記第２層間絶縁層上に形成する工程と、前記多結晶シリコン層をパターニングすることにより、前記第２層間絶縁層上にストレージノードを形成する工程と、前記ストレージノード上に表面酸化膜を形成する工程と、前記ストレージノード上に形成された表面酸化膜をウェットエッチングにより除去する工程と、前記表面酸化膜が除去されたストレージノード上に容量絶縁膜を形成する工程と、前記容量絶縁膜上にセルプレートを形成する工程とを備えることを特徴とする。
【００１６】
これにより、ストレージノードの表面酸化を行うことで、ストレージノードの表面に発生した欠陥を表面酸化膜上に浮き上がらせることができ、ストレージノードの表面に発生した欠陥を除去することができる。このため、製造工程の煩雑化を抑制しつつ、欠陥が除去されたストレージノード上に容量絶縁膜を積層することができ、スタック型メモリセルの容量低下を抑制しつつ、スタック型メモリセルのビット不良を低減することが可能となる。
【００１７】
また、本発明の一態様に係る半導体装置の製造方法によれば、半導体基板上にトランスファーゲートを形成する工程と、前記トランスファーゲートの両側にソース／ドレイン層をそれぞれ形成する工程と、前記トランスファーゲート上に第１層間絶縁層を形成する工程と、前記ドレイン層の表面を露出させる第１開口部を前記第１層間絶縁層に形成する工程と、前記第１開口部を介して前記ドレイン層に接続されたビット配線を前記第１層間絶縁層上に形成する工程と、前記ビット配線上に第２層間絶縁層を形成する工程と、前記ソース層の表面を露出させる第２開口部を前記第２層間絶縁層に形成する工程と、前記第２開口部を介して前記ソース層に接続された多結晶シリコン層を前記第２層間絶縁層上に形成する工程と、前記多結晶シリコン層をパターニングすることにより、前記第２層間絶縁層上にストレージノードを形成する工程と、前記ストレージノードの熱処理を行うことにより、前記ストレージノード上にポリグレインを形成する工程と、前記ポリグレインおよび前記ストレージノード上に表面酸化膜を形成する工程と、前記ポリグレインおよび前記ストレージノード上に形成された表面酸化膜をウェットエッチングにより除去する工程と、前記ポリグレインが形成されたストレージノード上に容量絶縁膜を形成する工程と、前記容量絶縁膜上にセルプレートを形成する工程とを備えることを特徴とする。
【００１８】
これにより、ポリグレインが設けられたストレージノードの表面酸化を行うことで、ストレージノードおよびポリグレインの表面に発生した欠陥を表面酸化膜上に浮き上がらせることができ、ストレージノードおよびポリグレインの表面に発生した欠陥を除去することができる。このため、製造工程の煩雑化を抑制しつつ、欠陥が除去されたポリグレインおよびストレージノード上に容量絶縁膜を積層することができ、スタック型メモリセルの容量増大を図りつつ、スタック型メモリセルのビット不良を低減することが可能となる。
【００１９】
また、本発明の一態様に係る半導体装置の製造方法によれば、半導体基板にトレンチを形成する工程と、前記トレンチが形成された半導体基板上に表面酸化膜を形成する工程と、前記半導体基板上に形成された表面酸化膜をウェットエッチングにより除去する工程と、前記半導体基板上にワード線を形成する工程と、前記トレンチ表面に第１不純物拡散層を形成する工程と、前記第１不純物拡散層に接続された第２不純物拡散層を前記ワード線の一方の側に形成するとともに、前記ワード線の他方の側に第３不純物拡散層を形成する工程と、前記トレンチ表面に沿って容量絶縁膜を形成する工程と、前記容量絶縁膜を介して前記トレンチ内に容量プレートを形成する工程と、前記ワード線上に層間絶縁層を形成する工程と、前記第３不純物拡散層の表面を露出させる開口部を前記層間絶縁層に形成する工程と、前記開口部を介して前記第３不純物拡散層に接続されたビット線を前記層間絶縁層上に形成する工程とを備えることを特徴とする。
【００２０】
これにより、トレンチの表面酸化を行うことで、トレンチの表面に発生した欠陥を表面酸化膜上に浮き上がらせることができ、トレンチの表面に発生した欠陥を除去することができる。このため、製造工程の煩雑化を抑制しつつ、欠陥が除去されたトレンチの表面上に容量絶縁膜を積層することができ、トレンチ型メモリセルの容量低下を抑制しつつ、トレンチ型メモリセルのビット不良を低減することが可能となる。
【００２１】
また、本発明の一態様に係る半導体装置の製造方法によれば、前記多結晶シリコン層上に表面酸化膜を形成する工程は、空気中放置による自然酸化、過酸化水素水を用いた表面酸化または酸化炉を用いた表面酸化であることを特徴とする。これにより、製造工程の煩雑化を抑制しつつ、多結晶シリコン層の表面に発生した欠陥を表面酸化膜上に浮き上がらせることができ、多結晶シリコン層の表面に発生した欠陥を除去することができる。
【００２２】
【発明の実施の形態】
以下、本発明の実施形態に係る半導体装置およびその製造方法について図面を参照しながら説明する。
図１〜図３は、本発明の第１実施形態に係る半導体装置の製造方法を示す断面図である。
【００２３】
図１（ａ）において、半導体基板１１には、Ｎウェル１２が形成され、Ｎウェル１２には、Ｐウェル１３が形成されている。そして、ＬＯＣＯＳ（ＬｏｃａｌＯｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）法などの方法により、半導体基板１１に形成されたＰウェル１３に素子分離膜１４を形成する。なお、素子分離膜１４としては、例えば、熱酸化シリコン膜を用いることができる。
【００２４】
次に、図１（ｂ）に示すように、熱酸化などの方法により、Ｐウェル１３上に熱酸化膜を形成した後、ＣＶＤなどの方法により、多結晶シリコン層およびタングステンシリサイド層を順次形成する。そして、フォトリソグラフィー技術およびエッチング技術を用いて、これらタングステンシリサイド層、多結晶シリコン層および熱酸化膜をパターニングすることにより、ゲート酸化膜１５ａ、多結晶シリコン配線１５ｂおよびタングステンシリサイド配線１５ｃから構成されるトランスファーゲート配線１５を形成する。
【００２５】
そして、トランスファーゲート配線１５および素子分離膜１４をマスクとして、Ｐウェル１３内にイオン注入を行うことにより、トランスファーゲート配線１５の両側に不純物拡散層１６ａ〜１６ｃを形成する。
次に、図１（ｃ）に示すように、ＣＶＤなどの方法により、トランスファーゲート配線１５が形成されたＰウェル１３上に層間絶縁膜１７を積層する。なお、層間絶縁膜１７としては、例えば、ＢＰ（ボロン・リン）ＴＥＯＳ酸化膜を用いることができる。そして、フォトリソグラフィー技術およびエッチング技術を用いて、層間絶縁膜１７をパターニングすることにより、不純物拡散層１６ｂの表面を露出させる開口部１８を層間絶縁膜１７に形成する。
【００２６】
そして、ＣＶＤなどの方法により、開口部１８内が埋め込まれるようにして多結晶シリコン層およびタングステンシリサイド層を層間絶縁膜１７上に順次形成する。そして、フォトリソグラフィー技術およびエッチング技術を用いて、これらタングステンシリサイド層および多結晶シリコン層をパターニングすることにより、不純物拡散層１６ｂに接続された多結晶シリコン配線１９ａおよびタングステンシリサイド配線１９ｂから構成されるポリビット配線１９を層間絶縁膜１７上に形成する。
【００２７】
次に、図２（ａ）に示すように、ＣＶＤなどの方法により、ポリビット配線１９が形成された層間絶縁膜１７上に層間絶縁膜２０を積層する。なお、層間絶縁膜２０としては、例えば、ＢＰ（ボロン・リン）ＴＥＯＳ酸化膜を用いることができる。そして、フォトリソグラフィー技術およびエッチング技術を用いて、層間絶縁膜１７、２０をパターニングすることにより、不純物拡散層１６ａ、１６ｃの表面をそれぞれ露出させる開口部２１を層間絶縁膜１７、２０に形成する。
【００２８】
そして、ＣＶＤなどの方法により、開口部２１内が埋め込まれるようにしてリンドープ多結晶シリコン層を層間絶縁膜２０上に形成する。そして、層間絶縁膜２０上に形成されたリンドープ多結晶シリコン層をエッチングすることにより、不純物拡散層１６ａ、１６ｃにそれぞれ接続されたストレージノード２２を層間絶縁膜２０上に形成する。ここで、ストレージノード２２には、微小欠陥や点欠陥などの欠陥Ｋが発生している。なお、ストレージノード２２の膜厚は、例えば、８０００Å程度とすることができる。
【００２９】
次に、図２（ｂ）に示すように、多結晶シリコン層の酸化を行うことにより、ストレージノード２２上に表面酸化膜２３を形成する。ここで、ストレージノード２２上に表面酸化膜２３を形成することにより、ストレージノード２２の表面に発生した欠陥Ｋを表面酸化膜２３上に浮き上がらせることができる。なお、ストレージノード２２上に表面酸化膜２３を形成する方法としては、例えば、大気中放置による自然酸化、過酸化水素水を用いた表面酸化または酸化炉を用いた表面酸化などを用いることができる。
【００３０】
次に、図３（ａ）に示すように、ウェットエッチングにより、ストレージノード２２上に形成された表面酸化膜２３を除去する。なお、ウェットエッチングを行う際のエッチング液としては、例えば、フッ酸などを用いることができる。
次に、図３（ｂ）に示すように、ＣＶＤなどの方法により、表面酸化膜２３が除去されたストレージノード２２の表面全体を覆うように容量絶縁膜２４を積層する。なお、容量絶縁膜２４としては、例えば、シリコン窒化膜を用いることができる。また、シリコン窒化膜の表面を酸化するようにしてもよい。
【００３１】
そして、ＣＶＤなどの方法を用いてノンドープ多結晶シリコン層を容量絶縁膜２４上に積層することにより、容量絶縁膜２４上にセルプレート２５を形成し、セルプレート２５とストレージノード２２との間でコンデンサを構成する。
これにより、欠陥が除去されたストレージノード２２上に容量絶縁膜２４を積層することができ、ストレージノード２２に発生した欠陥に起因して容量絶縁膜２４に欠陥が成長することを防止することができる。このため、容量絶縁膜２４の膜厚を増加させることなく、容量絶縁膜２４の欠陥を低減することが可能となり、スタック型メモリセルの容量低下を抑制しつつ、スタック型メモリセルのビット不良を低減することが可能となる。
【００３２】
図４は、本発明の一実施形態に係るストレージノード形成後の大気中放置時間とリペアコードとの関係を示す図である。なお、図４の実施形態では、ストレージノード２２を形成した後、ストレージノード２２を大気中に放置してから、ウェットエッチングにより表面酸化膜２３を除去し、容量絶縁膜２４を形成した。そして、ストレージノード２２が大気中に放置された時間をパラメータとして、リペアコードをカウントした。なお、リペアコードは、ＦＢＣ（フェールビットカウント）に関連する値を示す。
【００３３】
図４において、ストレージノード２２の大気中放置時間が増加するに従って、リペアコードが減少することがわかる。そして、ストレージノード２２の大気中放置時間が５０時間程度以上になると、リペアコードはほぼ一定値で安定することがわかる。
ここで、ストレージノード２２の大気中放置時間が増加するに従って、リペアコードが減少するのは、ストレージノード２２の大気中放置により、ストレージノード２２上に表面酸化膜２３が形成され、ストレージノード２２の欠陥が減少するためであると考えられる。そして、ストレージノード２２の大気中放置時間が５０時間程度以上になると、リペアコードがほぼ一定値で安定するのは、ストレージノード２２の欠陥層が表面酸化膜２３でほぼ完全に酸化され、ストレージノード２２の欠陥層がほぼ完全に除去されるためであると考えられる。
【００３４】
このため、大気中放置によりストレージノード２２上に表面酸化膜２３を形成する場合、ストレージノード２２を大気中に５０時間程度以上放置してから、ウェットエッチングにより表面酸化膜２３を除去し、容量絶縁膜２４を形成することが好ましい。
図５および図６は、本発明の第２実施形態に係る半導体装置の製造方法を示す断面図である。
【００３５】
図５（ａ）において、図１および図２（ａ）と同様の方法により、不純物拡散層３６ａ、３６ｃにそれぞれ接続されたストレージノード４２を層間絶縁膜４０上に形成する。なお、半導体基板に形成されたＰウェル３３には素子分離膜３４が形成されるとともに、ゲート酸化膜３５ａ、多結晶シリコン配線３５ｂおよびタングステンシリサイド配線３５ｃから構成されるトランスファーゲート配線３５が形成されている。そして、トランスファーゲート配線３５の両側には不純物拡散層３６ａ〜３６ｃが形成されるとともに、トランスファーゲート配線３５上には層間絶縁膜３７が形成されている。そして、開口部３８を介して不純物拡散層３６ｂに接続され、多結晶シリコン配線３９ａおよびタングステンシリサイド配線３９ｂから構成されるポリビット配線３９が層間絶縁膜３７上に形成されている。そして、層間絶縁膜３７上には層間絶縁膜４０が積層され、開口部４１を介して不純物拡散層３６ａ、３６ｃにそれぞれ接続されたストレージノード４２が層間絶縁膜４０上に形成されている。
【００３６】
そして、ストレージノード４２を形成した後、例えば、５５０℃以上の温度でストレージノード４２の熱処理を行うことにより、ストレージノード４２上にポリグレイン４２´を形成し、ストレージノード４２の表面積を増加させる。ここで、ストレージノード４２およびポリグレイン４２´には、微小欠陥や点欠陥などの欠陥Ｋが発生している。
【００３７】
次に、図５（ｂ）に示すように、多結晶シリコン層の酸化を行うことにより、ストレージノード４２およびポリグレイン４２´上に表面酸化膜４３を形成する。ここで、ストレージノード４２およびポリグレイン４２´上に表面酸化膜４３を形成することにより、ストレージノード４２およびポリグレイン４２´の表面に発生した欠陥Ｋを表面酸化膜４３上に浮き上がらせることができる。なお、ストレージノード４２およびポリグレイン４２´上に表面酸化膜４３を形成する方法としては、例えば、大気中放置による自然酸化、過酸化水素水を用いた表面酸化または酸化炉を用いた表面酸化などを用いることができる。
【００３８】
次に、図６（ａ）に示すように、ウェットエッチングにより、ストレージノード４２およびポリグレイン４２´上に形成された表面酸化膜４３を除去する。なお、ウェットエッチングを行う際のエッチング液としては、例えば、フッ酸などを用いることができる。
次に、図６（ｂ）に示すように、ＣＶＤなどの方法により、表面酸化膜４３が除去されたストレージノード４２およびポリグレイン４２´の表面全体を覆うように容量絶縁膜４４を積層する。なお、容量絶縁膜４４としては、例えば、シリコン窒化膜を用いることができる。また、シリコン窒化膜の表面を酸化するようにしてもよい。
【００３９】
そして、ＣＶＤなどの方法を用いてノンドープ多結晶シリコン層を容量絶縁膜４４上に積層することにより、容量絶縁膜４４上にセルプレート４５を形成し、セルプレート４５とストレージノード４２との間でコンデンサを構成する。
これにより、欠陥が除去されたストレージノード４２およびポリグレイン４２´上に容量絶縁膜４４を積層することができ、ストレージノード４２およびポリグレイン４２´に発生した欠陥に起因して容量絶縁膜４４に欠陥が成長することを防止することができる。このため、ストレージノード４２上にポリグレイン４２´を設けた場合においても、容量絶縁膜４４の膜厚を増加させることなく、容量絶縁膜４４の欠陥を低減することが可能となり、スタック型メモリセルの容量増大を図りつつ、スタック型メモリセルのビット不良を低減することが可能となる。
【００４０】
図７および図８は、本発明の第３実施形態に係る半導体装置の製造方法を示す断面図である。
図７（ａ）において、ＬＯＣＯＳ法などの方法により、半導体基板５１に素子分離膜５２を形成する。なお、素子分離膜５２としては、例えば、熱酸化シリコン膜を用いることができる。そして、フォトリソグラフィー技術およびエッチング技術を用いることにより、半導体基板５１にトレンチ５３を形成する。ここで、トレンチ５３には、微小欠陥や点欠陥などの欠陥Ｋが発生している。なお、素子分離構造としては、ＬＯＣＯＳ構造の他、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）構造などを用いるようにしてもよい。
【００４１】
次に、図７（ｂ）に示すように、半導体基板５１の酸化を行うことにより、トレンチ５３の表面上に表面酸化膜５４を形成する。ここで、トレンチ５３の表面上に表面酸化膜５４を形成することにより、トレンチ５３の表面に発生した欠陥Ｋを表面酸化膜５３上に浮き上がらせることができる。なお、トレンチ５３の表面上に表面酸化膜５３を形成する方法としては、例えば、大気中放置による自然酸化、過酸化水素水を用いた表面酸化または酸化炉を用いた表面酸化などを用いることができる。
【００４２】
次に、図８（ａ）に示すように、ウェットエッチングにより、トレンチ５３の表面上に形成された表面酸化膜５３を除去する。なお、ウェットエッチングを行う際のエッチング液としては、例えば、フッ酸などを用いることができる。
次に、図８（ｂ）に示すように、ゲート酸化膜５４を介してワード線５５を半導体基板５１上に形成し、トレンチ５３の表面に不純物拡散層５６を形成する。そして、不純物拡散層５６に接続された不純物拡散層５７ａをワード線５５の一方の側に形成するとともに、ワード線５５の他方の側に不純物拡散層５７ｂを形成する。そして、トレンチ５３の表面に沿って容量絶縁膜５８を形成し、容量絶縁膜５８を介してトレンチ５３内に容量プレート５９を形成する。そして、ワード線５５上に層間絶縁層６０を形成し、不純物拡散層５７ｂの表面を露出させる開口部６１を層間絶縁層６０に形成し、開口部６１を介して不純物拡散層５７ｂに接続されたビット線６２を層間絶縁層６０上に形成する。
【００４３】
これにより、欠陥が除去されたトレンチ５３の表面上に容量絶縁膜５８を積層することができ、トレンチ５３に発生した欠陥に起因して容量絶縁膜５８に欠陥が成長することを防止することができる。このため、容量絶縁膜５８の膜厚を増加させることなく、容量絶縁膜５８の欠陥を低減することが可能となり、トレンチ型メモリセルの容量低下を抑制しつつ、トレンチ型メモリセルのビット不良を低減することが可能となる。
【００４４】
なお、上述した実施形態では、キャパシタとして用いられる多結晶シリコン膜の欠陥を低減する方法について説明したが、本発明はキャパシタとして用いられる多結晶シリコン膜に限定されることなく、例えば、薄膜トランジスタ（ｔｈｉｎ ｆｉｌｍ ｔｒａｎｓｉｓｔｏｒ）のゲート電極に用いられる多結晶シリコン膜の欠陥を低減する方法に適用するようにしてもよい。
【図面の簡単な説明】
【図１】第１実施形態に係る半導体装置の製造方法を示す断面図。
【図２】第１実施形態に係る半導体装置の製造方法を示す断面図。
【図３】第１実施形態に係る半導体装置の製造方法を示す断面図。
【図４】大気中放置時間とリペアコードとの関係を示す図。
【図５】第２実施形態に係る半導体装置の製造方法を示す断面図。
【図６】第２実施形態に係る半導体装置の製造方法を示す断面図。
【図７】第３実施形態に係る半導体装置の製造方法を示す断面図。
【図８】第３実施形態に係る半導体装置の製造方法を示す断面図。
【符号の説明】
１１、５１ 半導体基板、１２ Ｎウェル、１３、３３ Ｐウェル、１４、３４、５２ 素子分離膜、１５、３５ トランスファーゲート配線、１５ａ、３５ａ、５４ ゲート酸化膜、１５ｂ、１９ａ、３５ｂ、３９ａ 多結晶シリコン配線、１５ｃ、１９ｂ、３５ｃ、３９ｂ タングステンシリサイド配線、１６ａ〜１６ｃ、３６ａ〜３６ｃ、５６、５７ａ、５７ｂ 不純物拡散層、１７、２０、３７、４０、６０ 層間絶縁膜、１８、２１、３８、４１、６１ 開口部、１９、３９ ポリビット配線、２２、４２ ストレージノード、２３、４３、５４ 酸化膜、２４、４４、５８ 容量絶縁膜、２５、４５ セルプレート、Ｋ 欠陥、４２´ ポリグレイン、５３ トレンチ、５５ ワード線、５９ 容量プレート、６２ ビット線

Claims (9)

1. 多結晶シリコン層を含む下部電極と、
   前記多結晶シリコン層の表面の欠陥が除去された欠陥除去領域と、
   前記下部電極上に形成された容量絶縁膜と、
   前記容量絶縁膜上に形成された上部電極とを備えることを特徴とする半導体装置。
2. 半導体基板上に形成されたトランスファーゲートと、
   前記トランスファーゲートの両側に形成された不純物拡散層と、
   前記トランスファーゲート上に形成された第１層間絶縁層と、
   前記第１層間絶縁層上に形成され、前記不純物拡散層の一方に接続されたビット線と、
   前記ビット配線上に形成された第２層間絶縁層と、
   前記第２層間絶縁層上に形成され、前記不純物拡散層の他方に接続された多結晶シリコン層を含むストレージノードと、
   前記多結晶シリコン層の表面の欠陥が除去された欠陥除去領域と、
   前記ストレージノード上に形成された容量絶縁膜と、
   前記容量絶縁膜上に形成されたセルプレートとを備えることを特徴とする半導体装置。
3. 半導体基板上に形成されたトランスファーゲートと、
   前記トランスファーゲートの両側に形成された不純物拡散層と、
   前記トランスファーゲート上に形成された第１層間絶縁層と、
   前記第１層間絶縁層上に形成され、前記不純物拡散層の一方に接続されたビット線と、
   前記ビット配線上に形成された第２層間絶縁層と、
   前記第２層間絶縁層上に形成され、前記不純物拡散層の他方に接続された多結晶シリコン層を含むストレージノードと、
   前記多結晶シリコン層上に形成されたポリグレインと、
   前記多結晶シリコン層および前記ポリグレインの表面の欠陥が除去された欠陥除去領域と、
   前記ストレージノード上に形成された容量絶縁膜と、
   前記容量絶縁膜上に形成されたセルプレートとを備えることを特徴とする半導体装置。
4. 半導体基板に形成されたトレンチと、
   前記トレンチ表面の欠陥が除去された欠陥除去領域と、
   前記トレンチ表面に沿って形成された容量絶縁膜と、
   前記トレンチ表面に沿って前記半導体基板内に形成された第１不純物拡散層と、
   前記容量絶縁膜を介して前記トレンチ内に埋め込まれた容量プレートと、
   前記半導体基板上に形成されたワード線と、
   前記ワード線の一方の側に形成され、前記第１不純物拡散層に接続された第２不純物拡散層と、
   前記ワード線の他方の側に形成された第３不純物拡散層と、
   前記ワード線上に形成された層間絶縁層と、
   前記層間絶縁層上に形成され、前記第３不純物拡散層に接続されたビット線とを備えることを特徴とする半導体装置。
5. 多結晶シリコン層を含む下部電極を絶縁層上に形成する工程と、
   前記多結晶シリコン層上に表面酸化膜を形成する工程と、
   前記多結晶シリコン層上に形成された表面酸化膜をウェットエッチングにより除去する工程と、
   前記多結晶シリコン層上に形成された表面酸化膜が除去された下部電極上に容量絶縁膜を形成する工程と、
   前記容量絶縁膜上に上部電極を形成する工程とを備えることを特徴とする半導体装置の製造方法。
6. 半導体基板上にトランスファーゲートを形成する工程と、
   前記トランスファーゲートの両側にソース／ドレイン層をそれぞれ形成する工程と、
   前記トランスファーゲート上に第１層間絶縁層を形成する工程と、
   前記ドレイン層の表面を露出させる第１開口部を前記第１層間絶縁層に形成する工程と、
   前記第１開口部を介して前記ドレイン層に接続されたビット配線を前記第１層間絶縁層上に形成する工程と、
   前記ビット配線上に第２層間絶縁層を形成する工程と、
   前記ソース層の表面を露出させる第２開口部を前記第２層間絶縁層に形成する工程と、
   前記第２開口部を介して前記ソース層に接続された多結晶シリコン層を前記第２層間絶縁層上に形成する工程と、
   前記多結晶シリコン層をパターニングすることにより、前記第２層間絶縁層上にストレージノードを形成する工程と、
   前記ストレージノード上に表面酸化膜を形成する工程と、
   前記ストレージノード上に形成された表面酸化膜をウェットエッチングにより除去する工程と、
   前記表面酸化膜が除去されたストレージノード上に容量絶縁膜を形成する工程と、
   前記容量絶縁膜上にセルプレートを形成する工程とを備えることを特徴とする半導体装置の製造方法。
7. 半導体基板上にトランスファーゲートを形成する工程と、
   前記トランスファーゲートの両側にソース／ドレイン層をそれぞれ形成する工程と、
   前記トランスファーゲート上に第１層間絶縁層を形成する工程と、
   前記ドレイン層の表面を露出させる第１開口部を前記第１層間絶縁層に形成する工程と、
   前記第１開口部を介して前記ドレイン層に接続されたビット配線を前記第１層間絶縁層上に形成する工程と、
   前記ビット配線上に第２層間絶縁層を形成する工程と、
   前記ソース層の表面を露出させる第２開口部を前記第２層間絶縁層に形成する工程と、
   前記第２開口部を介して前記ソース層に接続された多結晶シリコン層を前記第２層間絶縁層上に形成する工程と、
   前記多結晶シリコン層をパターニングすることにより、前記第２層間絶縁層上にストレージノードを形成する工程と、
   前記ストレージノードの熱処理を行うことにより、前記ストレージノード上にポリグレインを形成する工程と、
   前記ポリグレインおよび前記ストレージノード上に表面酸化膜を形成する工程と、
   前記ポリグレインおよび前記ストレージノード上に形成された表面酸化膜をウェットエッチングにより除去する工程と、
   前記ポリグレインが形成されたストレージノード上に容量絶縁膜を形成する工程と、
   前記容量絶縁膜上にセルプレートを形成する工程とを備えることを特徴とする半導体装置の製造方法。
8. 半導体基板にトレンチを形成する工程と、
   前記トレンチが形成された半導体基板上に表面酸化膜を形成する工程と、
   前記半導体基板上に形成された表面酸化膜をウェットエッチングにより除去する工程と、
   前記半導体基板上にワード線を形成する工程と、
   前記トレンチ表面に第１不純物拡散層を形成する工程と、
   前記第１不純物拡散層に接続された第２不純物拡散層を前記ワード線の一方の側に形成するとともに、前記ワード線の他方の側に第３不純物拡散層を形成する工程と、
   前記トレンチ表面に沿って容量絶縁膜を形成する工程と、
   前記容量絶縁膜を介して前記トレンチ内に容量プレートを形成する工程と、
   前記ワード線上に層間絶縁層を形成する工程と、
   前記第３不純物拡散層の表面を露出させる開口部を前記層間絶縁層に形成する工程と、
   前記開口部を介して前記第３不純物拡散層に接続されたビット線を前記層間絶縁層上に形成する工程とを備えることを特徴とする半導体装置の製造方法。
9. 前記多結晶シリコン層上に表面酸化膜を形成する工程は、空気中放置による自然酸化、過酸化水素水を用いた表面酸化または酸化炉を用いた表面酸化であることを特徴とする請求項５〜８のいずれか１項記載の半導体装置の製造方法。

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