JP2004327896A - 半導体装置およびその製造方法 - Google Patents
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Abstract
【課題】寄生素子の影響を低減してバイポーラトランジスタの高速性能を向上できる半導体装置およびその製造方法を提供する。
【解決手段】半導体基板1と、半導体基板1に形成されたコレクタ層3と、コレクタ層3と接合するベース層4と、ベース層4と接合するエミッタ層5と、を有し、ベース層4とエミッタ層5とが接合する領域Aを除くベース層4の形成領域に貫通孔21が形成され、寄生素子となる領域が低減されている。また、貫通孔21の内部と密着し補強する補強層31が形成されている。
【選択図】 図1
【解決手段】半導体基板1と、半導体基板1に形成されたコレクタ層3と、コレクタ層3と接合するベース層4と、ベース層4と接合するエミッタ層5と、を有し、ベース層4とエミッタ層5とが接合する領域Aを除くベース層4の形成領域に貫通孔21が形成され、寄生素子となる領域が低減されている。また、貫通孔21の内部と密着し補強する補強層31が形成されている。
【選択図】 図1
Description
【0001】
【発明の属する技術分野】
本発明は、半導体装置およびその製造方法に関する。
【0002】
【従来の技術】
近年、携帯電話などの無線通信システムにおける電力増幅器のトランジスタは、低消費電力で高速通信を実現させるため、ヘテロ接合バイポーラトランジスタ(HBT)などが多く用いられている。
【0003】
図22はメサ構造のnpn型HBTの断面図であり、半導体基板101に順次、n+型のサブコレクタ層102、n型のコレクタ層103、p型のベース層104、n型のエミッタ層105、n型のエミッタキャップ層106が形成され、サブコレクタ層102の露出した表面にコレクタ電極111、ベース層104の露出した表面にベース電極112、エミッタキャップ層106の露出した表面にエミッタ電極113が形成されている。HBTなどのトランジスタは、トランジスタ内の寄生素子により、トランジスタの高速性能に影響を受けることが知られている。上記のメサ構造のHBTにおいては、ベース・エミッタ接合を有する動作領域Aの周囲に、ベース電極112を表面に形成するために、ベース・エミッタ接合がなくベース・コレクタ接合を有する外部領域Bがあり、この外部領域Bに起因する寄生素子が主に高速性能を劣化させている。寄生素子としては、エミッタ抵抗Re、ベース抵抗Rb、コレクタ抵抗Rc、ベース・コレクタ間容量Cbcなどがある。
【0004】
HBTなどのバイポーラトランジスタの高速性能を示す因子である最大発振周波数fmaxは、遮断周波数ftとベース寄生抵抗Rbとベース・コレクタ間容量Cbcを用いて、fmax=(ft/8πRbCbc))1/2で近似され、ベース寄生抵抗Rbとベース・コレクタ間寄生容量Cbcなどに影響を受ける。最大発振周波数fmaxを高めるためには、ベース・コレクタ間容量Cbcを低減させることが、特に有効であることが知られている。
【0005】
従来のバイポーラトランジスタにおいて、寄生素子の影響を低減させて高速性能を向上させるために、アイソレーション法(たとえば、非特許文献1参照)、メサエッチング法(たとえば、特許文献1参照)などの方法が提案されている。
【0006】
【非特許文献1】
上田大輔 監修・著,「情報通信の新時代を拓く−高周波・光半導体デバイス」,社団法人電子情報通信学会,平成13年3月15日,p.95
【特許文献1】
特開2000−349091号公報(図6、段落0002〜0004)
【0007】
【発明が解決しようとする課題】
従来のHBTについて、図23および図24の断面図を用いて説明する。図23はアイソレーション法により形成されたものであり、図24はメサエッチング法により形成されている。
【0008】
図23に示すアイソレーション法による従来のHBTは、外部領域Bのn型のコレクタ層103に、プロトンなどをイオン注入されたアイソレーション層103aが形成されている。アイソレーション層103aは、コレクタ層103よりも実質的にn型濃度が下げられ空乏層厚が厚くなり、寄生素子の影響が低減されている。アイソレーション層103aを形成する方法は、外部領域Bのベース層104を透過させる場合と、コレクタ層103の側面から実施する場合がある。しかし、両者とも以下に示すような不具合がある。外部領域Bのベース層104を透過させる前者の方法は、ベース層104へのイオン注入ダメージが大きいために、コンタクト抵抗がばらつき、コンタクト不良が発生する場合がある。また、コレクタ層103の側面からイオン注入する後者の方法は、イオン注入装置の構成上、傾きを持たせてイオン注入する必要があるため、イオン濃度、イオン注入の深さの制御が困難であった。
【0009】
図24は、メサエッチング法により形成された従来のHBTであり、外部領域Bのベース層104の下にあるコレクタ層103をアンダーカットして除去しているため、寄生素子の影響が低減され、高速性能が向上している。
【0010】
ここで、図24のメサエッチング法によるHBTの最大発振周波数fmaxについて、図22に示したHBTと比較して以下に説明する。図22に示したHBTにおけるベース・コレクタ間容量Cbcは、ベース・コレクタ接合面積S、ベース・サブコレクタ間距離d、比誘電率ε、真空誘電率ε0を用いて、Cbc=εε0S/dと表すことができる。一方、図24に示すメサエッチング法のHBTのベース・コレクタ間容量Cbc0は、アンダーカット後のベース・コレクタ接合面積S1と、アンダーカットされた面積S2を用いると、Cbc0=(εε0S1/d)+(ε0S2/d)と表すことができる。ここで、アンダーカット長:ベース層長=1:2とすると、S1=(1/2)S、S2=(1/2)Sとなる。ここで、前述のSとは、S=S1+S2の関係にある。このため、メサエッチング法におけるHBTの最大発振周波数fmax0は、図22のHBTのfmaxに対して、fmax=(ft/8πRbCbc))1/2を用い、Cbc以外の変化がないと仮定すると、fmax0=fmax(Cbc0/Cbc)1/2=fmax(ε/(0.5ε+0.5))1/2となる。ここで、コレクタ層がInPの場合は比誘電率ε=12.35よりfmax0=1.36fmaxとなり、メサエッチング法のHBTの方が図22のHBTよりも高速性能を有することがわかる。
【0011】
しかしながら、メサエッチング法による従来のHBTは、数nm程度の薄膜のベース層104を支持する層がないため、ベース層104の機械的強度が不十分となって折れるなど取り扱いが困難であり、量産安定性や半導体装置の信頼性が十分でなかった。また、メサエッチング法においては、コレクタ層103のエピタキシャル成長方向と垂直な方向でエッチングを停止することが容易ではないため、サイドエッチングを制御することが困難であった。
【0012】
以上のように、従来においては、寄生素子の影響を低減させようとしても、構成が複雑であるため、十分な高速性能を有する半導体装置を製造することが困難であった。これに伴って、従来においては、トランジスタの高速性能を向上させる場合、コストダウン、高歩留まり、高信頼性、製造効率向上などを実現することが困難となっていた。
【0013】
したがって、本発明は、寄生素子の影響を低減してトランジスタの高速性能を向上でき、構成が簡単で製造が容易であり、その結果、コストダウン、高歩留まり、高信頼性、または、製造効率の向上などを実現できる半導体装置およびその製造方法を提供することを目的とする。
【0014】
【課題を解決するための手段】
上記目的を達成するために、本発明の半導体装置は、半導体基板と、前記半導体基板に形成されたコレクタ層と、前記コレクタ層と接合するベース層と、前記ベース層と接合するエミッタ層と、を有し、前記ベース層と前記エミッタ層とが接合する領域を除く前記ベース層の形成領域の少なくとも一部において前記半導体基板を貫通する貫通孔が形成されている。本発明においては、前記貫通孔の内部と密着し補強する絶縁性の補強層が形成されていることが好ましい。
【0015】
以上により本発明の半導体装置は、ベース層とエミッタ層とが接合する領域を除くベース層の形成領域の少なくとも一部において半導体基板を貫通する貫通孔が形成され、寄生素子となる領域が低減されている。また、上記本発明の半導体装置は、貫通孔を有していて前記補強層により補強される。
【0016】
また、本発明の半導体装置の製造方法は、半導体基板にコレクタ層、ベース層、エミッタ層を含む半導体の積層体を形成する工程と、前記積層体が形成された前記半導体基板の他方の面から少なくとも前記半導体基板を貫通する貫通孔を形成する工程と、前記貫通孔の内部と密着し補強する絶縁性の補強層を形成する工程と、前記補強層が形成された貫通孔を前記半導体基板の深さ方向に投影した領域を除く所定のパターンとなるように前記エミッタ層のパターン加工をする工程と、前記パターン形成されたエミッタ層の形成領域と前記補強層が形成された貫通孔を前記半導体基板の深さ方向に投影した領域の少なくとも一部とを含む所定のパターンとなるように前記ベース層のパターン加工をする工程と、を有する。本発明においては、前記貫通孔を形成する工程の後であって、前記エミッタ層のパターン形成工程あるいは前記ベース層のパターン形成工程の前に、前記貫通孔の内部と密着し補強する絶縁性の補強層を形成する工程と、を有することが好ましい。
【0017】
以上により、本発明の半導体装置の製造方法は、半導体基板にコレクタ層、ベース層、エミッタ層を含む積層体を形成した後、積層体が形成された半導体基板の他方の面から少なくとも半導体基板を貫通する貫通孔を形成するため、貫通孔の形状は制御して形成できる。そして、上記の如く、エミッタ層、ベース層、コレクタ層のパターン形成をする。また、貫通孔を形成する工程の後であってエミッタ層、ベース層、コレクタ層のパターン形成の前に、補強層の形成によって補強するため、積層体の折れを防止でき量産安定性を向上できる。
【0018】
【発明の実施の形態】
本発明の実施形態の一例について、図面を参照して説明する。
【0019】
<実施形態1>
本発明の実施形態1について、以下に示す。図1は、実施形態1の半導体装置の構成を示す断面図であり、メサ構造のnpn型HBTの部分を示す。本実施形態の半導体装置は、半導体基板1、サブコレクタ層2、コレクタ層3、ベース層4、エミッタ層5、エミッタキャップ層6、貫通孔21、補強層31、コレクタ電極11、ベース電極12、エミッタ電極13を有する。
【0020】
半導体基板1はInPであり、薄い円盤状に加工したウエハであって鏡面研磨された主面を有する。サブコレクタ層2は、n+型InGaAsであり、半導体基板1の主面上に形成されている。コレクタ層3は、n型InPであり、サブコレクタ層2の上に形成されている。ベース層4は、p型InGaAsであり、コレクタ層3の上に形成され、コレクタ層3とpn接合している。エミッタ層5は、n型InPであり、ベース層4の上に形成され、ベース層4とpn接合している。エミッタキャップ層6は、n型InGaAsであり、エミッタ層5の上に形成されている。本実施形態においては、エミッタ層5のバンドギャップがベース層4のバンドギャップより広く、バンドギャップの異なる異種の半導体の接合、つまりへテロ接合を有する。
【0021】
貫通孔21は、ベース層4とエミッタ層5とが接合する領域Aを除くベース層4の形成領域の少なくとも一部の領域Bにおいて形成されており、半導体基板1を貫通している。貫通孔21が形成されている領域Bにおいては、サブコレクタ層2およびコレクタ層3が除去され、ベース層4の半導体基板1側の表面が露出している。
【0022】
補強層31は、絶縁性であるシリコン窒化物で形成され、貫通孔21の内部と密着し補強している。補強層31は、貫通孔21の内部に充填され形成されている。そして、補強層31は、半導体基板1の主面と反対側の面を覆っている。補強層31は、シリコン窒化物の他、有機膜であるベンゾシクロブテン(BCB)など、誘電率が低い材料を用いることが好適である。
【0023】
コレクタ電極11は、コレクタ層3が形成されたサブコレクタ層2の他の領域上にオーミック接合して形成され、サブコレクタ層2を介してコレクタ層3と接続している。ベース電極13は、エミッタ層5が形成されたベース層4の他の領域上にオーミック接合して形成されている。エミッタ電極13はエミッタキャップ層6の上にオーミック接合して形成され、エミッタキャップ層6を介してエミッタ層5と接続している。コレクタ電極11、ベース電極12、エミッタ電極は、いずれもTi,Pt,Auを順次積層して設けられている。オーミック接合抵抗を減らすため、エミッタキャップ層6はエミッタ層5より高い不純物濃度であり、サブコレクタ層2はコレクタ層3より高い不純物濃度である。
【0024】
以下に、実施形態1に係る半導体装置の製造方法について、図1〜図5を用いて説明する。本実施形態の半導体装置の製造方法は、順次、積層体形成工程、貫通孔形成工程、補強層形成工程、エミッタ層パターン形成工程、ベース層パターン形成工程、コレクタ層パターン形成工程を実施する。
【0025】
積層体形成工程は、図2に示すように、半導体基板1にコレクタ層3、ベース層4、エミッタ層5を含む半導体の積層体を形成する工程である。本工程においては、コレクタ層3を形成する前に、コレクタ層3より不純物濃度が高いサブコレクタ層2を形成し、そして、エミッタ層5を形成後、エミッタキャップ層6を形成する。
【0026】
半導体基板1に形成されたサブコレクタ層2、コレクタ層3、ベース層4、エミッタ層5、エミッタキャップ層6の積層体は、MBE(Molecular Beam Epitaxy)法またはMOCVD(Metal OrganicChemical Vapor Deposition)法などによって、エピタキシャル成長で形成される。
【0027】
まず、半導体基板1の主面全面にサブコレクタ層2を形成する。半導体基板1はFeドープされたInPの半導体のウエハを用いる。サブコレクタ層2は、MBE法により、不純物濃度1×1019cm−3程度のSiドープされたn+型のInGaAsを用いて厚さ400nm程度にて形成される。
【0028】
そして、サブコレクタ層2の上面全面にコレクタ層3を形成する。コレクタ層13は、MBE法により、不純物濃度2×1016cm−3程度のSiドープされたn型のInPを用いて、厚さ500nm程度にて形成される。
【0029】
そして、コレクタ層13の上面全面にベース層14を形成する。ベース層14は、MBE法により、不純物濃度2×1019cm−3程度のCドープされたp型のInGaAsを用いて厚さ75nm程度にて形成される。
【0030】
次いで、ベース層14の上面全面にエミッタ層15を形成する。エミッタ層15は、MBE法により、不純物濃度5×1017cm−3程度のSiドープされたn型のInPを用いて厚さ50nm程度にて形成する。
【0031】
そして、エミッタ層15の上面全面にエミッタキャップ層16を形成する。エミッタキャップ層16は、MBE法により、不純物濃度1×1019cm−3程度のSiをドープされたn型のInGaAsを厚さ50nm程度にて形成する。
【0032】
貫通孔形成工程は、図3に示すように、積層体が形成された半導体基板1の他方の面から少なくとも半導体基板1を貫通する貫通孔21を形成する工程である。貫通孔形成工程は、積層体が形成された半導体基板1の面と反対側にある他方の面に、レジスト膜のエッチングマスク(図示なし)を形成する。エッチングマスクは、貫通孔21を形成する領域が、開口されている。貫通孔21を形成する領域は、前述したように、ベース・エミッタ接合がないベース層4の形成領域Bに相当する。そして、RIEなどの異方性エッチングにより、エッチングマスクの開口領域にある、半導体基板1、サブコレクタ層2、コレクタ層3を順次、除去して、ベース層4の半導体基板1側の表面が露出するように貫通孔21を形成する。
【0033】
補強層形成工程は、図4に示すように、貫通孔21の内部と密着し補強する絶縁性の補強層31を形成する工程である。補強層31は、CVD法によって、貫通孔21の内部に絶縁性であるシリコン窒化物を充填させ形成される。この際に、貫通孔形成工程で露出されたベース層4まで、補強層31が充填されることが好ましい。そして、さらに、補強層31は、半導体基板1の主面と反対側の面を覆うように形成される。
【0034】
エミッタ層パターン加工工程は、図5に示すように、補強層31が形成された貫通孔21を半導体基板1の深さ方向に投影した領域Bを除く所定のパターンとなるようにエミッタ層5のパターン加工をする工程である。
【0035】
エミッタ層パターン加工工程は、まず、エミッタキャップ層6の上面の一部にエミッタ電極13を形成する。エミッタ電極13は、たとえば以下に示すようなリフトオフ法などにより形成される。リフトオフ法においては、まず、エミッタキャップ層6の全面にレジスト膜(図示無し)を形成する。そして、そのレジスト膜は、貫通孔21を半導体基板1の深さ方向に投影した領域Bを除く周囲の領域に、エミッタ層5をパターン加工するための所定のパターンに基づいて開口され、マスク加工される。レジスト膜は、エミッタキャップ層6が露出するまで開口される。その露出したエミッタキャップ層6の上に、Ti、Pt、Auの積層体を形成した後、レジスト膜をアッシングして、エミッタ電極13を形成する。
【0036】
次いで、InGaAsのエミッタキャップ層6のパターン加工をする。エミッタキャップ層6のパターン加工は、エミッタ電極17をマスクとして、たとえばリン酸(H3PO4):過酸化水素(H2O2):水(H2O)の混合液を用いたウェットエッチングにより行われる。エミッタキャップ層6は、エミッタ層5の表面が露出するまでウェットエッチングにより除去され、パターン加工される。
【0037】
次いで、InPのエミッタ層5のパターン加工をする。エミッタ層5のパターン加工は、エミッタキャップ層16をマスクとして、たとえば、塩酸(HCl):水(H2O)=1:1の混合液を用いたウェットエッチングにより行われる。エミッタ層5は、ベース層4の表面が露出するまでウェットエッチングにより除去され、パターン加工される。
【0038】
ベース層パターン加工工程は、図1に示すように、パターン形成されたエミッタ層5の形成領域Aと貫通孔21を半導体基板1の深さ方向に投影した領域Bの少なくとも一部とを含む所定のパターンとなるようにベース層4のパターン加工をする工程である。
【0039】
まず、ベース層4の上面の一部にベース電極12を形成する。ベース電極12は、貫通孔21を半導体基板1の深さ方向に投影した領域Bであってベース層4の表面露出部分、つまり、エミッタ・ベース接合がなく貫通孔21が形成されていた領域に形成される。ベース電極12は、たとえば前述のエミッタ電極13と同様にリフトオフ法などによりTi、Pt、Auの積層体にて形成される。
【0040】
次いで、InGaAsのベース層4のパターン加工をする。ベース層4のパターン加工は、まず、レジスト膜(図示なし)をベース層4の全面に形成する。全面に形成されたレジスト膜は、パターン形成されたエミッタ層5を半導体基板1の深さ方向に投影した領域Aと貫通孔21を半導体基板1の深さ方向に投影した領域Bとを含み、ベース層4が所定のパターンとなるようにマスク加工される。ベース層4のパターン加工は、マスク加工されたレジスト膜をエッチングマスクとし、リン酸(H3PO4):過酸化水素(H2O2):水(H2O)の混合液を用いたウェットエッチングにより行われる。ベース層4は、コレクタ層3の表面が露出するまでウェットエッチングにより除去され、パターン加工される。
【0041】
コレクタ層パターン加工工程は、コレクタ層3をパターン加工する工程である。本実施形態では、パターン加工されたエミッタ層5の形成領域Aと貫通孔21を半導体基板1の深さ方向に投影した領域Bの少なくとも一部とを含む所定のパターンとなるようにコレクタ層3のパターン加工をする。
【0042】
InPのコレクタ層3は、ベース層4をパターン加工する際に用いたエッチングマスクを用いて、たとえば、塩酸(HCl):水(H2O)=1:1の混合液をエッチング液としてウェットエッチングされる。コレクタ層3は、サブコレクタ層2の表面が露出するまでウェットエッチングにより除去され、パターン加工される。前述したように、貫通孔21を半導体基板1の深さ方向に投影した領域Bのコレクタ層3の形成領域には、貫通孔21が形成され、その貫通孔21に補強層31が充填されている。このため、本実施形態のコレクタ層パターン形成工程においては、パターン加工されたコレクタ層3の一方の端部には、側面が露出した補強層31が現れる。
【0043】
次いで、図1に示すように、サブコレクタ層2に接続するコレクタ電極11を形成する。コレクタ電極11は、エミッタ電極13、ベース電極12と同様に、たとえばリフトオフ法などにより、Ti、Pt、Auの積層体で形成される。
【0044】
次いで、InGaAsのサブコレクタ層2のパターン形成をする。サブコレクタ層2のパターン加工は、ベース層4と同様に、所定に形状にマスク加工されたレジスト膜をエッチングマスクとし、リン酸(H3PO4):過酸化水素(H2O2):水(H2O)の混合液を用いたウェットエッチングにより行われる。
【0045】
各半導体の積層体のパターン形成をした後、シリコン窒化膜などの層間絶縁膜(図示なし)を被覆する。その層間絶縁膜にコレクタ電極11、ベース電極12、エミッタ電極13に対応するコンタクトホール(図示なし)を形成する。そして、各コンタクトホールに配線層(図示なし)を形成して引き出し電極(図示なし)を設ける。以上のようにして、本実施形態の半導体装置であるHBTを製造する。
【0046】
以上の本実施形態の半導体装置において、ベース層4とエミッタ層5とが接合する領域Aは、ベース・エミッタ接合を有してトランジスタ動作する領域である。この領域Aの周囲であってベース・エミッタ接合がないベース層4の形成領域Bは、ベース電極12をベース層4の表面に形成するための領域であり、トランジスタ動作には寄与せず、接合容量、拡散容量などの寄生素子を有していた。しかしながら、本実施形態の半導体装置は、ベース・エミッタ接合がなく寄生素子を有するベース層4の形成領域Bにおいて半導体基板1を貫通する貫通孔21が形成され、その貫通孔21が形成されている領域においては、サブコレクタ層2と、コレクタ層3とが除去されている。このように寄生素子となる部分が除去されて貫通孔21となっているため、寄生素子の影響が低減されトランジスタの高速性能を向上できる。
【0047】
ここで、本実施形態によるHBTの最大発振周波数fmaxについて、前述の図22に示したHBT、および、図24のメサエッチング法によるHBTと比較して以下に説明する。本実施形態のベース・コレクタ間容量Cbc1は、貫通孔21形成後のベース・コレクタ接合面積S1と、貫通孔21が形成された面積S2、ベース・サブコレクタ間距離d1、貫通孔21形成領域のベース・サブコレクタ間距離d2,比誘電率ε、真空誘電率ε0を用いると、Cbc1=(εε0S1/d1)+(εS2/d2)と表すことができる。ここで、d2は、ベース・サブコレクタ間距離がなく無限大となるため、Cbc1=(εε0S1/d1)と近似できる。
ここで、図24のメサエッチング法によるHBTにてベース・コレクタ層接合面積S1=(1/2)Sと仮定した場合と同様に、本実施形態においてもベース・コレクタ層接合面積S1=(1/2)Sと仮定する。このため、メサエッチング法におけるHBTの最大発振周波数fmax1は、図22のHBTのfmaxに対して、fmax=(ft/8πRbCbc))1/2を用い、Cbc以外の変化がないと仮定して計算すると、fmax1=fmax(Cbc1/Cbc)1/2=fmax(ε/(0.5ε))1/2となる。ここで、コレクタ層がInPの場合は、比誘電率ε=12.35よりfmax1=1.41fmaxとなる。メサエッチング法のHBTの最大発振周波数fmax0は、前述したようにfmax0=1.36fmaxであるため、本実施形態の方が最大発振周波数をより向上させることができる。なお、上記の最大発振周波数fmaxの計算の説明を簡略化するために、遮断周波数ftなどを一定としているが、遮断周波数ftはベース・コレクタ容量Cbcが減少するに伴って上がる。このため、fmax=(ft/8πRbCbc))1/2からわかるように、最大発振周波数fmaxは本計算よりも、さらに向上する。
【0048】
以上のように、本実施形態の半導体装置は、寄生素子の影響を低減してトランジスタの高速性能を向上できる。また、本実施形態の半導体装置は、貫通孔を有していて補強層により補強される。このため、機械的強度を向上できるため、取り扱いが容易なり、信頼性を向上させることができる。また、本実施形態の半導体装置は、半導体基板を貫通した貫通孔が形成された簡単な構成であるため、製造が容易であり、その結果、コストダウン、高歩留まり、高信頼性、または、製造効率の向上などを実現できる。
【0049】
また、以上の本実施形態における半導体装置の製造方法は、半導体基板1にコレクタ層3、ベース層4、エミッタ層5を含む積層体を形成した後、積層体が形成された半導体基板1の他方の面から少なくとも半導体基板1を貫通する貫通孔21を形成する。貫通孔21は、積層体が形成された半導体基板1の他方の面から形成するため、各積層体を一括して除去することが容易である。また、メサエッチング法のように寄生素子のある領域を側面から除去しないため、貫通孔21を所望の形状に容易に制御して形成できる。
【0050】
また、貫通孔を形成する工程の後であってエミッタ層のパターン形成工程あるいはベース層のパターン形成工程の前に、補強層の形成によって補強されるため、積層体の折れを防止でき量産安定性を向上できる。
【0051】
以上のように、本実施形態の半導体装置の製造方法は、半導体装置を所望の形状に制御して形成できるため、寄生素子の影響を容易に低減でき、トランジスタの高速性能を容易に向上できる。また、上述したように補強層の形成によって量産安定性を向上できる。その結果、本実施形態の半導体装置の製造方法は、コストダウン、高歩留まり、高信頼性、または、製造効率の向上などを実現できる。
【0052】
<実施形態2>
本発明の実施形態2について、以下に示す。図6は、本実施形態の半導体装置を示す断面図であり、実施形態1と同様に、メサ構造のnpn型のHBTの部分を示す。本実施形態の半導体装置は、ベース・エミッタ接合がないベース層4の形成領域Bに、半導体基板1を貫通する貫通孔21が形成されている。貫通孔21が形成されている領域Bにおいて、サブコレクタ層2は除去されているが、コレクタ層3は除去されていない。貫通孔21の形成領域でコレクタ層3が除去されていないことを除き、実施形態1と同様である。このため、実施形態1と共通する部分については、同一符号を付し、その説明を省略する。
【0053】
本実施形態の半導体装置は、半導体基板1、サブコレクタ層2、コレクタ層3、ベース層4、エミッタ層5、エミッタキャップ層6、貫通孔21、補強層31、コレクタ電極11、ベース電極12、エミッタ電極13を有する。そして、貫通孔21は、ベース層4とエミッタ層5とが接合する領域Aを除くベース層4の形成領域の少なくとも一部において半導体基板1を貫通して形成されている。貫通孔21が形成されている領域Bにおいては、サブコレクタ層2が除去され、コレクタ層3の半導体基板1側の表面が露出するまで貫通している。また、貫通孔21の内部と密着し補強する絶縁性の補強層31が、実施形態1と同様にして、形成されている。
【0054】
実施形態2の半導体装置の製造方法は、順次、積層体形成工程、貫通孔形成工程、補強層形成工程、エミッタ層パターン形成工程、ベース層パターン形成工程、コレクタ層パターン形成工程を実施する。貫通孔形成工程で、貫通孔21の形成領域においてコレクタ層3が除去されていないことを除き、実施形態1と同様である。
【0055】
以上の本実施形態は、実施形態1と同様に、ベース層4とエミッタ層5とが接合する領域Aを除いた周囲であって、ベース・エミッタ接合がないベース層4の形成領域Bにおいて半導体基板1を貫通する貫通孔21が形成されている。貫通孔21が形成され、この領域Bの寄生素子となる部分が除去されているため、寄生素子の影響が低減されトランジスタの高速性能を向上できる。また、本実施形態は、貫通孔21を有していて補強層31により補強される。このため、機械的強度を向上できるため、取り扱いが容易となり、信頼性を向上させることができる。以上のように、本実施形態の半導体装置は、実施形態1と同様の効果を得ることができる。
【0056】
<実施形態3>
本発明の実施形態3について、以下に示す。図7は、本実施形態の半導体装置を示す断面図であり、実施形態1と同様に、メサ構造のnpn型のHBTの部分を示す。本実施形態の半導体装置は、ベース・エミッタ接合がないベース層4の形成領域Bに、半導体基板1を貫通する貫通孔21が形成されている。貫通孔21が形成されている領域Bにおいて、サブコレクタ層2は除去されているが、コレクタ層3は除去されていない。また、貫通孔21の内部に、補強層31が形成されていない。貫通孔21の形成領域でコレクタ層3が除去されていないこと、および補強層31が形成されていないことを除き、実施形態1と同様である。このため、実施形態1と共通する部分については、同一符号を付し、その説明を省略する。
【0057】
本実施形態の半導体装置は、半導体基板1、サブコレクタ層2、コレクタ層3、ベース層4、エミッタ層5、エミッタキャップ層6、貫通孔21、コレクタ電極11、ベース電極12、エミッタ電極13を有する。貫通孔21は、ベース層4とエミッタ層5とが接合する領域Aを除くベース層4の形成領域の少なくとも一部において半導体基板1を貫通して形成されている。貫通孔21が形成されている領域Bにおいては、サブコレクタ層2が除去され、コレクタ層3の半導体基板1側の表面が露出するまで貫通している。
【0058】
実施形態3の半導体装置の製造方法は、順次、積層体形成工程、貫通孔形成工程、エミッタ層パターン形成工程、ベース層パターン形成工程、コレクタ層パターン形成工程を実施する。貫通孔形成工程で、貫通孔21の形成領域においてコレクタ層3が除去されていないこと、および補強層形成工程を実施しないことを除き、実施形態1と同様である。
【0059】
以上の本実施形態は、実施形態1と同様に、ベース層4とエミッタ層5とが接合する領域Aを除いた周囲であって、ベース・エミッタ接合がなくベース・コレクタ接合を有するベース層4の形成領域Bにおいて半導体基板1を貫通する貫通孔21が形成されている。この領域Bに貫通孔21が形成され寄生素子となる部分が除去されているため、寄生素子の影響が低減されトランジスタの高速性能を向上できる。以上のように、本実施形態の半導体装置は、実施形態1と同様の効果を得ることができる。なお、半導体装置が所望の強度である場合は、本実施形態のように補強層31を形成しなくても良い。
【0060】
<実施形態4>
本発明の実施形態4について、以下に示す。図8は、本実施形態の半導体装置を示す断面図であり、実施形態1と同様に、メサ構造のnpn型のHBTの部分を示す。本実施形態の半導体装置は、ベース・エミッタ接合がないベース層4の形成領域Bに、半導体基板1を貫通する貫通孔21が形成されている。貫通孔21が形成されている領域Bにおいて、サブコレクタ層2およびコレクタ層3は除去されていない。貫通孔21の形成領域でサブコレクタ層2およびコレクタ層3が除去されていないことを除き、実施形態1と同様である。このため、実施形態1と共通する部分については、同一符号を付し、その説明を省略する。
【0061】
本実施形態の半導体装置は、半導体基板1、サブコレクタ層2、コレクタ層3、ベース層4、エミッタ層5、エミッタキャップ層6、貫通孔21、補強層31、コレクタ電極11、ベース電極12、エミッタ電極13を有する。貫通孔21は、ベース層4とエミッタ層5とが接合する領域Aを除くベース層4の形成領域の少なくとも一部において半導体基板1を貫通して形成されている。貫通孔21が形成されている領域Bにおいては、半導体基板1が除去され、サブコレクタ層2の半導体基板1側の表面が露出するまで貫通している。
【0062】
実施形態4の半導体装置の製造方法は、順次、積層体形成工程、貫通孔形成工程、補強層形成工程、エミッタ層パターン形成工程、ベース層パターン形成工程、コレクタ層パターン形成工程を実施する。貫通孔形成工程で、貫通孔21の形成領域においてサブコレクタ層2およびコレクタ層3が除去されていないことを除き、実施形態1と同様である。
【0063】
以上の本実施形態は、実施形態1と同様に、ベース層4とエミッタ層5とが接合する領域Aを除いた周囲であって、ベース・エミッタ接合がなくベース・コレクタ接合を有するベース層4の形成領域Bにおいて半導体基板1を貫通する貫通孔21が形成されている。この領域Bに貫通孔21が形成され寄生素子となる部分が除去されているため、寄生素子の影響が低減されトランジスタの高速性能を向上できる。また、本実施形態は、貫通孔を有していて補強層により補強される。このため、機械的強度を向上できるため、取り扱いが容易なり、信頼性を向上させることができる。以上のように、本実施形態の半導体装置は、実施形態1と同様の効果を得ることができる。
【0064】
<実施形態5>
本発明の実施形態5について、以下に示す。図9は、本実施形態の半導体装置を示す断面図であり、実施形態1と同様に、メサ構造のnpn型のHBTの部分を示す。本実施形態の半導体装置は、ベース・エミッタ接合がないベース層4の形成領域Bに、半導体基板1を貫通する貫通孔21が形成されている。貫通孔21が形成されている領域Bにおいて、サブコレクタ層2およびコレクタ層3は除去されていない。また、貫通孔21の内部に、補強層31が形成されていない。貫通孔21の形成領域でサブコレクタ層2およびコレクタ層3が除去されていないこと、および補強層31が形成されていないことを除き、実施形態1と同様である。このため、実施形態1と共通する部分については、同一符号を付し、その説明を省略する。
【0065】
本実施形態の半導体装置は、半導体基板1、サブコレクタ層2、コレクタ層3、ベース層4、エミッタ層5、エミッタキャップ層6、貫通孔21、コレクタ電極11、ベース電極12、エミッタ電極13を有する。貫通孔21は、ベース層4とエミッタ層5とが接合する領域Aを除くベース層4の形成領域の少なくとも一部において半導体基板1を貫通して形成されている。貫通孔21が形成されている領域Bにおいては、半導体基板1が除去され、サブコレクタ層2の半導体基板1側の表面が露出するまで貫通している。
【0066】
実施形態5の半導体装置の製造方法は、順次、積層体形成工程、貫通孔形成工程、エミッタ層パターン形成工程、ベース層パターン形成工程、コレクタ層パターン形成工程を実施する。貫通孔形成工程で、貫通孔21の形成領域においてサブコレクタ層2、コレクタ層3が除去されていないこと、および補強層形成工程を実施しないことを除き、実施形態1と同様である。
【0067】
以上の本実施形態は、実施形態1と同様に、ベース層4とエミッタ層5とが接合する領域Aを除いた周囲であって、ベース・エミッタ接合がなくベース・コレクタ接合を有するベース層4の形成領域Bにおいて半導体基板1を貫通する貫通孔21が形成されている。この領域Bに貫通孔21が形成され寄生素子となる部分が除去されているため、寄生素子の影響が低減されトランジスタの高速性能を向上できる。以上のように、本実施形態の半導体装置は、実施形態1と同様の効果を得ることができる。なお、半導体装置が所望の強度である場合は、本実施形態のように補強層31を形成しなくても良い。
【0068】
<実施形態6>
本発明の実施形態6について、以下に示す。図10は、本実施形態の半導体装置を示す断面図であり、実施形態1と同様に、メサ構造のnpn型のHBTの部分を示す。ベース・エミッタ接合がないベース層4の形成領域Bには、半導体基板1を貫通する第1貫通孔21aおよび第2貫通孔21bが形成されている。第1貫通孔21aの内部には第1補強層31aが設けられており、第2貫通孔21bの内部には第2補強層31bが設けられている。このように本実施形態の半導体装置は、貫通孔として、第1貫通孔21a、第2貫通孔21bを有し、補強層として第1補強層21、第2補強層31bを有する。複数の貫通孔21a,21bおよび複数の補強層31a,31bを有することを除き、実施形態1と同様である。このため、実施形態1と共通する部分については、同一符号を付し、その説明を省略する。
【0069】
本実施形態の半導体装置は、半導体基板1、サブコレクタ層2、コレクタ層3、ベース層4、エミッタ層5、エミッタキャップ層6、第1貫通孔21a、第2貫通孔21b、第1補強層31a、第2補強層31b、コレクタ電極11、ベース電極12、エミッタ電極13を有する。
【0070】
第1貫通孔21aは、ベース層4とエミッタ層5とが接合する領域Aを除くベース層4の形成領域の少なくとも一部において半導体基板1を貫通して形成されている。第1貫通孔21aは、ベース・エミッタ接合がないベース層4の形成領域Bを含み、ベース層4の形成領域Bよりも広くなるように形成されている。また、第1貫通孔21aが形成されている領域においては、サブコレクタ層2が除去されている。そして、第1補強層31aが第1貫通孔21aの内部を覆うように設けられている。また、第1補強層31aは、半導体基板1の主面と反対側の面を覆うように形成されている。
【0071】
第2貫通孔21bは、ベース層4とエミッタ層5とが接合する領域Aを除くベース層4の形成領域の少なくとも一部において半導体基板1を貫通して形成されている。第2貫通孔21bは、第1貫通孔21aが形成されている領域より狭く、ベース・エミッタ接合がないベース層4の形成領域Bと略同じと領域内に形成されている。第2貫通孔21bが形成されている領域においては、コレクタ層3が除去され、ベース層4の半導体基板1側の表面が露出するまで貫通している。このように、第2貫通孔21bは、第1貫通孔21aよりも深く形成されている。また、第2貫通孔21bと第1貫通孔21aは、互いの一方の端部側が連続するようにして形成されている。そして、第2貫通孔21bの内部には第2補強層31bが設けられている。第2補強層31bは、さらに、半導体基板1の主面と反対側の面を覆うように形成されている。
【0072】
実施形態6の半導体装置の製造方法は、図10〜図16に示すように、順次、積層体形成工程、第1貫通孔形成工程、第1補強層形成工程、第2貫通孔形成工程、第2貫通孔形成工程、エミッタ層パターン形成工程、ベース層パターン形成工程、コレクタ層パターン形成工程を実施する。第2貫通孔形成工程においては、第1貫通孔21aが形成された領域内に、第1貫通孔21aが形成された領域より狭く、第1貫通孔21aより深い第2貫通孔21bを形成する。
【0073】
積層体形成工程においては、図11に示すように、半導体基板1に、サブコレクタ層2、コレクタ層3、ベース層4、エミッタ層5、エミッタキャップ層6の半導体の積層体を形成する。この積層体は、実施形態1と同様にして形成される。
【0074】
第1貫通孔形成工程においては、図12に示すように、積層体が形成された半導体基板1の他方の面から、少なくとも半導体基板1を貫通する第1貫通孔21aを形成する。第1貫通孔形成工程は、積層体が形成された半導体基板1の面と反対側にある他方の面に、レジスト膜のエッチングマスク(図示なし)を形成する。エッチングマスクは、第1貫通孔21aを形成する領域が開口され形成される。その後、RIEなどの異方性エッチングにより、エッチングマスクの開口領域にある、半導体基板1、サブコレクタ層2を順次、除去して、コレクタ層3の半導体基板1側の表面が露出するように第1貫通孔21aを形成する。
【0075】
第1補強層形成工程においては、図13に示すように、第1貫通孔21aの内部と密着し補強する絶縁性の第1補強層31aを形成する。第1補強層31aは、CVD法によって、絶縁性であるシリコン窒化物を第1貫通孔21aの内部の表面を覆うようにして形成される。そして、さらに、第1補強層31aを、半導体基板1の主面と反対側の面を覆うように形成する。
【0076】
第2貫通孔形成工程においては、図14に示すように、積層体が形成された半導体基板1の他方の面から、第1貫通孔21aの形成された領域内の一部に第2貫通孔21bを形成する。第2貫通孔形成工程は、第1貫通孔形成工程と同様にして、積層体が形成された半導体基板1の面と反対側にある他方の面に、レジスト膜のエッチングマスク(図示なし)を形成する。エッチングマスクは、第2貫通孔21bを形成する領域が開口され形成される。ここで、第2貫通孔21bを形成する領域は、第1貫通孔21aが形成された領域より狭い領域とする。この第2貫通孔21bを形成する領域は、前述したように、ベース・エミッタ接合がないベース層4の形成領域Bに相当する。そして、第2貫通孔21bが第1貫通孔21aより深くなるように形成する。第2貫通孔21bは、RIEなどの異方性エッチングにより、エッチングマスクの開口領域にある、第1補強層31a、サブコレクタ層2、コレクタ層3を順次、除去して、ベース層2の半導体基板1側の表面を露出させて形成される。
【0077】
第2補強層形成工程においては、図15に示すように、第2貫通孔21の内部と密着し補強する絶縁性の第2補強層31bを形成する。第2補強層31bは、CVD法によって、第1貫通孔21aおよび第2貫通孔21bの内部に絶縁性であるシリコン窒化物を充填して形成される。そして、さらに、第2補強層31bは、半導体基板1の主面と反対側の面を覆うように、第1補強層31aに積層して形成される。
【0078】
エミッタ層パターン加工工程においては、図16に示すように、第1および第2補強層31a、31bが形成された第1および第2貫通孔21a、21bを半導体基板1の深さ方向に投影した領域を除く所定のパターンとなるようにエミッタ層5のパターン加工をする。本実施形態のエミッタ層パターン加工工程は、実施形態1と同様にして行い、エミッタ電極13を形成後、エミッタキャップ層6のパターン加工をし、エミッタ層5のパターン加工をする。
【0079】
ベース層パターン加工工程においては、図10に示すように、パターン形成されたエミッタ層5の形成領域Aと第2貫通孔21bを半導体基板1の深さ方向に投影した領域Bの少なくとも一部とを含む所定のパターンとなるようにベース層4のパターン加工をする。本実施形態のベース層パターン加工工程は、実施形態1と同様にして行い、ベース電極12を形成後、ベース層4のパターン加工をする。
【0080】
ベース層4のパターン加工は、まず、レジスト膜(図示なし)を全面に形成する。全面に形成されたレジスト膜は、パターン形成されたエミッタ層5を半導体基板1の深さ方向に投影した領域Aと第2貫通孔21bを半導体基板1の深さ方向に投影した領域Bとを含み、ベース層4が所定のパターンとなるようにマスク加工される。ベース層4のパターン加工は、マスク加工されたレジスト膜をエッチングマスクとしたウェットエッチングにより行われる。ベース層4は、コレクタ層3の表面が露出するまでウェットエッチングにより除去され、パターン加工される。
【0081】
コレクタ層パターン加工工程においては、図10に示すように、パターン加工されたエミッタ層5の形成領域Aと、第2貫通孔21bを半導体基板1の深さ方向に投影した領域Bとを含む所定のパターンとなるようにコレクタ層3のパターン加工をする。本実施形態のコレクタ層パターン形成工程は、実施形態1と同様にして行い、ベース層4をパターン加工する際に用いたエッチングマスクを用いてコレクタ層3のパターン加工をする。前述したように、第2貫通孔21bを半導体基板1の深さ方向に投影した領域Bのコレクタ層3の形成領域には、第2補強層31bが充填された第2貫通孔21が形成されている。このため、本実施形態のコレクタ層パターン形成工程においては、パターン加工されたコレクタ層3の一方の端部には、側面が露出した第2補強層31bが現れる。
【0082】
次いで、図10に示すように、実施形態1と同様にして、サブコレクタ層2に接続するコレクタ電極11を形成し、サブコレクタ層2のパターン加工をする。
【0083】
各半導体の積層体のパターン形成をした後、シリコン窒化膜などの層間絶縁膜(図示なし)を被覆する。その層間絶縁膜にコレクタ電極11、ベース電極12、エミッタ電極13に対応するコンタクトホール(図示なし)を形成する。そして、各コンタクトホールに配線層(図示なし)を形成して引き出し電極(図示なし)を設ける。以上のようにして、本実施形態の半導体装置であるHBTを製造する。
【0084】
以上の本実施形態は、実施形態1と同様に、ベース層4とエミッタ層5とが接合する領域Aを除いた周囲であって、ベース・エミッタ接合がないベース層4の形成領域Bにおいて半導体基板1を貫通する第1および第2貫通孔21a,21bが形成されている。第1および第2貫通孔21a,21bが形成され、この領域Bの寄生素子となる部分が除去されているため、寄生素子の影響が低減されトランジスタの高速性能を向上できる。また、本実施形態の半導体装置は、第1および第2貫通孔21a,21bの内部に、それぞれ第1補強層31a、第2補強層31bが形成され補強されている。このため、機械的強度を向上できるため、取り扱いが容易なり、信頼性を向上させることができる。
【0085】
本実施形態における半導体装置の製造方法は、半導体基板1に半導体の積層体を形成した後、積層体が形成された半導体基板1の他方の面から少なくとも半導体基板1を貫通する第1および第2貫通孔21a,21bを形成する。本実施形態では、実施形態1と異なり、第1貫通孔21a、第2貫通孔21bの複数の貫通孔を形成している。第2貫通孔を形成する工程においては、第1貫通孔21aが形成された領域内に、第1貫通孔21aが形成された領域より狭く、第1貫通孔21aより深い第2貫通孔21bを形成する。このため、1段階で所望の貫通孔を形成する場合にその貫通孔のアスペクト比が高いために形成することが困難であっても、本実施形態の半導体装置の製造方法のように、複数段階を経て貫通孔を形成することで所望な貫通孔を形成することができ、所望に寄生素子を除去できることが容易となる。
【0086】
<実施形態7>
本発明の実施形態7について、以下に示す。図17は、本実施形態の半導体装置を示す断面図であり、メサ構造のnpn型のHBTの部分を示す。本実施形態の半導体装置は、貫通孔21を挟んで、複数のHBTが形成されている。複数のHBTにおいて、ベース・エミッタ接合がないそれぞれのベース層4a,4bの形成領域Bに、半導体基板1を貫通する貫通孔21が形成され、この領域Bのベース層4a,4bの表面にそれぞれベース電極12a,12bが形成されている。そして、貫通孔21の内部には補強層31が設けられている。複数のHBTを有することを除き、実施形態1と同様である。このため、実施形態1と共通する部分については、同一符号を付し、その説明を省略する。
【0087】
実施形態7の半導体装置の製造方法は、図17〜図21に示すように、順次、積層体形成工程、貫通孔形成工程、補強層形成工程、エミッタ層パターン形成工程、ベース層パターン形成工程、コレクタ層パターン形成工程を実施する。
【0088】
積層体形成工程においては、図18に示すように、半導体基板1に、サブコレクタ層2、コレクタ層3、ベース層4、エミッタ層5、エミッタキャップ層6の半導体の積層体を形成する。この積層体は、実施形態1と同様にして形成される。
【0089】
貫通孔形成工程においては、図19に示すように、積層体が形成された半導体基板1の他方の面から少なくとも半導体基板1を貫通する貫通孔21を形成する。貫通孔21は、素子形成領域を分離する素子間分離領域となる位置に形成される。この貫通孔21は、実施形態1と同様にして形成される。
【0090】
補強層形成工程においては、図20に示すように、貫通孔21の内部と密着し補強する絶縁性の補強層31を形成する。補強層31は、実施形態1と同様に、貫通孔21の内部を充填するように形成される。貫通孔21の内部に形成された補強層31は、素子形成領域を分離する素子間分離領域となる。そして、さらに、補強層31を、半導体基板1の主面と反対側の面を覆うように形成する。
【0091】
エミッタ層パターン加工工程においては、図21に示すように、貫通孔21を半導体基板1の深さ方向に投影した領域を除く所定のパターンとなるようにエミッタ層5のパターン加工をする。
【0092】
本実施形態のエミッタ層パターン加工工程は、まず、エミッタキャップ層6の上面に2つのエミッタ電極13a,13bを形成する。2つのエミッタ電極13a,13bは、実施形態1と同様のリフトオフ法により、貫通孔21を半導体基板1の深さ方向に投影した領域を挟むように形成される。そして、形成された2つのエミッタ電極13a,13bをエッチングマスクとして、実施形態1と同様にして、エミッタキャップ層6をウェットエッチングして、2つのパターン加工されたエミッタキャップ層6a,6bとする。そして、2つのパターン加工されたエミッタキャップ層6a,6bをエッチングマスクとして、実施形態1と同様にして、エミッタ層5をウェットエッチングして、2つのパターン加工されたエミッタ層5a,5bとする。
【0093】
ベース層パターン加工工程においては、図17に示すように、パターン形成されたエミッタ層5a,5bの形成領域A1,A2と貫通孔21を半導体基板1の深さ方向に投影した領域Bの少なくとも一部を含む所定のパターンとなるようにベース層4のパターン加工をする。本実施形態のベース層パターン加工工程は、まず、ベース層4の上面の一部に2つのベース電極12a,12bを形成する。ベース電極12a,12bは、貫通孔21を半導体基板1の深さ方向に投影した領域Bであってベース層4の表面露出部分、つまり、エミッタ・ベース接合がなく貫通孔21が形成されている領域に、実施形態1と同様にして形成される。
【0094】
次いで、ベース層4のパターン加工をする。実施形態1と同様にして、パターン形成されたエミッタ層5a,5bを半導体基板1の深さ方向に投影した領域Aと貫通孔21を半導体基板1の深さ方向に投影した領域Bとを含み、ベース層4が所定の複数のパターンとなるように、レジスト膜(図示なし)をマスク加工する。ベース層4は、マスク加工されたレジスト膜をエッチングマスクとしたウェットエッチングによりパターン加工される。ベース層4は、コレクタ層3の表面が露出するまでウェットエッチングにより除去され、2つのパターン加工されたベース層4a,abが形成される。また、このウェットエッチングにより、貫通孔21を半導体基板1の深さ方向に投影した領域Bにおいては、一部の領域で貫通孔21の内部に形成された補強層31の表面が露出する。
【0095】
コレクタ層パターン加工工程においては、図17に示すように、パターン加工されたエミッタ層5a,5bの形成領域A1,A2と、貫通孔21を半導体基板1の深さ方向に投影した領域Bの少なくとも一部とを含む所定のパターンとなるようにコレクタ層3のパターン加工をする。本実施形態のコレクタ層パターン形成工程は、実施形態1と同様にして行い、ベース層4をパターン加工する際に用いたエッチングマスクを用いてコレクタ層3のパターン加工をする。なお、貫通孔21を半導体基板1の深さ方向に投影した領域Bにおいて露出している補強層31は、殆どエッチングされない。
【0096】
次いで、図17に示すように、実施形態1と同様にして、サブコレクタ層2に接続するコレクタ電極11を形成し、サブコレクタ層2のパターン加工をする。
【0097】
各半導体の積層体のパターン形成をした後、シリコン窒化膜などの層間絶縁膜(図示なし)を被覆する。その層間絶縁膜にコレクタ電極11、ベース電極12、エミッタ電極13に対応するコンタクトホール(図示なし)を形成する。そして、各コンタクトホールに配線層(図示なし)を形成して引き出し電極(図示なし)を設ける。以上のようにして、本実施形態の半導体装置であるHBTを製造する。
【0098】
以上の本実施形態は、1つの貫通孔21を挟んで複数のバイポーラトランジスタであるHBTが形成されているが、実施形態1と同様に、ベース層4a、4bとエミッタ層5a、5bとがそれぞれ接合する領域Aを除いた周囲であって、ベース・エミッタ接合がないベース層4a,4bの形成領域Bにおいて半導体基板1を貫通する貫通孔21が形成されている。貫通孔21が形成され、この領域Bの寄生素子となる部分が除去されているため、寄生素子の影響が低減されトランジスタの高速性能を向上できる。また、本実施形態の半導体装置は、貫通孔21の内部に、補強層31が形成され補強されている。このため、機械的強度を向上できるため、取り扱いが容易なり、信頼性を向上させることができる。補強層31は、素子分離領域としての機能も併せ持つため、本実施形態の半導体装置は、工程を簡略化して、効率的に製造できる。
【0099】
本実施形態における半導体装置の製造方法は、半導体基板1に半導体の積層体を形成した後、積層体が形成された半導体基板1の他方の面から少なくとも半導体基板1を貫通する貫通孔21を形成する。本実施形態では、実施形態1と異なり、貫通孔21を挟んで複数のHBTが形成されるように、各半導体の積層体をパターン加工する。以上のように、本実施形態は、コストダウン、高歩留まり、高信頼性、または、製造効率の向上などを実現できる。
【0100】
なお、本発明の実施に際しては、上記した実施の形態に限定されるものではなく、種々の変形形態を採用することができる。
【0101】
たとえば、上記実施形態においては、メサ構造のバイポーラトランジスタについて説明したが、プレーナ型構造のバイポーラトランジスタについても適用できる。
【0102】
【発明の効果】
本発明によれば、寄生素子の影響を低減してトランジスタの高速性能を向上でき、構成が簡単で製造が容易であり、その結果、コストダウン、高歩留まり、高信頼性、または、製造効率の向上などを実現できる半導体装置およびその製造方法を提供できる。
【図面の簡単な説明】
【図1】図1は本発明の実施形態1に係る半導体装置の断面図である。
【図2】図2は本発明の実施形態1に係る半導体装置の製造方法の一工程を示す断面図である。
【図3】図3は本発明の実施形態1に係る半導体装置の製造方法の一工程を示す断面図である。
【図4】図4は本発明の実施形態1に係る半導体装置の製造方法の一工程を示す断面図である。
【図5】図5は本発明の実施形態1に係る半導体装置の製造方法の一工程を示す断面図である。
【図6】図6は本発明の実施形態2に係る半導体装置の断面図である。
【図7】図7は本発明の実施形態3に係る半導体装置の断面図である。
【図8】図8は本発明の実施形態4に係る半導体装置の断面図である。
【図9】図9は本発明の実施形態5に係る半導体装置の断面図である。
【図10】図10は本発明の実施形態6に係る半導体装置の断面図である。
【図11】図11は本発明の実施形態6に係る半導体装置の製造方法の一工程を示す断面図である。
【図12】図12は本発明の実施形態6に係る半導体装置の製造方法の一工程を示す断面図である。
【図13】図13は本発明の実施形態6に係る半導体装置の製造方法の一工程を示す断面図である。
【図14】図14は本発明の実施形態6に係る半導体装置の製造方法の一工程を示す断面図である。
【図15】図15は本発明の実施形態6に係る半導体装置の製造方法の一工程を示す断面図である。
【図16】図16は本発明の実施形態6に係る半導体装置の製造方法の一工程を示す断面図である。
【図17】図17は本発明の実施形態7に係る半導体装置の断面図である。
【図18】図18は本発明の実施形態7に係る半導体装置の製造方法の一工程を示す断面図である。
【図19】図19は本発明の実施形態7に係る半導体装置の製造方法の一工程を示す断面図である。
【図20】図20は本発明の実施形態7に係る半導体装置の製造方法の一工程を示す断面図である。
【図21】図21は本発明の実施形態7に係る半導体装置の製造方法の一工程を示す断面図である。
【図22】図22は従来の半導体装置の断面図である。
【図23】図23は従来のアイソレーション法による半導体装置の断面図である。
【図24】図24は従来のメサエッチング法による半導体装置の断面図である。
【符号の説明】
1,1a,1b:半導体基板、2a,2b:サブコレクタ層、3,3a,3b:コレクタ層、4,4a,4b:ベース層、5,5a,5b:エミッタ層、6,6a,6b:エミッタキャップ層、11,11a,11b:コレクタ電極、12,12a,12b:ベース電極、13,13a,13b:エミッタ電極、21,21a,21b:貫通孔、31,31a,31b:補強層
【発明の属する技術分野】
本発明は、半導体装置およびその製造方法に関する。
【0002】
【従来の技術】
近年、携帯電話などの無線通信システムにおける電力増幅器のトランジスタは、低消費電力で高速通信を実現させるため、ヘテロ接合バイポーラトランジスタ(HBT)などが多く用いられている。
【0003】
図22はメサ構造のnpn型HBTの断面図であり、半導体基板101に順次、n+型のサブコレクタ層102、n型のコレクタ層103、p型のベース層104、n型のエミッタ層105、n型のエミッタキャップ層106が形成され、サブコレクタ層102の露出した表面にコレクタ電極111、ベース層104の露出した表面にベース電極112、エミッタキャップ層106の露出した表面にエミッタ電極113が形成されている。HBTなどのトランジスタは、トランジスタ内の寄生素子により、トランジスタの高速性能に影響を受けることが知られている。上記のメサ構造のHBTにおいては、ベース・エミッタ接合を有する動作領域Aの周囲に、ベース電極112を表面に形成するために、ベース・エミッタ接合がなくベース・コレクタ接合を有する外部領域Bがあり、この外部領域Bに起因する寄生素子が主に高速性能を劣化させている。寄生素子としては、エミッタ抵抗Re、ベース抵抗Rb、コレクタ抵抗Rc、ベース・コレクタ間容量Cbcなどがある。
【0004】
HBTなどのバイポーラトランジスタの高速性能を示す因子である最大発振周波数fmaxは、遮断周波数ftとベース寄生抵抗Rbとベース・コレクタ間容量Cbcを用いて、fmax=(ft/8πRbCbc))1/2で近似され、ベース寄生抵抗Rbとベース・コレクタ間寄生容量Cbcなどに影響を受ける。最大発振周波数fmaxを高めるためには、ベース・コレクタ間容量Cbcを低減させることが、特に有効であることが知られている。
【0005】
従来のバイポーラトランジスタにおいて、寄生素子の影響を低減させて高速性能を向上させるために、アイソレーション法(たとえば、非特許文献1参照)、メサエッチング法(たとえば、特許文献1参照)などの方法が提案されている。
【0006】
【非特許文献1】
上田大輔 監修・著,「情報通信の新時代を拓く−高周波・光半導体デバイス」,社団法人電子情報通信学会,平成13年3月15日,p.95
【特許文献1】
特開2000−349091号公報(図6、段落0002〜0004)
【0007】
【発明が解決しようとする課題】
従来のHBTについて、図23および図24の断面図を用いて説明する。図23はアイソレーション法により形成されたものであり、図24はメサエッチング法により形成されている。
【0008】
図23に示すアイソレーション法による従来のHBTは、外部領域Bのn型のコレクタ層103に、プロトンなどをイオン注入されたアイソレーション層103aが形成されている。アイソレーション層103aは、コレクタ層103よりも実質的にn型濃度が下げられ空乏層厚が厚くなり、寄生素子の影響が低減されている。アイソレーション層103aを形成する方法は、外部領域Bのベース層104を透過させる場合と、コレクタ層103の側面から実施する場合がある。しかし、両者とも以下に示すような不具合がある。外部領域Bのベース層104を透過させる前者の方法は、ベース層104へのイオン注入ダメージが大きいために、コンタクト抵抗がばらつき、コンタクト不良が発生する場合がある。また、コレクタ層103の側面からイオン注入する後者の方法は、イオン注入装置の構成上、傾きを持たせてイオン注入する必要があるため、イオン濃度、イオン注入の深さの制御が困難であった。
【0009】
図24は、メサエッチング法により形成された従来のHBTであり、外部領域Bのベース層104の下にあるコレクタ層103をアンダーカットして除去しているため、寄生素子の影響が低減され、高速性能が向上している。
【0010】
ここで、図24のメサエッチング法によるHBTの最大発振周波数fmaxについて、図22に示したHBTと比較して以下に説明する。図22に示したHBTにおけるベース・コレクタ間容量Cbcは、ベース・コレクタ接合面積S、ベース・サブコレクタ間距離d、比誘電率ε、真空誘電率ε0を用いて、Cbc=εε0S/dと表すことができる。一方、図24に示すメサエッチング法のHBTのベース・コレクタ間容量Cbc0は、アンダーカット後のベース・コレクタ接合面積S1と、アンダーカットされた面積S2を用いると、Cbc0=(εε0S1/d)+(ε0S2/d)と表すことができる。ここで、アンダーカット長:ベース層長=1:2とすると、S1=(1/2)S、S2=(1/2)Sとなる。ここで、前述のSとは、S=S1+S2の関係にある。このため、メサエッチング法におけるHBTの最大発振周波数fmax0は、図22のHBTのfmaxに対して、fmax=(ft/8πRbCbc))1/2を用い、Cbc以外の変化がないと仮定すると、fmax0=fmax(Cbc0/Cbc)1/2=fmax(ε/(0.5ε+0.5))1/2となる。ここで、コレクタ層がInPの場合は比誘電率ε=12.35よりfmax0=1.36fmaxとなり、メサエッチング法のHBTの方が図22のHBTよりも高速性能を有することがわかる。
【0011】
しかしながら、メサエッチング法による従来のHBTは、数nm程度の薄膜のベース層104を支持する層がないため、ベース層104の機械的強度が不十分となって折れるなど取り扱いが困難であり、量産安定性や半導体装置の信頼性が十分でなかった。また、メサエッチング法においては、コレクタ層103のエピタキシャル成長方向と垂直な方向でエッチングを停止することが容易ではないため、サイドエッチングを制御することが困難であった。
【0012】
以上のように、従来においては、寄生素子の影響を低減させようとしても、構成が複雑であるため、十分な高速性能を有する半導体装置を製造することが困難であった。これに伴って、従来においては、トランジスタの高速性能を向上させる場合、コストダウン、高歩留まり、高信頼性、製造効率向上などを実現することが困難となっていた。
【0013】
したがって、本発明は、寄生素子の影響を低減してトランジスタの高速性能を向上でき、構成が簡単で製造が容易であり、その結果、コストダウン、高歩留まり、高信頼性、または、製造効率の向上などを実現できる半導体装置およびその製造方法を提供することを目的とする。
【0014】
【課題を解決するための手段】
上記目的を達成するために、本発明の半導体装置は、半導体基板と、前記半導体基板に形成されたコレクタ層と、前記コレクタ層と接合するベース層と、前記ベース層と接合するエミッタ層と、を有し、前記ベース層と前記エミッタ層とが接合する領域を除く前記ベース層の形成領域の少なくとも一部において前記半導体基板を貫通する貫通孔が形成されている。本発明においては、前記貫通孔の内部と密着し補強する絶縁性の補強層が形成されていることが好ましい。
【0015】
以上により本発明の半導体装置は、ベース層とエミッタ層とが接合する領域を除くベース層の形成領域の少なくとも一部において半導体基板を貫通する貫通孔が形成され、寄生素子となる領域が低減されている。また、上記本発明の半導体装置は、貫通孔を有していて前記補強層により補強される。
【0016】
また、本発明の半導体装置の製造方法は、半導体基板にコレクタ層、ベース層、エミッタ層を含む半導体の積層体を形成する工程と、前記積層体が形成された前記半導体基板の他方の面から少なくとも前記半導体基板を貫通する貫通孔を形成する工程と、前記貫通孔の内部と密着し補強する絶縁性の補強層を形成する工程と、前記補強層が形成された貫通孔を前記半導体基板の深さ方向に投影した領域を除く所定のパターンとなるように前記エミッタ層のパターン加工をする工程と、前記パターン形成されたエミッタ層の形成領域と前記補強層が形成された貫通孔を前記半導体基板の深さ方向に投影した領域の少なくとも一部とを含む所定のパターンとなるように前記ベース層のパターン加工をする工程と、を有する。本発明においては、前記貫通孔を形成する工程の後であって、前記エミッタ層のパターン形成工程あるいは前記ベース層のパターン形成工程の前に、前記貫通孔の内部と密着し補強する絶縁性の補強層を形成する工程と、を有することが好ましい。
【0017】
以上により、本発明の半導体装置の製造方法は、半導体基板にコレクタ層、ベース層、エミッタ層を含む積層体を形成した後、積層体が形成された半導体基板の他方の面から少なくとも半導体基板を貫通する貫通孔を形成するため、貫通孔の形状は制御して形成できる。そして、上記の如く、エミッタ層、ベース層、コレクタ層のパターン形成をする。また、貫通孔を形成する工程の後であってエミッタ層、ベース層、コレクタ層のパターン形成の前に、補強層の形成によって補強するため、積層体の折れを防止でき量産安定性を向上できる。
【0018】
【発明の実施の形態】
本発明の実施形態の一例について、図面を参照して説明する。
【0019】
<実施形態1>
本発明の実施形態1について、以下に示す。図1は、実施形態1の半導体装置の構成を示す断面図であり、メサ構造のnpn型HBTの部分を示す。本実施形態の半導体装置は、半導体基板1、サブコレクタ層2、コレクタ層3、ベース層4、エミッタ層5、エミッタキャップ層6、貫通孔21、補強層31、コレクタ電極11、ベース電極12、エミッタ電極13を有する。
【0020】
半導体基板1はInPであり、薄い円盤状に加工したウエハであって鏡面研磨された主面を有する。サブコレクタ層2は、n+型InGaAsであり、半導体基板1の主面上に形成されている。コレクタ層3は、n型InPであり、サブコレクタ層2の上に形成されている。ベース層4は、p型InGaAsであり、コレクタ層3の上に形成され、コレクタ層3とpn接合している。エミッタ層5は、n型InPであり、ベース層4の上に形成され、ベース層4とpn接合している。エミッタキャップ層6は、n型InGaAsであり、エミッタ層5の上に形成されている。本実施形態においては、エミッタ層5のバンドギャップがベース層4のバンドギャップより広く、バンドギャップの異なる異種の半導体の接合、つまりへテロ接合を有する。
【0021】
貫通孔21は、ベース層4とエミッタ層5とが接合する領域Aを除くベース層4の形成領域の少なくとも一部の領域Bにおいて形成されており、半導体基板1を貫通している。貫通孔21が形成されている領域Bにおいては、サブコレクタ層2およびコレクタ層3が除去され、ベース層4の半導体基板1側の表面が露出している。
【0022】
補強層31は、絶縁性であるシリコン窒化物で形成され、貫通孔21の内部と密着し補強している。補強層31は、貫通孔21の内部に充填され形成されている。そして、補強層31は、半導体基板1の主面と反対側の面を覆っている。補強層31は、シリコン窒化物の他、有機膜であるベンゾシクロブテン(BCB)など、誘電率が低い材料を用いることが好適である。
【0023】
コレクタ電極11は、コレクタ層3が形成されたサブコレクタ層2の他の領域上にオーミック接合して形成され、サブコレクタ層2を介してコレクタ層3と接続している。ベース電極13は、エミッタ層5が形成されたベース層4の他の領域上にオーミック接合して形成されている。エミッタ電極13はエミッタキャップ層6の上にオーミック接合して形成され、エミッタキャップ層6を介してエミッタ層5と接続している。コレクタ電極11、ベース電極12、エミッタ電極は、いずれもTi,Pt,Auを順次積層して設けられている。オーミック接合抵抗を減らすため、エミッタキャップ層6はエミッタ層5より高い不純物濃度であり、サブコレクタ層2はコレクタ層3より高い不純物濃度である。
【0024】
以下に、実施形態1に係る半導体装置の製造方法について、図1〜図5を用いて説明する。本実施形態の半導体装置の製造方法は、順次、積層体形成工程、貫通孔形成工程、補強層形成工程、エミッタ層パターン形成工程、ベース層パターン形成工程、コレクタ層パターン形成工程を実施する。
【0025】
積層体形成工程は、図2に示すように、半導体基板1にコレクタ層3、ベース層4、エミッタ層5を含む半導体の積層体を形成する工程である。本工程においては、コレクタ層3を形成する前に、コレクタ層3より不純物濃度が高いサブコレクタ層2を形成し、そして、エミッタ層5を形成後、エミッタキャップ層6を形成する。
【0026】
半導体基板1に形成されたサブコレクタ層2、コレクタ層3、ベース層4、エミッタ層5、エミッタキャップ層6の積層体は、MBE(Molecular Beam Epitaxy)法またはMOCVD(Metal OrganicChemical Vapor Deposition)法などによって、エピタキシャル成長で形成される。
【0027】
まず、半導体基板1の主面全面にサブコレクタ層2を形成する。半導体基板1はFeドープされたInPの半導体のウエハを用いる。サブコレクタ層2は、MBE法により、不純物濃度1×1019cm−3程度のSiドープされたn+型のInGaAsを用いて厚さ400nm程度にて形成される。
【0028】
そして、サブコレクタ層2の上面全面にコレクタ層3を形成する。コレクタ層13は、MBE法により、不純物濃度2×1016cm−3程度のSiドープされたn型のInPを用いて、厚さ500nm程度にて形成される。
【0029】
そして、コレクタ層13の上面全面にベース層14を形成する。ベース層14は、MBE法により、不純物濃度2×1019cm−3程度のCドープされたp型のInGaAsを用いて厚さ75nm程度にて形成される。
【0030】
次いで、ベース層14の上面全面にエミッタ層15を形成する。エミッタ層15は、MBE法により、不純物濃度5×1017cm−3程度のSiドープされたn型のInPを用いて厚さ50nm程度にて形成する。
【0031】
そして、エミッタ層15の上面全面にエミッタキャップ層16を形成する。エミッタキャップ層16は、MBE法により、不純物濃度1×1019cm−3程度のSiをドープされたn型のInGaAsを厚さ50nm程度にて形成する。
【0032】
貫通孔形成工程は、図3に示すように、積層体が形成された半導体基板1の他方の面から少なくとも半導体基板1を貫通する貫通孔21を形成する工程である。貫通孔形成工程は、積層体が形成された半導体基板1の面と反対側にある他方の面に、レジスト膜のエッチングマスク(図示なし)を形成する。エッチングマスクは、貫通孔21を形成する領域が、開口されている。貫通孔21を形成する領域は、前述したように、ベース・エミッタ接合がないベース層4の形成領域Bに相当する。そして、RIEなどの異方性エッチングにより、エッチングマスクの開口領域にある、半導体基板1、サブコレクタ層2、コレクタ層3を順次、除去して、ベース層4の半導体基板1側の表面が露出するように貫通孔21を形成する。
【0033】
補強層形成工程は、図4に示すように、貫通孔21の内部と密着し補強する絶縁性の補強層31を形成する工程である。補強層31は、CVD法によって、貫通孔21の内部に絶縁性であるシリコン窒化物を充填させ形成される。この際に、貫通孔形成工程で露出されたベース層4まで、補強層31が充填されることが好ましい。そして、さらに、補強層31は、半導体基板1の主面と反対側の面を覆うように形成される。
【0034】
エミッタ層パターン加工工程は、図5に示すように、補強層31が形成された貫通孔21を半導体基板1の深さ方向に投影した領域Bを除く所定のパターンとなるようにエミッタ層5のパターン加工をする工程である。
【0035】
エミッタ層パターン加工工程は、まず、エミッタキャップ層6の上面の一部にエミッタ電極13を形成する。エミッタ電極13は、たとえば以下に示すようなリフトオフ法などにより形成される。リフトオフ法においては、まず、エミッタキャップ層6の全面にレジスト膜(図示無し)を形成する。そして、そのレジスト膜は、貫通孔21を半導体基板1の深さ方向に投影した領域Bを除く周囲の領域に、エミッタ層5をパターン加工するための所定のパターンに基づいて開口され、マスク加工される。レジスト膜は、エミッタキャップ層6が露出するまで開口される。その露出したエミッタキャップ層6の上に、Ti、Pt、Auの積層体を形成した後、レジスト膜をアッシングして、エミッタ電極13を形成する。
【0036】
次いで、InGaAsのエミッタキャップ層6のパターン加工をする。エミッタキャップ層6のパターン加工は、エミッタ電極17をマスクとして、たとえばリン酸(H3PO4):過酸化水素(H2O2):水(H2O)の混合液を用いたウェットエッチングにより行われる。エミッタキャップ層6は、エミッタ層5の表面が露出するまでウェットエッチングにより除去され、パターン加工される。
【0037】
次いで、InPのエミッタ層5のパターン加工をする。エミッタ層5のパターン加工は、エミッタキャップ層16をマスクとして、たとえば、塩酸(HCl):水(H2O)=1:1の混合液を用いたウェットエッチングにより行われる。エミッタ層5は、ベース層4の表面が露出するまでウェットエッチングにより除去され、パターン加工される。
【0038】
ベース層パターン加工工程は、図1に示すように、パターン形成されたエミッタ層5の形成領域Aと貫通孔21を半導体基板1の深さ方向に投影した領域Bの少なくとも一部とを含む所定のパターンとなるようにベース層4のパターン加工をする工程である。
【0039】
まず、ベース層4の上面の一部にベース電極12を形成する。ベース電極12は、貫通孔21を半導体基板1の深さ方向に投影した領域Bであってベース層4の表面露出部分、つまり、エミッタ・ベース接合がなく貫通孔21が形成されていた領域に形成される。ベース電極12は、たとえば前述のエミッタ電極13と同様にリフトオフ法などによりTi、Pt、Auの積層体にて形成される。
【0040】
次いで、InGaAsのベース層4のパターン加工をする。ベース層4のパターン加工は、まず、レジスト膜(図示なし)をベース層4の全面に形成する。全面に形成されたレジスト膜は、パターン形成されたエミッタ層5を半導体基板1の深さ方向に投影した領域Aと貫通孔21を半導体基板1の深さ方向に投影した領域Bとを含み、ベース層4が所定のパターンとなるようにマスク加工される。ベース層4のパターン加工は、マスク加工されたレジスト膜をエッチングマスクとし、リン酸(H3PO4):過酸化水素(H2O2):水(H2O)の混合液を用いたウェットエッチングにより行われる。ベース層4は、コレクタ層3の表面が露出するまでウェットエッチングにより除去され、パターン加工される。
【0041】
コレクタ層パターン加工工程は、コレクタ層3をパターン加工する工程である。本実施形態では、パターン加工されたエミッタ層5の形成領域Aと貫通孔21を半導体基板1の深さ方向に投影した領域Bの少なくとも一部とを含む所定のパターンとなるようにコレクタ層3のパターン加工をする。
【0042】
InPのコレクタ層3は、ベース層4をパターン加工する際に用いたエッチングマスクを用いて、たとえば、塩酸(HCl):水(H2O)=1:1の混合液をエッチング液としてウェットエッチングされる。コレクタ層3は、サブコレクタ層2の表面が露出するまでウェットエッチングにより除去され、パターン加工される。前述したように、貫通孔21を半導体基板1の深さ方向に投影した領域Bのコレクタ層3の形成領域には、貫通孔21が形成され、その貫通孔21に補強層31が充填されている。このため、本実施形態のコレクタ層パターン形成工程においては、パターン加工されたコレクタ層3の一方の端部には、側面が露出した補強層31が現れる。
【0043】
次いで、図1に示すように、サブコレクタ層2に接続するコレクタ電極11を形成する。コレクタ電極11は、エミッタ電極13、ベース電極12と同様に、たとえばリフトオフ法などにより、Ti、Pt、Auの積層体で形成される。
【0044】
次いで、InGaAsのサブコレクタ層2のパターン形成をする。サブコレクタ層2のパターン加工は、ベース層4と同様に、所定に形状にマスク加工されたレジスト膜をエッチングマスクとし、リン酸(H3PO4):過酸化水素(H2O2):水(H2O)の混合液を用いたウェットエッチングにより行われる。
【0045】
各半導体の積層体のパターン形成をした後、シリコン窒化膜などの層間絶縁膜(図示なし)を被覆する。その層間絶縁膜にコレクタ電極11、ベース電極12、エミッタ電極13に対応するコンタクトホール(図示なし)を形成する。そして、各コンタクトホールに配線層(図示なし)を形成して引き出し電極(図示なし)を設ける。以上のようにして、本実施形態の半導体装置であるHBTを製造する。
【0046】
以上の本実施形態の半導体装置において、ベース層4とエミッタ層5とが接合する領域Aは、ベース・エミッタ接合を有してトランジスタ動作する領域である。この領域Aの周囲であってベース・エミッタ接合がないベース層4の形成領域Bは、ベース電極12をベース層4の表面に形成するための領域であり、トランジスタ動作には寄与せず、接合容量、拡散容量などの寄生素子を有していた。しかしながら、本実施形態の半導体装置は、ベース・エミッタ接合がなく寄生素子を有するベース層4の形成領域Bにおいて半導体基板1を貫通する貫通孔21が形成され、その貫通孔21が形成されている領域においては、サブコレクタ層2と、コレクタ層3とが除去されている。このように寄生素子となる部分が除去されて貫通孔21となっているため、寄生素子の影響が低減されトランジスタの高速性能を向上できる。
【0047】
ここで、本実施形態によるHBTの最大発振周波数fmaxについて、前述の図22に示したHBT、および、図24のメサエッチング法によるHBTと比較して以下に説明する。本実施形態のベース・コレクタ間容量Cbc1は、貫通孔21形成後のベース・コレクタ接合面積S1と、貫通孔21が形成された面積S2、ベース・サブコレクタ間距離d1、貫通孔21形成領域のベース・サブコレクタ間距離d2,比誘電率ε、真空誘電率ε0を用いると、Cbc1=(εε0S1/d1)+(εS2/d2)と表すことができる。ここで、d2は、ベース・サブコレクタ間距離がなく無限大となるため、Cbc1=(εε0S1/d1)と近似できる。
ここで、図24のメサエッチング法によるHBTにてベース・コレクタ層接合面積S1=(1/2)Sと仮定した場合と同様に、本実施形態においてもベース・コレクタ層接合面積S1=(1/2)Sと仮定する。このため、メサエッチング法におけるHBTの最大発振周波数fmax1は、図22のHBTのfmaxに対して、fmax=(ft/8πRbCbc))1/2を用い、Cbc以外の変化がないと仮定して計算すると、fmax1=fmax(Cbc1/Cbc)1/2=fmax(ε/(0.5ε))1/2となる。ここで、コレクタ層がInPの場合は、比誘電率ε=12.35よりfmax1=1.41fmaxとなる。メサエッチング法のHBTの最大発振周波数fmax0は、前述したようにfmax0=1.36fmaxであるため、本実施形態の方が最大発振周波数をより向上させることができる。なお、上記の最大発振周波数fmaxの計算の説明を簡略化するために、遮断周波数ftなどを一定としているが、遮断周波数ftはベース・コレクタ容量Cbcが減少するに伴って上がる。このため、fmax=(ft/8πRbCbc))1/2からわかるように、最大発振周波数fmaxは本計算よりも、さらに向上する。
【0048】
以上のように、本実施形態の半導体装置は、寄生素子の影響を低減してトランジスタの高速性能を向上できる。また、本実施形態の半導体装置は、貫通孔を有していて補強層により補強される。このため、機械的強度を向上できるため、取り扱いが容易なり、信頼性を向上させることができる。また、本実施形態の半導体装置は、半導体基板を貫通した貫通孔が形成された簡単な構成であるため、製造が容易であり、その結果、コストダウン、高歩留まり、高信頼性、または、製造効率の向上などを実現できる。
【0049】
また、以上の本実施形態における半導体装置の製造方法は、半導体基板1にコレクタ層3、ベース層4、エミッタ層5を含む積層体を形成した後、積層体が形成された半導体基板1の他方の面から少なくとも半導体基板1を貫通する貫通孔21を形成する。貫通孔21は、積層体が形成された半導体基板1の他方の面から形成するため、各積層体を一括して除去することが容易である。また、メサエッチング法のように寄生素子のある領域を側面から除去しないため、貫通孔21を所望の形状に容易に制御して形成できる。
【0050】
また、貫通孔を形成する工程の後であってエミッタ層のパターン形成工程あるいはベース層のパターン形成工程の前に、補強層の形成によって補強されるため、積層体の折れを防止でき量産安定性を向上できる。
【0051】
以上のように、本実施形態の半導体装置の製造方法は、半導体装置を所望の形状に制御して形成できるため、寄生素子の影響を容易に低減でき、トランジスタの高速性能を容易に向上できる。また、上述したように補強層の形成によって量産安定性を向上できる。その結果、本実施形態の半導体装置の製造方法は、コストダウン、高歩留まり、高信頼性、または、製造効率の向上などを実現できる。
【0052】
<実施形態2>
本発明の実施形態2について、以下に示す。図6は、本実施形態の半導体装置を示す断面図であり、実施形態1と同様に、メサ構造のnpn型のHBTの部分を示す。本実施形態の半導体装置は、ベース・エミッタ接合がないベース層4の形成領域Bに、半導体基板1を貫通する貫通孔21が形成されている。貫通孔21が形成されている領域Bにおいて、サブコレクタ層2は除去されているが、コレクタ層3は除去されていない。貫通孔21の形成領域でコレクタ層3が除去されていないことを除き、実施形態1と同様である。このため、実施形態1と共通する部分については、同一符号を付し、その説明を省略する。
【0053】
本実施形態の半導体装置は、半導体基板1、サブコレクタ層2、コレクタ層3、ベース層4、エミッタ層5、エミッタキャップ層6、貫通孔21、補強層31、コレクタ電極11、ベース電極12、エミッタ電極13を有する。そして、貫通孔21は、ベース層4とエミッタ層5とが接合する領域Aを除くベース層4の形成領域の少なくとも一部において半導体基板1を貫通して形成されている。貫通孔21が形成されている領域Bにおいては、サブコレクタ層2が除去され、コレクタ層3の半導体基板1側の表面が露出するまで貫通している。また、貫通孔21の内部と密着し補強する絶縁性の補強層31が、実施形態1と同様にして、形成されている。
【0054】
実施形態2の半導体装置の製造方法は、順次、積層体形成工程、貫通孔形成工程、補強層形成工程、エミッタ層パターン形成工程、ベース層パターン形成工程、コレクタ層パターン形成工程を実施する。貫通孔形成工程で、貫通孔21の形成領域においてコレクタ層3が除去されていないことを除き、実施形態1と同様である。
【0055】
以上の本実施形態は、実施形態1と同様に、ベース層4とエミッタ層5とが接合する領域Aを除いた周囲であって、ベース・エミッタ接合がないベース層4の形成領域Bにおいて半導体基板1を貫通する貫通孔21が形成されている。貫通孔21が形成され、この領域Bの寄生素子となる部分が除去されているため、寄生素子の影響が低減されトランジスタの高速性能を向上できる。また、本実施形態は、貫通孔21を有していて補強層31により補強される。このため、機械的強度を向上できるため、取り扱いが容易となり、信頼性を向上させることができる。以上のように、本実施形態の半導体装置は、実施形態1と同様の効果を得ることができる。
【0056】
<実施形態3>
本発明の実施形態3について、以下に示す。図7は、本実施形態の半導体装置を示す断面図であり、実施形態1と同様に、メサ構造のnpn型のHBTの部分を示す。本実施形態の半導体装置は、ベース・エミッタ接合がないベース層4の形成領域Bに、半導体基板1を貫通する貫通孔21が形成されている。貫通孔21が形成されている領域Bにおいて、サブコレクタ層2は除去されているが、コレクタ層3は除去されていない。また、貫通孔21の内部に、補強層31が形成されていない。貫通孔21の形成領域でコレクタ層3が除去されていないこと、および補強層31が形成されていないことを除き、実施形態1と同様である。このため、実施形態1と共通する部分については、同一符号を付し、その説明を省略する。
【0057】
本実施形態の半導体装置は、半導体基板1、サブコレクタ層2、コレクタ層3、ベース層4、エミッタ層5、エミッタキャップ層6、貫通孔21、コレクタ電極11、ベース電極12、エミッタ電極13を有する。貫通孔21は、ベース層4とエミッタ層5とが接合する領域Aを除くベース層4の形成領域の少なくとも一部において半導体基板1を貫通して形成されている。貫通孔21が形成されている領域Bにおいては、サブコレクタ層2が除去され、コレクタ層3の半導体基板1側の表面が露出するまで貫通している。
【0058】
実施形態3の半導体装置の製造方法は、順次、積層体形成工程、貫通孔形成工程、エミッタ層パターン形成工程、ベース層パターン形成工程、コレクタ層パターン形成工程を実施する。貫通孔形成工程で、貫通孔21の形成領域においてコレクタ層3が除去されていないこと、および補強層形成工程を実施しないことを除き、実施形態1と同様である。
【0059】
以上の本実施形態は、実施形態1と同様に、ベース層4とエミッタ層5とが接合する領域Aを除いた周囲であって、ベース・エミッタ接合がなくベース・コレクタ接合を有するベース層4の形成領域Bにおいて半導体基板1を貫通する貫通孔21が形成されている。この領域Bに貫通孔21が形成され寄生素子となる部分が除去されているため、寄生素子の影響が低減されトランジスタの高速性能を向上できる。以上のように、本実施形態の半導体装置は、実施形態1と同様の効果を得ることができる。なお、半導体装置が所望の強度である場合は、本実施形態のように補強層31を形成しなくても良い。
【0060】
<実施形態4>
本発明の実施形態4について、以下に示す。図8は、本実施形態の半導体装置を示す断面図であり、実施形態1と同様に、メサ構造のnpn型のHBTの部分を示す。本実施形態の半導体装置は、ベース・エミッタ接合がないベース層4の形成領域Bに、半導体基板1を貫通する貫通孔21が形成されている。貫通孔21が形成されている領域Bにおいて、サブコレクタ層2およびコレクタ層3は除去されていない。貫通孔21の形成領域でサブコレクタ層2およびコレクタ層3が除去されていないことを除き、実施形態1と同様である。このため、実施形態1と共通する部分については、同一符号を付し、その説明を省略する。
【0061】
本実施形態の半導体装置は、半導体基板1、サブコレクタ層2、コレクタ層3、ベース層4、エミッタ層5、エミッタキャップ層6、貫通孔21、補強層31、コレクタ電極11、ベース電極12、エミッタ電極13を有する。貫通孔21は、ベース層4とエミッタ層5とが接合する領域Aを除くベース層4の形成領域の少なくとも一部において半導体基板1を貫通して形成されている。貫通孔21が形成されている領域Bにおいては、半導体基板1が除去され、サブコレクタ層2の半導体基板1側の表面が露出するまで貫通している。
【0062】
実施形態4の半導体装置の製造方法は、順次、積層体形成工程、貫通孔形成工程、補強層形成工程、エミッタ層パターン形成工程、ベース層パターン形成工程、コレクタ層パターン形成工程を実施する。貫通孔形成工程で、貫通孔21の形成領域においてサブコレクタ層2およびコレクタ層3が除去されていないことを除き、実施形態1と同様である。
【0063】
以上の本実施形態は、実施形態1と同様に、ベース層4とエミッタ層5とが接合する領域Aを除いた周囲であって、ベース・エミッタ接合がなくベース・コレクタ接合を有するベース層4の形成領域Bにおいて半導体基板1を貫通する貫通孔21が形成されている。この領域Bに貫通孔21が形成され寄生素子となる部分が除去されているため、寄生素子の影響が低減されトランジスタの高速性能を向上できる。また、本実施形態は、貫通孔を有していて補強層により補強される。このため、機械的強度を向上できるため、取り扱いが容易なり、信頼性を向上させることができる。以上のように、本実施形態の半導体装置は、実施形態1と同様の効果を得ることができる。
【0064】
<実施形態5>
本発明の実施形態5について、以下に示す。図9は、本実施形態の半導体装置を示す断面図であり、実施形態1と同様に、メサ構造のnpn型のHBTの部分を示す。本実施形態の半導体装置は、ベース・エミッタ接合がないベース層4の形成領域Bに、半導体基板1を貫通する貫通孔21が形成されている。貫通孔21が形成されている領域Bにおいて、サブコレクタ層2およびコレクタ層3は除去されていない。また、貫通孔21の内部に、補強層31が形成されていない。貫通孔21の形成領域でサブコレクタ層2およびコレクタ層3が除去されていないこと、および補強層31が形成されていないことを除き、実施形態1と同様である。このため、実施形態1と共通する部分については、同一符号を付し、その説明を省略する。
【0065】
本実施形態の半導体装置は、半導体基板1、サブコレクタ層2、コレクタ層3、ベース層4、エミッタ層5、エミッタキャップ層6、貫通孔21、コレクタ電極11、ベース電極12、エミッタ電極13を有する。貫通孔21は、ベース層4とエミッタ層5とが接合する領域Aを除くベース層4の形成領域の少なくとも一部において半導体基板1を貫通して形成されている。貫通孔21が形成されている領域Bにおいては、半導体基板1が除去され、サブコレクタ層2の半導体基板1側の表面が露出するまで貫通している。
【0066】
実施形態5の半導体装置の製造方法は、順次、積層体形成工程、貫通孔形成工程、エミッタ層パターン形成工程、ベース層パターン形成工程、コレクタ層パターン形成工程を実施する。貫通孔形成工程で、貫通孔21の形成領域においてサブコレクタ層2、コレクタ層3が除去されていないこと、および補強層形成工程を実施しないことを除き、実施形態1と同様である。
【0067】
以上の本実施形態は、実施形態1と同様に、ベース層4とエミッタ層5とが接合する領域Aを除いた周囲であって、ベース・エミッタ接合がなくベース・コレクタ接合を有するベース層4の形成領域Bにおいて半導体基板1を貫通する貫通孔21が形成されている。この領域Bに貫通孔21が形成され寄生素子となる部分が除去されているため、寄生素子の影響が低減されトランジスタの高速性能を向上できる。以上のように、本実施形態の半導体装置は、実施形態1と同様の効果を得ることができる。なお、半導体装置が所望の強度である場合は、本実施形態のように補強層31を形成しなくても良い。
【0068】
<実施形態6>
本発明の実施形態6について、以下に示す。図10は、本実施形態の半導体装置を示す断面図であり、実施形態1と同様に、メサ構造のnpn型のHBTの部分を示す。ベース・エミッタ接合がないベース層4の形成領域Bには、半導体基板1を貫通する第1貫通孔21aおよび第2貫通孔21bが形成されている。第1貫通孔21aの内部には第1補強層31aが設けられており、第2貫通孔21bの内部には第2補強層31bが設けられている。このように本実施形態の半導体装置は、貫通孔として、第1貫通孔21a、第2貫通孔21bを有し、補強層として第1補強層21、第2補強層31bを有する。複数の貫通孔21a,21bおよび複数の補強層31a,31bを有することを除き、実施形態1と同様である。このため、実施形態1と共通する部分については、同一符号を付し、その説明を省略する。
【0069】
本実施形態の半導体装置は、半導体基板1、サブコレクタ層2、コレクタ層3、ベース層4、エミッタ層5、エミッタキャップ層6、第1貫通孔21a、第2貫通孔21b、第1補強層31a、第2補強層31b、コレクタ電極11、ベース電極12、エミッタ電極13を有する。
【0070】
第1貫通孔21aは、ベース層4とエミッタ層5とが接合する領域Aを除くベース層4の形成領域の少なくとも一部において半導体基板1を貫通して形成されている。第1貫通孔21aは、ベース・エミッタ接合がないベース層4の形成領域Bを含み、ベース層4の形成領域Bよりも広くなるように形成されている。また、第1貫通孔21aが形成されている領域においては、サブコレクタ層2が除去されている。そして、第1補強層31aが第1貫通孔21aの内部を覆うように設けられている。また、第1補強層31aは、半導体基板1の主面と反対側の面を覆うように形成されている。
【0071】
第2貫通孔21bは、ベース層4とエミッタ層5とが接合する領域Aを除くベース層4の形成領域の少なくとも一部において半導体基板1を貫通して形成されている。第2貫通孔21bは、第1貫通孔21aが形成されている領域より狭く、ベース・エミッタ接合がないベース層4の形成領域Bと略同じと領域内に形成されている。第2貫通孔21bが形成されている領域においては、コレクタ層3が除去され、ベース層4の半導体基板1側の表面が露出するまで貫通している。このように、第2貫通孔21bは、第1貫通孔21aよりも深く形成されている。また、第2貫通孔21bと第1貫通孔21aは、互いの一方の端部側が連続するようにして形成されている。そして、第2貫通孔21bの内部には第2補強層31bが設けられている。第2補強層31bは、さらに、半導体基板1の主面と反対側の面を覆うように形成されている。
【0072】
実施形態6の半導体装置の製造方法は、図10〜図16に示すように、順次、積層体形成工程、第1貫通孔形成工程、第1補強層形成工程、第2貫通孔形成工程、第2貫通孔形成工程、エミッタ層パターン形成工程、ベース層パターン形成工程、コレクタ層パターン形成工程を実施する。第2貫通孔形成工程においては、第1貫通孔21aが形成された領域内に、第1貫通孔21aが形成された領域より狭く、第1貫通孔21aより深い第2貫通孔21bを形成する。
【0073】
積層体形成工程においては、図11に示すように、半導体基板1に、サブコレクタ層2、コレクタ層3、ベース層4、エミッタ層5、エミッタキャップ層6の半導体の積層体を形成する。この積層体は、実施形態1と同様にして形成される。
【0074】
第1貫通孔形成工程においては、図12に示すように、積層体が形成された半導体基板1の他方の面から、少なくとも半導体基板1を貫通する第1貫通孔21aを形成する。第1貫通孔形成工程は、積層体が形成された半導体基板1の面と反対側にある他方の面に、レジスト膜のエッチングマスク(図示なし)を形成する。エッチングマスクは、第1貫通孔21aを形成する領域が開口され形成される。その後、RIEなどの異方性エッチングにより、エッチングマスクの開口領域にある、半導体基板1、サブコレクタ層2を順次、除去して、コレクタ層3の半導体基板1側の表面が露出するように第1貫通孔21aを形成する。
【0075】
第1補強層形成工程においては、図13に示すように、第1貫通孔21aの内部と密着し補強する絶縁性の第1補強層31aを形成する。第1補強層31aは、CVD法によって、絶縁性であるシリコン窒化物を第1貫通孔21aの内部の表面を覆うようにして形成される。そして、さらに、第1補強層31aを、半導体基板1の主面と反対側の面を覆うように形成する。
【0076】
第2貫通孔形成工程においては、図14に示すように、積層体が形成された半導体基板1の他方の面から、第1貫通孔21aの形成された領域内の一部に第2貫通孔21bを形成する。第2貫通孔形成工程は、第1貫通孔形成工程と同様にして、積層体が形成された半導体基板1の面と反対側にある他方の面に、レジスト膜のエッチングマスク(図示なし)を形成する。エッチングマスクは、第2貫通孔21bを形成する領域が開口され形成される。ここで、第2貫通孔21bを形成する領域は、第1貫通孔21aが形成された領域より狭い領域とする。この第2貫通孔21bを形成する領域は、前述したように、ベース・エミッタ接合がないベース層4の形成領域Bに相当する。そして、第2貫通孔21bが第1貫通孔21aより深くなるように形成する。第2貫通孔21bは、RIEなどの異方性エッチングにより、エッチングマスクの開口領域にある、第1補強層31a、サブコレクタ層2、コレクタ層3を順次、除去して、ベース層2の半導体基板1側の表面を露出させて形成される。
【0077】
第2補強層形成工程においては、図15に示すように、第2貫通孔21の内部と密着し補強する絶縁性の第2補強層31bを形成する。第2補強層31bは、CVD法によって、第1貫通孔21aおよび第2貫通孔21bの内部に絶縁性であるシリコン窒化物を充填して形成される。そして、さらに、第2補強層31bは、半導体基板1の主面と反対側の面を覆うように、第1補強層31aに積層して形成される。
【0078】
エミッタ層パターン加工工程においては、図16に示すように、第1および第2補強層31a、31bが形成された第1および第2貫通孔21a、21bを半導体基板1の深さ方向に投影した領域を除く所定のパターンとなるようにエミッタ層5のパターン加工をする。本実施形態のエミッタ層パターン加工工程は、実施形態1と同様にして行い、エミッタ電極13を形成後、エミッタキャップ層6のパターン加工をし、エミッタ層5のパターン加工をする。
【0079】
ベース層パターン加工工程においては、図10に示すように、パターン形成されたエミッタ層5の形成領域Aと第2貫通孔21bを半導体基板1の深さ方向に投影した領域Bの少なくとも一部とを含む所定のパターンとなるようにベース層4のパターン加工をする。本実施形態のベース層パターン加工工程は、実施形態1と同様にして行い、ベース電極12を形成後、ベース層4のパターン加工をする。
【0080】
ベース層4のパターン加工は、まず、レジスト膜(図示なし)を全面に形成する。全面に形成されたレジスト膜は、パターン形成されたエミッタ層5を半導体基板1の深さ方向に投影した領域Aと第2貫通孔21bを半導体基板1の深さ方向に投影した領域Bとを含み、ベース層4が所定のパターンとなるようにマスク加工される。ベース層4のパターン加工は、マスク加工されたレジスト膜をエッチングマスクとしたウェットエッチングにより行われる。ベース層4は、コレクタ層3の表面が露出するまでウェットエッチングにより除去され、パターン加工される。
【0081】
コレクタ層パターン加工工程においては、図10に示すように、パターン加工されたエミッタ層5の形成領域Aと、第2貫通孔21bを半導体基板1の深さ方向に投影した領域Bとを含む所定のパターンとなるようにコレクタ層3のパターン加工をする。本実施形態のコレクタ層パターン形成工程は、実施形態1と同様にして行い、ベース層4をパターン加工する際に用いたエッチングマスクを用いてコレクタ層3のパターン加工をする。前述したように、第2貫通孔21bを半導体基板1の深さ方向に投影した領域Bのコレクタ層3の形成領域には、第2補強層31bが充填された第2貫通孔21が形成されている。このため、本実施形態のコレクタ層パターン形成工程においては、パターン加工されたコレクタ層3の一方の端部には、側面が露出した第2補強層31bが現れる。
【0082】
次いで、図10に示すように、実施形態1と同様にして、サブコレクタ層2に接続するコレクタ電極11を形成し、サブコレクタ層2のパターン加工をする。
【0083】
各半導体の積層体のパターン形成をした後、シリコン窒化膜などの層間絶縁膜(図示なし)を被覆する。その層間絶縁膜にコレクタ電極11、ベース電極12、エミッタ電極13に対応するコンタクトホール(図示なし)を形成する。そして、各コンタクトホールに配線層(図示なし)を形成して引き出し電極(図示なし)を設ける。以上のようにして、本実施形態の半導体装置であるHBTを製造する。
【0084】
以上の本実施形態は、実施形態1と同様に、ベース層4とエミッタ層5とが接合する領域Aを除いた周囲であって、ベース・エミッタ接合がないベース層4の形成領域Bにおいて半導体基板1を貫通する第1および第2貫通孔21a,21bが形成されている。第1および第2貫通孔21a,21bが形成され、この領域Bの寄生素子となる部分が除去されているため、寄生素子の影響が低減されトランジスタの高速性能を向上できる。また、本実施形態の半導体装置は、第1および第2貫通孔21a,21bの内部に、それぞれ第1補強層31a、第2補強層31bが形成され補強されている。このため、機械的強度を向上できるため、取り扱いが容易なり、信頼性を向上させることができる。
【0085】
本実施形態における半導体装置の製造方法は、半導体基板1に半導体の積層体を形成した後、積層体が形成された半導体基板1の他方の面から少なくとも半導体基板1を貫通する第1および第2貫通孔21a,21bを形成する。本実施形態では、実施形態1と異なり、第1貫通孔21a、第2貫通孔21bの複数の貫通孔を形成している。第2貫通孔を形成する工程においては、第1貫通孔21aが形成された領域内に、第1貫通孔21aが形成された領域より狭く、第1貫通孔21aより深い第2貫通孔21bを形成する。このため、1段階で所望の貫通孔を形成する場合にその貫通孔のアスペクト比が高いために形成することが困難であっても、本実施形態の半導体装置の製造方法のように、複数段階を経て貫通孔を形成することで所望な貫通孔を形成することができ、所望に寄生素子を除去できることが容易となる。
【0086】
<実施形態7>
本発明の実施形態7について、以下に示す。図17は、本実施形態の半導体装置を示す断面図であり、メサ構造のnpn型のHBTの部分を示す。本実施形態の半導体装置は、貫通孔21を挟んで、複数のHBTが形成されている。複数のHBTにおいて、ベース・エミッタ接合がないそれぞれのベース層4a,4bの形成領域Bに、半導体基板1を貫通する貫通孔21が形成され、この領域Bのベース層4a,4bの表面にそれぞれベース電極12a,12bが形成されている。そして、貫通孔21の内部には補強層31が設けられている。複数のHBTを有することを除き、実施形態1と同様である。このため、実施形態1と共通する部分については、同一符号を付し、その説明を省略する。
【0087】
実施形態7の半導体装置の製造方法は、図17〜図21に示すように、順次、積層体形成工程、貫通孔形成工程、補強層形成工程、エミッタ層パターン形成工程、ベース層パターン形成工程、コレクタ層パターン形成工程を実施する。
【0088】
積層体形成工程においては、図18に示すように、半導体基板1に、サブコレクタ層2、コレクタ層3、ベース層4、エミッタ層5、エミッタキャップ層6の半導体の積層体を形成する。この積層体は、実施形態1と同様にして形成される。
【0089】
貫通孔形成工程においては、図19に示すように、積層体が形成された半導体基板1の他方の面から少なくとも半導体基板1を貫通する貫通孔21を形成する。貫通孔21は、素子形成領域を分離する素子間分離領域となる位置に形成される。この貫通孔21は、実施形態1と同様にして形成される。
【0090】
補強層形成工程においては、図20に示すように、貫通孔21の内部と密着し補強する絶縁性の補強層31を形成する。補強層31は、実施形態1と同様に、貫通孔21の内部を充填するように形成される。貫通孔21の内部に形成された補強層31は、素子形成領域を分離する素子間分離領域となる。そして、さらに、補強層31を、半導体基板1の主面と反対側の面を覆うように形成する。
【0091】
エミッタ層パターン加工工程においては、図21に示すように、貫通孔21を半導体基板1の深さ方向に投影した領域を除く所定のパターンとなるようにエミッタ層5のパターン加工をする。
【0092】
本実施形態のエミッタ層パターン加工工程は、まず、エミッタキャップ層6の上面に2つのエミッタ電極13a,13bを形成する。2つのエミッタ電極13a,13bは、実施形態1と同様のリフトオフ法により、貫通孔21を半導体基板1の深さ方向に投影した領域を挟むように形成される。そして、形成された2つのエミッタ電極13a,13bをエッチングマスクとして、実施形態1と同様にして、エミッタキャップ層6をウェットエッチングして、2つのパターン加工されたエミッタキャップ層6a,6bとする。そして、2つのパターン加工されたエミッタキャップ層6a,6bをエッチングマスクとして、実施形態1と同様にして、エミッタ層5をウェットエッチングして、2つのパターン加工されたエミッタ層5a,5bとする。
【0093】
ベース層パターン加工工程においては、図17に示すように、パターン形成されたエミッタ層5a,5bの形成領域A1,A2と貫通孔21を半導体基板1の深さ方向に投影した領域Bの少なくとも一部を含む所定のパターンとなるようにベース層4のパターン加工をする。本実施形態のベース層パターン加工工程は、まず、ベース層4の上面の一部に2つのベース電極12a,12bを形成する。ベース電極12a,12bは、貫通孔21を半導体基板1の深さ方向に投影した領域Bであってベース層4の表面露出部分、つまり、エミッタ・ベース接合がなく貫通孔21が形成されている領域に、実施形態1と同様にして形成される。
【0094】
次いで、ベース層4のパターン加工をする。実施形態1と同様にして、パターン形成されたエミッタ層5a,5bを半導体基板1の深さ方向に投影した領域Aと貫通孔21を半導体基板1の深さ方向に投影した領域Bとを含み、ベース層4が所定の複数のパターンとなるように、レジスト膜(図示なし)をマスク加工する。ベース層4は、マスク加工されたレジスト膜をエッチングマスクとしたウェットエッチングによりパターン加工される。ベース層4は、コレクタ層3の表面が露出するまでウェットエッチングにより除去され、2つのパターン加工されたベース層4a,abが形成される。また、このウェットエッチングにより、貫通孔21を半導体基板1の深さ方向に投影した領域Bにおいては、一部の領域で貫通孔21の内部に形成された補強層31の表面が露出する。
【0095】
コレクタ層パターン加工工程においては、図17に示すように、パターン加工されたエミッタ層5a,5bの形成領域A1,A2と、貫通孔21を半導体基板1の深さ方向に投影した領域Bの少なくとも一部とを含む所定のパターンとなるようにコレクタ層3のパターン加工をする。本実施形態のコレクタ層パターン形成工程は、実施形態1と同様にして行い、ベース層4をパターン加工する際に用いたエッチングマスクを用いてコレクタ層3のパターン加工をする。なお、貫通孔21を半導体基板1の深さ方向に投影した領域Bにおいて露出している補強層31は、殆どエッチングされない。
【0096】
次いで、図17に示すように、実施形態1と同様にして、サブコレクタ層2に接続するコレクタ電極11を形成し、サブコレクタ層2のパターン加工をする。
【0097】
各半導体の積層体のパターン形成をした後、シリコン窒化膜などの層間絶縁膜(図示なし)を被覆する。その層間絶縁膜にコレクタ電極11、ベース電極12、エミッタ電極13に対応するコンタクトホール(図示なし)を形成する。そして、各コンタクトホールに配線層(図示なし)を形成して引き出し電極(図示なし)を設ける。以上のようにして、本実施形態の半導体装置であるHBTを製造する。
【0098】
以上の本実施形態は、1つの貫通孔21を挟んで複数のバイポーラトランジスタであるHBTが形成されているが、実施形態1と同様に、ベース層4a、4bとエミッタ層5a、5bとがそれぞれ接合する領域Aを除いた周囲であって、ベース・エミッタ接合がないベース層4a,4bの形成領域Bにおいて半導体基板1を貫通する貫通孔21が形成されている。貫通孔21が形成され、この領域Bの寄生素子となる部分が除去されているため、寄生素子の影響が低減されトランジスタの高速性能を向上できる。また、本実施形態の半導体装置は、貫通孔21の内部に、補強層31が形成され補強されている。このため、機械的強度を向上できるため、取り扱いが容易なり、信頼性を向上させることができる。補強層31は、素子分離領域としての機能も併せ持つため、本実施形態の半導体装置は、工程を簡略化して、効率的に製造できる。
【0099】
本実施形態における半導体装置の製造方法は、半導体基板1に半導体の積層体を形成した後、積層体が形成された半導体基板1の他方の面から少なくとも半導体基板1を貫通する貫通孔21を形成する。本実施形態では、実施形態1と異なり、貫通孔21を挟んで複数のHBTが形成されるように、各半導体の積層体をパターン加工する。以上のように、本実施形態は、コストダウン、高歩留まり、高信頼性、または、製造効率の向上などを実現できる。
【0100】
なお、本発明の実施に際しては、上記した実施の形態に限定されるものではなく、種々の変形形態を採用することができる。
【0101】
たとえば、上記実施形態においては、メサ構造のバイポーラトランジスタについて説明したが、プレーナ型構造のバイポーラトランジスタについても適用できる。
【0102】
【発明の効果】
本発明によれば、寄生素子の影響を低減してトランジスタの高速性能を向上でき、構成が簡単で製造が容易であり、その結果、コストダウン、高歩留まり、高信頼性、または、製造効率の向上などを実現できる半導体装置およびその製造方法を提供できる。
【図面の簡単な説明】
【図1】図1は本発明の実施形態1に係る半導体装置の断面図である。
【図2】図2は本発明の実施形態1に係る半導体装置の製造方法の一工程を示す断面図である。
【図3】図3は本発明の実施形態1に係る半導体装置の製造方法の一工程を示す断面図である。
【図4】図4は本発明の実施形態1に係る半導体装置の製造方法の一工程を示す断面図である。
【図5】図5は本発明の実施形態1に係る半導体装置の製造方法の一工程を示す断面図である。
【図6】図6は本発明の実施形態2に係る半導体装置の断面図である。
【図7】図7は本発明の実施形態3に係る半導体装置の断面図である。
【図8】図8は本発明の実施形態4に係る半導体装置の断面図である。
【図9】図9は本発明の実施形態5に係る半導体装置の断面図である。
【図10】図10は本発明の実施形態6に係る半導体装置の断面図である。
【図11】図11は本発明の実施形態6に係る半導体装置の製造方法の一工程を示す断面図である。
【図12】図12は本発明の実施形態6に係る半導体装置の製造方法の一工程を示す断面図である。
【図13】図13は本発明の実施形態6に係る半導体装置の製造方法の一工程を示す断面図である。
【図14】図14は本発明の実施形態6に係る半導体装置の製造方法の一工程を示す断面図である。
【図15】図15は本発明の実施形態6に係る半導体装置の製造方法の一工程を示す断面図である。
【図16】図16は本発明の実施形態6に係る半導体装置の製造方法の一工程を示す断面図である。
【図17】図17は本発明の実施形態7に係る半導体装置の断面図である。
【図18】図18は本発明の実施形態7に係る半導体装置の製造方法の一工程を示す断面図である。
【図19】図19は本発明の実施形態7に係る半導体装置の製造方法の一工程を示す断面図である。
【図20】図20は本発明の実施形態7に係る半導体装置の製造方法の一工程を示す断面図である。
【図21】図21は本発明の実施形態7に係る半導体装置の製造方法の一工程を示す断面図である。
【図22】図22は従来の半導体装置の断面図である。
【図23】図23は従来のアイソレーション法による半導体装置の断面図である。
【図24】図24は従来のメサエッチング法による半導体装置の断面図である。
【符号の説明】
1,1a,1b:半導体基板、2a,2b:サブコレクタ層、3,3a,3b:コレクタ層、4,4a,4b:ベース層、5,5a,5b:エミッタ層、6,6a,6b:エミッタキャップ層、11,11a,11b:コレクタ電極、12,12a,12b:ベース電極、13,13a,13b:エミッタ電極、21,21a,21b:貫通孔、31,31a,31b:補強層
Claims (14)
- 半導体基板と、
前記半導体基板に形成されたコレクタ層と、
前記コレクタ層と接合するベース層と、
前記ベース層と接合するエミッタ層と、
を有し、
前記ベース層と前記エミッタ層とが接合する領域を除く前記ベース層の形成領域の少なくとも一部において前記半導体基板を貫通する貫通孔が形成されている半導体装置。 - 前記貫通孔の形成領域において前記コレクタ層が除去されている
請求項1に記載の半導体装置。 - 前記半導体基板と前記コレクタ層との間に前記コレクタ層と接合し前記コレクタ層より高い不純物濃度のサブコレクタ層を有し、
前記貫通孔の形成領域において前記サブコレクタ層が除去されている
請求項1に記載の半導体装置。 - 半導体基板と、
前記半導体基板上に形成されたコレクタ層と、
前記コレクタ層と接合するベース層と、
前記ベース層と接合するエミッタ層と、
を有し、
前記ベース層と前記エミッタ層とが接合する領域を除く前記ベース層の形成領域の少なくとも一部において、前記半導体基板を貫通する貫通孔が形成されており、
前記貫通孔の内部と密着し補強する絶縁性の補強層が形成されている
半導体装置。 - 前記貫通孔の形成領域において前記コレクタ層が除去されている
請求項4に記載の半導体装置。 - 前記半導体基板と前記コレクタ層との間に前記コレクタ層と接合し前記コレクタ層より高い不純物濃度のサブコレクタ層を有し、
前記貫通孔の形成領域において前記サブコレクタ層が除去されている
請求項4に記載の半導体装置。 - 半導体基板にコレクタ層、ベース層、エミッタ層を含む半導体の積層体を形成する工程と、
前記積層体が形成された前記半導体基板の他方の面から少なくとも前記半導体基板を貫通する貫通孔を形成する工程と、
前記貫通孔を前記半導体基板の深さ方向に投影した領域を除く所定のパターンとなるように前記エミッタ層のパターン加工をする工程と、
前記エミッタ層のパターン形成領域と前記貫通孔を前記半導体基板の深さ方向に投影した領域の少なくとも一部とを含む所定のパターンとなるように前記ベース層のパターン加工をする工程と、
を有する半導体装置の製造方法。 - 前記貫通孔を形成する工程において、前記コレクタ層を除去する位置まで貫通孔を形成する
請求項7に記載の半導体装置の製造方法。 - 前記積層体を形成する工程において、前記コレクタ層を形成する前に、前記コレクタ層より不純物濃度が高いサブコレクタ層を形成し、
前記貫通孔を形成する工程において、前記サブコレクタ層を除去する位置まで貫通孔を形成する
請求項7に記載の半導体装置の製造方法。 - 前記貫通孔形成工程において、少なくとも前記半導体基板を貫通する第1貫通孔を形成した後、前記第1貫通孔が形成された領域内に、前記第1貫通孔が形成された領域より狭く前記第1貫通孔より深い第2貫通孔を形成して、前記貫通孔を形成する
請求項7に記載の半導体装置の製造方法。 - 前記エミッタ層パターン加工工程において、前記貫通孔を挟む複数の所定のパターンとなるように前記エミッタ層のパターン加工をする
請求項7に記載の半導体装置の製造方法。 - 半導体基板にコレクタ層、ベース層、エミッタ層を含む半導体の積層体を形成する工程と、
前記積層体が形成された前記半導体基板の他方の面から少なくとも前記半導体基板を貫通する貫通孔を形成する工程と、
前記貫通孔の内部と密着し補強する絶縁性の補強層を形成する工程と、
前記補強層が形成された貫通孔を前記半導体基板の深さ方向に投影した領域を除く所定のパターンとなるように前記エミッタ層のパターン加工をする工程と、
前記パターン形成されたエミッタ層の形成領域と前記補強層が形成された貫通孔を前記半導体基板の深さ方向に投影した領域の少なくとも一部とを含む所定のパターンとなるように前記ベース層のパターン加工をする工程と、
を有する半導体装置の製造方法。 - 前記貫通孔を形成する工程において、前記コレクタ層を除去する位置まで貫通孔を形成する
請求項12に記載の半導体装置の製造方法。 - 前記積層体を形成する工程において、前記コレクタ層を形成する前に、前記コレクタ層より不純物濃度が高いサブコレクタ層を形成し、
前記貫通孔を形成する工程において、前記サブコレクタ層を除去する位置まで貫通孔を形成する
請求項12に記載の半導体装置の製造方法。
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Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003123462A JP2004327896A (ja) | 2003-04-28 | 2003-04-28 | 半導体装置およびその製造方法 |
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JP2003123462A JP2004327896A (ja) | 2003-04-28 | 2003-04-28 | 半導体装置およびその製造方法 |
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JP2004327896A true JP2004327896A (ja) | 2004-11-18 |
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JP2003123462A Pending JP2004327896A (ja) | 2003-04-28 | 2003-04-28 | 半導体装置およびその製造方法 |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2016197618A (ja) * | 2015-04-02 | 2016-11-24 | 住友電気工業株式会社 | 半導体素子及び半導体素子の製造方法 |
-
2003
- 2003-04-28 JP JP2003123462A patent/JP2004327896A/ja active Pending
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