JP2004327757A - 半導体装置 - Google Patents
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Abstract
【課題】歩留まりの低下を抑止するとともに電気的特性を向上させ、さらに装置を小型化することが可能な半導体装置を提供する。
【解決手段】パッケージ基板１０２と、前記パッケージ基板１０２の第１主面上に設けられ、表面に複数のパッドを有する半導体チップ１０１と、前記半導体チップ１０１上に接続部材１１２を介して形成される導電性プレート１１３と、前記導電性プレート１１３と所定の前記パッドとを接続する第２の配線１１４と、前記半導体チップ１０１及び前記第２の配線１１４を封止する封止体１１５と、前記パッケージ基板１０２の第２主面に形成される電極端子１０８とを具備したことを特徴とする半導体装置である。
【選択図】 図２
【解決手段】パッケージ基板１０２と、前記パッケージ基板１０２の第１主面上に設けられ、表面に複数のパッドを有する半導体チップ１０１と、前記半導体チップ１０１上に接続部材１１２を介して形成される導電性プレート１１３と、前記導電性プレート１１３と所定の前記パッドとを接続する第２の配線１１４と、前記半導体チップ１０１及び前記第２の配線１１４を封止する封止体１１５と、前記パッケージ基板１０２の第２主面に形成される電極端子１０８とを具備したことを特徴とする半導体装置である。
【選択図】 図２
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体装置に係り、特にグランドプレーンまたは電源プレーンを有する半導体装置に関する。
【０００２】
【従来の技術】
近年、半導体チップを搭載するパッケージ基板内に電源プレーン或いはグランドプレーンを設けて、半導体チップ上に多数設けられた電源パッド及びグランドパッドの電位を共通化させて、電源パッド間またはグランドパッド間の電位のばらつきを低減させることによって電気的特性を向上させた半導体装置がある。
【０００３】
図１４に従来の半導体装置の平面図を示す。図１５は、図１４に示した半導体装置のＡ−Ａにおける要部断面図である。
【０００４】
図１５に示すように、半導体チップ１４０１を搭載するパッケージ基板１４０２として、複数の絶縁層及び配線層と、グランドプレーンが積層されている。下から順に、第１の絶縁層１４０３、第１の配線層１４０４、第２の絶縁層１４０５、グランドプレーン１４０６、第３の絶縁層１４０７、第２の配線層１４０８、第４の絶縁層１４０９が積層されている。前記第１及び第２の配線層１４０４，１４０８は、前記第１乃至第４の絶縁層１４０３，１４０５，１４０７，１４０９に形成されたビア（図示しない）を介して、相互に接続されている。また、前記第１乃至第４の絶縁層１４０３，１４０５，１４０７，１４０９は、エポキシ樹脂で形成されている。
【０００５】
前記第１の配線層１４０４は、前記第１の絶縁層１４０３に形成されたビアを介して、前記パッケージ基板１４０２の裏面に配置されているボール状の電極端子１４１０と接続されている。前記第４の絶縁層１４０９に形成されているビアは、基板の周縁領域に形成されており、ビアの形成されていない中央領域上には、樹脂によってボンディングされた前記半導体チップ１４０１が形成されている。
【０００６】
また、図１４に示すように、前記半導体チップ１４０１上の周縁領域には、電源パッド１４１１及びグランドパッド１４１２が形成されており、ワイヤ１４１３によって、前記パッケージ基板１４０２の前記第４の絶縁層１４０９に形成されたビアに各々接続されている。図１５に示すように、前記電極端子１４１０は、半導体装置の下に設置されるボード（図示しない）に設けられている端子と接続されている。前記半導体チップ１４０１に形成されている電源パッド１４１１及びグランドパッド１４１２は、前記ワイヤ１４１３及び前記パッケージ基板１４０２のビアを介して電極端子１４１０に各々接続され、電源電位及びグランド電位と接続している。また、前記グランドプレーン１４０６は、前記パッケージ基板１４０２のビア及び前記ワイヤ１４１３を介して、前記半導体チップ１４０１の前記グランドパッド１４１２に接続されている。前記半導体チップ１４０１及び前記ワイヤ１４１３は、樹脂１４１４によって封止されている。図１６に、パッケージ基板内にさらに電源プレーン１６０１及び第５の絶縁層１６０２を形成した半導体装置の例を示す。
【０００７】
このような半導体装置では、前記パッケージ基板１４０２内に前記グランドプレーン１４０６（及び前記電源プレーン１６０１を設けているため、電位の共通化を行い、前記半導体チップ上に設けられた前記グランドパッド１４１２間などのパッド間において、電位のばらつきが生じにくい構成とすることによって、電気的特性の向上をはかっている。この種の半導体装置は、特許文献１に記載されている。
【０００８】
【特許文献１】
特開２０００−２６９３７６号公報（図１）
【０００９】
【発明が解決しようとする課題】
上記した半導体装置では、パッケージ基板内にグランドプレーンを形成する際、グランドプレーンと絶縁層の２層分を厚く形成する必要があるため、半導体装置を小型化することができないという問題があった。さらに、グランドプレーンと同時に電源プレーンを形成する場合には、さらに電源プレーンと絶縁層の２層分を厚く形成する必要があるため、半導体装置を小型化することができないという問題があった。また、パッケージ基板の検査では、層ごとの検査ではなく、パッケージ基板全体で検査を行う必要がため、パッケージ基板が厚くなると、それに伴って歩留まりが低下するという問題があった。
【００１０】
本発明は、上記した問題点を解決すべくなされたもので、歩留まりの低下を抑止するとともに電気的特性を向上させ、さらに装置を小型化することが可能な半導体装置を提供することを目的とする。
【００１１】
【課題を解決するための手段】
上記した目的を達成するための本発明の半導体装置の一形態は、パッケージ基板と、
前記パッケージ基板の第１主面上に設けられ、表面に複数のパッドを有する半導体チップと、
前記半導体チップ上に接続部材を介して形成される導電性プレートと、
前記パッケージ基板と前記半導体チップの所定のパッドとを接続する第１の配線と、
前記導電性プレートと前記半導体チップの所定のパッドとを接続する第２の配線と、
前記半導体チップと前記第１及び第２の配線を封止する封止体と、
前記パッケージ基板の第２主面に形成される電極端子とを具備したことを特徴とする。
【００１２】
また、上記した目的を達成するための本発明の半導体装置の一形態は、パッケージ基板と、
前記パッケージ基板の第１主面上に設けられ、表面に複数のパッドを有する半導体チップと、
前記半導体チップ上に接続部材を介して形成される絶縁性テープと、
前記絶縁性テープ上に離間して配置される複数の導電性プレートと、
前記パッケージ基板と前記半導体チップの所定のパッドとを接続する第１の配線と、
前記複数の導電性プレートのそれぞれと前記半導体チップの所定のパッドとを接続する第２の配線と、
前記半導体チップと前記第１及び第２の配線を封止する封止体と、
前記パッケージ基板の第２主面に形成される電極端子とを具備したことを特徴とする。
【００１３】
上記した本発明の一形態によれば、歩留まりの低下を抑止するとともに電気的特性を向上させ、さらに装置を小型化することが可能な半導体装置を提供することができる。
【００１４】
【発明の実施の形態】
以下、図面を参照して、本発明の実施の形態について詳細に説明する。
（第１の実施の形態）
図１及び図２に本発明の第１の実施の形態に係る半導体装置を示す。
図１に、本実施の形態の半導体装置の平面図を示す。図２（ａ）は、図１に示したＡ−Ａにおける半導体装置の要部断面図であり、図２（ｂ）は、図１に示したＢ−Ｂにおける半導体装置の要部断面図である。
【００１５】
図２に示すように、半導体チップ１０１を搭載するパッケージ基板１０２として、複数の絶縁層及び配線層が積層されている。下から順に、第１の絶縁層１０３、第１の配線層１０４、第２の絶縁層１０５、第２の配線層１０６、第３の絶縁層１０７が積層されている。前記第１及び第２の配線層１０４，１０６は、前記第１乃至第３の絶縁層１０３，１０５，１０７に形成されたビア（図示しない）を介して、相互に接続されている。また、前記第１乃至第３の絶縁層１０３，１０５，１０７は、エポキシ樹脂で形成されている。
【００１６】
前記第１の配線層１０４は、前記第１の絶縁層１０３に形成されたビアを介して、前記パッケージ基板１０２の裏面に配置されている半田で形成されたボール状の電極端子１０８と接続されている。また、前記第３の絶縁層１０７に形成されているビアは、基板の周縁領域に形成されており、ビアの形成されていない中央領域上には、樹脂によってボンディングされた前記半導体チップ１０１が形成されている。
【００１７】
また、図１に示すように、前記半導体チップ１０１上の周縁領域には、電源パッド１０９及びグランドパッド１１０が形成されており、第１のワイヤ１１１によって、前記パッケージ基板１０２の前記第３の絶縁層１０７に形成されたビアに各々接続されている。前記電極端子１０８は、半導体装置の下に設置されるボード（図示しない）に設けられている端子と接続されている。したがって前記半導体チップ１０１に形成されている前記電源パッド１０９及びグランドパッド１１０は、前記第１のワイヤ１１１及び前記パッケージ基板１０２のビアを介して電極端子１０８の各々に接続されることによって、電源電位及びグランド電位と接続されている。
【００１８】
また、図２に示すように、前記半導体チップ１０１上には、接続部材１１２を介して、グランドプレーン１１３が形成されている。前記グランドプレーン１１３は、導電性のプレートであり、Ｃｕを含む導電性材料やＡｌを含む導電性材料を用いて形成されている。前記接続部材１１２は、絶縁性エポキシ樹脂、導電性ペースト、フィラー入エポキシ樹脂などによって形成されている。前記グランドプレーン１１３は、接続部材によって接続されているため、材料及び厚さを任意に選択して形成することができる。前記グランドプレーン１１３は、厚い方が特性が良いため好ましく、導電性のプレートを用いてグランドプレーンを構成することによって、例えば、１００μｍ以上の厚さで形成することも容易に可能である。また、前記接続部材を介して、プレーンを形成することによって、容量成分を有するよう形成することができ、ノイズ特性を向上することができる。前記グランドプレーン１１３は、第２のワイヤ１１４によって前記グランドパッド１１０と接続されており、前記グランドパッド１１０間の電位は共通化されている。
【００１９】
また、前記半導体チップ１０１及び前記第１及び第２のワイヤ１１１，１１４は、封止体１１５によって封止されている。前記封止体１１５がプラスチックである場合には、前記第１及び第２のワイヤ１１１，１１４は、例えばＡｕで形成される。また、前記封止体１１５がセラミックである場合には、前記第１及び第２のワイヤ１１１，１１４は、例えばＡｌで形成される。前記封止体１１５がプラスチックなどの水分を吸収しやすい材料で形成されている場合には、Ａｕなどの錆びにくい材料でワイヤを形成することが好ましい。
【００２０】
また、ここでは、半田ボールによって構成されている前記電極端子１０８を半田実装する、ＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）構造を例に示したが、特にこれに限定されず、スタッドバンプに導電性ペーストを用いて実装する構造であってもかまわない。
【００２１】
本実施の形態によれば、前記半導体チップ１０１上に前記接続部材１１２を介して前記グランドプレーン１１３を形成しているため、前記半導体チップ１０１上に設けられたグランドパッドの電位を共通化することができ、電位のばらつきを抑止して、電気的特性を向上させることができる。
【００２２】
さらに、その際に前記パッケージ基板１０２の層数を増加させることなく前記グランドプレーン１１３を形成することができるため、半導体装置を小型化するとともに、パッケージ基板１０２を構成する層数の増加に伴う歩留まりの低下を抑止することができる。また、前記グランドプレーン１１３をビアを介さずに前記グランドパッド１１０に接続し、また、より近い場所に配置することによって、電位の共通化をより確実に行うことができる。
【００２３】
本実施の形態では、半導体チップ上に接続部材を介してグランドプレーンを形成し、グランドプレーンと半導体チップ上のグランドパッドを接続した半導体装置について記載したが、特にこれに限定されず、半導体チップ上に接続部材を介して電源プレーンを形成し、電源プレーンと半導体チップ上の電源パッドを接続した半導体装置であってもよい。
（第２の実施の形態）
図３及び図４に本発明の第２の実施の形態に係る半導体装置を示す。図３に本実施の形態の半導体装置の平面図を示す。図４は、図３に示した半導体装置のＣ−Ｃにおける要部断面図である。
【００２４】
図４に示すように、半導体チップ１０１を搭載するパッケージ基板１０２として、複数の絶縁層及び配線層が積層されている。下から順に、第１の絶縁層１０３、第１の配線層１０４、第２の絶縁層１０５、第２の配線層１０６、第３の絶縁層１０７が積層されている。前記第１及び第２の配線層１０４，１０６は、前記第１乃至第３の絶縁層１０３，１０５，１０７に形成されたビア（図示しない）を介して、相互に接続されている。また、前記第１乃至第３の絶縁層１０３，１０５，１０７は、エポキシ樹脂で形成されている。
【００２５】
前記第１の配線層１０４は、前記第１の絶縁層１０３に形成されたビアを介して、前記パッケージ基板１０２の裏面に配置されている半田で形成されたボール状の電極端子１０８と接続されている。また、前記第３の絶縁層１０７に形成されているビアは、基板の周縁領域に形成されており、ビアの形成されていない中央領域上には、樹脂によってボンディングされた前記半導体チップ１０１が形成されている。
【００２６】
また、図３に示すように、前記半導体チップ１０１上の周縁領域には、電源パッド１０９及びグランドパッド１１０が形成されており、第１のワイヤ１１１によって、前記パッケージ基板１０２の前記第３の絶縁層１０７に形成されたビアに各々接続されている。前記電極端子１０８は、半導体装置の下に設置されるボード（図示しない）に設けられている端子と接続されている。したがって前記半導体チップ１０１に形成されている前記電源パッド１０９及びグランドパッド１１０は、前記第１のワイヤ１１１及び前記パッケージ基板１０２のビアを介して電極端子１０８の各々に接続されることによって、電源電位及びグランド電位と接続されている。
【００２７】
また、図４に示すように、前記半導体チップ１０１上には、接続部材１１２を介して、グランドプレーン１１３が形成されている。前記グランドプレーン１１３は、導電性のプレートであり、Ｃｕを含む導電性材料やＡｌを含む導電性材料を用いて形成されている。前記接続部材１１２は、絶縁性エポキシ樹脂、導電性ペースト、フィラー入エポキシ樹脂などによって形成されている。前記グランドプレーン１１３は、接続部材によって接続されているため、材料及び厚さを任意に選択して形成することができる。前記グランドプレーン１１３の厚さ、厚い方が特性が良いため好ましく、導電性のプレートを用いてグランドプレーンを構成することによって、例えば、１００μｍ以上の厚さで形成することも容易に可能である。また、前記接続部材を介して、プレーンを形成することによって、容量成分を有するよう形成することができ、ノイズ特性を向上することができる。前記グランドプレーン１１３は、第２のワイヤ１１４（図示しない）によって前記グランドパッド１１０と接続されており、前記グランドパッド１１０間の電位は共通化されている。
【００２８】
また、前記グランドプレーン１１３は、第３のワイヤ３０１を介して前記パッケージ基板１０２の前記第３の絶縁層に形成されたビアに接続され、ビア及び前記電極端子１０８を介してグランド電位と接続している。前記第３のワイヤ３０１は、図３に示すように、中央領域から周縁領域に放射状に形成されている前記第１及び第２のワイヤ１１１，１１４と接触しないように形成する必要があるため、前記半導体チップ１０１の角部から外方に形成されている。
【００２９】
前記第３のワイヤ３０１は、封止体１１５によって封止する際に、水平方向に流れて、他のワイヤと接触することがないよう、約４ｍｍ以下の長さで形成されることが好ましい。また、前記第１及び第２のワイヤ１１１，１１４よりも太いワイヤで形成してもよい。前記第３のワイヤ３０１は、前記第１のワイヤ１１１と同様にボンディングによって形成することができ、比較的容易に形成することが可能である。
【００３０】
また、図４に示すように、前記半導体チップ１０１及び前記第１乃至第３のワイヤ１１１，１１４，３０１は、前記封止体１１５によって封止されている。前記封止体１１５がプラスチックである場合には、前記第１乃至第３のワイヤ１１１，１１４，３０１は、例えばＡｕで形成される。また、前記封止体１１５がセラミックである場合には、前記第１乃至第３のワイヤ１１１，１１４，３０１は、例えばＡｌで形成される。前記封止体１１５がプラスチックなどの水分を吸収しやすい材料で形成されている場合には、Ａｕなどの錆びにくい材料でワイヤを形成することが好ましい。
【００３１】
また、ここでは、半田ボールによって構成されている前記電極端子１０８を半田実装する、ＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）構造を例に示したが、特にこれに限定されず、スタッドバンプに導電性ペーストを用いて実装する構造であってもかまわない。
【００３２】
本実施の形態によれば、前記半導体チップ１０１上に前記接続部材１１２を介して前記グランドプレーン１１３を形成しているため、前記半導体チップ１０１上に多数設けられたグランドパッドの電位を共通化することができ、電位のばらつきを抑止することができる。前記グランドプレーン１１３は、前記半導体チップ１０１を介さずに、第３のワイヤ３０１及び前記パッケージ基板１０２のビアを介してグランド電位と接続しているため、前記グランドプレーン１１３の電位をより安定させることができる。したがって、グランドパッドの電位をより安定した電位によって、共通化することができ、電気的特性をさらに向上させることができる。
【００３３】
さらに、その際に前記パッケージ基板１０２の層数を増加させることなく前記グランドプレーン１１３を形成することができるため、半導体装置を小型化するとともに、パッケージ基板１０２を構成する層数の増加に伴う歩留まりの低下を抑止することができる。また、前記グランドプレーン１１３をビアを介さずに前記グランドパッド１１０に接続し、また、より近い場所に配置することによって、電位の共通化をより確実に行うことができる。
【００３４】
本実施の形態では、半導体チップ上に接続部材を介してグランドプレーンを形成し、グランドプレーンと半導体チップ上のグランドパッドを接続し、さらに、ワイヤを介してグランドプレーンをパッケージ基板に接続した半導体装置について記載したが、特にこれに限定されず、半導体チップ上に接続部材を介して電源プレーンを形成し、電源プレーンと半導体チップ上の電源パッドを接続し、さらに、ワイヤを介して電源プレーンをパッケージ基板に接続した半導体装置であってもよい。
（第３の実施の形態）
図５及び図６に本発明の第３の実施の形態に係る半導体装置を示す。図５に本実施の形態の半導体装置の平面図を示す。図６は、図５に示したＣ−Ｃにおける半導体装置の要部断面図である。
【００３５】
図６に示すように、半導体チップ１０１を搭載するパッケージ基板１０２として、複数の絶縁層及び配線層が積層されている。下から順に、第１の絶縁層１０３、第１の配線層１０４、第２の絶縁層１０５、第２の配線層１０６、第３の絶縁層１０７が積層されている。前記第１及び第２の配線層１０４，１０６は、前記第１乃至第３の絶縁層１０３，１０５，１０７に形成されたビア（図示しない）を介して、相互に接続されている。また、前記第１乃至第３の絶縁層１０３，１０５，１０７は、エポキシ樹脂で形成されている。
【００３６】
前記第１の配線層１０４は、前記第１の絶縁層１０３に形成されたビアを介して、前記パッケージ基板１０２の裏面に配置されている半田で形成されたボール状の電極端子１０８と接続されている。また、前記第３の絶縁層１０７に形成されているビアは、基板の周縁領域に形成されており、ビアの形成されていない中央領域上には、樹脂によってボンディングされた前記半導体チップ１０１が形成されている。
【００３７】
また、図５に示すように、前記半導体チップ１０１上の周縁領域には、電源パッド１０９及びグランドパッド１１０が形成されており、第１のワイヤ１１１によって、前記パッケージ基板１０２の前記第３の絶縁層１０７に形成されたビアに各々接続されている。前記電極端子１０８は、半導体装置の下に設置されるボード（図示しない）に設けられている端子と接続されている。したがって前記半導体チップ１０１に形成されている前記電源パッド１０９及びグランドパッド１１０は、前記第１のワイヤ１１１及び前記パッケージ基板１０２のビアを介して電極端子１０８の各々に接続されることによって、電源電位及びグランド電位と接続されている。
【００３８】
また、図６に示すように、前記半導体チップ１０１上には、接続部材１１２を介して、グランドプレーン５０１が形成されている。前記グランドプレーン５０１は、導電性のプレートであり、Ｃｕを含む導電性材料やＡｌを含む導電性材料を用いて形成されている。前記接続部材１１２は、絶縁性エポキシ樹脂、導電性ペースト、フィラー入エポキシ樹脂などによって形成されている。前記グランドプレーン５０１は、接続部材によって接続されているため、材料及び厚さを任意に選択して形成することができる。前記グランドプレーン５０１は、厚い方が特性が良いため好ましく、導電性のプレートを用いてグランドプレーンを構成することによって、例えば、１００μｍ以上の厚さで形成することも容易に可能である。また、前記接続部材を介して、プレーンを形成することによって、容量成分を有するよう形成することができ、ノイズ特性を向上することができる。前記グランドプレーン５０１は、第２のワイヤ１１４によって前記グランドパッド１１０と接続されており、前記グランドパッド１１０間の電位は共通化されている。
【００３９】
また、前記グランドプレーン５０１は、角部から延びる足部５０２を有し、前記足部５０２を介して前記パッケージ基板１０２の前記第３の絶縁層に形成されたビアに接続され、ビア及び前記電極端子１０８を介してグランド電位と接続している。前記足部５０２は、中央領域から周縁領域に放射状に形成されている前記第１及び第２のワイヤ１１１，１１４と接触しないように形成する必要があるため、前記半導体チップ１０１の角部から外方に形成されている。前記足部５０２を有する前記グランドプレーン５０１はプレス加工やエッチング加工によって形成される。前記足部５０２は、導電性ペーストを用いて前記パッケージ基板１０２に接続してもよいし、半田を塗布してリフローすることによって前記パッケージ基板１０２に接続してもよい。
【００４０】
また、前記半導体チップ１０１及び前記第１及び第２のワイヤ１１１，１１４は、封止体１１５によって封止されている。前記封止体１１５がプラスチックである場合には、前記第１及び第２のワイヤ１１１，１１４は、例えばＡｕで形成される。また、前記封止体１１５がセラミックである場合には、前記第１及び第２のワイヤ１１１，１１４は、例えばＡｌで形成される。前記封止体１１５がプラスチックなどの水分を吸収しやすい材料で形成されている場合には、Ａｕなどの錆びにくい材料でワイヤを形成することが好ましい。
【００４１】
また、ここでは、半田ボールによって構成されている前記電極端子１０８を半田実装する、ＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）構造を例に示したが、特にこれに限定されず、リードフレームを用いたＱＦＰ（Ｑｕａｄ Ｆｌａｔ Ｐａｃｋａｇｅ）構造であってもかまわない。
【００４２】
本実施の形態によれば、前記半導体チップ１０１上に前記接続部材１１２を介して前記グランドプレーン５０１を形成しているため、前記半導体チップ１０１上に多数設けられたグランドパッドの電位を共通化することができ、電位のばらつきを抑止することができる。前記グランドプレーン５０１は、前記半導体チップ１０１を介さずに、足部５０２及び前記パッケージ基板１０２のビアを介してグランド電位と接続しているため、前記グランドプレーン５０１の電位をより安定させることができる。したがって、グランドパッドの電位をより安定した電位によって、共通化することができ、電気的特性をさらに向上させることができる。
【００４３】
さらに、その際に前記パッケージ基板１０２の層数を増加させることなく前記グランドプレーン５０１を形成することができるため、半導体装置を小型化するとともに、パッケージ基板１０２を構成する層数の増加に伴う歩留まりの低下を抑止することができる。また、前記グランドプレーン５０１をビアを介さずに前記グランドパッド１１０に接続し、また、より近い場所に配置することによって、電位の共通化をより確実に行うことができる。
【００４４】
本実施の形態では、半導体チップ上に接続部材を介してグランドプレーンを形成し、グランドプレーンと半導体チップ上のグランドパッドを接続し、さらに、グランドプレーンの足部を介してグランドプレーンをパッケージ基板に接続した半導体装置について記載したが、特にこれに限定されず、半導体チップ上に接続部材を介して電源プレーンを形成し、電源プレーンと半導体チップ上の電源パッドを接続し、さらに、電源プレーンの足部を介して電源プレーンをパッケージ基板に接続した半導体装置であってもよい。
（第４の実施の形態）
図７乃至図８に本発明の第４の実施の形態に係る半導体装置を示す。
図７に、本実施の形態の半導体装置の平面図を示す。図８（ａ）は、図７に示した半導体装置のＡ−Ａにおける要部断面図であり、図８（ｂ）は、図７に示した半導体装置のＢ−Ｂにおける要部断面図である。
【００４５】
図８に示すように、半導体チップ１０１を搭載するパッケージ基板１０２として、複数の絶縁層及び配線層が積層されている。下から順に、第１の絶縁層１０３、第１の配線層１０４、第２の絶縁層１０５、第２の配線層１０６、第３の絶縁層１０７が積層されている。前記第１及び第２の配線層１０４，１０６は、前記第１乃至第３の絶縁層１０３，１０５，１０７に形成されたビア（図示しない）を介して、相互に接続されている。また、前記第１乃至第３の絶縁層１０３，１０５，１０７は、エポキシ樹脂で形成されている。
【００４６】
前記第１の配線層１０４は、前記第１の絶縁層１０３に形成されたビアを介して、前記パッケージ基板１０２の裏面に配置されている半田で形成されたボール状の電極端子１０８と接続されている。また、前記第３の絶縁層１０７に形成されているビアは、基板の周縁領域に形成されており、ビアの形成されていない中央領域上には、樹脂によってボンディングされた前記半導体チップ１０１が形成されている。
【００４７】
また、図７に示すように、前記半導体チップ１０１上の周縁領域には、電源パッド１０９及びグランドパッド１１０が形成されており、第１のワイヤ１１１によって、前記パッケージ基板１０２の前記第３の絶縁層１０７に形成されたビアに各々接続されている。前記電極端子１０８は、半導体装置の下に設置されるボード（図示しない）に設けられている端子と接続されている。したがって前記半導体チップ１０１に形成されている前記電源パッド１０９及びグランドパッド１１０は、前記第１のワイヤ１１１及び前記パッケージ基板１０２のビアを介して電極端子１０８の各々に接続されることによって、電源電位及びグランド電位と接続されている。
【００４８】
前記半導体チップ１０１上には、接続部材１１２を介して、絶縁性テープ７０１が形成されている。前記絶縁性テープ７０１は、例えば、ポリイミドテープである。ポリイミドテープに限定されないが、耐熱性、絶縁性のあるテープが好ましい。また、接着可能なテープ状の絶縁性テープ７０１を用いることによって、接続部材１１２を形成せず、直接、前記半導体チップ１０１上に絶縁性テープ７０１を形成することもできる。前記絶縁性テープ７０１上には、グランドプレーン７０２及び電源プレーン７０３が形成されている。前記グランドプレーン７０２はリング状であり、その内側に前記電源プレーン７０３が離間して配置されている。前記グランドプレーン７０２及び前記電源プレーン７０３は、導電性のプレートであり、Ｃｕを含む導電性材料やＡｌを含む導電性材料を用いて形成されている。前記接続部材１１２は、絶縁性エポキシ樹脂、導電性ペースト、フィラー入エポキシ樹脂などによって形成されている。前記グランドプレーン７０２及び前記電源プレーン７０３は、前記絶縁性テープ７０１によって接着して形成されているため、材料及び厚さを任意に選択して形成することができる。前記グランドプレーン７０２は、厚い方が特性が良いため好ましく、導電性のプレートを用いてグランドプレーンを構成することによって、例えば、１００μｍ以上の厚さで形成することも容易に可能である。また、前記絶縁性テープや前記接続部材を介して、プレーンを形成することによって、容量成分を有するよう形成することができ、ノイズ特性を向上することができる。
【００４９】
前記グランドプレーン７０２及び前記電源プレーン７０３は、第２のワイヤ１１４ａ，１１４ｂによって前記グランドパッド１１０及び前記電源パッド１０９と接続されており、前記グランドパッド１１０間及び前記電源パッド１０９間の電位はそれぞれ共通化されている。なお、前記半導体チップ１０１上の周縁領域に多数形成されているグランドパッド１１０及び電源パッド１０９とグランドプレーン７０２及び電源プレーン７０３のそれぞれをワイヤで接続する際、前記グランドプレーン７０２及び前記電源プレーン７０３を平面において等方性を有する形状（例えば、リング形状）に形成することによって、比較的容易にボンディングすることができる。
【００５０】
また、前記半導体チップ１０１及び前記第１のワイヤ１１１及び第２のワイヤ１１４ａ，１１４ｂは、封止体１１５によって封止されている。前記封止体１１５がプラスチックである場合には、及び前記第１のワイヤ１１１及び第２のワイヤ１１４ａ，１１４ｂは、例えばＡｕで形成される。また、前記封止体１１５がセラミックである場合には、及び前記第１のワイヤ１１１及び第２のワイヤ１１４ａ，１１４ｂは、例えばＡｌで形成される。前記封止体１１５がプラスチックなどの水分を吸収しやすい材料で形成されている場合には、Ａｕなどの錆びにくい材料でワイヤを形成することが好ましい。
【００５１】
また、ここでは、半田ボールによって構成されている前記電極端子１０８を半田実装する、ＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）構造を例に示したが、特にこれに限定されず、スタッドバンプに導電性ペーストを用いて実装する構造であってもかまわない。
【００５２】
本実施の形態によれば、前記半導体チップ１０１上に前記接続部材１１２及び前記絶縁性テープ７０１を介して前記グランドプレーン７０２及び前記電源プレーン７０３を形成しているため、前記半導体チップ１０１上に設けられたグランドパッド間及び電源パッド間の電位を共通化することができ、電位のばらつきを抑止して、電気的特性を向上させることができる。
【００５３】
さらに、その際に前記パッケージ基板１０２の層数を増加させることなく前記グランドプレーン７０２及び前記電源プレーン７０３を形成することができるため、半導体装置を小型化するとともに、パッケージ基板１０２を構成する層数の増加に伴う歩留まりの低下を抑止することができる。また、前記グランドプレーン７０２及び前記電源プレーン７０３をビアを介さずに前記グランドパッド１１０及び前記電源パッド１０９に接続し、また、より近い場所に配置することによって、電位の共通化をより確実に行うことができる。
【００５４】
本実施の形態では、半導体チップ上に、接続部材及び絶縁性テープ（または絶縁性テープのみ）を介して、リング状のグランドプレーン及びその内側に離間して電源プレーンを配置した例を記載したが、グランドプレーンと電源プレーンが逆であってもかまわない。また、より安定した接地電位を確保するために、プレーン面積の広いプレーンをグランドプレーンとして用いるとさらに有効である。
（第１の変形例）
また、本実施の形態の第１の変形例を図９に示す。第１の変形例では、絶縁性テープ７０１上にグランドプレーン９０１，第１の電源プレーン９０２及び第２の電源プレーン９０３を形成している。前記グランドプレーン９０１はリング状であり、その内側にリング状の第１の電源プレーン９０２が離間して配置されている。さらに、前記第１の電源プレーン９０２の内側に第２の電源プレーン９０３が離間して配置されている。
【００５５】
前記半導体チップ１０１上に形成されたグランドパッド１１０は、第２のワイヤ１１４ａを介して、前記グランドプレーン９０１と接続されており、前記グランドパッド１１０間の電位は共通化されている。また、前記半導体チップ１０１上に形成された第１の電源パッド１０９ａ及び第２の電源パッド１０９ｂは、第２のワイヤ１１４ｂ，１１４ｃを介して、前記第１の電源プレーン９０２及び第２の電源プレーン９０３と接続されており、前記第１の電源パッド１０９ａ間及び第２の電源パッド１０９ｂ間の電位をそれぞれ共通化している。
【００５６】
第１の電源プレーン及び第２の電源プレーンは、例えば３．３Ｖ及び２．５Ｖなど、異なる電源を有する場合に設けられる。または、ディジタル回路の電源とノイズの影響を受けやすいアナログ回路の電源とを分けて形成する場合にも設けられる。この場合、アナログ回路の電源プレーンとディジタル回路の電源プレーンとを分けて形成することによって、ディジタル回路のノイズがアナログ回路に悪影響を及ぼすことを抑止することができ、有効である。
【００５７】
前記半導体チップ１０１上に設けられた第１及び第２の電源パッド１０９ａ，１０９ｂ及びグランドパッド１１０の電位を共通化することができ、電位のばらつきを抑止して、電気的特性を向上させることができる。
【００５８】
また、パッケージ基板の層数は、パッケージ基板内にグランドプレーンと第１及び第２の電源プレーンの両方を形成した場合と比較して、減らすことができるため、電気的特性を向上させるとともに、半導体装置を小型化することができる。さらに、パッケージ基板１０２を構成する層数の増加に伴う歩留まりの低下を抑止することができる。また、前記グランドプレーン９０１と第１及び第２の電源プレーン９０２，９０３をビアを介さずに前記グランドパッド１１０と前記第１及び第２の電源パッド１０９ａ，１０９ｂに接続し、また、より近い場所に配置することによって、電位の共通化をより確実に行うことができる。
【００５９】
第１の変形例では、リング状のグランドプレーン及び第１の電源プレーンの内側に第２の電源プレーンを形成したが、グランドプレーンが第１及び第２の電源プレーンの間に形成されていてもよいし、最も内側に形成されていてもよい。また、より安定した接地電位を確保するために、プレーン面積の広いプレーンをグランドプレーンとして用いるとさらに有効である。また、外側から第１の電源プレーン，グランドプレーン，第２の電源プレーンを配置し、よりノイズの影響を受けやすい電源を、グランドプレーンの外側の第１の電源プレーンとして配置する場合、内側に配置された第２の電源プレーンのノイズを接地電位のグランドプレーンによってシールドすることができ、第１の電源プレーンの電位をより安定させることができるため、さらに有効である。また、必要に応じて、プレーン数を増やして形成することも可能である。
（第２の変形例）
また、本実施の形態の第２の変形例を図１０に示す。第２の変形例では、絶縁性テープ７０１上にグランドプレーン１００１，第１の電源プレーン１００２及び第２の電源プレーン１００３を形成している。前記グランドプレーン１００１と第１及び第２の電源プレーン１００２，１００３は並置され、離間して配置されている。
【００６０】
前記半導体チップ１０１上に形成されたグランドパッド１１０は、第２のワイヤ１１４ａを介して、前記グランドプレーン１００１と接続されており、前記グランドパッド１１０間の電位は共通化されている。また、前記半導体チップ１０１上に形成された第１の電源パッド１０９ａ及び第２の電源パッド１０９ｂは、第２のワイヤ１１４ｂ，１１４ｃを介して、前記第１の電源プレーン１００２及び第２の電源プレーン１００３と接続されており、前記第１の電源パッド１０９ａ間及び第２の電源パッド１０９ｂ間の電位はそれぞれ共通化されている。前記したプレーンは、並置して配置されているが、パッドの配置を工夫することによって、それぞれをワイヤによってそれぞれを接続することが可能である。
【００６１】
第１の電源プレーン及び第２の電源プレーンは、例えば３．３Ｖ及び２．５Ｖなど、異なる電源を有する場合に設けられる。または、ディジタル回路の電源とノイズの影響を受けやすいアナログ回路の電源とを分けて形成する場合にも設けられる。この場合、アナログ回路の電源プレーンとディジタル回路の電源プレーンとを分けて形成することによって、ディジタル回路のノイズがアナログ回路に悪影響を及ぼすことを抑止することができ、有効である。
【００６２】
前記半導体チップ１０１上に設けられた第１及び第２の電源パッド１０９ａ，１０９ｂ及びグランドパッド１１０の電位を共通化することができ、電位のばらつきを抑止して、電気的特性を向上させることができる。
【００６３】
また、パッケージ基板の層数は、パッケージ基板内にグランドプレーンと第１及び第２の電源プレーンの両方を形成した場合と比較して、減らすことができるため、電気的特性を向上させるとともに、半導体装置を小型化することができる。さらに、パッケージ基板１０２を構成する層数の増加に伴う歩留まりの低下を抑止することができる。また、前記グランドプレーン１００１と第１及び第２の電源プレーン１００２，１００３をビアを介さずに前記グランドパッド１１０と前記第１及び第２の電源パッド１０９ａ，１０９ｂにそれぞれ接続し、また、より近い場所に配置することによって、電位の共通化をより確実に行うことができる。
【００６４】
第２の変形例では、グランドプレーンを端に形成したが、グランドプレーンが第１及び第２の電源プレーンの間に形成されていてもよい。また、より安定した接地電位を確保するために、プレーン面積の広いプレーンをグランドプレーンとして用いるとさらに有効である。また、第１の電源プレーンとよりノイズの影響を受けやすい第２の電源プレーンの間に、グランドプレーンを配置する場合、電源プレーンのノイズを接地電位のグランドプレーンによってシールドすることができ、ノイズの影響を受けやすい電源プレーンの電位をより安定させることができるため、さらに有効である。また、必要に応じて、プレーン数を増やして形成することができる。さらに、図１１に示すように第２のグランドプレーン１１０１及び第２のワイヤ１１４ｄを形成し、碁盤状に並置して形成してもよい。また、グランドプレーンを形成せず、複数の電源プレーンのみを形成してもよい。
【００６５】
また、半導体チップ上に接続部材及び絶縁性テープを介してグランドプレーン，第１及び第２の電源プレーンを形成し、グランドプレーン，第１及び第２の電源プレーンと半導体チップ上のグランドパッド，第１及び第２の電源パッドをそれぞれ接続したが、特にこれに限定されず、パッケージ基板内にいずれかのプレーンを形成し、半導体チップ上に接続部材及び絶縁性テープを介して残りのプレーンを形成した半導体装置であってもよい。
【００６６】
上記した本発明の第１乃至第４の実施の形態を、種々組合せて実施することも可能である。図１２は、第４の実施の形態における一形態（図７）を第２の実施の形態における一形態（図３）に適用した例を示す平面図である。すなわち、半導体チップ上に複数のプレーンを形成し、プレーンの角部または端部に第３のワイヤ３０１ａ，３０１ｂを接続し、このワイヤをパッケージ基板のビアにそれぞれ接続した例である。また、図１３は、第４の実施の形態の一形態（図１０）を第３の実施の形態の一形態（図５）に適用した例を示す平面図である。すなわち、例えば、半導体チップ上に複数のプレーンを形成し、グランドプレーン１３０１及び電源プレーン１３０２の角部または端部に足部５０２ａ，５０２ｂを有するよう形成し、この足部をパッケージ基板のビアにそれぞれ接続した例である。このように、本発明は、上記した実施の形態に限定されず、開示した範囲内で種々組み合わせて適用することができ、各実施の形態に記載されたそれぞれの効果を得ることができる。
【００６７】
【発明の効果】
以上詳述したように、本発明によれば、半導体装置を小型化するとともに、歩留まりの低下を抑止しつつ、電気的特性を向上することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係る半導体装置を示す平面図である。
【図２】本発明の第１の実施の形態に係る半導体装置を示す図１のＡ−Ａ及びＢ−Ｂにおける要部断面図である。
【図３】本発明の第２の実施の形態に係る半導体装置を示す平面図である。
【図４】本発明の第２の実施の形態に係る半導体装置を示す図３のＣ−Ｃにおける要部断面図である。
【図５】本発明の第３の実施の形態に係る半導体装置を示す平面図である。
【図６】本発明の第３の実施の形態に係る半導体装置を示す図５のＣ−Ｃにおける要部断面図である。
【図７】本発明の第４の実施の形態に係る半導体装置を示す平面図である。
【図８】本発明の第４の実施の形態に係る半導体装置を示す図７のＡ−Ａにおける要部断面図である。
【図９】本発明の第４の実施の形態の第１の変形例に係る半導体装置を示す平面図である。
【図１０】本発明の第４の実施の形態の第２の変形例に係る半導体装置を示す平面図である。
【図１１】本発明の第４の実施の形態の第２の変形例に係る他の半導体装置を示す平面図である。
【図１２】本発明の第４の実施の形態に係る半導体装置の一形態を第２の実施の形態に係る半導体装置の一形態に適用した例を示す平面図である。
【図１３】本発明の第４の実施の形態に係る半導体装置の一形態を第３の実施の形態に係る半導体装置の一形態に適用した例を示す平面図である。
【図１４】従来の半導体装置を示す平面図である。
【図１５】従来の半導体装置を示す図１４におけるＡ−Ａにおける要部断面図である。
【図１６】従来の他の半導体装置を示す図１４におけるＡ−Ａにおける要部断面図である。
【符号の説明】
１０１，１４０１・・・半導体チップ
１０２，１４０２・・・パッケージ基板
１０３，１４０３・・・第１の絶縁層
１０４，１４０４・・・第１の配線層
１０５，１４０５・・・第２の絶縁層
１０６，１４０８・・・第２の配線層
１０７，１４０７・・・第３の絶縁層
１０８，１４１０・・・電極端子
１０９，１４１１・・・電源パッド
１０９ａ・・第１の電源パッド
１０９ｂ・・第２の電源パッド
１１０，１４１２・・・グランドパッド
１１１・・・第１のワイヤ
１１２・・・接続部材
１１３，５０１，７０２，９０１，１００１，１３０１，１４０６・・・グランドプレーン
１１４，１１４ａ，１１４ｂ，１１４ｃ，１１４ｄ・・・第２のワイヤ
１１５・・・封止体
３０１，３０１ａ，３０１ｂ・・・第３のワイヤ
５０２，５０１ａ，５０１ｂ・・・足部
７０１・・・絶縁性テープ
７０３，１３０２，１６０１・・・電源プレーン
９０２，１００２・・・第１の電源プレーン
９０３，１００３・・・第２の電源プレーン
１１０１・・・第２のグランドプレーン
１４０９・・・第４の絶縁層
１４１３・・・ワイヤ
１４１４・・・樹脂
１６０２・・・第５の絶縁層
【発明の属する技術分野】
本発明は、半導体装置に係り、特にグランドプレーンまたは電源プレーンを有する半導体装置に関する。
【０００２】
【従来の技術】
近年、半導体チップを搭載するパッケージ基板内に電源プレーン或いはグランドプレーンを設けて、半導体チップ上に多数設けられた電源パッド及びグランドパッドの電位を共通化させて、電源パッド間またはグランドパッド間の電位のばらつきを低減させることによって電気的特性を向上させた半導体装置がある。
【０００３】
図１４に従来の半導体装置の平面図を示す。図１５は、図１４に示した半導体装置のＡ−Ａにおける要部断面図である。
【０００４】
図１５に示すように、半導体チップ１４０１を搭載するパッケージ基板１４０２として、複数の絶縁層及び配線層と、グランドプレーンが積層されている。下から順に、第１の絶縁層１４０３、第１の配線層１４０４、第２の絶縁層１４０５、グランドプレーン１４０６、第３の絶縁層１４０７、第２の配線層１４０８、第４の絶縁層１４０９が積層されている。前記第１及び第２の配線層１４０４，１４０８は、前記第１乃至第４の絶縁層１４０３，１４０５，１４０７，１４０９に形成されたビア（図示しない）を介して、相互に接続されている。また、前記第１乃至第４の絶縁層１４０３，１４０５，１４０７，１４０９は、エポキシ樹脂で形成されている。
【０００５】
前記第１の配線層１４０４は、前記第１の絶縁層１４０３に形成されたビアを介して、前記パッケージ基板１４０２の裏面に配置されているボール状の電極端子１４１０と接続されている。前記第４の絶縁層１４０９に形成されているビアは、基板の周縁領域に形成されており、ビアの形成されていない中央領域上には、樹脂によってボンディングされた前記半導体チップ１４０１が形成されている。
【０００６】
また、図１４に示すように、前記半導体チップ１４０１上の周縁領域には、電源パッド１４１１及びグランドパッド１４１２が形成されており、ワイヤ１４１３によって、前記パッケージ基板１４０２の前記第４の絶縁層１４０９に形成されたビアに各々接続されている。図１５に示すように、前記電極端子１４１０は、半導体装置の下に設置されるボード（図示しない）に設けられている端子と接続されている。前記半導体チップ１４０１に形成されている電源パッド１４１１及びグランドパッド１４１２は、前記ワイヤ１４１３及び前記パッケージ基板１４０２のビアを介して電極端子１４１０に各々接続され、電源電位及びグランド電位と接続している。また、前記グランドプレーン１４０６は、前記パッケージ基板１４０２のビア及び前記ワイヤ１４１３を介して、前記半導体チップ１４０１の前記グランドパッド１４１２に接続されている。前記半導体チップ１４０１及び前記ワイヤ１４１３は、樹脂１４１４によって封止されている。図１６に、パッケージ基板内にさらに電源プレーン１６０１及び第５の絶縁層１６０２を形成した半導体装置の例を示す。
【０００７】
このような半導体装置では、前記パッケージ基板１４０２内に前記グランドプレーン１４０６（及び前記電源プレーン１６０１を設けているため、電位の共通化を行い、前記半導体チップ上に設けられた前記グランドパッド１４１２間などのパッド間において、電位のばらつきが生じにくい構成とすることによって、電気的特性の向上をはかっている。この種の半導体装置は、特許文献１に記載されている。
【０００８】
【特許文献１】
特開２０００−２６９３７６号公報（図１）
【０００９】
【発明が解決しようとする課題】
上記した半導体装置では、パッケージ基板内にグランドプレーンを形成する際、グランドプレーンと絶縁層の２層分を厚く形成する必要があるため、半導体装置を小型化することができないという問題があった。さらに、グランドプレーンと同時に電源プレーンを形成する場合には、さらに電源プレーンと絶縁層の２層分を厚く形成する必要があるため、半導体装置を小型化することができないという問題があった。また、パッケージ基板の検査では、層ごとの検査ではなく、パッケージ基板全体で検査を行う必要がため、パッケージ基板が厚くなると、それに伴って歩留まりが低下するという問題があった。
【００１０】
本発明は、上記した問題点を解決すべくなされたもので、歩留まりの低下を抑止するとともに電気的特性を向上させ、さらに装置を小型化することが可能な半導体装置を提供することを目的とする。
【００１１】
【課題を解決するための手段】
上記した目的を達成するための本発明の半導体装置の一形態は、パッケージ基板と、
前記パッケージ基板の第１主面上に設けられ、表面に複数のパッドを有する半導体チップと、
前記半導体チップ上に接続部材を介して形成される導電性プレートと、
前記パッケージ基板と前記半導体チップの所定のパッドとを接続する第１の配線と、
前記導電性プレートと前記半導体チップの所定のパッドとを接続する第２の配線と、
前記半導体チップと前記第１及び第２の配線を封止する封止体と、
前記パッケージ基板の第２主面に形成される電極端子とを具備したことを特徴とする。
【００１２】
また、上記した目的を達成するための本発明の半導体装置の一形態は、パッケージ基板と、
前記パッケージ基板の第１主面上に設けられ、表面に複数のパッドを有する半導体チップと、
前記半導体チップ上に接続部材を介して形成される絶縁性テープと、
前記絶縁性テープ上に離間して配置される複数の導電性プレートと、
前記パッケージ基板と前記半導体チップの所定のパッドとを接続する第１の配線と、
前記複数の導電性プレートのそれぞれと前記半導体チップの所定のパッドとを接続する第２の配線と、
前記半導体チップと前記第１及び第２の配線を封止する封止体と、
前記パッケージ基板の第２主面に形成される電極端子とを具備したことを特徴とする。
【００１３】
上記した本発明の一形態によれば、歩留まりの低下を抑止するとともに電気的特性を向上させ、さらに装置を小型化することが可能な半導体装置を提供することができる。
【００１４】
【発明の実施の形態】
以下、図面を参照して、本発明の実施の形態について詳細に説明する。
（第１の実施の形態）
図１及び図２に本発明の第１の実施の形態に係る半導体装置を示す。
図１に、本実施の形態の半導体装置の平面図を示す。図２（ａ）は、図１に示したＡ−Ａにおける半導体装置の要部断面図であり、図２（ｂ）は、図１に示したＢ−Ｂにおける半導体装置の要部断面図である。
【００１５】
図２に示すように、半導体チップ１０１を搭載するパッケージ基板１０２として、複数の絶縁層及び配線層が積層されている。下から順に、第１の絶縁層１０３、第１の配線層１０４、第２の絶縁層１０５、第２の配線層１０６、第３の絶縁層１０７が積層されている。前記第１及び第２の配線層１０４，１０６は、前記第１乃至第３の絶縁層１０３，１０５，１０７に形成されたビア（図示しない）を介して、相互に接続されている。また、前記第１乃至第３の絶縁層１０３，１０５，１０７は、エポキシ樹脂で形成されている。
【００１６】
前記第１の配線層１０４は、前記第１の絶縁層１０３に形成されたビアを介して、前記パッケージ基板１０２の裏面に配置されている半田で形成されたボール状の電極端子１０８と接続されている。また、前記第３の絶縁層１０７に形成されているビアは、基板の周縁領域に形成されており、ビアの形成されていない中央領域上には、樹脂によってボンディングされた前記半導体チップ１０１が形成されている。
【００１７】
また、図１に示すように、前記半導体チップ１０１上の周縁領域には、電源パッド１０９及びグランドパッド１１０が形成されており、第１のワイヤ１１１によって、前記パッケージ基板１０２の前記第３の絶縁層１０７に形成されたビアに各々接続されている。前記電極端子１０８は、半導体装置の下に設置されるボード（図示しない）に設けられている端子と接続されている。したがって前記半導体チップ１０１に形成されている前記電源パッド１０９及びグランドパッド１１０は、前記第１のワイヤ１１１及び前記パッケージ基板１０２のビアを介して電極端子１０８の各々に接続されることによって、電源電位及びグランド電位と接続されている。
【００１８】
また、図２に示すように、前記半導体チップ１０１上には、接続部材１１２を介して、グランドプレーン１１３が形成されている。前記グランドプレーン１１３は、導電性のプレートであり、Ｃｕを含む導電性材料やＡｌを含む導電性材料を用いて形成されている。前記接続部材１１２は、絶縁性エポキシ樹脂、導電性ペースト、フィラー入エポキシ樹脂などによって形成されている。前記グランドプレーン１１３は、接続部材によって接続されているため、材料及び厚さを任意に選択して形成することができる。前記グランドプレーン１１３は、厚い方が特性が良いため好ましく、導電性のプレートを用いてグランドプレーンを構成することによって、例えば、１００μｍ以上の厚さで形成することも容易に可能である。また、前記接続部材を介して、プレーンを形成することによって、容量成分を有するよう形成することができ、ノイズ特性を向上することができる。前記グランドプレーン１１３は、第２のワイヤ１１４によって前記グランドパッド１１０と接続されており、前記グランドパッド１１０間の電位は共通化されている。
【００１９】
また、前記半導体チップ１０１及び前記第１及び第２のワイヤ１１１，１１４は、封止体１１５によって封止されている。前記封止体１１５がプラスチックである場合には、前記第１及び第２のワイヤ１１１，１１４は、例えばＡｕで形成される。また、前記封止体１１５がセラミックである場合には、前記第１及び第２のワイヤ１１１，１１４は、例えばＡｌで形成される。前記封止体１１５がプラスチックなどの水分を吸収しやすい材料で形成されている場合には、Ａｕなどの錆びにくい材料でワイヤを形成することが好ましい。
【００２０】
また、ここでは、半田ボールによって構成されている前記電極端子１０８を半田実装する、ＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）構造を例に示したが、特にこれに限定されず、スタッドバンプに導電性ペーストを用いて実装する構造であってもかまわない。
【００２１】
本実施の形態によれば、前記半導体チップ１０１上に前記接続部材１１２を介して前記グランドプレーン１１３を形成しているため、前記半導体チップ１０１上に設けられたグランドパッドの電位を共通化することができ、電位のばらつきを抑止して、電気的特性を向上させることができる。
【００２２】
さらに、その際に前記パッケージ基板１０２の層数を増加させることなく前記グランドプレーン１１３を形成することができるため、半導体装置を小型化するとともに、パッケージ基板１０２を構成する層数の増加に伴う歩留まりの低下を抑止することができる。また、前記グランドプレーン１１３をビアを介さずに前記グランドパッド１１０に接続し、また、より近い場所に配置することによって、電位の共通化をより確実に行うことができる。
【００２３】
本実施の形態では、半導体チップ上に接続部材を介してグランドプレーンを形成し、グランドプレーンと半導体チップ上のグランドパッドを接続した半導体装置について記載したが、特にこれに限定されず、半導体チップ上に接続部材を介して電源プレーンを形成し、電源プレーンと半導体チップ上の電源パッドを接続した半導体装置であってもよい。
（第２の実施の形態）
図３及び図４に本発明の第２の実施の形態に係る半導体装置を示す。図３に本実施の形態の半導体装置の平面図を示す。図４は、図３に示した半導体装置のＣ−Ｃにおける要部断面図である。
【００２４】
図４に示すように、半導体チップ１０１を搭載するパッケージ基板１０２として、複数の絶縁層及び配線層が積層されている。下から順に、第１の絶縁層１０３、第１の配線層１０４、第２の絶縁層１０５、第２の配線層１０６、第３の絶縁層１０７が積層されている。前記第１及び第２の配線層１０４，１０６は、前記第１乃至第３の絶縁層１０３，１０５，１０７に形成されたビア（図示しない）を介して、相互に接続されている。また、前記第１乃至第３の絶縁層１０３，１０５，１０７は、エポキシ樹脂で形成されている。
【００２５】
前記第１の配線層１０４は、前記第１の絶縁層１０３に形成されたビアを介して、前記パッケージ基板１０２の裏面に配置されている半田で形成されたボール状の電極端子１０８と接続されている。また、前記第３の絶縁層１０７に形成されているビアは、基板の周縁領域に形成されており、ビアの形成されていない中央領域上には、樹脂によってボンディングされた前記半導体チップ１０１が形成されている。
【００２６】
また、図３に示すように、前記半導体チップ１０１上の周縁領域には、電源パッド１０９及びグランドパッド１１０が形成されており、第１のワイヤ１１１によって、前記パッケージ基板１０２の前記第３の絶縁層１０７に形成されたビアに各々接続されている。前記電極端子１０８は、半導体装置の下に設置されるボード（図示しない）に設けられている端子と接続されている。したがって前記半導体チップ１０１に形成されている前記電源パッド１０９及びグランドパッド１１０は、前記第１のワイヤ１１１及び前記パッケージ基板１０２のビアを介して電極端子１０８の各々に接続されることによって、電源電位及びグランド電位と接続されている。
【００２７】
また、図４に示すように、前記半導体チップ１０１上には、接続部材１１２を介して、グランドプレーン１１３が形成されている。前記グランドプレーン１１３は、導電性のプレートであり、Ｃｕを含む導電性材料やＡｌを含む導電性材料を用いて形成されている。前記接続部材１１２は、絶縁性エポキシ樹脂、導電性ペースト、フィラー入エポキシ樹脂などによって形成されている。前記グランドプレーン１１３は、接続部材によって接続されているため、材料及び厚さを任意に選択して形成することができる。前記グランドプレーン１１３の厚さ、厚い方が特性が良いため好ましく、導電性のプレートを用いてグランドプレーンを構成することによって、例えば、１００μｍ以上の厚さで形成することも容易に可能である。また、前記接続部材を介して、プレーンを形成することによって、容量成分を有するよう形成することができ、ノイズ特性を向上することができる。前記グランドプレーン１１３は、第２のワイヤ１１４（図示しない）によって前記グランドパッド１１０と接続されており、前記グランドパッド１１０間の電位は共通化されている。
【００２８】
また、前記グランドプレーン１１３は、第３のワイヤ３０１を介して前記パッケージ基板１０２の前記第３の絶縁層に形成されたビアに接続され、ビア及び前記電極端子１０８を介してグランド電位と接続している。前記第３のワイヤ３０１は、図３に示すように、中央領域から周縁領域に放射状に形成されている前記第１及び第２のワイヤ１１１，１１４と接触しないように形成する必要があるため、前記半導体チップ１０１の角部から外方に形成されている。
【００２９】
前記第３のワイヤ３０１は、封止体１１５によって封止する際に、水平方向に流れて、他のワイヤと接触することがないよう、約４ｍｍ以下の長さで形成されることが好ましい。また、前記第１及び第２のワイヤ１１１，１１４よりも太いワイヤで形成してもよい。前記第３のワイヤ３０１は、前記第１のワイヤ１１１と同様にボンディングによって形成することができ、比較的容易に形成することが可能である。
【００３０】
また、図４に示すように、前記半導体チップ１０１及び前記第１乃至第３のワイヤ１１１，１１４，３０１は、前記封止体１１５によって封止されている。前記封止体１１５がプラスチックである場合には、前記第１乃至第３のワイヤ１１１，１１４，３０１は、例えばＡｕで形成される。また、前記封止体１１５がセラミックである場合には、前記第１乃至第３のワイヤ１１１，１１４，３０１は、例えばＡｌで形成される。前記封止体１１５がプラスチックなどの水分を吸収しやすい材料で形成されている場合には、Ａｕなどの錆びにくい材料でワイヤを形成することが好ましい。
【００３１】
また、ここでは、半田ボールによって構成されている前記電極端子１０８を半田実装する、ＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）構造を例に示したが、特にこれに限定されず、スタッドバンプに導電性ペーストを用いて実装する構造であってもかまわない。
【００３２】
本実施の形態によれば、前記半導体チップ１０１上に前記接続部材１１２を介して前記グランドプレーン１１３を形成しているため、前記半導体チップ１０１上に多数設けられたグランドパッドの電位を共通化することができ、電位のばらつきを抑止することができる。前記グランドプレーン１１３は、前記半導体チップ１０１を介さずに、第３のワイヤ３０１及び前記パッケージ基板１０２のビアを介してグランド電位と接続しているため、前記グランドプレーン１１３の電位をより安定させることができる。したがって、グランドパッドの電位をより安定した電位によって、共通化することができ、電気的特性をさらに向上させることができる。
【００３３】
さらに、その際に前記パッケージ基板１０２の層数を増加させることなく前記グランドプレーン１１３を形成することができるため、半導体装置を小型化するとともに、パッケージ基板１０２を構成する層数の増加に伴う歩留まりの低下を抑止することができる。また、前記グランドプレーン１１３をビアを介さずに前記グランドパッド１１０に接続し、また、より近い場所に配置することによって、電位の共通化をより確実に行うことができる。
【００３４】
本実施の形態では、半導体チップ上に接続部材を介してグランドプレーンを形成し、グランドプレーンと半導体チップ上のグランドパッドを接続し、さらに、ワイヤを介してグランドプレーンをパッケージ基板に接続した半導体装置について記載したが、特にこれに限定されず、半導体チップ上に接続部材を介して電源プレーンを形成し、電源プレーンと半導体チップ上の電源パッドを接続し、さらに、ワイヤを介して電源プレーンをパッケージ基板に接続した半導体装置であってもよい。
（第３の実施の形態）
図５及び図６に本発明の第３の実施の形態に係る半導体装置を示す。図５に本実施の形態の半導体装置の平面図を示す。図６は、図５に示したＣ−Ｃにおける半導体装置の要部断面図である。
【００３５】
図６に示すように、半導体チップ１０１を搭載するパッケージ基板１０２として、複数の絶縁層及び配線層が積層されている。下から順に、第１の絶縁層１０３、第１の配線層１０４、第２の絶縁層１０５、第２の配線層１０６、第３の絶縁層１０７が積層されている。前記第１及び第２の配線層１０４，１０６は、前記第１乃至第３の絶縁層１０３，１０５，１０７に形成されたビア（図示しない）を介して、相互に接続されている。また、前記第１乃至第３の絶縁層１０３，１０５，１０７は、エポキシ樹脂で形成されている。
【００３６】
前記第１の配線層１０４は、前記第１の絶縁層１０３に形成されたビアを介して、前記パッケージ基板１０２の裏面に配置されている半田で形成されたボール状の電極端子１０８と接続されている。また、前記第３の絶縁層１０７に形成されているビアは、基板の周縁領域に形成されており、ビアの形成されていない中央領域上には、樹脂によってボンディングされた前記半導体チップ１０１が形成されている。
【００３７】
また、図５に示すように、前記半導体チップ１０１上の周縁領域には、電源パッド１０９及びグランドパッド１１０が形成されており、第１のワイヤ１１１によって、前記パッケージ基板１０２の前記第３の絶縁層１０７に形成されたビアに各々接続されている。前記電極端子１０８は、半導体装置の下に設置されるボード（図示しない）に設けられている端子と接続されている。したがって前記半導体チップ１０１に形成されている前記電源パッド１０９及びグランドパッド１１０は、前記第１のワイヤ１１１及び前記パッケージ基板１０２のビアを介して電極端子１０８の各々に接続されることによって、電源電位及びグランド電位と接続されている。
【００３８】
また、図６に示すように、前記半導体チップ１０１上には、接続部材１１２を介して、グランドプレーン５０１が形成されている。前記グランドプレーン５０１は、導電性のプレートであり、Ｃｕを含む導電性材料やＡｌを含む導電性材料を用いて形成されている。前記接続部材１１２は、絶縁性エポキシ樹脂、導電性ペースト、フィラー入エポキシ樹脂などによって形成されている。前記グランドプレーン５０１は、接続部材によって接続されているため、材料及び厚さを任意に選択して形成することができる。前記グランドプレーン５０１は、厚い方が特性が良いため好ましく、導電性のプレートを用いてグランドプレーンを構成することによって、例えば、１００μｍ以上の厚さで形成することも容易に可能である。また、前記接続部材を介して、プレーンを形成することによって、容量成分を有するよう形成することができ、ノイズ特性を向上することができる。前記グランドプレーン５０１は、第２のワイヤ１１４によって前記グランドパッド１１０と接続されており、前記グランドパッド１１０間の電位は共通化されている。
【００３９】
また、前記グランドプレーン５０１は、角部から延びる足部５０２を有し、前記足部５０２を介して前記パッケージ基板１０２の前記第３の絶縁層に形成されたビアに接続され、ビア及び前記電極端子１０８を介してグランド電位と接続している。前記足部５０２は、中央領域から周縁領域に放射状に形成されている前記第１及び第２のワイヤ１１１，１１４と接触しないように形成する必要があるため、前記半導体チップ１０１の角部から外方に形成されている。前記足部５０２を有する前記グランドプレーン５０１はプレス加工やエッチング加工によって形成される。前記足部５０２は、導電性ペーストを用いて前記パッケージ基板１０２に接続してもよいし、半田を塗布してリフローすることによって前記パッケージ基板１０２に接続してもよい。
【００４０】
また、前記半導体チップ１０１及び前記第１及び第２のワイヤ１１１，１１４は、封止体１１５によって封止されている。前記封止体１１５がプラスチックである場合には、前記第１及び第２のワイヤ１１１，１１４は、例えばＡｕで形成される。また、前記封止体１１５がセラミックである場合には、前記第１及び第２のワイヤ１１１，１１４は、例えばＡｌで形成される。前記封止体１１５がプラスチックなどの水分を吸収しやすい材料で形成されている場合には、Ａｕなどの錆びにくい材料でワイヤを形成することが好ましい。
【００４１】
また、ここでは、半田ボールによって構成されている前記電極端子１０８を半田実装する、ＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）構造を例に示したが、特にこれに限定されず、リードフレームを用いたＱＦＰ（Ｑｕａｄ Ｆｌａｔ Ｐａｃｋａｇｅ）構造であってもかまわない。
【００４２】
本実施の形態によれば、前記半導体チップ１０１上に前記接続部材１１２を介して前記グランドプレーン５０１を形成しているため、前記半導体チップ１０１上に多数設けられたグランドパッドの電位を共通化することができ、電位のばらつきを抑止することができる。前記グランドプレーン５０１は、前記半導体チップ１０１を介さずに、足部５０２及び前記パッケージ基板１０２のビアを介してグランド電位と接続しているため、前記グランドプレーン５０１の電位をより安定させることができる。したがって、グランドパッドの電位をより安定した電位によって、共通化することができ、電気的特性をさらに向上させることができる。
【００４３】
さらに、その際に前記パッケージ基板１０２の層数を増加させることなく前記グランドプレーン５０１を形成することができるため、半導体装置を小型化するとともに、パッケージ基板１０２を構成する層数の増加に伴う歩留まりの低下を抑止することができる。また、前記グランドプレーン５０１をビアを介さずに前記グランドパッド１１０に接続し、また、より近い場所に配置することによって、電位の共通化をより確実に行うことができる。
【００４４】
本実施の形態では、半導体チップ上に接続部材を介してグランドプレーンを形成し、グランドプレーンと半導体チップ上のグランドパッドを接続し、さらに、グランドプレーンの足部を介してグランドプレーンをパッケージ基板に接続した半導体装置について記載したが、特にこれに限定されず、半導体チップ上に接続部材を介して電源プレーンを形成し、電源プレーンと半導体チップ上の電源パッドを接続し、さらに、電源プレーンの足部を介して電源プレーンをパッケージ基板に接続した半導体装置であってもよい。
（第４の実施の形態）
図７乃至図８に本発明の第４の実施の形態に係る半導体装置を示す。
図７に、本実施の形態の半導体装置の平面図を示す。図８（ａ）は、図７に示した半導体装置のＡ−Ａにおける要部断面図であり、図８（ｂ）は、図７に示した半導体装置のＢ−Ｂにおける要部断面図である。
【００４５】
図８に示すように、半導体チップ１０１を搭載するパッケージ基板１０２として、複数の絶縁層及び配線層が積層されている。下から順に、第１の絶縁層１０３、第１の配線層１０４、第２の絶縁層１０５、第２の配線層１０６、第３の絶縁層１０７が積層されている。前記第１及び第２の配線層１０４，１０６は、前記第１乃至第３の絶縁層１０３，１０５，１０７に形成されたビア（図示しない）を介して、相互に接続されている。また、前記第１乃至第３の絶縁層１０３，１０５，１０７は、エポキシ樹脂で形成されている。
【００４６】
前記第１の配線層１０４は、前記第１の絶縁層１０３に形成されたビアを介して、前記パッケージ基板１０２の裏面に配置されている半田で形成されたボール状の電極端子１０８と接続されている。また、前記第３の絶縁層１０７に形成されているビアは、基板の周縁領域に形成されており、ビアの形成されていない中央領域上には、樹脂によってボンディングされた前記半導体チップ１０１が形成されている。
【００４７】
また、図７に示すように、前記半導体チップ１０１上の周縁領域には、電源パッド１０９及びグランドパッド１１０が形成されており、第１のワイヤ１１１によって、前記パッケージ基板１０２の前記第３の絶縁層１０７に形成されたビアに各々接続されている。前記電極端子１０８は、半導体装置の下に設置されるボード（図示しない）に設けられている端子と接続されている。したがって前記半導体チップ１０１に形成されている前記電源パッド１０９及びグランドパッド１１０は、前記第１のワイヤ１１１及び前記パッケージ基板１０２のビアを介して電極端子１０８の各々に接続されることによって、電源電位及びグランド電位と接続されている。
【００４８】
前記半導体チップ１０１上には、接続部材１１２を介して、絶縁性テープ７０１が形成されている。前記絶縁性テープ７０１は、例えば、ポリイミドテープである。ポリイミドテープに限定されないが、耐熱性、絶縁性のあるテープが好ましい。また、接着可能なテープ状の絶縁性テープ７０１を用いることによって、接続部材１１２を形成せず、直接、前記半導体チップ１０１上に絶縁性テープ７０１を形成することもできる。前記絶縁性テープ７０１上には、グランドプレーン７０２及び電源プレーン７０３が形成されている。前記グランドプレーン７０２はリング状であり、その内側に前記電源プレーン７０３が離間して配置されている。前記グランドプレーン７０２及び前記電源プレーン７０３は、導電性のプレートであり、Ｃｕを含む導電性材料やＡｌを含む導電性材料を用いて形成されている。前記接続部材１１２は、絶縁性エポキシ樹脂、導電性ペースト、フィラー入エポキシ樹脂などによって形成されている。前記グランドプレーン７０２及び前記電源プレーン７０３は、前記絶縁性テープ７０１によって接着して形成されているため、材料及び厚さを任意に選択して形成することができる。前記グランドプレーン７０２は、厚い方が特性が良いため好ましく、導電性のプレートを用いてグランドプレーンを構成することによって、例えば、１００μｍ以上の厚さで形成することも容易に可能である。また、前記絶縁性テープや前記接続部材を介して、プレーンを形成することによって、容量成分を有するよう形成することができ、ノイズ特性を向上することができる。
【００４９】
前記グランドプレーン７０２及び前記電源プレーン７０３は、第２のワイヤ１１４ａ，１１４ｂによって前記グランドパッド１１０及び前記電源パッド１０９と接続されており、前記グランドパッド１１０間及び前記電源パッド１０９間の電位はそれぞれ共通化されている。なお、前記半導体チップ１０１上の周縁領域に多数形成されているグランドパッド１１０及び電源パッド１０９とグランドプレーン７０２及び電源プレーン７０３のそれぞれをワイヤで接続する際、前記グランドプレーン７０２及び前記電源プレーン７０３を平面において等方性を有する形状（例えば、リング形状）に形成することによって、比較的容易にボンディングすることができる。
【００５０】
また、前記半導体チップ１０１及び前記第１のワイヤ１１１及び第２のワイヤ１１４ａ，１１４ｂは、封止体１１５によって封止されている。前記封止体１１５がプラスチックである場合には、及び前記第１のワイヤ１１１及び第２のワイヤ１１４ａ，１１４ｂは、例えばＡｕで形成される。また、前記封止体１１５がセラミックである場合には、及び前記第１のワイヤ１１１及び第２のワイヤ１１４ａ，１１４ｂは、例えばＡｌで形成される。前記封止体１１５がプラスチックなどの水分を吸収しやすい材料で形成されている場合には、Ａｕなどの錆びにくい材料でワイヤを形成することが好ましい。
【００５１】
また、ここでは、半田ボールによって構成されている前記電極端子１０８を半田実装する、ＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）構造を例に示したが、特にこれに限定されず、スタッドバンプに導電性ペーストを用いて実装する構造であってもかまわない。
【００５２】
本実施の形態によれば、前記半導体チップ１０１上に前記接続部材１１２及び前記絶縁性テープ７０１を介して前記グランドプレーン７０２及び前記電源プレーン７０３を形成しているため、前記半導体チップ１０１上に設けられたグランドパッド間及び電源パッド間の電位を共通化することができ、電位のばらつきを抑止して、電気的特性を向上させることができる。
【００５３】
さらに、その際に前記パッケージ基板１０２の層数を増加させることなく前記グランドプレーン７０２及び前記電源プレーン７０３を形成することができるため、半導体装置を小型化するとともに、パッケージ基板１０２を構成する層数の増加に伴う歩留まりの低下を抑止することができる。また、前記グランドプレーン７０２及び前記電源プレーン７０３をビアを介さずに前記グランドパッド１１０及び前記電源パッド１０９に接続し、また、より近い場所に配置することによって、電位の共通化をより確実に行うことができる。
【００５４】
本実施の形態では、半導体チップ上に、接続部材及び絶縁性テープ（または絶縁性テープのみ）を介して、リング状のグランドプレーン及びその内側に離間して電源プレーンを配置した例を記載したが、グランドプレーンと電源プレーンが逆であってもかまわない。また、より安定した接地電位を確保するために、プレーン面積の広いプレーンをグランドプレーンとして用いるとさらに有効である。
（第１の変形例）
また、本実施の形態の第１の変形例を図９に示す。第１の変形例では、絶縁性テープ７０１上にグランドプレーン９０１，第１の電源プレーン９０２及び第２の電源プレーン９０３を形成している。前記グランドプレーン９０１はリング状であり、その内側にリング状の第１の電源プレーン９０２が離間して配置されている。さらに、前記第１の電源プレーン９０２の内側に第２の電源プレーン９０３が離間して配置されている。
【００５５】
前記半導体チップ１０１上に形成されたグランドパッド１１０は、第２のワイヤ１１４ａを介して、前記グランドプレーン９０１と接続されており、前記グランドパッド１１０間の電位は共通化されている。また、前記半導体チップ１０１上に形成された第１の電源パッド１０９ａ及び第２の電源パッド１０９ｂは、第２のワイヤ１１４ｂ，１１４ｃを介して、前記第１の電源プレーン９０２及び第２の電源プレーン９０３と接続されており、前記第１の電源パッド１０９ａ間及び第２の電源パッド１０９ｂ間の電位をそれぞれ共通化している。
【００５６】
第１の電源プレーン及び第２の電源プレーンは、例えば３．３Ｖ及び２．５Ｖなど、異なる電源を有する場合に設けられる。または、ディジタル回路の電源とノイズの影響を受けやすいアナログ回路の電源とを分けて形成する場合にも設けられる。この場合、アナログ回路の電源プレーンとディジタル回路の電源プレーンとを分けて形成することによって、ディジタル回路のノイズがアナログ回路に悪影響を及ぼすことを抑止することができ、有効である。
【００５７】
前記半導体チップ１０１上に設けられた第１及び第２の電源パッド１０９ａ，１０９ｂ及びグランドパッド１１０の電位を共通化することができ、電位のばらつきを抑止して、電気的特性を向上させることができる。
【００５８】
また、パッケージ基板の層数は、パッケージ基板内にグランドプレーンと第１及び第２の電源プレーンの両方を形成した場合と比較して、減らすことができるため、電気的特性を向上させるとともに、半導体装置を小型化することができる。さらに、パッケージ基板１０２を構成する層数の増加に伴う歩留まりの低下を抑止することができる。また、前記グランドプレーン９０１と第１及び第２の電源プレーン９０２，９０３をビアを介さずに前記グランドパッド１１０と前記第１及び第２の電源パッド１０９ａ，１０９ｂに接続し、また、より近い場所に配置することによって、電位の共通化をより確実に行うことができる。
【００５９】
第１の変形例では、リング状のグランドプレーン及び第１の電源プレーンの内側に第２の電源プレーンを形成したが、グランドプレーンが第１及び第２の電源プレーンの間に形成されていてもよいし、最も内側に形成されていてもよい。また、より安定した接地電位を確保するために、プレーン面積の広いプレーンをグランドプレーンとして用いるとさらに有効である。また、外側から第１の電源プレーン，グランドプレーン，第２の電源プレーンを配置し、よりノイズの影響を受けやすい電源を、グランドプレーンの外側の第１の電源プレーンとして配置する場合、内側に配置された第２の電源プレーンのノイズを接地電位のグランドプレーンによってシールドすることができ、第１の電源プレーンの電位をより安定させることができるため、さらに有効である。また、必要に応じて、プレーン数を増やして形成することも可能である。
（第２の変形例）
また、本実施の形態の第２の変形例を図１０に示す。第２の変形例では、絶縁性テープ７０１上にグランドプレーン１００１，第１の電源プレーン１００２及び第２の電源プレーン１００３を形成している。前記グランドプレーン１００１と第１及び第２の電源プレーン１００２，１００３は並置され、離間して配置されている。
【００６０】
前記半導体チップ１０１上に形成されたグランドパッド１１０は、第２のワイヤ１１４ａを介して、前記グランドプレーン１００１と接続されており、前記グランドパッド１１０間の電位は共通化されている。また、前記半導体チップ１０１上に形成された第１の電源パッド１０９ａ及び第２の電源パッド１０９ｂは、第２のワイヤ１１４ｂ，１１４ｃを介して、前記第１の電源プレーン１００２及び第２の電源プレーン１００３と接続されており、前記第１の電源パッド１０９ａ間及び第２の電源パッド１０９ｂ間の電位はそれぞれ共通化されている。前記したプレーンは、並置して配置されているが、パッドの配置を工夫することによって、それぞれをワイヤによってそれぞれを接続することが可能である。
【００６１】
第１の電源プレーン及び第２の電源プレーンは、例えば３．３Ｖ及び２．５Ｖなど、異なる電源を有する場合に設けられる。または、ディジタル回路の電源とノイズの影響を受けやすいアナログ回路の電源とを分けて形成する場合にも設けられる。この場合、アナログ回路の電源プレーンとディジタル回路の電源プレーンとを分けて形成することによって、ディジタル回路のノイズがアナログ回路に悪影響を及ぼすことを抑止することができ、有効である。
【００６２】
前記半導体チップ１０１上に設けられた第１及び第２の電源パッド１０９ａ，１０９ｂ及びグランドパッド１１０の電位を共通化することができ、電位のばらつきを抑止して、電気的特性を向上させることができる。
【００６３】
また、パッケージ基板の層数は、パッケージ基板内にグランドプレーンと第１及び第２の電源プレーンの両方を形成した場合と比較して、減らすことができるため、電気的特性を向上させるとともに、半導体装置を小型化することができる。さらに、パッケージ基板１０２を構成する層数の増加に伴う歩留まりの低下を抑止することができる。また、前記グランドプレーン１００１と第１及び第２の電源プレーン１００２，１００３をビアを介さずに前記グランドパッド１１０と前記第１及び第２の電源パッド１０９ａ，１０９ｂにそれぞれ接続し、また、より近い場所に配置することによって、電位の共通化をより確実に行うことができる。
【００６４】
第２の変形例では、グランドプレーンを端に形成したが、グランドプレーンが第１及び第２の電源プレーンの間に形成されていてもよい。また、より安定した接地電位を確保するために、プレーン面積の広いプレーンをグランドプレーンとして用いるとさらに有効である。また、第１の電源プレーンとよりノイズの影響を受けやすい第２の電源プレーンの間に、グランドプレーンを配置する場合、電源プレーンのノイズを接地電位のグランドプレーンによってシールドすることができ、ノイズの影響を受けやすい電源プレーンの電位をより安定させることができるため、さらに有効である。また、必要に応じて、プレーン数を増やして形成することができる。さらに、図１１に示すように第２のグランドプレーン１１０１及び第２のワイヤ１１４ｄを形成し、碁盤状に並置して形成してもよい。また、グランドプレーンを形成せず、複数の電源プレーンのみを形成してもよい。
【００６５】
また、半導体チップ上に接続部材及び絶縁性テープを介してグランドプレーン，第１及び第２の電源プレーンを形成し、グランドプレーン，第１及び第２の電源プレーンと半導体チップ上のグランドパッド，第１及び第２の電源パッドをそれぞれ接続したが、特にこれに限定されず、パッケージ基板内にいずれかのプレーンを形成し、半導体チップ上に接続部材及び絶縁性テープを介して残りのプレーンを形成した半導体装置であってもよい。
【００６６】
上記した本発明の第１乃至第４の実施の形態を、種々組合せて実施することも可能である。図１２は、第４の実施の形態における一形態（図７）を第２の実施の形態における一形態（図３）に適用した例を示す平面図である。すなわち、半導体チップ上に複数のプレーンを形成し、プレーンの角部または端部に第３のワイヤ３０１ａ，３０１ｂを接続し、このワイヤをパッケージ基板のビアにそれぞれ接続した例である。また、図１３は、第４の実施の形態の一形態（図１０）を第３の実施の形態の一形態（図５）に適用した例を示す平面図である。すなわち、例えば、半導体チップ上に複数のプレーンを形成し、グランドプレーン１３０１及び電源プレーン１３０２の角部または端部に足部５０２ａ，５０２ｂを有するよう形成し、この足部をパッケージ基板のビアにそれぞれ接続した例である。このように、本発明は、上記した実施の形態に限定されず、開示した範囲内で種々組み合わせて適用することができ、各実施の形態に記載されたそれぞれの効果を得ることができる。
【００６７】
【発明の効果】
以上詳述したように、本発明によれば、半導体装置を小型化するとともに、歩留まりの低下を抑止しつつ、電気的特性を向上することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係る半導体装置を示す平面図である。
【図２】本発明の第１の実施の形態に係る半導体装置を示す図１のＡ−Ａ及びＢ−Ｂにおける要部断面図である。
【図３】本発明の第２の実施の形態に係る半導体装置を示す平面図である。
【図４】本発明の第２の実施の形態に係る半導体装置を示す図３のＣ−Ｃにおける要部断面図である。
【図５】本発明の第３の実施の形態に係る半導体装置を示す平面図である。
【図６】本発明の第３の実施の形態に係る半導体装置を示す図５のＣ−Ｃにおける要部断面図である。
【図７】本発明の第４の実施の形態に係る半導体装置を示す平面図である。
【図８】本発明の第４の実施の形態に係る半導体装置を示す図７のＡ−Ａにおける要部断面図である。
【図９】本発明の第４の実施の形態の第１の変形例に係る半導体装置を示す平面図である。
【図１０】本発明の第４の実施の形態の第２の変形例に係る半導体装置を示す平面図である。
【図１１】本発明の第４の実施の形態の第２の変形例に係る他の半導体装置を示す平面図である。
【図１２】本発明の第４の実施の形態に係る半導体装置の一形態を第２の実施の形態に係る半導体装置の一形態に適用した例を示す平面図である。
【図１３】本発明の第４の実施の形態に係る半導体装置の一形態を第３の実施の形態に係る半導体装置の一形態に適用した例を示す平面図である。
【図１４】従来の半導体装置を示す平面図である。
【図１５】従来の半導体装置を示す図１４におけるＡ−Ａにおける要部断面図である。
【図１６】従来の他の半導体装置を示す図１４におけるＡ−Ａにおける要部断面図である。
【符号の説明】
１０１，１４０１・・・半導体チップ
１０２，１４０２・・・パッケージ基板
１０３，１４０３・・・第１の絶縁層
１０４，１４０４・・・第１の配線層
１０５，１４０５・・・第２の絶縁層
１０６，１４０８・・・第２の配線層
１０７，１４０７・・・第３の絶縁層
１０８，１４１０・・・電極端子
１０９，１４１１・・・電源パッド
１０９ａ・・第１の電源パッド
１０９ｂ・・第２の電源パッド
１１０，１４１２・・・グランドパッド
１１１・・・第１のワイヤ
１１２・・・接続部材
１１３，５０１，７０２，９０１，１００１，１３０１，１４０６・・・グランドプレーン
１１４，１１４ａ，１１４ｂ，１１４ｃ，１１４ｄ・・・第２のワイヤ
１１５・・・封止体
３０１，３０１ａ，３０１ｂ・・・第３のワイヤ
５０２，５０１ａ，５０１ｂ・・・足部
７０１・・・絶縁性テープ
７０３，１３０２，１６０１・・・電源プレーン
９０２，１００２・・・第１の電源プレーン
９０３，１００３・・・第２の電源プレーン
１１０１・・・第２のグランドプレーン
１４０９・・・第４の絶縁層
１４１３・・・ワイヤ
１４１４・・・樹脂
１６０２・・・第５の絶縁層
Claims (12)
- パッケージ基板と、
前記パッケージ基板の第１主面上に設けられ、表面に複数のパッドを有する半導体チップと、
前記半導体チップ上に接続部材を介して形成される導電性プレートと、
前記パッケージ基板と前記半導体チップの所定のパッドとを接続する第１の配線と、
前記導電性プレートと前記半導体チップの所定のパッドとを接続する第２の配線と、
前記半導体チップと前記第１及び第２の配線を封止する封止体と、
前記パッケージ基板の第２主面に形成される電極端子とを具備したことを特徴とする半導体装置。 - 前記導電性プレートと前記第２の配線によって接続されている前記パッドは、グランドパッドまたは電源パッドであり、前記導電性プレートは、グランドプレーンまたは電源プレーンであることを特徴とする請求項１に記載の半導体装置。
- パッケージ基板と、
前記パッケージ基板の第１主面上に設けられ、表面に複数のパッドを有する半導体チップと、
前記半導体チップ上に形成される絶縁性テープと、
前記絶縁性テープ上に離間して配置される複数の導電性プレートと、
前記パッケージ基板と前記半導体チップの所定のパッドとを接続する第１の配線と、
前記複数の導電性プレートのそれぞれと前記半導体チップの所定のパッドとを接続する第２の配線と、
前記半導体チップと前記第１及び第２の配線を封止する封止体と、
前記パッケージ基板の第２主面に形成される電極端子とを具備したことを特徴とする半導体装置。 - 前記絶縁性テープは、前記半導体チップ上に、接続部材を介して形成されていることを特徴とする請求項３に記載の半導体装置。
- 前記絶縁性テープは、ポリイミドを含むテープであることを特徴とする請求項３または請求項４に記載の半導体装置。
- 前記複数の導電性プレートは、
グランドプレーン及び電源プレーンの少なくとも一方を含むよう構成されており、
前記複数の導電性プレートのそれぞれと接続される所定の前記パッドは、前記導電性プレートがグランドプレーンである場合にはグランドパッドであり、
前記導電性プレートが電源プレーンである場合には電源パッドであることを特徴とする請求項３乃至５のいずれか一項に記載の半導体装置。 - 前記複数の導電性プレートは、少なくとも複数の電源プレーンを含むよう構成されており、
前記複数の電源プレーンは、異なる電圧の電源プレーンであり、前記複数の電源プレーンのそれぞれと接続される所定の前記パッドは、異なる電圧の電源パッドであることを特徴とする請求項３乃至５のいずれか一項に記載の半導体装置。 - 前記複数の導電性プレートは、リング状の導電性プレートと、前記リング状の導電性プレートの内側に配置された導電性プレートである特徴とする請求項３乃至７のいずれかに記載の半導体装置。
- 前記複数の導電性プレートは、並置されていることを特徴とする請求項３乃至７のいずれか一項に記載の半導体装置。
- 前記導電性プレートと前記パッケージ基板とを接続する第３の配線をさらに有することを特徴とする請求項１乃至９のいずれか一項に記載の半導体装置。
- 前記第３の配線は、ＡｕまたはＡｌを含むワイヤであることを特徴とする請求項１乃至１０のいずれか一項に記載の半導体装置。
- 前記第３の配線は、前記導電性プレートから延びる足部によって構成されていることを特徴とする請求項１乃至１０のいずれか一項に記載の半導体装置。
Priority Applications (1)
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| JP2003121033A JP2004327757A (ja) | 2003-04-25 | 2003-04-25 | 半導体装置 |
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| US8243465B2 (en) | 2009-02-18 | 2012-08-14 | Elpida Memory, Inc. | Semiconductor device with additional power supply paths |
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-
2003
- 2003-04-25 JP JP2003121033A patent/JP2004327757A/ja active Pending
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