JP2004311528A - 半導体記憶装置 - Google Patents
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Abstract
【課題】フローティングゲートの電荷蓄積状態を制御し、４値を超える多値データを記憶することが可能なセルトランジスタを備えた半導体記憶装置を提供する。
【解決手段】セルトランジスタは、凸部が形成された半導体基板と、ゲート絶縁膜と、ソース・ドレインとなる一対の拡散領域と、トンネル絶縁膜と、凸部の各側面側に設けられた一対のフローティングゲートＦＧ１，ＦＧ２と、インターポリ絶縁膜と、コントロールゲートＣＧとを備える。フローティングゲートＦＧ１に２値からなる電子状態を形成した後、ソース・ドレインを入れ替え、フローティングゲートＦＧ１の電子状態およびフローティングゲートＦＧ２に蓄積すべき電子数に応じてソース・ドレイン間に付与する電位を制御することで、フローティングゲートＦＧ２に２値を超える電子状態を形成する。
【選択図】 図９
【解決手段】セルトランジスタは、凸部が形成された半導体基板と、ゲート絶縁膜と、ソース・ドレインとなる一対の拡散領域と、トンネル絶縁膜と、凸部の各側面側に設けられた一対のフローティングゲートＦＧ１，ＦＧ２と、インターポリ絶縁膜と、コントロールゲートＣＧとを備える。フローティングゲートＦＧ１に２値からなる電子状態を形成した後、ソース・ドレインを入れ替え、フローティングゲートＦＧ１の電子状態およびフローティングゲートＦＧ２に蓄積すべき電子数に応じてソース・ドレイン間に付与する電位を制御することで、フローティングゲートＦＧ２に２値を超える電子状態を形成する。
【選択図】 図９
Description
【０００１】
【発明の属する技術分野】
本発明は、１つのセルトランジスタに多値データを記憶することができる半導体記憶装置に関するものである。
【０００２】
【従来の技術】
フラッシュメモリ等の不揮発性半導体記憶装置は、携帯電話機等に搭載されて現在広く普及している。近年の携帯電話機等の電子機器の小型化、情報記憶の大規模化にともなって、不揮発性半導体記憶装置の小型化、その記憶容量の大容量化を図るため、１つのセルトランジスタに記憶されるデータを多値化する技術が注目されている。本出願人はこれらの事情を鑑み、電気的に孤立した２つのフローティングゲートを有するセルトランジスタに２ビット（４値）のデータを記憶することができる半導体記憶装置を提案している（セルトランジスタの構造については、例えば特許文献１を参照。また、その書込み方法等については、例えば特許文献２を参照）。
【０００３】
上記多値化技術の一例を説明する。図１７において、セルトランジスタ１１は、２つのフローティングゲートＦＧ１，ＦＧ２を備えたｎ型ＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ） トランジスタの構造をしている。このセルトランジスタ１１は、凸部１２ａが形成されたｐ型の半導体基板１３と、凸部１２ａの上に形成されたゲート絶縁膜１５ｃと、半導体基板１３中の表面に形成された一対の拡散領域１４ａ，１４ｂと、凸部１２ａの側面１２ｂと拡散領域１４ａ，１４ｂとを覆うトンネル絶縁膜１５ａと、トンネル絶縁膜１５ａを介して凸部１２ａの側面１２ｂと拡散領域１４ａ，１４ｂとに対向する一対のフローティングゲートＦＧ１，ＦＧ２と、フローティングゲートＦＧ１，ＦＧ２の上に形成されたインターポリ絶縁膜１５ｂと、インターポリ絶縁膜１５ｂを介してフローティングゲートＦＧ１，ＦＧ２と対向し、かつゲート絶縁膜１５ｃを介して凸部１２ａと対向するコントロールゲートＣＧとを有する。
【０００４】
このように構成されたセルトランジスタ１１の２つのフローティングゲートＦＧ１，ＦＧ２に、電子が蓄積されたか否かという２つの電子状態を用いて、それぞれ１ビット、合計２ビットのデータが記憶される。フローティングゲートＦＧ１，ＦＧ２に電子が蓄積されている状態は書き込み状態（データ“０”）、電子が蓄積されていない状態は消去状態（データ“１”）となる。
【０００５】
セルトランジスタ１１にデータを書込む場合、定電荷書込みと呼ばれる方法が採用される。図１８に示すように、一方の拡散領域１４ａはソースとなってコンデンサＣＰを介して接地され、他方の拡散領域１４ｂはドレインとなってドレイン電位Ｖｄ（例えば５Ｖ）が与えられる。また、コントロールゲートＣＧにはゲート電位Ｖｇ（例えば７Ｖ）が与えられる。このような電位により凸部１２ａの頂面１２ｃの表層に反転層１６が生じ、側面１２ｂ、頂面１２ｃの各表層に沿ってソースからドレインへ電子の通り道となるチャネルが形成される。ソース側から流れ出た電子は、同図の矢印で示した２つの経路Ｒ１，Ｒ２に分岐して進む。経路Ｒ１では、一部の電子はソース・ドレイン間の電位差で加速され、エネルギーを得て運動量の大きなホットエレクトロンとなる。ホットエレクトロンとなった電子は、トンネル絶縁膜１５ａのポテンシャル障壁を乗り越えてフローティングゲートＦＧ２に注入される。経路Ｒ２では、フォノンや不純物等との散乱によりエネルギーを損失し、運動量の大きなホットエレクトロンとなり得なかった電子がドレインに流れる。上記のホットエレクトロンとなった電子は、その走行方向に垂直なトンネル絶縁膜１５ａを介してフローティングゲートＦＧ２に注入されることとなるので、書込みエネルギーを小さくすることができる。
【０００６】
このとき、ソースにコンデンサＣＰが接続されているので、コンデンサＣＰには上記電子によるドレイン電流（書込み電流）が流れ込み、正電荷が蓄積して充電される。書込み時間の経過に伴ってコンデンサＣＰの充電量が大きくなるので、ソース電位Ｖｓは上昇し（図１９（Ａ）参照）、書込み電流は低下する（図１９（Ｂ）参照）。このようにして、ソース・ドレイン間の電位差は、書込み時間の経過とともに低下するため、ホットエレクトロンとなってフローティングゲートＦＧ２に注入される電子は減少し、トンネル絶縁膜１５ａのポテンシャル障壁を乗り越え得る電子がなくなると書込みが終了する。なお、上記とは逆に拡散領域１４ｂをソース、拡散領域１４ａをドレインとすることでフローティングゲートＦＧ１に電子を注入することができる。
【０００７】
以上の書込みによりセルトランジスタ１１は、図２０に示すような４つの電子状態からなる２ビットのデータを記憶することができる。“（１，１）”状態では、フローティングゲートＦＧ１，ＦＧ２のいずれにも電子が注入されていない。“（１，０）”状態では、フローティングゲートＦＧ２にのみ電子が注入されている。“（０，１）”状態では、フローティングゲートＦＧ１にのみ電子が注入されている。そして、“（０，０）”状態では、フローティングゲートＦＧ１，ＦＧ２の両方に電子が注入されいる。
【０００８】
このセルトランジスタ１１のデータを読出すには、一方の拡散領域１４ａがソースとして接地され、他方の拡散領域１４ｂがドレインとして例えば１．２Ｖの電位が与えられる。また、コントロールゲートＣＧに例えば５．５Ｖの電位が与えられる。このとき、凸部１２ａの頂面１２ｃに反転層１６が生じ、側面１２ｂ、頂面１２ｃの各表層に沿ってソースからドレインへ電子の通り道となるチャネルが形成される。このチャネルに流れるドレイン電流（読出し電流）は、主としてソース側のフローティングゲートＦＧ１の電荷量に依存し、他方のドレイン側のフローティングゲートＦＧ２の電荷量から受ける影響は小さい。この読出し電流を基準電流と比較することで、フローティングゲートＦＧ１の電子状態（“１”または“０”）が判定される。また、上記とは逆に拡散領域１４ｂをソース、拡散領域１４ａをドレインとすれば、フローティングゲートＦＧ２の電子状態を判定することができる。
【０００９】
【特許文献１】
特願２００２−３１９８３５
【特許文献２】
特願２００３−００１１８９
【００１０】
【発明が解決しようとする課題】
しかしながら、上記の従来の半導体記憶装置では、各フローティングゲートが記憶するデータは電子蓄積の有無に対応する１ビットのみであるため、１つのセルトランジスタが記憶できるデータは２ビット（４値）に限定されていた。
【００１１】
本発明は、フローティングゲートの電荷蓄積状態を制御し、４値を超えるデータを記憶することが可能なセルトランジスタを備えた半導体記憶装置を提供するものである。
【００１２】
【課題を解決するための手段】
上記目的を達成するために、本発明の半導体記憶装置は、対向する一対の側面を有する凸部が設けられた一導電型半導体基板と、前記凸部の頂面上に形成された第１の絶縁膜と、前記凸部を挟む前記半導体基板の表面に形成された一対の反対導電型拡散領域と、前記凸部の各側面と前記各拡散領域とを覆う第２の絶縁膜と、前記凸部の各側面側に設けられ、前記第２の絶縁膜を介して前記側面と拡散領域とに対向する一対のフローティングゲートと、前記各フローティングゲート上に形成された第３の絶縁膜と、前記第３の絶縁膜を介して前記フローティングゲートと対向し、かつ前記第１の絶縁膜を介して前記凸部の頂面と対向するコントロールゲートとからなるセルトランジスタを備えた半導体記憶装置において、前記一対の拡散領域の一方がソース領域、他方がドレイン領域となるように制御するとともに、書込み対象のフローティングゲートとは異なるフローティングゲートの電荷蓄積状態に応じて決定した電位を前記ソース・ドレイン領域間に付与し、かつ前記コントロールゲートに書込み電位を付与し、書込み対象のフローティングゲートに電荷を注入して書込み状態を形成するように制御する制御手段を設けたことを特徴とするものである。
【００１３】
また、本発明の半導体記憶装置は、対向する一対の側面を有する凸部が設けられた一導電型半導体基板と、前記凸部の頂面上に形成された第１の絶縁膜と、前記凸部を挟む前記半導体基板の表面に形成された一対の反対導電型拡散領域と、前記凸部の各側面と前記各拡散領域とを覆う第２の絶縁膜と、前記凸部の各側面側に設けられ、前記第２の絶縁膜を介して前記側面と拡散領域とに対向する一対のフローティングゲートと、前記各フローティングゲート上に形成された第３の絶縁膜と、前記第３の絶縁膜を介して前記フローティングゲートと対向し、かつ前記第１の絶縁膜を介して前記凸部の頂面と対向するコントロールゲートとからなるセルトランジスタを備えた半導体記憶装置において、前記一対の拡散領域の一方がソース領域、他方がドレイン領域となるように制御するとともに、前記ソース・ドレイン領域間に電位を付与し、かつ前記コントロールゲートに書込み電位を付与し、一方のフローティングゲートへの電荷の注入を制御して２値からなる状態の書込み状態を形成した後、前記ソース領域と前記ドレイン領域とを入れ替えるとともに、当該フローティングゲートの電荷蓄積状態に応じて決定した電位を前記ソース・ドレイン領域間に付与し、かつ前記コントロールゲートに書込み電位を付与し、他方のフローティングゲートに電荷を注入して書込み状態を形成するように制御する制御手段を設けたことを特徴とするものである。
【００１４】
なお、前記制御手段は、さらに前記他方のフローティングゲートに蓄積すべき電荷量に応じて前記ソース・ドレイン領域間に付与する電位を決定して、前記他方のフローティングゲートに電荷蓄積状態に応じた２値を超える状態からいずれかを形成するように制御することにより、前記セルトランジスタは４値を超えるデータを記憶するようにしたことが好ましい。
【００１５】
また、前記一導電型をｐ型とし、前記反対導電型をｎ型とし、前記電荷を電子とすることが好ましい。
【００１６】
また、前記ソース領域にスイッチ部を介して接続されるコンデンサと、前記コンデンサを所望の電位に充電する可変電位回路とを含むソース電位制御回路とを備え、前記制御手段は、前記ソース領域に対向したフローティングゲートの電子蓄積状態に応じて異なる電位を前記可変電位回路を制御して前記コンデンサに予め与えて充電するとともに、充電された当該コンデンサを前記スイッチ部を制御して前記ソース領域に接続し、かつ前記ドレイン領域に電位を付与することにより生じる前記ソース・ドレイン領域間の制御された電位差に基づく電流によって、前記ドレイン領域に対向したフローティングゲートに電子を注入することが好ましい。
【００１７】
また、前記制御手段は、さらに前記ドレイン領域に対向したフローティングゲートに蓄積すべき電子数に応じて異なる電位を前記可変電位回路を制御して前記コンデンサに予め与えて充電し、前記他方のフローティングゲートに電荷蓄積状態に応じた２値を超える状態からいずれかを形成するように制御することにより、前記セルトランジスタは４値を超えるデータを記憶するようにしたことが好ましい。
【００１８】
また、基準電流を発生する基準電流発生回路と、前記基準電流と前記セルトランジスタから流れ出る読出し電流とを検出し比較するセンスアンプとを設け、前記センスアンプは、前記一対の拡散領域の一方をソース領域、他方をドレイン領域として前記ソース・ドレイン領域間に電位を付与し、かつ前記コントロールゲートに読出し電位を付与することよって前記ドレイン領域から流れ出る前記読出し電流を前記基準電流と比較することによって、前記ソース領域に対向したフローティングゲートに蓄積された電子数を判別することが好ましい。
【００１９】
さらに、前記基準電流発生回路は、複数種類の基準電流を発生するために、複数の基準セルトランジスタを備えていることが好ましい。
【００２０】
【発明の実施の形態】
図１において、メモリセルアレイ１０は、図中縦方向に延在する拡散領域からなる複数のビット線ＢＬと、これに交差するように横方向に延在するポリシリコンからなる複数のワード線ＷＬとによってＶＧＡ（Ｖｉｒｔｕａｌ Ｇｒｏｕｎｄ Ａｒｒａｙ）方式で構成されており、ビット線ＢＬとワード線ＷＬが交差する部分に２つずつフローティングゲートＦＧが配置されている。図中の円で囲った領域は、メモリセルアレイ１０内に形成される複数のセルトランジスタ１１のうちから１つを示している。
【００２１】
図２は、図１中のＡ−Ａ線に沿うセルトランジスタ１１の断面図を示す。シリコンに一導電型としてｐ型の不純物（例えばボロン）が導入された半導体基板１３には凸部１２ａが形成されている。凸部１２ａは、対向する一対の側面１２ｂと頂面１２ｃとを有する。この凸部１２ａを挟む半導体基板１３の表面には、反対導電型としてｎ型の不純物（例えば砒素）が導入された一対の拡散領域１４ａ，１４ｂが形成されている。トンネル絶縁膜１５ａは、シリコン酸化膜からなり、凸部１２ａの側面１２ｂと拡散領域１４ａ，１４ｂとを覆う。このトンネル絶縁膜１５ａを介して凸部１２ａの側面１２ｂと拡散領域１４ａ，１４ｂとに対向するように一対のフローティングゲートＦＧ１，ＦＧ２が設けられている。このフローティングゲートＦＧ１，ＦＧ２上には、シリコン酸化膜からなるインターポリ絶縁膜１５ｂが形成されている。また、凸部１２ａの頂面１２ｃ上にシリコン窒化膜とシリコン酸化膜とからなるゲート酸化膜１５ｃが形成されている。このゲート酸化膜１５ｃとインターポリ絶縁膜１５ｂを介して凸部１２ａの頂面１２ｃと対向するようにポリシリコンからなるコントロールゲートＣＧが形成されている。セルトランジスタ１１は、図１８に示した従来のものと同様な構造を有する。
【００２２】
コントロールゲートＣＧは、メモリセルアレイ１０のワード線ＷＬを構成する。また、拡散領域１４ａ，１４ｂは、メモリアレイ１０のビット線ＢＬを構成し、各セルトランジスタ１１の一対のソース・ドレインとして機能するとともに、ロウ方向に隣接するセルトランジスタとの間で共有されている。このソース・ドレインは相互に切り替え可能である。
【００２３】
なお、半導体基板１３内の不純物分布については、例えば凸部１２ａの頂面１２ｃ近傍のボロン不純物（ｐ型不純物）濃度を凡そ６×１０１７ｃｍ−３とし、頂面１２ｃから深さ方向に濃度を増加させて、凸部１２ａの基端部で濃度を凡そ１×１０１８ｃｍ−３と最大にしている。これにより、拡散領域１４ａ，１４ｂを直線的に結んだ領域での直接的なパンチスルーが防止される。
【００２４】
図３は、上記メモリセルアレイ１０を用いて構成された半導体記憶装置２を示す。入力されたアドレス信号を増幅するアドレスバッファ３と、アドレスバッファ３から出力されるコラムアドレス信号ＣＡに基づいてビット線ＢＬを選択するコラムデコーダ４と、アドレスバッファ３から出力されるロウアドレス信号ＲＡに基づいてワード線ＷＬを選択するロウデコーダ５とは、協働してメモリセルアレイ１０内の所望のセルトランジスタ１１を選択する。
【００２５】
高電圧発生回路６は、データ書込み時や消去時において高電圧を発生し、コラムデコーダ４を介してドレインとなる所望のビット線ＢＬにドレイン電位Ｖｄを印加するとともに、ロウデコーダ５を介して所望のワード線ＷＬにゲート電位Ｖｇを印加する。また、ソース電位制御回路２０は、コラムアドレス信号ＣＡに基づいてソースとなるビット線ＢＬを選択し、ソースの初期電位を所望の電位へ設定する。さらに、高電圧発生回路６は、基準電流発生回路３０に高電圧を供給する。
【００２６】
センスアンプ４０は、データ読出し時にビット線（ドレイン）から流れ出た読出し電流Ｉｃと、基準電流発生回路３０から流れ出た基準電流Ｉｒとを検出して比較する回路であって、比較結果は“０”または“１”のデータＤｏｕｔとして出力され、シリアルにデータラッチ７に入力される。
【００２７】
データラッチ７は、入力されたデータＤｏｕｔを保持し、入出力バッファ８を介してデータを外部にパラレルに出力する。このデータラッチ７は、シフタブルラッチの機能を有する。また、データ書込み時には、入出力バッファ８は外部から入力されるデータを増幅してデータラッチ７に入力するとともに、データラッチ７は制御回路９にこの入力データを送る。
【００２８】
制御回路９は外部から制御信号を受け、書込み、読出しの各動作時において、半導体記憶装置２が後述するシーケンスを行い得るように高電圧発生回路６、ソース電位制御回路２０、基準電流発生回路３０、データラッチ７等を制御する。なお、図示しないが、電源電圧Ｖｃｃが半導体記憶装置２の各部に供給されている。
【００２９】
図４において、ソース電位制御回路２０は、スイッチ部２１ａ〜２１ｃと、ソース線デコーダ２２と、コンデンサ２３ａ〜２３ｃと、可変電位回路２４とによって構成されている。このスイッチ部とコンデンサとは、メモリセルアレイ１０のビット線ＢＬの数に応じた数だけ設けられる。コンデンサ２３ａ〜２３ｃの一端は接地されており、他端はスイッチ部２１ａ〜２１ｃを介してビット線ＢＬまたは可変電源部２４と接続される。ソース線デコーダ２２は、コラムデコード信号ＣＡに基づいてスイッチ部２１ａ〜２１ｃを選択し、スイッチ部２１ａ〜２１ｃのスイッチングを制御する。可変電位回路２４は制御信号に基づいて電位を変化させることができ、スイッチ部２１ａ〜２１ｃを介してコンデンサ２３ａ〜２３ｃを充電する。この可変電位回路２４は、例えば図５に示したインバータ回路によって構成され、出力電位は例えば０Ｖ〜Ｖｃｃの範囲で変化する。また、コンデンサ２３ａ〜２３ｃは、静電容量が例えば０．５ｐＦとなるように形成される。
【００３０】
図４に示すメモリセルアレイ１０内のセルトランジスタＴＣ１のフローティングゲートＦＧ２を定電荷書込みする場合を例にとってソース電位制御回路２０の動作を説明する。まず、コラムデコーダ４がコラムアドレス信号ＣＡに基づいてドレインとするビット線ＢＬ１を選択するとともに、ソース線デコーダ２２は、コラムアドレス信号ＣＡに基づいてソースとするビット線ＢＬ０に対応するスイッチ部２１ａを選択する。また、ロウデコーダ５は、ロウアドレス信号ＲＡに基づいてワード線ＷＬ０を選択する。
【００３１】
書込み開始前に、可変電源回路２４は制御回路９によって制御されて約１．５Ｖの電位を出力し、スイッチ部２１ａを介してコンデンサ２３ａは予め約１．５Ｖの電位で充電される。書込みが始まると、スイッチ部２１ａがコンデンサ２３ａの一端をビット線ＢＬ０に接続するとともに、ビット線ＢＬ１はコラムデコーダ４を介して、例えば５Ｖのドレイン電位Ｖｄが印加される。コントロールゲートとなるワード線ＷＬ０はロウデコーダ５を介して、例えば７Ｖのゲート電位Ｖｇが印加される。なお、半導体基板１３は接地され０Ｖとされる。
【００３２】
この電圧印加により、図１８と同様な経路でチャネル内に電子が流れる。フォノンや不純物等との散乱でエネルギーを損失せず、電位差で加速されて運動量の大きなホットエレクトロンとなった電子は、トンネル絶縁膜１５ａのポテンシャル障壁（約３．２ｅＶ）を乗り越えてドレイン側のフローティングゲートＦＧ２に注入される。この電子注入方式は、注入時に方向を変える必要がないことから注入効率の高い書込みが実現される。図６は、書込み中のソース・ドレイン間の電位差と、１万個の電子中３．２ｅＶ以上のエネルギーを得る電子（ホットエレクトロン）の数との関係の一例を示す。このように、フローティングゲートＦＧに注入される電子数は、ソース・ドレイン間の電位差に依存して決まる。
【００３３】
コンデンサ２３ａは、書込み時間の経過に伴ってドレイン電流（書込み電流）により正電荷が蓄積（すなわち充電）される。図７（Ａ）は、コンデンサ２３ａが充電されるとともに、ソース電位が初期電位の１．５Ｖから上昇する様子を示す。この定電荷書込みでは、図７（Ｂ）に示すようにソース側のフローティングゲートＦＧ１に電子が蓄積されているか否かにより書込み電流量に差が生じる。すなわち、フローティングゲートＦＧ１に電子が蓄積されている場合（ＦＧ１＝“０”）は、フローティングゲートＦＧ１に電子が蓄積されていない場合（ＦＧ１＝“１”）場合よりも書込み電流が低下する。従って、図７（Ａ）に示すように書込み時間が充分経過した後、フローティングゲートＦＧ１に電子が蓄積されている場合（ＦＧ１＝“０”）は、フローティングゲートＦＧ１に蓄積されていない場合（ＦＧ１＝“１”）と比べてソース電位は低く維持され、約０．５Ｖの電位差が生じる。
【００３４】
図８は、書込み時間の経過に伴ってフローティングゲートＦＧ２に注入され蓄積される電子数の変化を示す。フローティングゲートＦＧ１に電子が蓄積されている場合（ＦＧ１＝“０”）は、図７（Ａ）に示したようにソース電位が低くなり、電子を加速するためのソース・ドレイン間の電位差は高く維持される。このため、フローティングゲートＦＧ１に電子が蓄積されている場合（ＦＧ１＝“０”）は、フローティングゲートＦＧ１に電子が蓄積されていない場合（ＦＧ１＝“１”）と比べて、最終的にフローティングゲートＦＧ２に蓄積される電子数（飽和電子数）が多くなる。ＦＧ１＝“１”のとき、フローティングゲートＦＧ２の蓄積電子数は、書込み前（過消去状態）の約−３４０個（すなわち３４０個の正孔が蓄積）から始まり、約１４ｎ秒で飽和して飽和電子数が約５６０個となる。一方、ＦＧ１＝“０”のとき、フローティングゲートＦＧ２の蓄積電子数は、同じく書込み前の約−３４０個から始まり、約７０ｎ秒で飽和して飽和電子数は約７６０個となる。
【００３５】
このようなフローティングゲートＦＧ２の飽和電子数の差異をなくすには、書込み開始前にソース電位制御回路２０から与えられるソースの初期電位を、フローティングゲートＦＧ１の電子蓄積の有無に応じて変化させれば良い。表１に示すようにソースの初期電位を設定することで、フローティングゲートＦＧ２の飽和電子数をほぼ一定にすることができる。
【００３６】
【表１】
【００３７】
表１においてソースの初期電位は１．５Ｖ以上に設定されている。これは、セルトランジスタＴＣ１の書込み時に、セルトランジスタＴＣ１と同一コラムに位置してかつ非選択（Ｖｇ＝０Ｖ）であるセルトランジスタＴＣ２〜ＴＣ４にも書込み用のドレイン電位Ｖｄ（約５．５Ｖ）が印加され、かつ半導体基板１３は０Ｖとされていることから、ソース電位を１．５Ｖ以上として半導体基板１３に負の基板バイアスが与えられたのと等価な状態にしている。これにより、セルトランジスタＴＣ２〜ＴＣ４の閾値を高め、チャネル領域に流れるリーク電流の発生を防止している。
【００３８】
また、図２に示したセルトランジスタの構造によると、チャネル領域のうち頂面１２ｃの表層には、コントロールゲートＣＧの電位が直接印加されるので、フローティングゲートＦＧ１，ＦＧ２の蓄積電子数によらず直接コントロールゲートＣＧによってチャネルの導通・非道通が制御される。従って、非選択（Ｖｇ＝０Ｖ）のセルトランジスタＴＣ２〜ＴＣ４のフローティングゲートＦＧ１，ＦＧ２が過消去（正孔が蓄積）されている場合においても、頂面１２ｃの表層部においてチャネル領域に流れるリーク電流を遮断することができる。
【００３９】
なお、セルトランジスタＴＣ１において、上記とは逆にビット線ＢＬ０をドレイン、ビット線ＢＬ１をソースとして選択することで同様にフローティングゲートＦＧ１にも定電荷書込みを行うことができる。
【００４０】
次に、セルトランジスタＴＣ１に８値の多値データを書込む制御について説明する。フローティングゲートＦＧ１には、上記の定電荷書込みにより電子蓄積の有無に対応した２値（すなわち１ビット）のデータを記憶させ、フローティングゲートＦＧ２には、電子蓄積の有無の他にさらに蓄積電子数を調節して４値（すなわち２ビット）のデータを記憶させる（これをマルチレベル書込みと称す）。
【００４１】
図９は、フローティングゲートＦＧ１，ＦＧ２に蓄積される電子数の違いによってなる異なる８つ電子状態“（１，１１）”〜“（０，００）”を模式的に示す。表２は、この８つの電子状態に対応するフローティングゲートＦＧ１，ＦＧ２の蓄積電子の概数と、フローティングゲートＦＧ１の蓄積電子数に応じてフローティングゲートＦＧ２にマルチレベル書込みを行う場合のソース初期電位の設定値との一例を示す。同表中の蓄積電子数“−３４０”は、フローティングゲートＦＧ１，ＦＧ２から電子が放出（データ消去）されて約３４０個の正孔が蓄積した過消去状態を表す。
【００４２】
【表２】
【００４３】
この８つの電子状態（多値データ）を得るには、前述したソース電位制御回路２０によってソースの初期電位を制御することでソース・ドレイン間の電位差を調節し、定電荷書込みを行えば良い。
【００４４】
図１０は、上記のいずれかの多値データを書込む際に半導体記憶装置２の制御回路９によって行われる書込みシーケンスを示す。セルトランジスタＴＣ１をアドレス入力によって選択し、外部から書込み制御信号とともに３ビットのデータＤ０〜２を入力すると、半導体記憶装置２が書込み動作を開始する。Ｄ０はフローティングゲートＦＧ１に記憶される１ビットのデータに対応し、Ｄ１〜２はフローティングゲートＦＧ２に記憶される２ビットのデータに対応する。書込み時、ドレイン電位Ｖｄは約５．５Ｖ、ゲート電位Ｖｇは約７Ｖ、基板電位は０Ｖと設定される。
【００４５】
まず、データＤ０が“０”であるか否かが判定される。データＤ０が“０”であればビット線ＢＬ０はドレイン、ビット線ＢＬ１はソースとして選択され、ソース電位制御回路２０によってソースの初期電位（Ｖｓｉ）が１．５Ｖに設定されてフローティングゲートＦＧ１が定電荷書込みされる。これにより、フローティングゲートＦＧ１には約５６０個の電子が注入される。一方、データＤ０が“１”のときは、フローティングゲートＦＧ１に書込みは行われず、過消去状態（約−３４０個の蓄積電子数）が維持される。
【００４６】
続くフローティングゲートＦＧ２の書込みシーケンスは、Ｄ０＝“０”であるか否か、すなわちフローティングゲートＦＧ１が書込みされたか否かによって、２つの系統に分岐される。まず、フローティングゲートＦＧ１に書込みされない場合（Ｄ０＝“１”）の系統１に沿って説明する。Ｄ１〜２＝“００”であると、ビット線ＢＬ０はソース、ビット線ＢＬ１はドレインとして選択され、Ｖｓｉ＝１．５Ｖとして書込みが行われる。これにより、フローティングゲートＦＧ２には約５６０個の電子が注入される。また、Ｄ１〜２＝“０１”のときは、Ｖｓｉ＝２．０Ｖとして同様に書込みが行われる。この場合、ソース・ドレイン間の電位差が低下するのでフローティングゲートＦＧ２には約４５０個の電子が注入される。或いはまた、Ｄ１〜２＝“１０”のときは、Ｖｓｉ＝２．５Ｖとして同様に書込みが行われ、ソース・ドレイン間の電位差がさらに低下するのでフローティングゲートＦＧ２には約２８０個の電子が注入される。Ｄ１〜２が上記のいずれでもないとき、すなわちＤ１〜２＝“１１”のときは、フローティングゲートＦＧ２に書込みは行われない。
【００４７】
フローティングゲートＦＧ１に書込みされたＤ０＝“０”の系統２に沿って説明する。この場合、図７（Ａ）に示したように、もしＤ０＝“１”の場合と同一のソースの初期電位（約１．５Ｖ）でフローティングゲートＦＧ２の書込みが行われると、ソース電位は約０．５Ｖ低く維持される。Ｄ１〜２＝“００”のときは、これを補正するするようにＶｓｉ＝２．０Ｖとして書込みが行われる。これにより、フローティングゲートＦＧ２には、Ｄ０＝“１”の場合と同じ約５６０個の電子が注入される。また、Ｄ１〜２＝“０１”のときは、Ｖｓｉ＝２．５Ｖとしてソース・ドレイン間の電位差を低下させて書込みが行われ、フローティングゲートＦＧ２には約４５０個の電子が注入される。或いはまた、Ｄ１〜２＝“１０”のときは、Ｖｓｉ＝３．０Ｖとしてさらにソース・ドレイン間の電位差を低下させて書込みが行われ、フローティングゲートＦＧ２には約２８０個の電子が注入される。Ｄ１〜２が上記のいずれでもないとき、すなわちＤ１〜２＝“１１”のときは、フローティングゲートＦＧ２に書込みは行われない。
【００４８】
このようにして、フローティングゲートＦＧ２に蓄積される飽和電子数は、フローティングゲートＦＧ１のデータＤ０に依存せず、データＤ０〜２にのみ対応し、表２に示した８つの電子状態を達成することができる。
【００４９】
この８つの電子状態を読出す制御について説明する。図１１は、メモリセルアレイ１０からコラムデコーダ４を介して流れ出る読出し電流Ｉｃと、基準電流発生回路３０から流れ出る基準電流Ｉｒとを検出して比較するセンスアンプ４０の詳細を示す。電源Ｖｃｃとメモリセルアレイ１０に接続されたコラムデコーダ４との間に設けられたｐ型ＭＯＳトランジスタ４１ａは、そのゲートが接地され、常時導通状態の負荷回路となっている。コラムデコーダ４がメモリセルアレイ１０内の１つのセルトランジスタのビット線（ドレイン）を選択し、そのソースを接地するとともに、例えばコントロールゲートに５．５Ｖ、ドレインに１．２Ｖの電位が与えられると、そのドレインから読出し電流Ｉｃが流れ出る。
【００５０】
同様にｐ型ＭＯＳトランジスタ４１ｂは、常時導通状態の負荷回路を構成しており、複数の基準セルトランジスタＲＣ１，ＲＣ２ａ〜２ｆとセレクタ３１とからなる基準電流発生回路３０に接続されている。基準セルトランジスタＲＣ１，ＲＣ２ａ〜２ｆは、８つの電子状態を判別するために複数個設けられており、図１〜２に示したセルトランジスタ１１と同様な構造を有する。セレクタ３１は基準セルトランジスタＲＣ１，ＲＣ２ａ〜２ｆから１つを選択してそのソースを接地するとともに、例えばコントロールゲートに５．５Ｖ、ドレインに１．２Ｖの電位が与えられると、そのドレインから基準電流Ｉｒが流れ出る。
【００５１】
まず、セルトランジスタＴＣ１のフローティングゲートＦＧ１に記憶された１ビットのデータＤ０の読出しについて説明する。セルトランジスタＴＣ１のドレインから流れ出る読出し電流Ｉｃの大きさは、主としてソース側に配置されたフローティングゲートの電荷量に依存する。フローティングゲートＦＧ１に格納されたデータを読み出すためには、ビット線ＢＬ０はソース、ビット線ＢＬ１はドレインとして選択される。フローティングゲートＦＧ１に電子が蓄積されていないとき（Ｄ０＝“１”）、セルトランジスタＴＣ１の閾値が低くなり、読出し電流Ｉｃは大きくなる。逆に、フローティングゲートＦＧ１に電子が蓄積されているとき（Ｄ０＝“０”）、セルトランジスタＴＣ１の閾値が高くなり、読出し電流Ｉｃは小さくなる。ｐ型ＭＯＳトランジスタ４１ａからなる負荷回路によってｎ型ＭＯＳトランジスタのゲート４２ａにかかる電位Ｖｃは、読出し電流Ｉｃが大きいときには低く、読出し電流Ｉｃが小さいときには高くなる。
【００５２】
同様に、このとき選択される基準セルトランジスタＲＣ１から流れ出る基準電流Ｉｒは、主としてソース側となるフローティングゲートの電荷量に依存して決定される。ｐ型ＭＯＳトランジスタ４１ｂからなる負荷回路によってｎ型ＭＯＳトランジスタ４２ｂのゲートにかかる電位Ｖｒは、基準電流Ｉｒが大きいときには低く、基準電流Ｉｒが小さいときには高くなる。基準セルトランジスタＲＣ１のフローティングゲートの電荷量は、前述したセルトランジスタＴＣ１の書込み制御と同様な制御によって調節され、その基準電流Ｉｒは適切な大きさに設定される。
【００５３】
ｎ型ＭＯＳトランジスタ４２ａ，４２ｂは、そのソースには電流源４４が共通に接続され、そのドレインにはｐ型ＭＯＳトランジスタ４３ａ，４３ｂからなる負荷がそれぞれ接続され、周知の差動増幅回路を構成している。この差動増幅回路によって電位Ｖｃと電位Ｖｒとが比較される。すなわち、電位Ｖｃと電位Ｖｒとの大小関係に応じてｎ型ＭＯＳトランジスタ４２ａのドレインが“Ｌ”または“Ｈ”レベルとなり、“０”または“１”のデータＤｏｕｔが出力される。
【００５４】
従って、基準セルトランジスタＲＣ１の閾値ＶＴｒを、セルトランジスタＴＣ１のＤ０＝“１”の場合における閾値ＶＴ１より大きく、かつＤ０＝“０”の場合における閾値ＶＴ０より小さくなるように調節することで、セルトランジスタＴＣ１のフローティングゲートＦＧ１に記憶されたデータＤ０を判定することができる。すなわち、Ｄ０＝“１”の場合は、ＶＴ１＜ＶＴｒとなるので読出し電流Ｉｃが基準電流Ｉｒより大きくなり、電位Ｖｃは電位Ｖｒより低くなる。この結果、ｎ型ＭＯＳトランジスタ４２ａのドレインが“Ｈ”レベルとなりデータＤｏｕｔ＝“１”がセンスアンプ４０から出力される。逆に、Ｄ０＝“０”の場合は、その逆となり、電位Ｖｃは電位Ｖｒより高くなる。この結果、ｎ型ＭＯＳトランジスタ４２ａのドレインが“Ｌ”レベルとなりデータＤｏｕｔ＝“０”がセンスアンプ４０から出力される。
【００５５】
図１２は、フローティングゲートＦＧ１をソース側とした場合にセルトランジスタＴＣ１から流れ出す読出し電流Ｉｃのドレイン電位特性を示す。図２に示したセルトランジスタの構造では、フローティングゲートＦＧ１，ＦＧ２と拡散領域１４ａ，１４ｂとの間の静電容量が大きいので、この場合、フローティングゲートＦＧ２はドレインと強く結合する。これにより、ドレイン側のフローティングゲートＦＧ２の電荷蓄積状態からの影響（読出し電流Ｉｃの低下）が低減し、読出し電流Ｉｃはソース側のフローティングゲートＦＧ１の電荷蓄積状態（Ｄ０＝“１”，“０”）によって効果的に分離される。
【００５６】
同図に示すように基準セルトランジスタＲＣ１から流れ出る基準電流Ｉｒが、セルトランジスタＴＣ１の状態“（１，００）”の読出し電流Ｉｃと状態“（０，１１）”の読出し電流Ｉｃとの間の大きさとなるように基準セルトランジスタＲＣ１のフローティングゲートの電荷量を設定すれば良い。
【００５７】
セルトランジスタＴＣ１のフローティングゲートＦＧ２に記憶された２ビットのデータＤ１〜２の読出しについて説明する。フローティングゲートＦＧ２がソース側となるように、ビット線ＢＬ０はドレイン、ビット線ＢＬ１はソースとして選択される。セルトランジスタＴＣ１からの読出し電流Ｉｃは、同様にセンスアンプ４０によって基準電流Ｉｒと比較される。主としてフローティングゲートＦＧ２が取る４つの電子状態（Ｄ１〜２＝“１１”，“１０”，“０１”，“００”）により読出し電流Ｉｃの大きさが決まるが、ドレイン側のフローティングゲートＦＧ１の電子状態（Ｄ０＝“１”，“０”）からも少なからず影響を受ける。このため、フローティングゲートＦＧ２をソース側としたときの読出し電流Ｉｃは、図１３（Ａ）に示すＤ０＝“１”の場合と、図１３（Ｂ）に示すＤ０＝“０”の場合とで異なる。Ｄ０＝“０”の場合は、Ｄ０＝“１”の場合と比べて全体的に読出し電流Ｉｃが低下する。
【００５８】
従って、Ｄ０＝“０”の場合に用いられる基準セルトランジスタＲＣ２ａ〜ＲＣ２ｃと、Ｄ０＝“１”の場合に用いられる基準セルトランジスタＲＣ２ｄ〜ＲＣ２ｆとは、基準電流Ｉｒが同図に示す関係となるようにそれぞれのフローティングゲートの電荷量が調節されることで、Ｄ０＝“０”の場合とＤ０＝“１”の場合とでそれぞれ４値のデータ“Ｄ１〜２”が判別される。
【００５９】
図１４は、セルトランジスタＴＣ１に格納された多値データＤ０〜２を読出す際に半導体記憶装置２の制御回路９によって行われる一連の読出しシーケンスを示す。セルトランジスタＴＣ１をアドレス入力によって選択し、読出し制御信号を与えることで半導体記憶装置２が読出し動作を開始する。
【００６０】
まず、ビット線ＢＬ０はソース、ビット線ＢＬ１はドレインとして選択される（フローティングゲートＦＧ１がソース側）。基準電流発生回路３０で基準セルトランジスタＲＣ１が選択され、セルトランジスタＴＣ１からの読出し電流Ｉｃと、基準セルトランジスタＲＣ１からの基準電流Ｉｒとはセンスアンプ４０によって検出され比較される。このセンスアンプ４０の出力データＤｏｕｔが“０”であればＤ０＝“０”と判定され、出力データＤｏｕｔが“０”でなければＤ０＝“１”と判定される。
【００６１】
続いてビット線ＢＬ０がドレイン、ビット線ＢＬ１がソースと相互に入れ替わる（フローティングゲートＦＧ２がソース側）。Ｄ０＝“０”であった場合には、基準セルトランジスタＲＣ２ｅが選択され、Ｄ０＝“１”であった場合には、基準セルトランジスタＲＣ２ｂが選択される。そして同様に読出し電流Ｉｃと基準電流Ｉｒとがセンスアンプ４０によって検出され比較される。出力データＤｏｕｔが“０”であれば、Ｄ１＝“０”と判定され、出力データＤｏｕｔが“０”でなければＤ１＝“１”と判定される。
【００６２】
上記において、Ｄ０＝“０”でかつＤ１＝“０”であった場合には、基準セルトランジスタＲＣ２ｆが選択され、Ｄ０＝“０”でかつＤ１＝“１”であった場合には、基準セルトランジスタＲＣ２ｄが選択され、Ｄ０＝“１”でかつＤ１＝“０”であった場合には、基準セルトランジスタＲＣ２ｃが選択され、Ｄ０＝“１”でかつＤ１＝“１”であった場合には、基準セルトランジスタＲＣ２ａが選択される。そして同様に読出し電流Ｉｃと基準電流Ｉｒとがセンスアンプ４０によって検出され比較される。出力データＤｏｕｔが“０”であれば、Ｄ２＝“０”と判定され、出力データＤｏｕｔが“０”でなければＤ２＝“１”と判定される。
【００６３】
このようにして判定された多値データＤ０〜２は、それぞれシリアルにデータラッチ７に入力されてデータラッチ７に格納され、入出力バッファ８を介してパラレルに外部に出力される。これにより、Ｄ０〜２＝“０００”であった場合には“（０，００）”、Ｄ０〜２＝“００１”であった場合には“（０，０１）”、Ｄ０〜２＝“０１０”であった場合には“（０，１０）”、Ｄ０〜２＝“０１１”であった場合には“（０，１１）”、Ｄ０〜２＝“１００”であった場合には“（１，００）”、Ｄ０〜２＝“１０１”であった場合には“（１，０１）”、Ｄ０〜２＝“１１０”であった場合には“（１，１０）”、Ｄ０〜２＝“１１１”であった場合には“（１，１１）”というように、図９に示したセルトランジスタＴＣ１の８個の電子状態を判定することができる。
【００６４】
図１５において、フローティングゲートＦＧ１，ＦＧ２は、コントロールゲートＣＧに対して静電容量Ｃｇ１，Ｃｇ２、凸部１２ａの側面１２ｂに対して静電容量Ｃｂ１，Ｃｂ２、拡散領域１４ａ，１４ｂに対して静電容量Ｃｄ１，Ｃｄ２を有する。フローティングゲートＦＧ１，ＦＧ２の断面は略Ｌ字形であるため、フローティングゲートＦＧ１，ＦＧ２がコントロールゲートＣＧに対向する面積が小さく、静電容量Ｃｇ１，Ｃｇ２は小さい。一方、フローティングゲートＦＧ１，ＦＧ２は、側面１２ｂと拡散領域１４ａ，１４ｂとに対向する面積が大きく、静電容量Ｃｂ１，Ｃｂ２と静電容量Ｃｄ１，Ｃｄ２とは大きい。従って、計算式Ｃｇ１／（Ｃｂ１＋Ｃｄ１）またはＣｇ２／（Ｃｂ２＋Ｃｄ２）で定義される結合比ＣＲは小さい。この形状の場合、結合比ＣＲはおよそ０．２以下となる。
【００６５】
この結合比ＣＲが十分に小さいと、フローティングゲートＦＧ１，ＦＧ２と拡散領域１４ａ，１４ｂからなるソース・ドレイン領域との結合が強いため、フローティングゲートＦＧ１，ＦＧ２の電位がソース・ドレインの電位によって十分に影響を受ける。その結果、各読出し電流Ｉｃと各基準電流Ｉｒとの間のマージンが大きくなるので上記読出し動作時の特性が良く、誤読出しを防止することができることのほか、読出し速度が速くなるという利点もある。
【００６６】
書き込まれたデータの消去には、ＦＮ（Ｆｏｗｌｅｒ Ｎｏｒｄｈｅｉｍ） トンネル効果を利用し、フローティングゲートＦＧに蓄積された電子をインターポリ絶縁膜１５ｂを介してコントロールゲートＣＧに引き抜く方法が用いられる。結合比ＣＲが十分に小さいと、このときコントロールゲートＣＧに印加すべき電位は比較的小さくて済む。
【００６７】
なお、本実施形態では、セルトランジスタ１１には、半導体基板１３をｐ型とし、拡散領域１４ａ，１４ｂをｎ型としてなるｎ型ＭＯＳトランジスタを用いたが、これに代えて、半導体基板１３としてｎ型とし、拡散領域１４ａ，１４ｂをｐ型としてなるｐ型ＭＯＳトランジスタを用いても良い。
【００６８】
また、本実施形態では、フローティングゲートＦＧ１に２値（１ビット）のデータを記憶し、フローティングゲートＦＧ２に４値（２ビット）のデータを記憶するようにしたが、この値は適宜変更することができ、フローティングゲートＦＧ１に２値のデータを記憶し、フローティングゲートＦＧ２に３値或いは５値以上のデータを記憶するようにしても良い。
【００６９】
また、本実施形態では、基準電流発生回路３０により基準電流Ｉｒを生成し、センスアンプ４０内で電位Ｖｒに変換するようにしたが、これに代えて、基準電流発生回路３０を用いず、電位Ｖｒを直接発生する回路を用いるようにしても良い。
【００７０】
また、本実施形態では、フローティングゲートＦＧ１，ＦＧ２として、断面形状が略Ｌ字形のものを用いたが、これに代えて、図１６（Ａ）に示す断面が略四角形のものや、図１６（Ｂ）に示す断面形状が略扇形のものを用いても良い。ただしこれらの場合には、結合比ＣＲが０．３以上と大きくなる。
【００７１】
また、本実施形態では、高電圧発生回路６は、メモリセルアレイ１０のワード線ＷＬに定常的な電位Ｖｇを与え、書き込み中にこの電位Ｖｇを固定して定電荷書込みを行うようにしたが、これに代えて、文献（Ｊｏｕｎａｌ ｏｆ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｔｅｃｈｎｏｌｏｇｙ ａｎｄ Ｓｃｉｅｎｃｅ， ＶＯＬ．１， ＮＯ．２， Ｊｕｎｅ， ２００１， ｐ．１２５−１３１）に開示されているＩＳＰＰ（Ｉｎｃｒｅｍｅｎｔａｌ Ｓｔｅｐ Ｐｕｌｓｅ Ｐｒｏｇｒａｍｍｉｎｇ）法を利用し、書き込み中に電位Ｖｇを固定するのではなく、時間とともに段階的に電位Ｖｇを増加させるようにしてもよい。さらに、この書込み電位Ｖｇをパルスで発生し、複数のパルスをワード線ＷＬに印加して、凸部１２ａに形成されたチャネルから一方のフローティングゲートＦＧに電荷を注入した後、この電荷量を前述の読出し制御によって読出して所定の電荷が蓄積されたかどうかを判定し、所定の電荷が蓄積されるまでこのパルス印加と読出しを繰り返すようにしてもよい。これにより、フローティングゲートＦＧに蓄積される電荷量をより精度良く制御することが可能となる。
【００７２】
例えば、図４に示すセルトランジスタＴＣ１のフローティングゲートＦＧ１に２値からなる電荷蓄積状態を形成した後、ビット線ＢＬ０がソース、ビット線ＢＬ１がドレインとして選択され（ステップ１）、表２に基づいてソースの初期電位が選択されて他方のフローティングゲートＦＧ２に書込みが行われる際に、ワード線ＷＬ０に複数のパルス電位を印加し（ステップ２）、その後上記のソースとドレインを入れ替えてビット線ＢＬ０をドレイン、ビット線ＢＬ１をソースとし（ステップ３）、前述の読出しを行ってフローティングゲートＦＧ２の電荷蓄積状態を判定する（ステップ４）。フローティングゲートＦＧ２の電荷蓄積状態が所望の電荷量に達するまでステップ１〜４が繰り返され、所望の電荷量に達すると書込みが終了する。さらに、上記ステップ１〜４を前もって行われるフローティングゲートＦＧ１の書込みに適用してもよい。
【００７３】
また、本実施形態では、ソースに接続されるコンデンサ２３ａ〜２３ｃは、１つビット線ＢＬにつき１つずつ設け、それらの静電容量を単一としたが、これに代えて、ビット線ＢＬにつき静電容量の異なる複数種類のコンデンサを設けるようにしてもよい。コンデンサの静電容量が単一の場合には、コンデンサに与えられた電位によってソース電位の立ち上がり特性が異なるが、書込み電荷量に基づいて複数種類のコンデンサから対応するものを選択することで、ソース電位の立ち上がり特性を合わせ込むことができる。
【００７４】
【発明の効果】
以上のように、本発明によれば、書込み対象のフローティングゲートとは異なるフローティングゲートの電荷蓄積状態に応じて決定した電位をソース・ドレイン領域間に付与するようにしたので、書込み対象のフローティングゲートに書き込まれて蓄積される電荷量を、書込み対象とは異なるフローティングゲートの電荷蓄積状態によらずほぼ一定とすることができる。
【００７５】
また、一方のフローティングゲートに２値からなる状態のうち書込み状態を形成した後、ソース領域とドレイン領域とを入れ替えるとともに、このフローティングゲートの電荷蓄積状態に応じて決定した電位をソース・ドレイン領域間に付与するようにしたので、一方のフローティングゲートに２値の状態を形成するとともに、他方のフローティングゲートに書き込まれて蓄積される電荷量を、一方のフローティングゲートの電荷蓄積状態によらずほぼ一定とすることができる。
【００７６】
さらに、上記他方のフローティングゲートに蓄積すべき電荷量に応じてソース・ドレイン領域間に付与する電位を決定して、上記他方のフローティングゲートに電荷蓄積状態に応じた２値を超える状態からいずれかを形成するようにすることで、セルトランジスタは４値を超える多値データを記憶することが可能となる。
【図面の簡単な説明】
【図１】メモリセルアレイの構成を示す平面図である。
【図２】セルトランジスタの構成を示す断面図である。
【図３】半導体記憶装置の電気的構成を示すブロック図である。
【図４】メモリセルアレイおよびソース電位制御回路の電気的構成を示す回路図である。
【図５】可変電圧回路の電気的構成を示す回路図である。
【図６】書込み時における３．２ｅＶ以上の電子数とソース・ドレイン間の電位差との関係を示すグラフである。
【図７】（Ａ）は、ソース電位と書込み時間との関係を示すグラフである。（Ｂ）は、ドレイン電流と書込み時間との関係を示すグラフである。
【図８】フローティングゲートの蓄積電子数と書込み時間との関係を示すグラフである。
【図９】セルトランジスタが取る８つの電子状態を模式的に示す図である。
【図１０】多値データを書込む書込みシーケンスを示すフローチャートである。
【図１１】センスアンプの電気的構成を示す回路図である。
【図１２】フローティングゲートＦＧ１をソース側とした場合にセルトランジスタから流れ出す読出し電流とドレイン電圧との関係を示すグラフである。
【図１３】（Ａ）は、フローティングゲートＦＧ２をソース側として、Ｄ０＝“１”の場合にセルトランジスタから流れ出す読出し電流とドレイン電圧との関係を示すグラフである。（Ｂ）は、フローティングゲートＦＧ２をソース側として、Ｄ０＝“１”の場合にセルトランジスタから流れ出す読出し電流とドレイン電圧との関係を示すグラフである。
【図１４】多値データを読み出す読出しシーケンスを示すフローチャートである。
【図１５】フローティングゲートが有する静電容量を模式的に示した図である。
【図１６】セルトランジスタの変形例を示す断面図である。（Ａ）は、フローティングゲートの断面形状が略四角形である。（Ｂ）は、フローティングゲートの断面形状が略扇形である。
【図１７】従来のセルトランジスタの構成を示す断面図である。
【図１８】従来のセルトランジスタの書込み動作について示す断面図である。
【図１９】（Ａ）は、従来の書込みにおけるソース電位と書込み時間との関係を示すグラフである。（Ｂ）は、従来の書込みにおける書込み電流と書込み時間との関係を示すグラフである。
【図２０】従来のセルトランジスタが取る８つの電子状態を模式的に示す図である。
【符号の説明】
２ 半導体記憶装置
３ アドレスバッファ
４ コラムデコーダ
５ ロウデコーダ
６ 高電圧発生回路
７ データラッチ
８ 入出力バッファ
９ 制御回路
１０ メモリセルアレイ
１１ セルトランジスタ
１２ａ 凸部
１２ｂ 側面
１２ｃ 頂面
１３ 半導体基板
１４ａ，１４ｂ 拡散領域
１５ａ トンネル絶縁膜（第２の絶縁膜）
１５ｂ インターポリ絶縁膜（第３の絶縁膜）
１５ｃ ゲート絶縁膜（第１の絶縁膜）
１６ 反転層
２０ ソース電位制御回路
２１ａ〜２１ｃ スイッチ部
２２ ソース線デコーダ
２３ａ〜２３ｃ コンデンサ
２４ 可変電位回路
３０ 基準電流発生回路
３１ セレクタ
４０ センスアンプ
４１ａ，４１ｂ，４３ａ，４３ｂ ｐ型ＭＯＳトランジスタ
４２ａ，４２ｂ ｎ型ＭＯＳトランジスタ
４４ 定電流源
ＣＧ コントロールゲート
ＦＧ，ＦＧ１〜ＦＧ２ フローティングゲート
ＢＬ，ＢＬ０〜ＢＬ２ ビット線
ＷＬ，ＷＬ０〜ＷＬ３ ワード線
ＴＣ１〜ＴＣ４ セルトランジスタ
ＲＣ１，ＲＣ２ａ〜ＲＣ２ｆ 基準セルトランジスタ
【発明の属する技術分野】
本発明は、１つのセルトランジスタに多値データを記憶することができる半導体記憶装置に関するものである。
【０００２】
【従来の技術】
フラッシュメモリ等の不揮発性半導体記憶装置は、携帯電話機等に搭載されて現在広く普及している。近年の携帯電話機等の電子機器の小型化、情報記憶の大規模化にともなって、不揮発性半導体記憶装置の小型化、その記憶容量の大容量化を図るため、１つのセルトランジスタに記憶されるデータを多値化する技術が注目されている。本出願人はこれらの事情を鑑み、電気的に孤立した２つのフローティングゲートを有するセルトランジスタに２ビット（４値）のデータを記憶することができる半導体記憶装置を提案している（セルトランジスタの構造については、例えば特許文献１を参照。また、その書込み方法等については、例えば特許文献２を参照）。
【０００３】
上記多値化技術の一例を説明する。図１７において、セルトランジスタ１１は、２つのフローティングゲートＦＧ１，ＦＧ２を備えたｎ型ＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ） トランジスタの構造をしている。このセルトランジスタ１１は、凸部１２ａが形成されたｐ型の半導体基板１３と、凸部１２ａの上に形成されたゲート絶縁膜１５ｃと、半導体基板１３中の表面に形成された一対の拡散領域１４ａ，１４ｂと、凸部１２ａの側面１２ｂと拡散領域１４ａ，１４ｂとを覆うトンネル絶縁膜１５ａと、トンネル絶縁膜１５ａを介して凸部１２ａの側面１２ｂと拡散領域１４ａ，１４ｂとに対向する一対のフローティングゲートＦＧ１，ＦＧ２と、フローティングゲートＦＧ１，ＦＧ２の上に形成されたインターポリ絶縁膜１５ｂと、インターポリ絶縁膜１５ｂを介してフローティングゲートＦＧ１，ＦＧ２と対向し、かつゲート絶縁膜１５ｃを介して凸部１２ａと対向するコントロールゲートＣＧとを有する。
【０００４】
このように構成されたセルトランジスタ１１の２つのフローティングゲートＦＧ１，ＦＧ２に、電子が蓄積されたか否かという２つの電子状態を用いて、それぞれ１ビット、合計２ビットのデータが記憶される。フローティングゲートＦＧ１，ＦＧ２に電子が蓄積されている状態は書き込み状態（データ“０”）、電子が蓄積されていない状態は消去状態（データ“１”）となる。
【０００５】
セルトランジスタ１１にデータを書込む場合、定電荷書込みと呼ばれる方法が採用される。図１８に示すように、一方の拡散領域１４ａはソースとなってコンデンサＣＰを介して接地され、他方の拡散領域１４ｂはドレインとなってドレイン電位Ｖｄ（例えば５Ｖ）が与えられる。また、コントロールゲートＣＧにはゲート電位Ｖｇ（例えば７Ｖ）が与えられる。このような電位により凸部１２ａの頂面１２ｃの表層に反転層１６が生じ、側面１２ｂ、頂面１２ｃの各表層に沿ってソースからドレインへ電子の通り道となるチャネルが形成される。ソース側から流れ出た電子は、同図の矢印で示した２つの経路Ｒ１，Ｒ２に分岐して進む。経路Ｒ１では、一部の電子はソース・ドレイン間の電位差で加速され、エネルギーを得て運動量の大きなホットエレクトロンとなる。ホットエレクトロンとなった電子は、トンネル絶縁膜１５ａのポテンシャル障壁を乗り越えてフローティングゲートＦＧ２に注入される。経路Ｒ２では、フォノンや不純物等との散乱によりエネルギーを損失し、運動量の大きなホットエレクトロンとなり得なかった電子がドレインに流れる。上記のホットエレクトロンとなった電子は、その走行方向に垂直なトンネル絶縁膜１５ａを介してフローティングゲートＦＧ２に注入されることとなるので、書込みエネルギーを小さくすることができる。
【０００６】
このとき、ソースにコンデンサＣＰが接続されているので、コンデンサＣＰには上記電子によるドレイン電流（書込み電流）が流れ込み、正電荷が蓄積して充電される。書込み時間の経過に伴ってコンデンサＣＰの充電量が大きくなるので、ソース電位Ｖｓは上昇し（図１９（Ａ）参照）、書込み電流は低下する（図１９（Ｂ）参照）。このようにして、ソース・ドレイン間の電位差は、書込み時間の経過とともに低下するため、ホットエレクトロンとなってフローティングゲートＦＧ２に注入される電子は減少し、トンネル絶縁膜１５ａのポテンシャル障壁を乗り越え得る電子がなくなると書込みが終了する。なお、上記とは逆に拡散領域１４ｂをソース、拡散領域１４ａをドレインとすることでフローティングゲートＦＧ１に電子を注入することができる。
【０００７】
以上の書込みによりセルトランジスタ１１は、図２０に示すような４つの電子状態からなる２ビットのデータを記憶することができる。“（１，１）”状態では、フローティングゲートＦＧ１，ＦＧ２のいずれにも電子が注入されていない。“（１，０）”状態では、フローティングゲートＦＧ２にのみ電子が注入されている。“（０，１）”状態では、フローティングゲートＦＧ１にのみ電子が注入されている。そして、“（０，０）”状態では、フローティングゲートＦＧ１，ＦＧ２の両方に電子が注入されいる。
【０００８】
このセルトランジスタ１１のデータを読出すには、一方の拡散領域１４ａがソースとして接地され、他方の拡散領域１４ｂがドレインとして例えば１．２Ｖの電位が与えられる。また、コントロールゲートＣＧに例えば５．５Ｖの電位が与えられる。このとき、凸部１２ａの頂面１２ｃに反転層１６が生じ、側面１２ｂ、頂面１２ｃの各表層に沿ってソースからドレインへ電子の通り道となるチャネルが形成される。このチャネルに流れるドレイン電流（読出し電流）は、主としてソース側のフローティングゲートＦＧ１の電荷量に依存し、他方のドレイン側のフローティングゲートＦＧ２の電荷量から受ける影響は小さい。この読出し電流を基準電流と比較することで、フローティングゲートＦＧ１の電子状態（“１”または“０”）が判定される。また、上記とは逆に拡散領域１４ｂをソース、拡散領域１４ａをドレインとすれば、フローティングゲートＦＧ２の電子状態を判定することができる。
【０００９】
【特許文献１】
特願２００２−３１９８３５
【特許文献２】
特願２００３−００１１８９
【００１０】
【発明が解決しようとする課題】
しかしながら、上記の従来の半導体記憶装置では、各フローティングゲートが記憶するデータは電子蓄積の有無に対応する１ビットのみであるため、１つのセルトランジスタが記憶できるデータは２ビット（４値）に限定されていた。
【００１１】
本発明は、フローティングゲートの電荷蓄積状態を制御し、４値を超えるデータを記憶することが可能なセルトランジスタを備えた半導体記憶装置を提供するものである。
【００１２】
【課題を解決するための手段】
上記目的を達成するために、本発明の半導体記憶装置は、対向する一対の側面を有する凸部が設けられた一導電型半導体基板と、前記凸部の頂面上に形成された第１の絶縁膜と、前記凸部を挟む前記半導体基板の表面に形成された一対の反対導電型拡散領域と、前記凸部の各側面と前記各拡散領域とを覆う第２の絶縁膜と、前記凸部の各側面側に設けられ、前記第２の絶縁膜を介して前記側面と拡散領域とに対向する一対のフローティングゲートと、前記各フローティングゲート上に形成された第３の絶縁膜と、前記第３の絶縁膜を介して前記フローティングゲートと対向し、かつ前記第１の絶縁膜を介して前記凸部の頂面と対向するコントロールゲートとからなるセルトランジスタを備えた半導体記憶装置において、前記一対の拡散領域の一方がソース領域、他方がドレイン領域となるように制御するとともに、書込み対象のフローティングゲートとは異なるフローティングゲートの電荷蓄積状態に応じて決定した電位を前記ソース・ドレイン領域間に付与し、かつ前記コントロールゲートに書込み電位を付与し、書込み対象のフローティングゲートに電荷を注入して書込み状態を形成するように制御する制御手段を設けたことを特徴とするものである。
【００１３】
また、本発明の半導体記憶装置は、対向する一対の側面を有する凸部が設けられた一導電型半導体基板と、前記凸部の頂面上に形成された第１の絶縁膜と、前記凸部を挟む前記半導体基板の表面に形成された一対の反対導電型拡散領域と、前記凸部の各側面と前記各拡散領域とを覆う第２の絶縁膜と、前記凸部の各側面側に設けられ、前記第２の絶縁膜を介して前記側面と拡散領域とに対向する一対のフローティングゲートと、前記各フローティングゲート上に形成された第３の絶縁膜と、前記第３の絶縁膜を介して前記フローティングゲートと対向し、かつ前記第１の絶縁膜を介して前記凸部の頂面と対向するコントロールゲートとからなるセルトランジスタを備えた半導体記憶装置において、前記一対の拡散領域の一方がソース領域、他方がドレイン領域となるように制御するとともに、前記ソース・ドレイン領域間に電位を付与し、かつ前記コントロールゲートに書込み電位を付与し、一方のフローティングゲートへの電荷の注入を制御して２値からなる状態の書込み状態を形成した後、前記ソース領域と前記ドレイン領域とを入れ替えるとともに、当該フローティングゲートの電荷蓄積状態に応じて決定した電位を前記ソース・ドレイン領域間に付与し、かつ前記コントロールゲートに書込み電位を付与し、他方のフローティングゲートに電荷を注入して書込み状態を形成するように制御する制御手段を設けたことを特徴とするものである。
【００１４】
なお、前記制御手段は、さらに前記他方のフローティングゲートに蓄積すべき電荷量に応じて前記ソース・ドレイン領域間に付与する電位を決定して、前記他方のフローティングゲートに電荷蓄積状態に応じた２値を超える状態からいずれかを形成するように制御することにより、前記セルトランジスタは４値を超えるデータを記憶するようにしたことが好ましい。
【００１５】
また、前記一導電型をｐ型とし、前記反対導電型をｎ型とし、前記電荷を電子とすることが好ましい。
【００１６】
また、前記ソース領域にスイッチ部を介して接続されるコンデンサと、前記コンデンサを所望の電位に充電する可変電位回路とを含むソース電位制御回路とを備え、前記制御手段は、前記ソース領域に対向したフローティングゲートの電子蓄積状態に応じて異なる電位を前記可変電位回路を制御して前記コンデンサに予め与えて充電するとともに、充電された当該コンデンサを前記スイッチ部を制御して前記ソース領域に接続し、かつ前記ドレイン領域に電位を付与することにより生じる前記ソース・ドレイン領域間の制御された電位差に基づく電流によって、前記ドレイン領域に対向したフローティングゲートに電子を注入することが好ましい。
【００１７】
また、前記制御手段は、さらに前記ドレイン領域に対向したフローティングゲートに蓄積すべき電子数に応じて異なる電位を前記可変電位回路を制御して前記コンデンサに予め与えて充電し、前記他方のフローティングゲートに電荷蓄積状態に応じた２値を超える状態からいずれかを形成するように制御することにより、前記セルトランジスタは４値を超えるデータを記憶するようにしたことが好ましい。
【００１８】
また、基準電流を発生する基準電流発生回路と、前記基準電流と前記セルトランジスタから流れ出る読出し電流とを検出し比較するセンスアンプとを設け、前記センスアンプは、前記一対の拡散領域の一方をソース領域、他方をドレイン領域として前記ソース・ドレイン領域間に電位を付与し、かつ前記コントロールゲートに読出し電位を付与することよって前記ドレイン領域から流れ出る前記読出し電流を前記基準電流と比較することによって、前記ソース領域に対向したフローティングゲートに蓄積された電子数を判別することが好ましい。
【００１９】
さらに、前記基準電流発生回路は、複数種類の基準電流を発生するために、複数の基準セルトランジスタを備えていることが好ましい。
【００２０】
【発明の実施の形態】
図１において、メモリセルアレイ１０は、図中縦方向に延在する拡散領域からなる複数のビット線ＢＬと、これに交差するように横方向に延在するポリシリコンからなる複数のワード線ＷＬとによってＶＧＡ（Ｖｉｒｔｕａｌ Ｇｒｏｕｎｄ Ａｒｒａｙ）方式で構成されており、ビット線ＢＬとワード線ＷＬが交差する部分に２つずつフローティングゲートＦＧが配置されている。図中の円で囲った領域は、メモリセルアレイ１０内に形成される複数のセルトランジスタ１１のうちから１つを示している。
【００２１】
図２は、図１中のＡ−Ａ線に沿うセルトランジスタ１１の断面図を示す。シリコンに一導電型としてｐ型の不純物（例えばボロン）が導入された半導体基板１３には凸部１２ａが形成されている。凸部１２ａは、対向する一対の側面１２ｂと頂面１２ｃとを有する。この凸部１２ａを挟む半導体基板１３の表面には、反対導電型としてｎ型の不純物（例えば砒素）が導入された一対の拡散領域１４ａ，１４ｂが形成されている。トンネル絶縁膜１５ａは、シリコン酸化膜からなり、凸部１２ａの側面１２ｂと拡散領域１４ａ，１４ｂとを覆う。このトンネル絶縁膜１５ａを介して凸部１２ａの側面１２ｂと拡散領域１４ａ，１４ｂとに対向するように一対のフローティングゲートＦＧ１，ＦＧ２が設けられている。このフローティングゲートＦＧ１，ＦＧ２上には、シリコン酸化膜からなるインターポリ絶縁膜１５ｂが形成されている。また、凸部１２ａの頂面１２ｃ上にシリコン窒化膜とシリコン酸化膜とからなるゲート酸化膜１５ｃが形成されている。このゲート酸化膜１５ｃとインターポリ絶縁膜１５ｂを介して凸部１２ａの頂面１２ｃと対向するようにポリシリコンからなるコントロールゲートＣＧが形成されている。セルトランジスタ１１は、図１８に示した従来のものと同様な構造を有する。
【００２２】
コントロールゲートＣＧは、メモリセルアレイ１０のワード線ＷＬを構成する。また、拡散領域１４ａ，１４ｂは、メモリアレイ１０のビット線ＢＬを構成し、各セルトランジスタ１１の一対のソース・ドレインとして機能するとともに、ロウ方向に隣接するセルトランジスタとの間で共有されている。このソース・ドレインは相互に切り替え可能である。
【００２３】
なお、半導体基板１３内の不純物分布については、例えば凸部１２ａの頂面１２ｃ近傍のボロン不純物（ｐ型不純物）濃度を凡そ６×１０１７ｃｍ−３とし、頂面１２ｃから深さ方向に濃度を増加させて、凸部１２ａの基端部で濃度を凡そ１×１０１８ｃｍ−３と最大にしている。これにより、拡散領域１４ａ，１４ｂを直線的に結んだ領域での直接的なパンチスルーが防止される。
【００２４】
図３は、上記メモリセルアレイ１０を用いて構成された半導体記憶装置２を示す。入力されたアドレス信号を増幅するアドレスバッファ３と、アドレスバッファ３から出力されるコラムアドレス信号ＣＡに基づいてビット線ＢＬを選択するコラムデコーダ４と、アドレスバッファ３から出力されるロウアドレス信号ＲＡに基づいてワード線ＷＬを選択するロウデコーダ５とは、協働してメモリセルアレイ１０内の所望のセルトランジスタ１１を選択する。
【００２５】
高電圧発生回路６は、データ書込み時や消去時において高電圧を発生し、コラムデコーダ４を介してドレインとなる所望のビット線ＢＬにドレイン電位Ｖｄを印加するとともに、ロウデコーダ５を介して所望のワード線ＷＬにゲート電位Ｖｇを印加する。また、ソース電位制御回路２０は、コラムアドレス信号ＣＡに基づいてソースとなるビット線ＢＬを選択し、ソースの初期電位を所望の電位へ設定する。さらに、高電圧発生回路６は、基準電流発生回路３０に高電圧を供給する。
【００２６】
センスアンプ４０は、データ読出し時にビット線（ドレイン）から流れ出た読出し電流Ｉｃと、基準電流発生回路３０から流れ出た基準電流Ｉｒとを検出して比較する回路であって、比較結果は“０”または“１”のデータＤｏｕｔとして出力され、シリアルにデータラッチ７に入力される。
【００２７】
データラッチ７は、入力されたデータＤｏｕｔを保持し、入出力バッファ８を介してデータを外部にパラレルに出力する。このデータラッチ７は、シフタブルラッチの機能を有する。また、データ書込み時には、入出力バッファ８は外部から入力されるデータを増幅してデータラッチ７に入力するとともに、データラッチ７は制御回路９にこの入力データを送る。
【００２８】
制御回路９は外部から制御信号を受け、書込み、読出しの各動作時において、半導体記憶装置２が後述するシーケンスを行い得るように高電圧発生回路６、ソース電位制御回路２０、基準電流発生回路３０、データラッチ７等を制御する。なお、図示しないが、電源電圧Ｖｃｃが半導体記憶装置２の各部に供給されている。
【００２９】
図４において、ソース電位制御回路２０は、スイッチ部２１ａ〜２１ｃと、ソース線デコーダ２２と、コンデンサ２３ａ〜２３ｃと、可変電位回路２４とによって構成されている。このスイッチ部とコンデンサとは、メモリセルアレイ１０のビット線ＢＬの数に応じた数だけ設けられる。コンデンサ２３ａ〜２３ｃの一端は接地されており、他端はスイッチ部２１ａ〜２１ｃを介してビット線ＢＬまたは可変電源部２４と接続される。ソース線デコーダ２２は、コラムデコード信号ＣＡに基づいてスイッチ部２１ａ〜２１ｃを選択し、スイッチ部２１ａ〜２１ｃのスイッチングを制御する。可変電位回路２４は制御信号に基づいて電位を変化させることができ、スイッチ部２１ａ〜２１ｃを介してコンデンサ２３ａ〜２３ｃを充電する。この可変電位回路２４は、例えば図５に示したインバータ回路によって構成され、出力電位は例えば０Ｖ〜Ｖｃｃの範囲で変化する。また、コンデンサ２３ａ〜２３ｃは、静電容量が例えば０．５ｐＦとなるように形成される。
【００３０】
図４に示すメモリセルアレイ１０内のセルトランジスタＴＣ１のフローティングゲートＦＧ２を定電荷書込みする場合を例にとってソース電位制御回路２０の動作を説明する。まず、コラムデコーダ４がコラムアドレス信号ＣＡに基づいてドレインとするビット線ＢＬ１を選択するとともに、ソース線デコーダ２２は、コラムアドレス信号ＣＡに基づいてソースとするビット線ＢＬ０に対応するスイッチ部２１ａを選択する。また、ロウデコーダ５は、ロウアドレス信号ＲＡに基づいてワード線ＷＬ０を選択する。
【００３１】
書込み開始前に、可変電源回路２４は制御回路９によって制御されて約１．５Ｖの電位を出力し、スイッチ部２１ａを介してコンデンサ２３ａは予め約１．５Ｖの電位で充電される。書込みが始まると、スイッチ部２１ａがコンデンサ２３ａの一端をビット線ＢＬ０に接続するとともに、ビット線ＢＬ１はコラムデコーダ４を介して、例えば５Ｖのドレイン電位Ｖｄが印加される。コントロールゲートとなるワード線ＷＬ０はロウデコーダ５を介して、例えば７Ｖのゲート電位Ｖｇが印加される。なお、半導体基板１３は接地され０Ｖとされる。
【００３２】
この電圧印加により、図１８と同様な経路でチャネル内に電子が流れる。フォノンや不純物等との散乱でエネルギーを損失せず、電位差で加速されて運動量の大きなホットエレクトロンとなった電子は、トンネル絶縁膜１５ａのポテンシャル障壁（約３．２ｅＶ）を乗り越えてドレイン側のフローティングゲートＦＧ２に注入される。この電子注入方式は、注入時に方向を変える必要がないことから注入効率の高い書込みが実現される。図６は、書込み中のソース・ドレイン間の電位差と、１万個の電子中３．２ｅＶ以上のエネルギーを得る電子（ホットエレクトロン）の数との関係の一例を示す。このように、フローティングゲートＦＧに注入される電子数は、ソース・ドレイン間の電位差に依存して決まる。
【００３３】
コンデンサ２３ａは、書込み時間の経過に伴ってドレイン電流（書込み電流）により正電荷が蓄積（すなわち充電）される。図７（Ａ）は、コンデンサ２３ａが充電されるとともに、ソース電位が初期電位の１．５Ｖから上昇する様子を示す。この定電荷書込みでは、図７（Ｂ）に示すようにソース側のフローティングゲートＦＧ１に電子が蓄積されているか否かにより書込み電流量に差が生じる。すなわち、フローティングゲートＦＧ１に電子が蓄積されている場合（ＦＧ１＝“０”）は、フローティングゲートＦＧ１に電子が蓄積されていない場合（ＦＧ１＝“１”）場合よりも書込み電流が低下する。従って、図７（Ａ）に示すように書込み時間が充分経過した後、フローティングゲートＦＧ１に電子が蓄積されている場合（ＦＧ１＝“０”）は、フローティングゲートＦＧ１に蓄積されていない場合（ＦＧ１＝“１”）と比べてソース電位は低く維持され、約０．５Ｖの電位差が生じる。
【００３４】
図８は、書込み時間の経過に伴ってフローティングゲートＦＧ２に注入され蓄積される電子数の変化を示す。フローティングゲートＦＧ１に電子が蓄積されている場合（ＦＧ１＝“０”）は、図７（Ａ）に示したようにソース電位が低くなり、電子を加速するためのソース・ドレイン間の電位差は高く維持される。このため、フローティングゲートＦＧ１に電子が蓄積されている場合（ＦＧ１＝“０”）は、フローティングゲートＦＧ１に電子が蓄積されていない場合（ＦＧ１＝“１”）と比べて、最終的にフローティングゲートＦＧ２に蓄積される電子数（飽和電子数）が多くなる。ＦＧ１＝“１”のとき、フローティングゲートＦＧ２の蓄積電子数は、書込み前（過消去状態）の約−３４０個（すなわち３４０個の正孔が蓄積）から始まり、約１４ｎ秒で飽和して飽和電子数が約５６０個となる。一方、ＦＧ１＝“０”のとき、フローティングゲートＦＧ２の蓄積電子数は、同じく書込み前の約−３４０個から始まり、約７０ｎ秒で飽和して飽和電子数は約７６０個となる。
【００３５】
このようなフローティングゲートＦＧ２の飽和電子数の差異をなくすには、書込み開始前にソース電位制御回路２０から与えられるソースの初期電位を、フローティングゲートＦＧ１の電子蓄積の有無に応じて変化させれば良い。表１に示すようにソースの初期電位を設定することで、フローティングゲートＦＧ２の飽和電子数をほぼ一定にすることができる。
【００３６】
【表１】
表１においてソースの初期電位は１．５Ｖ以上に設定されている。これは、セルトランジスタＴＣ１の書込み時に、セルトランジスタＴＣ１と同一コラムに位置してかつ非選択（Ｖｇ＝０Ｖ）であるセルトランジスタＴＣ２〜ＴＣ４にも書込み用のドレイン電位Ｖｄ（約５．５Ｖ）が印加され、かつ半導体基板１３は０Ｖとされていることから、ソース電位を１．５Ｖ以上として半導体基板１３に負の基板バイアスが与えられたのと等価な状態にしている。これにより、セルトランジスタＴＣ２〜ＴＣ４の閾値を高め、チャネル領域に流れるリーク電流の発生を防止している。
【００３８】
また、図２に示したセルトランジスタの構造によると、チャネル領域のうち頂面１２ｃの表層には、コントロールゲートＣＧの電位が直接印加されるので、フローティングゲートＦＧ１，ＦＧ２の蓄積電子数によらず直接コントロールゲートＣＧによってチャネルの導通・非道通が制御される。従って、非選択（Ｖｇ＝０Ｖ）のセルトランジスタＴＣ２〜ＴＣ４のフローティングゲートＦＧ１，ＦＧ２が過消去（正孔が蓄積）されている場合においても、頂面１２ｃの表層部においてチャネル領域に流れるリーク電流を遮断することができる。
【００３９】
なお、セルトランジスタＴＣ１において、上記とは逆にビット線ＢＬ０をドレイン、ビット線ＢＬ１をソースとして選択することで同様にフローティングゲートＦＧ１にも定電荷書込みを行うことができる。
【００４０】
次に、セルトランジスタＴＣ１に８値の多値データを書込む制御について説明する。フローティングゲートＦＧ１には、上記の定電荷書込みにより電子蓄積の有無に対応した２値（すなわち１ビット）のデータを記憶させ、フローティングゲートＦＧ２には、電子蓄積の有無の他にさらに蓄積電子数を調節して４値（すなわち２ビット）のデータを記憶させる（これをマルチレベル書込みと称す）。
【００４１】
図９は、フローティングゲートＦＧ１，ＦＧ２に蓄積される電子数の違いによってなる異なる８つ電子状態“（１，１１）”〜“（０，００）”を模式的に示す。表２は、この８つの電子状態に対応するフローティングゲートＦＧ１，ＦＧ２の蓄積電子の概数と、フローティングゲートＦＧ１の蓄積電子数に応じてフローティングゲートＦＧ２にマルチレベル書込みを行う場合のソース初期電位の設定値との一例を示す。同表中の蓄積電子数“−３４０”は、フローティングゲートＦＧ１，ＦＧ２から電子が放出（データ消去）されて約３４０個の正孔が蓄積した過消去状態を表す。
【００４２】
【表２】
この８つの電子状態（多値データ）を得るには、前述したソース電位制御回路２０によってソースの初期電位を制御することでソース・ドレイン間の電位差を調節し、定電荷書込みを行えば良い。
【００４４】
図１０は、上記のいずれかの多値データを書込む際に半導体記憶装置２の制御回路９によって行われる書込みシーケンスを示す。セルトランジスタＴＣ１をアドレス入力によって選択し、外部から書込み制御信号とともに３ビットのデータＤ０〜２を入力すると、半導体記憶装置２が書込み動作を開始する。Ｄ０はフローティングゲートＦＧ１に記憶される１ビットのデータに対応し、Ｄ１〜２はフローティングゲートＦＧ２に記憶される２ビットのデータに対応する。書込み時、ドレイン電位Ｖｄは約５．５Ｖ、ゲート電位Ｖｇは約７Ｖ、基板電位は０Ｖと設定される。
【００４５】
まず、データＤ０が“０”であるか否かが判定される。データＤ０が“０”であればビット線ＢＬ０はドレイン、ビット線ＢＬ１はソースとして選択され、ソース電位制御回路２０によってソースの初期電位（Ｖｓｉ）が１．５Ｖに設定されてフローティングゲートＦＧ１が定電荷書込みされる。これにより、フローティングゲートＦＧ１には約５６０個の電子が注入される。一方、データＤ０が“１”のときは、フローティングゲートＦＧ１に書込みは行われず、過消去状態（約−３４０個の蓄積電子数）が維持される。
【００４６】
続くフローティングゲートＦＧ２の書込みシーケンスは、Ｄ０＝“０”であるか否か、すなわちフローティングゲートＦＧ１が書込みされたか否かによって、２つの系統に分岐される。まず、フローティングゲートＦＧ１に書込みされない場合（Ｄ０＝“１”）の系統１に沿って説明する。Ｄ１〜２＝“００”であると、ビット線ＢＬ０はソース、ビット線ＢＬ１はドレインとして選択され、Ｖｓｉ＝１．５Ｖとして書込みが行われる。これにより、フローティングゲートＦＧ２には約５６０個の電子が注入される。また、Ｄ１〜２＝“０１”のときは、Ｖｓｉ＝２．０Ｖとして同様に書込みが行われる。この場合、ソース・ドレイン間の電位差が低下するのでフローティングゲートＦＧ２には約４５０個の電子が注入される。或いはまた、Ｄ１〜２＝“１０”のときは、Ｖｓｉ＝２．５Ｖとして同様に書込みが行われ、ソース・ドレイン間の電位差がさらに低下するのでフローティングゲートＦＧ２には約２８０個の電子が注入される。Ｄ１〜２が上記のいずれでもないとき、すなわちＤ１〜２＝“１１”のときは、フローティングゲートＦＧ２に書込みは行われない。
【００４７】
フローティングゲートＦＧ１に書込みされたＤ０＝“０”の系統２に沿って説明する。この場合、図７（Ａ）に示したように、もしＤ０＝“１”の場合と同一のソースの初期電位（約１．５Ｖ）でフローティングゲートＦＧ２の書込みが行われると、ソース電位は約０．５Ｖ低く維持される。Ｄ１〜２＝“００”のときは、これを補正するするようにＶｓｉ＝２．０Ｖとして書込みが行われる。これにより、フローティングゲートＦＧ２には、Ｄ０＝“１”の場合と同じ約５６０個の電子が注入される。また、Ｄ１〜２＝“０１”のときは、Ｖｓｉ＝２．５Ｖとしてソース・ドレイン間の電位差を低下させて書込みが行われ、フローティングゲートＦＧ２には約４５０個の電子が注入される。或いはまた、Ｄ１〜２＝“１０”のときは、Ｖｓｉ＝３．０Ｖとしてさらにソース・ドレイン間の電位差を低下させて書込みが行われ、フローティングゲートＦＧ２には約２８０個の電子が注入される。Ｄ１〜２が上記のいずれでもないとき、すなわちＤ１〜２＝“１１”のときは、フローティングゲートＦＧ２に書込みは行われない。
【００４８】
このようにして、フローティングゲートＦＧ２に蓄積される飽和電子数は、フローティングゲートＦＧ１のデータＤ０に依存せず、データＤ０〜２にのみ対応し、表２に示した８つの電子状態を達成することができる。
【００４９】
この８つの電子状態を読出す制御について説明する。図１１は、メモリセルアレイ１０からコラムデコーダ４を介して流れ出る読出し電流Ｉｃと、基準電流発生回路３０から流れ出る基準電流Ｉｒとを検出して比較するセンスアンプ４０の詳細を示す。電源Ｖｃｃとメモリセルアレイ１０に接続されたコラムデコーダ４との間に設けられたｐ型ＭＯＳトランジスタ４１ａは、そのゲートが接地され、常時導通状態の負荷回路となっている。コラムデコーダ４がメモリセルアレイ１０内の１つのセルトランジスタのビット線（ドレイン）を選択し、そのソースを接地するとともに、例えばコントロールゲートに５．５Ｖ、ドレインに１．２Ｖの電位が与えられると、そのドレインから読出し電流Ｉｃが流れ出る。
【００５０】
同様にｐ型ＭＯＳトランジスタ４１ｂは、常時導通状態の負荷回路を構成しており、複数の基準セルトランジスタＲＣ１，ＲＣ２ａ〜２ｆとセレクタ３１とからなる基準電流発生回路３０に接続されている。基準セルトランジスタＲＣ１，ＲＣ２ａ〜２ｆは、８つの電子状態を判別するために複数個設けられており、図１〜２に示したセルトランジスタ１１と同様な構造を有する。セレクタ３１は基準セルトランジスタＲＣ１，ＲＣ２ａ〜２ｆから１つを選択してそのソースを接地するとともに、例えばコントロールゲートに５．５Ｖ、ドレインに１．２Ｖの電位が与えられると、そのドレインから基準電流Ｉｒが流れ出る。
【００５１】
まず、セルトランジスタＴＣ１のフローティングゲートＦＧ１に記憶された１ビットのデータＤ０の読出しについて説明する。セルトランジスタＴＣ１のドレインから流れ出る読出し電流Ｉｃの大きさは、主としてソース側に配置されたフローティングゲートの電荷量に依存する。フローティングゲートＦＧ１に格納されたデータを読み出すためには、ビット線ＢＬ０はソース、ビット線ＢＬ１はドレインとして選択される。フローティングゲートＦＧ１に電子が蓄積されていないとき（Ｄ０＝“１”）、セルトランジスタＴＣ１の閾値が低くなり、読出し電流Ｉｃは大きくなる。逆に、フローティングゲートＦＧ１に電子が蓄積されているとき（Ｄ０＝“０”）、セルトランジスタＴＣ１の閾値が高くなり、読出し電流Ｉｃは小さくなる。ｐ型ＭＯＳトランジスタ４１ａからなる負荷回路によってｎ型ＭＯＳトランジスタのゲート４２ａにかかる電位Ｖｃは、読出し電流Ｉｃが大きいときには低く、読出し電流Ｉｃが小さいときには高くなる。
【００５２】
同様に、このとき選択される基準セルトランジスタＲＣ１から流れ出る基準電流Ｉｒは、主としてソース側となるフローティングゲートの電荷量に依存して決定される。ｐ型ＭＯＳトランジスタ４１ｂからなる負荷回路によってｎ型ＭＯＳトランジスタ４２ｂのゲートにかかる電位Ｖｒは、基準電流Ｉｒが大きいときには低く、基準電流Ｉｒが小さいときには高くなる。基準セルトランジスタＲＣ１のフローティングゲートの電荷量は、前述したセルトランジスタＴＣ１の書込み制御と同様な制御によって調節され、その基準電流Ｉｒは適切な大きさに設定される。
【００５３】
ｎ型ＭＯＳトランジスタ４２ａ，４２ｂは、そのソースには電流源４４が共通に接続され、そのドレインにはｐ型ＭＯＳトランジスタ４３ａ，４３ｂからなる負荷がそれぞれ接続され、周知の差動増幅回路を構成している。この差動増幅回路によって電位Ｖｃと電位Ｖｒとが比較される。すなわち、電位Ｖｃと電位Ｖｒとの大小関係に応じてｎ型ＭＯＳトランジスタ４２ａのドレインが“Ｌ”または“Ｈ”レベルとなり、“０”または“１”のデータＤｏｕｔが出力される。
【００５４】
従って、基準セルトランジスタＲＣ１の閾値ＶＴｒを、セルトランジスタＴＣ１のＤ０＝“１”の場合における閾値ＶＴ１より大きく、かつＤ０＝“０”の場合における閾値ＶＴ０より小さくなるように調節することで、セルトランジスタＴＣ１のフローティングゲートＦＧ１に記憶されたデータＤ０を判定することができる。すなわち、Ｄ０＝“１”の場合は、ＶＴ１＜ＶＴｒとなるので読出し電流Ｉｃが基準電流Ｉｒより大きくなり、電位Ｖｃは電位Ｖｒより低くなる。この結果、ｎ型ＭＯＳトランジスタ４２ａのドレインが“Ｈ”レベルとなりデータＤｏｕｔ＝“１”がセンスアンプ４０から出力される。逆に、Ｄ０＝“０”の場合は、その逆となり、電位Ｖｃは電位Ｖｒより高くなる。この結果、ｎ型ＭＯＳトランジスタ４２ａのドレインが“Ｌ”レベルとなりデータＤｏｕｔ＝“０”がセンスアンプ４０から出力される。
【００５５】
図１２は、フローティングゲートＦＧ１をソース側とした場合にセルトランジスタＴＣ１から流れ出す読出し電流Ｉｃのドレイン電位特性を示す。図２に示したセルトランジスタの構造では、フローティングゲートＦＧ１，ＦＧ２と拡散領域１４ａ，１４ｂとの間の静電容量が大きいので、この場合、フローティングゲートＦＧ２はドレインと強く結合する。これにより、ドレイン側のフローティングゲートＦＧ２の電荷蓄積状態からの影響（読出し電流Ｉｃの低下）が低減し、読出し電流Ｉｃはソース側のフローティングゲートＦＧ１の電荷蓄積状態（Ｄ０＝“１”，“０”）によって効果的に分離される。
【００５６】
同図に示すように基準セルトランジスタＲＣ１から流れ出る基準電流Ｉｒが、セルトランジスタＴＣ１の状態“（１，００）”の読出し電流Ｉｃと状態“（０，１１）”の読出し電流Ｉｃとの間の大きさとなるように基準セルトランジスタＲＣ１のフローティングゲートの電荷量を設定すれば良い。
【００５７】
セルトランジスタＴＣ１のフローティングゲートＦＧ２に記憶された２ビットのデータＤ１〜２の読出しについて説明する。フローティングゲートＦＧ２がソース側となるように、ビット線ＢＬ０はドレイン、ビット線ＢＬ１はソースとして選択される。セルトランジスタＴＣ１からの読出し電流Ｉｃは、同様にセンスアンプ４０によって基準電流Ｉｒと比較される。主としてフローティングゲートＦＧ２が取る４つの電子状態（Ｄ１〜２＝“１１”，“１０”，“０１”，“００”）により読出し電流Ｉｃの大きさが決まるが、ドレイン側のフローティングゲートＦＧ１の電子状態（Ｄ０＝“１”，“０”）からも少なからず影響を受ける。このため、フローティングゲートＦＧ２をソース側としたときの読出し電流Ｉｃは、図１３（Ａ）に示すＤ０＝“１”の場合と、図１３（Ｂ）に示すＤ０＝“０”の場合とで異なる。Ｄ０＝“０”の場合は、Ｄ０＝“１”の場合と比べて全体的に読出し電流Ｉｃが低下する。
【００５８】
従って、Ｄ０＝“０”の場合に用いられる基準セルトランジスタＲＣ２ａ〜ＲＣ２ｃと、Ｄ０＝“１”の場合に用いられる基準セルトランジスタＲＣ２ｄ〜ＲＣ２ｆとは、基準電流Ｉｒが同図に示す関係となるようにそれぞれのフローティングゲートの電荷量が調節されることで、Ｄ０＝“０”の場合とＤ０＝“１”の場合とでそれぞれ４値のデータ“Ｄ１〜２”が判別される。
【００５９】
図１４は、セルトランジスタＴＣ１に格納された多値データＤ０〜２を読出す際に半導体記憶装置２の制御回路９によって行われる一連の読出しシーケンスを示す。セルトランジスタＴＣ１をアドレス入力によって選択し、読出し制御信号を与えることで半導体記憶装置２が読出し動作を開始する。
【００６０】
まず、ビット線ＢＬ０はソース、ビット線ＢＬ１はドレインとして選択される（フローティングゲートＦＧ１がソース側）。基準電流発生回路３０で基準セルトランジスタＲＣ１が選択され、セルトランジスタＴＣ１からの読出し電流Ｉｃと、基準セルトランジスタＲＣ１からの基準電流Ｉｒとはセンスアンプ４０によって検出され比較される。このセンスアンプ４０の出力データＤｏｕｔが“０”であればＤ０＝“０”と判定され、出力データＤｏｕｔが“０”でなければＤ０＝“１”と判定される。
【００６１】
続いてビット線ＢＬ０がドレイン、ビット線ＢＬ１がソースと相互に入れ替わる（フローティングゲートＦＧ２がソース側）。Ｄ０＝“０”であった場合には、基準セルトランジスタＲＣ２ｅが選択され、Ｄ０＝“１”であった場合には、基準セルトランジスタＲＣ２ｂが選択される。そして同様に読出し電流Ｉｃと基準電流Ｉｒとがセンスアンプ４０によって検出され比較される。出力データＤｏｕｔが“０”であれば、Ｄ１＝“０”と判定され、出力データＤｏｕｔが“０”でなければＤ１＝“１”と判定される。
【００６２】
上記において、Ｄ０＝“０”でかつＤ１＝“０”であった場合には、基準セルトランジスタＲＣ２ｆが選択され、Ｄ０＝“０”でかつＤ１＝“１”であった場合には、基準セルトランジスタＲＣ２ｄが選択され、Ｄ０＝“１”でかつＤ１＝“０”であった場合には、基準セルトランジスタＲＣ２ｃが選択され、Ｄ０＝“１”でかつＤ１＝“１”であった場合には、基準セルトランジスタＲＣ２ａが選択される。そして同様に読出し電流Ｉｃと基準電流Ｉｒとがセンスアンプ４０によって検出され比較される。出力データＤｏｕｔが“０”であれば、Ｄ２＝“０”と判定され、出力データＤｏｕｔが“０”でなければＤ２＝“１”と判定される。
【００６３】
このようにして判定された多値データＤ０〜２は、それぞれシリアルにデータラッチ７に入力されてデータラッチ７に格納され、入出力バッファ８を介してパラレルに外部に出力される。これにより、Ｄ０〜２＝“０００”であった場合には“（０，００）”、Ｄ０〜２＝“００１”であった場合には“（０，０１）”、Ｄ０〜２＝“０１０”であった場合には“（０，１０）”、Ｄ０〜２＝“０１１”であった場合には“（０，１１）”、Ｄ０〜２＝“１００”であった場合には“（１，００）”、Ｄ０〜２＝“１０１”であった場合には“（１，０１）”、Ｄ０〜２＝“１１０”であった場合には“（１，１０）”、Ｄ０〜２＝“１１１”であった場合には“（１，１１）”というように、図９に示したセルトランジスタＴＣ１の８個の電子状態を判定することができる。
【００６４】
図１５において、フローティングゲートＦＧ１，ＦＧ２は、コントロールゲートＣＧに対して静電容量Ｃｇ１，Ｃｇ２、凸部１２ａの側面１２ｂに対して静電容量Ｃｂ１，Ｃｂ２、拡散領域１４ａ，１４ｂに対して静電容量Ｃｄ１，Ｃｄ２を有する。フローティングゲートＦＧ１，ＦＧ２の断面は略Ｌ字形であるため、フローティングゲートＦＧ１，ＦＧ２がコントロールゲートＣＧに対向する面積が小さく、静電容量Ｃｇ１，Ｃｇ２は小さい。一方、フローティングゲートＦＧ１，ＦＧ２は、側面１２ｂと拡散領域１４ａ，１４ｂとに対向する面積が大きく、静電容量Ｃｂ１，Ｃｂ２と静電容量Ｃｄ１，Ｃｄ２とは大きい。従って、計算式Ｃｇ１／（Ｃｂ１＋Ｃｄ１）またはＣｇ２／（Ｃｂ２＋Ｃｄ２）で定義される結合比ＣＲは小さい。この形状の場合、結合比ＣＲはおよそ０．２以下となる。
【００６５】
この結合比ＣＲが十分に小さいと、フローティングゲートＦＧ１，ＦＧ２と拡散領域１４ａ，１４ｂからなるソース・ドレイン領域との結合が強いため、フローティングゲートＦＧ１，ＦＧ２の電位がソース・ドレインの電位によって十分に影響を受ける。その結果、各読出し電流Ｉｃと各基準電流Ｉｒとの間のマージンが大きくなるので上記読出し動作時の特性が良く、誤読出しを防止することができることのほか、読出し速度が速くなるという利点もある。
【００６６】
書き込まれたデータの消去には、ＦＮ（Ｆｏｗｌｅｒ Ｎｏｒｄｈｅｉｍ） トンネル効果を利用し、フローティングゲートＦＧに蓄積された電子をインターポリ絶縁膜１５ｂを介してコントロールゲートＣＧに引き抜く方法が用いられる。結合比ＣＲが十分に小さいと、このときコントロールゲートＣＧに印加すべき電位は比較的小さくて済む。
【００６７】
なお、本実施形態では、セルトランジスタ１１には、半導体基板１３をｐ型とし、拡散領域１４ａ，１４ｂをｎ型としてなるｎ型ＭＯＳトランジスタを用いたが、これに代えて、半導体基板１３としてｎ型とし、拡散領域１４ａ，１４ｂをｐ型としてなるｐ型ＭＯＳトランジスタを用いても良い。
【００６８】
また、本実施形態では、フローティングゲートＦＧ１に２値（１ビット）のデータを記憶し、フローティングゲートＦＧ２に４値（２ビット）のデータを記憶するようにしたが、この値は適宜変更することができ、フローティングゲートＦＧ１に２値のデータを記憶し、フローティングゲートＦＧ２に３値或いは５値以上のデータを記憶するようにしても良い。
【００６９】
また、本実施形態では、基準電流発生回路３０により基準電流Ｉｒを生成し、センスアンプ４０内で電位Ｖｒに変換するようにしたが、これに代えて、基準電流発生回路３０を用いず、電位Ｖｒを直接発生する回路を用いるようにしても良い。
【００７０】
また、本実施形態では、フローティングゲートＦＧ１，ＦＧ２として、断面形状が略Ｌ字形のものを用いたが、これに代えて、図１６（Ａ）に示す断面が略四角形のものや、図１６（Ｂ）に示す断面形状が略扇形のものを用いても良い。ただしこれらの場合には、結合比ＣＲが０．３以上と大きくなる。
【００７１】
また、本実施形態では、高電圧発生回路６は、メモリセルアレイ１０のワード線ＷＬに定常的な電位Ｖｇを与え、書き込み中にこの電位Ｖｇを固定して定電荷書込みを行うようにしたが、これに代えて、文献（Ｊｏｕｎａｌ ｏｆ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｔｅｃｈｎｏｌｏｇｙ ａｎｄ Ｓｃｉｅｎｃｅ， ＶＯＬ．１， ＮＯ．２， Ｊｕｎｅ， ２００１， ｐ．１２５−１３１）に開示されているＩＳＰＰ（Ｉｎｃｒｅｍｅｎｔａｌ Ｓｔｅｐ Ｐｕｌｓｅ Ｐｒｏｇｒａｍｍｉｎｇ）法を利用し、書き込み中に電位Ｖｇを固定するのではなく、時間とともに段階的に電位Ｖｇを増加させるようにしてもよい。さらに、この書込み電位Ｖｇをパルスで発生し、複数のパルスをワード線ＷＬに印加して、凸部１２ａに形成されたチャネルから一方のフローティングゲートＦＧに電荷を注入した後、この電荷量を前述の読出し制御によって読出して所定の電荷が蓄積されたかどうかを判定し、所定の電荷が蓄積されるまでこのパルス印加と読出しを繰り返すようにしてもよい。これにより、フローティングゲートＦＧに蓄積される電荷量をより精度良く制御することが可能となる。
【００７２】
例えば、図４に示すセルトランジスタＴＣ１のフローティングゲートＦＧ１に２値からなる電荷蓄積状態を形成した後、ビット線ＢＬ０がソース、ビット線ＢＬ１がドレインとして選択され（ステップ１）、表２に基づいてソースの初期電位が選択されて他方のフローティングゲートＦＧ２に書込みが行われる際に、ワード線ＷＬ０に複数のパルス電位を印加し（ステップ２）、その後上記のソースとドレインを入れ替えてビット線ＢＬ０をドレイン、ビット線ＢＬ１をソースとし（ステップ３）、前述の読出しを行ってフローティングゲートＦＧ２の電荷蓄積状態を判定する（ステップ４）。フローティングゲートＦＧ２の電荷蓄積状態が所望の電荷量に達するまでステップ１〜４が繰り返され、所望の電荷量に達すると書込みが終了する。さらに、上記ステップ１〜４を前もって行われるフローティングゲートＦＧ１の書込みに適用してもよい。
【００７３】
また、本実施形態では、ソースに接続されるコンデンサ２３ａ〜２３ｃは、１つビット線ＢＬにつき１つずつ設け、それらの静電容量を単一としたが、これに代えて、ビット線ＢＬにつき静電容量の異なる複数種類のコンデンサを設けるようにしてもよい。コンデンサの静電容量が単一の場合には、コンデンサに与えられた電位によってソース電位の立ち上がり特性が異なるが、書込み電荷量に基づいて複数種類のコンデンサから対応するものを選択することで、ソース電位の立ち上がり特性を合わせ込むことができる。
【００７４】
【発明の効果】
以上のように、本発明によれば、書込み対象のフローティングゲートとは異なるフローティングゲートの電荷蓄積状態に応じて決定した電位をソース・ドレイン領域間に付与するようにしたので、書込み対象のフローティングゲートに書き込まれて蓄積される電荷量を、書込み対象とは異なるフローティングゲートの電荷蓄積状態によらずほぼ一定とすることができる。
【００７５】
また、一方のフローティングゲートに２値からなる状態のうち書込み状態を形成した後、ソース領域とドレイン領域とを入れ替えるとともに、このフローティングゲートの電荷蓄積状態に応じて決定した電位をソース・ドレイン領域間に付与するようにしたので、一方のフローティングゲートに２値の状態を形成するとともに、他方のフローティングゲートに書き込まれて蓄積される電荷量を、一方のフローティングゲートの電荷蓄積状態によらずほぼ一定とすることができる。
【００７６】
さらに、上記他方のフローティングゲートに蓄積すべき電荷量に応じてソース・ドレイン領域間に付与する電位を決定して、上記他方のフローティングゲートに電荷蓄積状態に応じた２値を超える状態からいずれかを形成するようにすることで、セルトランジスタは４値を超える多値データを記憶することが可能となる。
【図面の簡単な説明】
【図１】メモリセルアレイの構成を示す平面図である。
【図２】セルトランジスタの構成を示す断面図である。
【図３】半導体記憶装置の電気的構成を示すブロック図である。
【図４】メモリセルアレイおよびソース電位制御回路の電気的構成を示す回路図である。
【図５】可変電圧回路の電気的構成を示す回路図である。
【図６】書込み時における３．２ｅＶ以上の電子数とソース・ドレイン間の電位差との関係を示すグラフである。
【図７】（Ａ）は、ソース電位と書込み時間との関係を示すグラフである。（Ｂ）は、ドレイン電流と書込み時間との関係を示すグラフである。
【図８】フローティングゲートの蓄積電子数と書込み時間との関係を示すグラフである。
【図９】セルトランジスタが取る８つの電子状態を模式的に示す図である。
【図１０】多値データを書込む書込みシーケンスを示すフローチャートである。
【図１１】センスアンプの電気的構成を示す回路図である。
【図１２】フローティングゲートＦＧ１をソース側とした場合にセルトランジスタから流れ出す読出し電流とドレイン電圧との関係を示すグラフである。
【図１３】（Ａ）は、フローティングゲートＦＧ２をソース側として、Ｄ０＝“１”の場合にセルトランジスタから流れ出す読出し電流とドレイン電圧との関係を示すグラフである。（Ｂ）は、フローティングゲートＦＧ２をソース側として、Ｄ０＝“１”の場合にセルトランジスタから流れ出す読出し電流とドレイン電圧との関係を示すグラフである。
【図１４】多値データを読み出す読出しシーケンスを示すフローチャートである。
【図１５】フローティングゲートが有する静電容量を模式的に示した図である。
【図１６】セルトランジスタの変形例を示す断面図である。（Ａ）は、フローティングゲートの断面形状が略四角形である。（Ｂ）は、フローティングゲートの断面形状が略扇形である。
【図１７】従来のセルトランジスタの構成を示す断面図である。
【図１８】従来のセルトランジスタの書込み動作について示す断面図である。
【図１９】（Ａ）は、従来の書込みにおけるソース電位と書込み時間との関係を示すグラフである。（Ｂ）は、従来の書込みにおける書込み電流と書込み時間との関係を示すグラフである。
【図２０】従来のセルトランジスタが取る８つの電子状態を模式的に示す図である。
【符号の説明】
２ 半導体記憶装置
３ アドレスバッファ
４ コラムデコーダ
５ ロウデコーダ
６ 高電圧発生回路
７ データラッチ
８ 入出力バッファ
９ 制御回路
１０ メモリセルアレイ
１１ セルトランジスタ
１２ａ 凸部
１２ｂ 側面
１２ｃ 頂面
１３ 半導体基板
１４ａ，１４ｂ 拡散領域
１５ａ トンネル絶縁膜（第２の絶縁膜）
１５ｂ インターポリ絶縁膜（第３の絶縁膜）
１５ｃ ゲート絶縁膜（第１の絶縁膜）
１６ 反転層
２０ ソース電位制御回路
２１ａ〜２１ｃ スイッチ部
２２ ソース線デコーダ
２３ａ〜２３ｃ コンデンサ
２４ 可変電位回路
３０ 基準電流発生回路
３１ セレクタ
４０ センスアンプ
４１ａ，４１ｂ，４３ａ，４３ｂ ｐ型ＭＯＳトランジスタ
４２ａ，４２ｂ ｎ型ＭＯＳトランジスタ
４４ 定電流源
ＣＧ コントロールゲート
ＦＧ，ＦＧ１〜ＦＧ２ フローティングゲート
ＢＬ，ＢＬ０〜ＢＬ２ ビット線
ＷＬ，ＷＬ０〜ＷＬ３ ワード線
ＴＣ１〜ＴＣ４ セルトランジスタ
ＲＣ１，ＲＣ２ａ〜ＲＣ２ｆ 基準セルトランジスタ
Claims (8)
- 対向する一対の側面を有する凸部が設けられた一導電型半導体基板と、
前記凸部の頂面上に形成された第１の絶縁膜と、
前記凸部を挟む前記半導体基板の表面に形成された一対の反対導電型拡散領域と、
前記凸部の各側面と前記各拡散領域とを覆う第２の絶縁膜と、
前記凸部の各側面側に設けられ、前記第２の絶縁膜を介して前記側面と拡散領域とに対向する一対のフローティングゲートと、
前記各フローティングゲート上に形成された第３の絶縁膜と、
前記第３の絶縁膜を介して前記フローティングゲートと対向し、かつ前記第１の絶縁膜を介して前記凸部の頂面と対向するコントロールゲートとからなるセルトランジスタを備えた半導体記憶装置において、
前記一対の拡散領域の一方がソース領域、他方がドレイン領域となるように制御するとともに、書込み対象のフローティングゲートとは異なるフローティングゲートの電荷蓄積状態に応じて決定した電位を前記ソース・ドレイン領域間に付与し、かつ前記コントロールゲートに書込み電位を付与し、書込み対象のフローティングゲートに電荷を注入して書込み状態を形成するように制御する制御手段を設けたことを特徴とする半導体記憶装置。 - 対向する一対の側面を有する凸部が設けられた一導電型半導体基板と、
前記凸部の頂面上に形成された第１の絶縁膜と、
前記凸部を挟む前記半導体基板の表面に形成された一対の反対導電型拡散領域と、
前記凸部の各側面と前記各拡散領域とを覆う第２の絶縁膜と、
前記凸部の各側面側に設けられ、前記第２の絶縁膜を介して前記側面と拡散領域とに対向する一対のフローティングゲートと、
前記各フローティングゲート上に形成された第３の絶縁膜と、
前記第３の絶縁膜を介して前記フローティングゲートと対向し、かつ前記第１の絶縁膜を介して前記凸部の頂面と対向するコントロールゲートとからなるセルトランジスタを備えた半導体記憶装置において、
前記一対の拡散領域の一方がソース領域、他方がドレイン領域となるように制御するとともに、前記ソース・ドレイン領域間に電位を付与し、かつ前記コントロールゲートに書込み電位を付与し、一方のフローティングゲートへの電荷の注入を制御して２値からなる状態の書込み状態を形成した後、前記ソース領域と前記ドレイン領域とを入れ替えるとともに、当該フローティングゲートの電荷蓄積状態に応じて決定した電位を前記ソース・ドレイン領域間に付与し、かつ前記コントロールゲートに書込み電位を付与し、他方のフローティングゲートに電荷を注入して書込み状態を形成するように制御する制御手段を設けたことを特徴とする半導体記憶装置。 - 前記制御手段は、さらに前記他方のフローティングゲートに蓄積すべき電荷量に応じて前記ソース・ドレイン領域間に付与する電位を決定して、前記他方のフローティングゲートに電荷蓄積状態に応じた２値を超える状態からいずれかを形成するように制御することにより、前記セルトランジスタは４値を超えるデータを記憶するようにしたことを特徴とする請求項２記載の半導体記憶装置。
- 前記一導電型をｐ型とし、前記反対導電型をｎ型とし、前記電荷を電子とすることを特徴とする請求項１乃至請求項３記載のいずれかに記載の半導体記憶装置。
- 前記ソース領域にスイッチ部を介して接続されるコンデンサと、前記コンデンサを所望の電位に充電する可変電位回路とを含むソース電位制御回路とを備え、
前記制御手段は、前記ソース領域に対向したフローティングゲートの電子蓄積状態に応じて異なる電位を前記可変電位回路を制御して前記コンデンサに予め与えて充電するとともに、充電された当該コンデンサを前記スイッチ部を制御して前記ソース領域に接続し、かつ前記ドレイン領域に電位を付与することにより生じる前記ソース・ドレイン領域間の制御された電位差に基づく電流によって、前記ドレイン領域に対向したフローティングゲートに電子を注入することを特徴とする請求項４記載の半導体記憶装置。 - 前記制御手段は、さらに前記ドレイン領域に対向したフローティングゲートに蓄積すべき電子数に応じて異なる電位を前記可変電位回路を制御して前記コンデンサに予め与えて充電し、前記他方のフローティングゲートに電荷蓄積状態に応じた２値を超える状態からいずれかを形成するように制御することにより、前記セルトランジスタは４値を超えるデータを記憶するようにしたことを特徴とする請求項５記載の半導体記憶装置。
- 基準電流を発生する基準電流発生回路と、前記基準電流と前記セルトランジスタから流れ出る読出し電流とを検出し比較するセンスアンプとを設け、前記センスアンプは、前記一対の拡散領域の一方をソース領域、他方をドレイン領域として前記ソース・ドレイン領域間に電位を付与し、かつ前記コントロールゲートに読出し電位を付与することよって前記ドレイン領域から流れ出る前記読出し電流を前記基準電流と比較することによって、前記ソース領域に対向したフローティングゲートに蓄積された電子数を判別することを特徴とする請求項４乃至請求項６のいずれかに記載の半導体記憶装置。
- 前記基準電流発生回路は、複数種類の基準電流を発生するために、複数の基準セルトランジスタを備えていることを特徴とする請求項７記載の半導体記憶装置。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003099556A JP4469556B2 (ja) | 2003-04-02 | 2003-04-02 | 半導体記憶装置 |
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