JP2004296528A - 半導体装置の製造方法および半導体装置 - Google Patents
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Abstract
【課題】ゲート電極へのドーピングや他種類のゲート電極材料を用いることなしに、また、半導体へのイオン注入を用いることなく、簡便かつ確実に闘値電圧を低下、または制御することができる半導体装置の製造方法、および半導体装置を提供する。
【解決手段】半導体基板１表面に絶縁膜６を有する半導体装置の製造方法において、上記半導体基板１表面に、絶縁膜の母体基板４を形成する絶縁膜母体基板形成工程と、上記絶縁膜母体基板形成工程によって得られる絶縁膜の母体基板４上に、セシウムの単体またはセシウムを含む化合物を吸着させるＣｓ吸着工程と、上記Ｃｓ吸着工程によって得られる、セシウムの単体またはセシウムを含む化合物が吸着した絶縁膜の母体基板８を加熱処理して、セシウムを含有する絶縁膜を形成させる加熱処理工程とを有する半導体装置の製造方法によれば、閾値電圧を十分低下させた半導体装置を提供できる。
【選択図】 図１
【解決手段】半導体基板１表面に絶縁膜６を有する半導体装置の製造方法において、上記半導体基板１表面に、絶縁膜の母体基板４を形成する絶縁膜母体基板形成工程と、上記絶縁膜母体基板形成工程によって得られる絶縁膜の母体基板４上に、セシウムの単体またはセシウムを含む化合物を吸着させるＣｓ吸着工程と、上記Ｃｓ吸着工程によって得られる、セシウムの単体またはセシウムを含む化合物が吸着した絶縁膜の母体基板８を加熱処理して、セシウムを含有する絶縁膜を形成させる加熱処理工程とを有する半導体装置の製造方法によれば、閾値電圧を十分低下させた半導体装置を提供できる。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、低閾値電圧を実現する半導体装置の製造方法、および低閾値電圧を実現する半導体装置に関するものである。
【０００２】
【従来の技術】
近年、モバイルコンピューティングが急激に普及しており、これに伴い、数多くの携帯電子機器が登場している。これらの携帯電子機器は、どのような場所へも持ち運び可能であり、使用可能であることが最も大きな利点であるため、高機能化とともに、小型化、省電力化が強く要請されている。
【０００３】
かかる携帯電子機器の消費電力を抑えるための手段として、携帯電子機器に搭載されている大規模集積回路（ＬＳＩ）、薄膜トランジスター（ＴＦＴ）等の消費電力を抑制するという方法が挙げられる。これらＬＳＩやＴＦＴには半導体装置が用いられているため、この半導体装置の低消費電力化が必要となる。
【０００４】
半導体装置の消費電力は動作電圧の２乗に比例するため、まず求められるのは、動作電圧を下げることである。さらに動作電圧の低下のためには、まず閾値（しきい値）電圧の低下が要求されることになる。
【０００５】
また、半導体装置における閾値電圧の制御は、半導体の微細化、すなわち、超微細半導体素子の開発のためにも欠かせない技術の一つである。
【０００６】
半導体装置、例えば、金属−酸化物−半導体（ＭＯＳ：Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）デバイスにおける閾値電圧は、金属・半導体間の接触電位差、表面や絶縁膜中の固定電荷等の影響を受けることが知られている。
【０００７】
このため、ＭＯＳデバイスにおける閾値電圧を制御する方法として、これまで、ホウ素やリンを含有させることによって多結晶シリコンゲート電極の仕事関数を変化させる方法（レトログレードウェル技術）、例えば、半導体基板内部の不純物濃度を、半導体基板の表面付近において半導体基板の深い部分よりも低くなるように構成することによって、閾値電圧のばらつきを小さくする方法が知られている（特許文献１参照）。また、半導体基板にホウ素やリン等をイオン注入することによって、デバイスの閾値電圧を制御する方法が知られている（特許文献２参照）。
【０００８】
さらに、ＭＯＳデバイスの酸化膜厚が約５０ｎｍ以上と厚い場合には、セシウムイオンをゲート酸化膜中にイオン注入することにより、ＭＯＳデバイスの閾値電圧を制御する試みが行われている（例えば、非特許文献１参照）。さらに、仕事関数の異なる二種類の金属材料を用いてゲート電極を作製する方法（デューアルゲート技術）も検討されている。
【０００９】
【特許文献１】
特開平１１−４０７６４号公報（公開日：平成１１年２月１２日）
【００１０】
【特許文献２】
特開２００２−２８０４６１号公報（公開日：平成１４年９月２７日）
【００１１】
【非特許文献１】
Ｌ． Ｋｒｕｓｉｎ−Ｅｌｂａｕｍ著、「Ｄｅｐｅｎｄｅｎｃｅ ｏｆ ｔｈｅ Ｆｌａｔｂａｎｄ Ｖｏｌｔａｇｅ ｏｆ Ｓｉ−ＭＯＳ ｏｎ Ｄｉｓｔｒｉｂｕｔｉｏｎ ｏｆ Ｃｅｓｉｕｍ ｉｎ ＳｉＯ２」、Ｊ． Ｅｌｅｃｔｒｏｃｈｅｍ． Ｓｏｃ． Ｖｏｌ． １３３， Ｎｏ． ８， ｐａｇｅ １７１２−１７１５， Ａｕｇ． １９８６年
【００１２】
【発明が解決しようとする課題】
しかしながら、上述のような従来のＭＯＳデバイスにおける閾値電圧の制御方法には、以下のような問題点がある。具体的には、ホウ素やリンによる仕事関数の変化には限りがあり、十分に闘値電圧を下げることができないという問題点がある。また、半導体基板にイオンの注入を行う場合は、注入のダメージや汚染等により、移動度が低下するという問題点がある。
【００１３】
さらに、ＺｒＯ２、ＨｆＯ２などの高誘電体材料をゲート絶縁膜として使用する場合、金属やそのシリサイドをゲート電極材料として用いる必要があるが、それらの仕事関数を変化させ闘値電圧を制御することは非常に困難である。また、上記デューアルゲート技術には、半導体装置の製造プロセスが非常に複雑になるという問題点がある。
【００１４】
本発明は、上記の問題点に鑑みてなされたものであり、その目的は、ゲート電極へのドーピングや他種類のゲート電極材料を用いることなしに、また、半導体へのイオン注入を用いることなく、簡便かつ確実に闘値電圧を低下、または制御することができる半導体装置の製造方法、および半導体装置を提供することにある。
【００１５】
【課題を解決するための手段】
本発明者らは、上記の課題に鑑み鋭意検討した結果、半導体基板表面に絶縁膜と電極とを有するＭＩＳ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型半導体装置において、半導体基板表面にＳｉＯ２や高誘電率のＺｒＯ２、ＨｆＯ２、Ａｌ２Ｏ３等の薄膜を形成し、その上にセシウム（Ｃｓ）を含む化合物の溶液をスピンコート、あるいは真空蒸着等によって金属セシウムあるいはセシウムイオン（Ｃｓ＋）を堆積させ、その後熱処理を施すことにより絶縁膜中にセシウムを拡散させて得たＭＩＳ型半導体装置では、極薄のＳｉＯ２、ＺｒＯ２の絶縁膜におけるフラットバンド電位がシフトすることを見出し、本発明を完成させるに至った。
【００１６】
すなわち、本発明にかかる半導体装置の製造方法は、上記の課題を解決するために、半導体基板表面に絶縁膜を有する半導体装置の製造方法において、上記半導体基板表面に、絶縁膜の母体基板を形成する絶縁膜母体基板形成工程と、上記絶縁膜母体基板形成工程によって得られる絶縁膜の母体基板上に、セシウムの単体またはセシウムを含む化合物を吸着させるＣｓ吸着工程と、上記Ｃｓ吸着工程によって得られる、セシウムの単体またはセシウムを含む化合物が吸着した絶縁膜の母体基板を加熱処理して、セシウムを含有する絶縁膜を形成させる加熱処理工程とを有することを特徴としている。
【００１７】
上記の構成によれば、セシウムが拡散した状態で含まれる絶縁膜を備えた半導体装置が得られる。セシウムは大きな分子径を有しており、固定電荷として作用するため、上記絶縁膜中に拡散して存在するセシウムの働きによって、半導体装置の閾値電圧を制御、または低下させることができる。したがって、ゲート電極へのドーピングや他種類のゲート電極材料を用いることなしに、また、半導体へのイオン注入を用いることなく、簡便かつ確実に闘値電圧を制御、または低下させた半導体装置を提供することができる。すなわち、本発明によれば、半導体基板にイオンの注入を行う場合のように、注入のダメージや汚染等により、半導体装置における移動度が低下するという問題点を回避でき、かつ、非常に簡便な方法で、半導体装置における闘値電圧を十分に制御、または低下させることができる。なお、上記Ｃｓ吸着工程と加熱処理工程とは、同時に行うことも可能である。すなわち、加熱している絶縁膜の母体基板上にＣｓ等を吸着させることも可能である。
【００１８】
また、本発明にかかる半導体装置の製造方法は、上記セシウムを含有する絶縁膜の膜厚は、１０ｎｍ以下であることが好ましい。さらに好ましくは、４ｎｍ以下であることが好ましい。
【００１９】
上記の構成によれば、絶縁膜の膜厚がかなり薄いため、極微量のセシウムを用いて、効率的に閾値電圧を制御することが可能である。なお、本発明でいう「絶縁膜の膜厚」とは、「絶縁膜のＳｉ０２換算膜厚」であってもよい。なお、「絶縁膜のＳｉ０２換算膜厚」とは、絶縁膜がＳｉ０２から構成されていない場合、例えば、絶縁膜が、シリコンオキシナイトライド、四窒化三シリコン（Ｓｉ３Ｎ４）、二酸化チタン（ＴｉＯ２）、三酸化二アルミニウム（Ａｌ２Ｏ３）、五酸化二タンタル（Ｔａ２Ｏ５）、二酸化ハフニウム（ＨｆＯ２）、または二酸化ジルコニウム（ＺｒＯ２）等の比誘電率がＳｉ０２より大きい絶縁膜から構成されている場合、その膜厚を比誘電率３．９のＳｉ０２に換算した膜厚をいう。
【００２０】
また、本発明にかかる半導体装置の製造方法は、上記Ｃｓ吸着工程における母体絶縁膜上へのセシウムの単体またはセシウムを含む化合物の吸着は、スピンオフ法、真空蒸着、スパッター蒸着、電子ビーム蒸着、レーザーアブレーション、およびＣＶＤから選ばれる少なくとも１つの方法で行われることが好ましい。特に上記Ｃｓ吸着工程は、上記絶縁膜母体基板形成工程によって得られる絶縁膜の母体基板上に、セシウムの単体またはセシウムを含む化合物の溶液を塗布する工程であることが好ましい。
【００２１】
上記の構成によれば、簡便かつ効率的に、セシウム単体またはセシウムを含む化合物を絶縁膜母体基板上に吸着させることができる。
【００２２】
また、本発明にかかる半導体装置の製造方法は、上記セシウムの単体またはセシウムを含む化合物の溶液における、セシウムの単体またはセシウムを含む化合物の濃度が１０−２Ｍ以下、かつ１０−６Ｍ以上であることが好ましい。さらに、本発明にかかる半導体装置の製造方法は、上記セシウムを含む化合物が、酸化セシウム（Ｃｓ２Ｏ）、塩化セシウム（ＣｓＣｌ）、硫酸セシウム（Ｃｓ２ＳＯ４）、硝酸セシウム（ＣｓＮＯ３）、炭酸セシウム（Ｃｓ２ＣＯ３）、水酸化セシウム（ＣｓＯＨ）、臭化セシウム（ＣｓＢｒ）、フッ化セシウム（ＣｓＦ）、よう化セシウム（ＣｓＩ）、およびアジ化セシウム（ＣｓＮ３）から選ばれる少なくとも１つであることが好ましい。
【００２３】
上記の構成によれば、簡便かつ効率的に、セシウムを含む絶縁膜を形成することができる。なお、セシウム化合物等の濃度が上記の濃度よりも低い場合は、十分に閾値電圧を低下させることができない。
【００２４】
また、本発明にかかる半導体装置の製造方法は、上記加熱処理工程は、８００℃以下で行われることが好ましい。さらに、本発明にかかる半導体装置の製造方法は、上記加熱処理工程は、４００℃〜８００℃の範囲内で行われることが好ましい。また、本発明にかかる半導体装置の製造方法は、上記加熱処理工程は、窒素、アルゴン、ネオン、酸素、水蒸気、水素、およびそれらの混合気体から選ばれる少なくとも１つの気体の雰囲気下にて行われることが好ましい。
【００２５】
上記の構成によれば、セシウムが効率的に拡散した絶縁膜を得ることが可能となる。
【００２６】
また、本発明にかかる半導体装置の製造方法は、上記半導体基板上に、上記セシウムを含有する絶縁膜を形成した後に、電極を形成する工程を有することが好ましい。
【００２７】
上記の構成によれば、ゲート絶縁膜にセシウムを含む絶縁膜を用いたＭＯＳ型トランジスターを製造することができる。
【００２８】
また、本発明にかかる半導体装置の製造方法は、上記絶縁膜は、二酸化シリコン（ＳｉＯ２）、シリコンオキシナイトライド、四窒化三シリコン（Ｓｉ３Ｎ４）、二酸化チタン（ＴｉＯ２）、三酸化二アルミニウム（Ａｌ２Ｏ３）、五酸化二タンタル（Ｔａ２Ｏ５）、二酸化ハフニウム（ＨｆＯ２）、および二酸化ジルコニウム（ＺｒＯ２）から選ばれる少なくとも１つの化合物を含んでいることが好ましい。また、本発明にかかる半導体装置の製造方法は、上記半導体基板は、単結晶シリコン（Ｓｉ）、多結晶シリコン、非晶質シリコン、シリコンゲルマニウム（ＳｉＧｅ）、シリコンオンインシュレータ（ＳＯＩ）、ヒ化カリウム（ＧａＡｓ）、リン化インジウム（ＩｎＰ）、炭化シリコン（ＳｉＣ）、および窒化ガリウム（ＧａＮ）から選ばれる少なくとも１つの物質からなることが好ましい。
【００２９】
また、本発明にかかる半導体装置は、上記の課題を解決するために、上記のいずれかの半導体装置の製造方法によって製造されることを特徴としている。
【００３０】
上記の構成によれば、ゲート電極へのドーピングや他種類のゲート電極材料を用いることなしに、また、半導体へのイオン注入を用いることなく、簡便かつ確実に闘値電圧を低下、または制御することができる半導体装置を得ることができる。
【００３１】
また、本発明にかかる半導体装置は、上記の課題を解決するために、半導体基板表面に絶縁膜を有する半導体装置において、上記絶縁膜中に、セシウムが含まれていることを特徴としている。
【００３２】
上記の構成によれば、セシウムは大きな分子径を有しており、固定電荷として作用するため、上記絶縁膜中に拡散して存在するセシウムの働きによって、半導体装置の閾値電圧を低下させることができる。したがって、ゲート電極へのドーピングや他種類のゲート電極材料を用いることなしに、また、半導体へのイオン注入を用いることなく、簡便かつ確実に闘値電圧を低下、または制御することができる半導体装置を提供するができる。
【００３３】
また、本発明にかかる半導体装置の製造方法は、上記絶縁膜の膜厚は、１０ｎｍ以下であることが好ましい。さらに好ましくは、４ｎｍ以下であることが好ましい。
【００３４】
上記の構成によれば、絶縁膜の膜厚がかなり薄いため、極微量のセシウムを用いて、効率的に閾値電圧を制御することが可能である。
【００３５】
また、本発明にかかる半導体装置は、さらに、上記半導体基板表面に電極を備えていることが好ましい。また、本発明にかかる半導体装置は、上記半導体装置が、ゲート絶縁膜にセシウムを含む絶縁膜を用いたＭＯＳ型トランジスターであることが好ましい。
【００３６】
上記の構成によれば、容易に、ゲート絶縁膜にセシウムを含む絶縁膜を用いたＭＯＳ型トランジスターを得ることができる。
【００３７】
【発明の実施の形態】
本発明にかかる半導体装置の製造方法、および半導体装置に関する実施の一形態について図１〜図４に基づいて説明すれば以下のとおりである。なお、本発明は、これに限られるものではない。
【００３８】
本発明は、例えば、ＭＩＳ型の半導体装置において、半導体基板表面に薄膜の絶縁膜母体基板を形成し、上記絶縁膜母体基板上に金属セシウムを含む化合物を塗布した後に、加熱処理することによって、セシウムが拡散した状態で存在する薄膜の絶縁膜を半導体基板上に形成させ、低閾値電圧を実現できる半導体装置を提供する方法を提案するものである。
【００３９】
そこで、以下では本発明の半導体装置の製造方法を説明し、次いで半導体装置について説明することとする。
【００４０】
（１）本発明にかかる半導体装置の製造方法
本発明にかかる半導体装置の製造方法は、半導体基板表面に絶縁膜を有する半導体装置の製造方法において、上記半導体基板表面に、絶縁膜の母体基板を形成する絶縁膜母体基板形成工程と、上記絶縁膜母体基板形成工程によって得られる絶縁膜の母体基板上に、セシウムの単体またはセシウムを含む化合物を吸着させるＣｓ吸着工程と、上記Ｃｓ吸着工程によって得られる、セシウムの単体またはセシウムを含む化合物が吸着した絶縁膜の母体基板を加熱処理して、セシウムを含有する絶縁膜を形成させる加熱処理工程とを有していればよく、その他の工程や条件等は特に限定されるものではない。以下に、本発明の半導体装置の製造方法における各工程、材料、生成物等について詳細に説明する。
【００４１】
（１−１）絶縁膜母体基板形成工程
上記絶縁膜母体基板形成工程は、半導体基板表面上に絶縁膜の母体基板を形成する工程であればよい。上記半導体基板としては、従来公知の半導体装置における半導体基板として機能できる物質であればよい。具体的には、例えば、単結晶シリコン（Ｓｉ）、多結晶シリコン、非晶質シリコン、シリコンゲルマニウム（ＳｉＧｅ）、シリコンオンインシュレータ（ＳＯＩ）、ヒ化カリウム（ＧａＡｓ）、リン化インジウム（ＩｎＰ）、炭化シリコン（ＳｉＣ）、または窒化ガリウム（ＧａＮ）等の物質を挙げることができるが、特に限定されるものではない。なお、半導体基板の形成方法は、従来公知の方法が利用でき、特に限定されるものではない。具体的には、例えば、後述する実施例に示すように、従来公知のＣＺ法により、面方位が（１００）のｐ型単結晶シリコン基板を形成することができる。
【００４２】
また、上記絶縁膜の母体基板としては、絶縁性を有し、上記半導体基板表面において絶縁膜として機能できる従来公知の物質、または、高誘電率の物質であればよい。具体的には、二酸化シリコン（ＳｉＯ２）、シリコンオキシナイトライド、四窒化三シリコン（Ｓｉ３Ｎ４）、二酸化チタン（ＴｉＯ２）、三酸化二アルミニウム（Ａｌ２Ｏ３）、五酸化二タンタル（Ｔａ２Ｏ５）、二酸化ハフニウム（ＨｆＯ２）、または二酸化ジルコニウム（ＺｒＯ２）等が挙げられるが、特に限定されるものではない。なお、酸化セシウム（Ｃｓ２Ｏ）、塩化セシウム（ＣｓＣｌ）、金属セシウム（Ｃｓ）が特に好ましい。また、上記絶縁膜の母体基板には、上記物質以外の他の物質が含まれていてもよい。
【００４３】
また、上記半導体基板表面に絶縁膜の母体基板を形成する方法としては、従来公知の方法を利用することができ、特に限定されるものではない。具体的には、例えば、後述する実施例に示すように、半導体基板を加熱処理する方法、電子ビーム蒸着法の他、スピンオフ法、真空蒸着、スパッター蒸着、レーザーアブレーション、またはＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）等の方法も利用可能である。なお、上記方法の具体的な条件、温度、時間、回数、濃度等は、適宜設定でき、特に限定されるものではない。さらに、半導体基板上に絶縁膜の母体基板を形成する前処理、後処理として、例えば、後述する実施例に示すように、半導体基板表面に存在する酸化膜等の余分な物質を除去する工程、洗浄工程等が行われてもよいことはいうまでもない。
【００４４】
さらに、絶縁膜の母体基板の膜厚は、特に限定されるものではないが、下記の工程を行って絶縁膜を形成した後に、当該絶縁膜のＳｉＯ２換算膜厚が１０ｎｍ以下となることが好ましい。
【００４５】
（１−２）Ｃｓ吸着工程
上記Ｃｓ吸着工程は、上記絶縁膜母体基板形成工程によって得られる絶縁膜の母体基板上に、セシウムの単体またはセシウムを含む化合物を吸着させる工程であればよい。
【００４６】
上記セシウムの単体とは、金属セシウムのことである。また、セシウムを含む化合物としては、従来公知のセシウム化合物であればよく、具体的には、酸化セシウム（Ｃｓ２Ｏ）、塩化セシウム（ＣｓＣｌ）、硫酸セシウム（Ｃｓ２ＳＯ４）、硝酸セシウム（ＣｓＮＯ３）、炭酸セシウム（Ｃｓ２ＣＯ３）、水酸化セシウム（ＣｓＯＨ）、臭化セシウム（ＣｓＢｒ）、フッ化セシウム（ＣｓＦ）、よう化セシウム（ＣｓＩ）、またはアジ化セシウム（ＣｓＮ３）等が挙げられるが、特に限定されるものではない。また、本発明でいう「セシウム」は、セシウム単体およびセシウムイオンを意味するものとする。
【００４７】
また、上記Ｃｓ吸着工程における母体絶縁膜上へのセシウムの単体またはセシウムを含む化合物を吸着させる方法としては、従来公知の方法を利用することができるが、具体的には、後述する実施例に示すスピンオフ法の他、真空蒸着、スパッター蒸着、電子ビーム蒸着、レーザーアブレーション、またはＣＶＤ等が挙げられる。なお、上記方法の具体的な条件、回転数、温度、時間、回数、濃度、膜厚等は、適宜設定でき、特に限定されるものではないが、下記の加熱処理工程を経てセシウムを含有する絶縁膜を形成した後の、当該絶縁膜のＳｉＯ２換算膜厚が１０ｎｍ以下となるように、セシウム等を吸着させることが好ましい。また、ここでいう「スピンオフ法」には、従来公知のスピンコーティング法が含まれる。
【００４８】
上記Ｃｓ吸着工程として、具体的には、例えば、上記絶縁膜母体基板形成工程によって得られる絶縁膜の母体基板上に、セシウムの単体またはセシウムを含む化合物の溶液を塗布する工程が挙げられる。
【００４９】
上記のセシウム「塗布」工程において、上記セシウムの単体またはセシウムを含む化合物の溶液における、セシウムの単体またはセシウムを含む化合物の濃度は、特に限定されるものではないが、セシウムの単体、またはセシウムを含む化合物、例えば、酸化セシウム（Ｃｓ２Ｏ）、塩化セシウム（ＣｓＣｌ）、硫酸セシウム（Ｃｓ２ＳＯ４）、硝酸セシウム（ＣｓＮＯ３）、炭酸セシウム（Ｃｓ２ＣＯ３）、水酸化セシウム（ＣｓＯＨ）、臭化セシウム（ＣｓＢｒ）、フッ化セシウム（ＣｓＦ）、よう化セシウム（ＣｓＩ）、またはアジ化セシウム（ＣｓＮ３）の濃度が１０−２Ｍ以下、かつ１０−６Ｍ以上であることが好ましい。これ以下の濃度である場合は、十分にセシウムを含む絶縁膜を形成することができず、閾値電圧を十分に低下させることができなくなる。
【００５０】
また、上記セシウムの単体またはセシウムを含む化合物の溶液における溶媒は、セシウムの単体またはセシウムを含む化合物を溶解、または分散させることができる溶媒であればよく、従来公知の水、有機溶媒を用いることができ、特に限定されるものではない。
【００５１】
（１−３）加熱処理工程
上記加熱処理工程は、上記Ｃｓ吸着工程によって得られる、セシウムの単体またはセシウムを含む化合物が吸着した絶縁膜の母体基板を加熱処理する工程であればよい。
【００５２】
上記加熱処理工程は、室温（２５℃）〜８００℃の範囲内で、特に好ましくは、４００℃〜８００℃の範囲内で行われることが好ましい。さらに、上記加熱処理工程は、窒素、アルゴン、ネオン、酸素、水蒸気、水素、およびそれらの混合気体から選ばれる少なくとも１つの気体の雰囲気下にて行われることが好ましい。
【００５３】
なお、上記加熱処理工程における他の条件、例えば、加熱時間、昇温時間等の条件は、適宜設定でき、特に限定されるものではない。
【００５４】
また、上記半導体基板上に、上記（１−１）〜（１−３）までの工程を行うことにより、セシウムを含む絶縁膜を形成した後に、電極を形成する工程を有してもよい。これによって、例えば、簡便に閾値電圧を低下または制御することができるＭＯＳ型トランジスター等のデバイスを製造することができる。
【００５５】
さらに、上記の加熱処理工程の条件、例えば、加熱時間、加熱温度等を変化させることにより、または上記Ｃｓ吸着工程において、絶縁膜の母体基板上に吸着させるセシウムの量を変化させることによって、簡便に半導体装置における閾値電圧を制御することができる。
【００５６】
また、上記Ｃｓ吸着工程と加熱処理工程とは、同時に行うことも可能である。すなわち、すでに十分に加熱しておいた絶縁膜の母体基板上にＣｓを吸着させることも可能である。これによれば、改めて加熱処理工程を行う必要がなくなり、効率的に半導体装置を製造できる。
【００５７】
（２）本発明にかかる半導体装置
本発明にかかる半導体装置は、半導体基板表面に絶縁膜を有する半導体装置において、上記絶縁膜中に、セシウムが含まれているものであればよい。例えば、上記（１−１）〜（１−３）までの工程を行うことにより、本発明にかかる半導体装置を得ることができる。すなわち、本発明にかかる半導体装置は、上述の半導体装置の製造方法によって製造されるものであればよい。
【００５８】
上述の半導体装置の製造方法によれば、絶縁膜中にセシウムが拡散した状態で存在する絶縁膜が備えられた半導体装置を得ることができる。上記の半導体装置は、後述する実施例に示すように、電気容量をゲート電圧の関数として測定した場合、フラットバンド電位をシフトさせる性質を有する。このフラットバンド電位のシフトは、上記半導体装置、すなわちＭＯＳデバイスにおける閾値電圧のシフトに相当するものである。
【００５９】
以下に、セシウムを絶縁膜中に含有せしめることによる、半導体装置におけるフラットバンド電位のシフトの発生機構について図３を用いて説明する。
【００６０】
図３は、ＭＯＳデバイスのエネルギーバンド構造のモデルであり、セシウムは大きなイオン化傾向をもっており、図３（ａ）に示すように二酸化シリコンなどの絶縁膜上に存在する場合、正の電荷を有して陽イオンとなっている。この状態では、セシウムの正電荷と金属電極に誘起されるカウンター電荷の間の距離は非常に小さく、セシウムイオンによって絶縁膜中の電位勾配はほとんど生じない。セシウムが絶縁膜上に存在する状態で加熱した場合、図３（ｂ）に示すようにそれが絶縁膜のバルク内に拡散する。この結果、セシウムイオンの正電荷によって二酸化シリコン膜中の電位勾配ΔＶＯＸが生じて、その結果、半導体のバンドの曲がりが変化する（ΔＶＯＸ）。熱処理温度を上昇した場合、図３（ｃ）に示すように、セシウムが更に奥深くまで浸入し、絶縁膜中の電位勾配ΔＶＯＸが増加する結果、半導体のバンドベンディングが増加する（ΔＶＯＸ）。以上のような機構によって、セシウムを絶縁膜中に拡散して含有せしめることによる閾値電圧の制御を達成することができる。
【００６１】
また、後述する実施例に示すように、上記半導体装置における電気容量をゲート電圧の関数として測定した電気容量−電圧（Ｃ−Ｖ）曲線の結果によれば、ヒステレシスは存在せず、これは、上記半導体装置において、セシウムが可動イオンとなっていないことを示すものである（図２参照）。
【００６２】
また、上記半導体装置の絶縁膜のＳｉＯ２換算膜厚は、１０ｎｍ以下であることが好ましい。このように極薄の絶縁膜であれば、極微量のセシウムで十分な低閾値電圧を実現することが可能である。
【００６３】
さらに、上記半導体基板表面に電極を備えていることが好ましい。このような構成によれば、低閾値電圧を実現できる、ゲート絶縁膜にセシウムを含む絶縁膜を用いたＭＯＳ型トランジスターを容易に製造することが可能である。
【００６４】
以上のように、本発明にかかる半導体装置の製造方法、および半導体装置によれば、ゲート電極にドーピングや半導体基板にイオン注入を行う必要がないため、イオン注入によるダメージや汚染が発生することなく、また複雑な工程を経る必要がないため、簡単かつ短時間、低コストでフラットバンド電位、すなわち闘値電圧を制御した、または低下させた半導体装置を提供することが可能である。
【００６５】
また、本発明にかかる半導体装置の製造方法によれば、セシウムを絶縁膜中に分散させた状態で含有せしめることによって、高誘電体膜（例えば、ＺｒＯ２、ＨｆＯ２、Ａｌ２Ｏ３等）を用いる半導体装置（例えば、ＭＯＳトランジスター等）の閾値電圧を効率的に制御する、または低下させることができる。
【００６６】
このため、本発明は、超微細半導体装置や省電力の半導体装置の製造に非常に有用である。
【００６７】
また、本発明にかかる半導体装置は、上述したように、閾値電圧を制御可能であり、低閾値電圧を実現している。このため、本発明にかかる半導体装置を、例えば、金属−絶縁膜−半導体トランジスター、ＭＯＳ型トンネルダイオード、ＰＮ接合ダイオード等のデバイスに用いることにより、これらのデバイスの小型化、省電力化、および高性能化を達成することができる。また、それらを集積化した半導体装置、電子機器等の小型化、省電力化、および高性能化、さらには低コスト化にも非常に有用なものである。
【００６８】
以下添付した図面に沿って実施例を示し、本発明の実施の形態についてさらに詳しく説明する。もちろん、本発明は以下の実施例に限定されるものではなく、細部については様々な態様が可能であることはいうまでもない。さらに、本発明は上述した実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。
【００６９】
【実施例】
〔実施例１〕
図１は、本発明の一実施形態を示すＭＯＳダイオードの製造工程断面図である。ここでは、セシウムを含む絶縁膜を形成することにより、フラットバンド電位、すなわち闘値電圧を制御する方法について説明する。
【００７０】
この実施例において、半導体基板１としては、単結晶シリコン、多結晶シリコン、非晶質シリコン、シリコンゲルマニウム、シリコンオンインシュレータ、砒化カリウム、リン化インジウム、けい化炭素（炭化シリコン）、窒化ガリウムなどが使用可能である。また、絶縁膜の母体基板４としては、二酸化シリコン膜、シリコンオキシナイトライド膜、四窒化三シリコン、二酸化チタン、五酸化ニタンタル膜、三酸化二アルミニウム膜、二酸化ハフニウム膜、二酸化ジルコニウム膜などが使用可能である。
【００７１】
まず図１（ａ）に示すように、半導体基板としてＣＺ法により成長させた面方位が（１００）のｐ型単結晶シリコン基板（以下単にシリコン基板と称する）１を用いて、分離領域として３５０ｎｍの公知のＬＯＣＯＳ分離酸化膜（ＳｉＯ２）２を形成した。このとき、窒化シリコン膜をマスクとして、ＬＯＣＯＳ分離酸化膜を形成するが、窒化シリコン膜除去の際、表面に薄いシリコンの酸化膜３が形成される。
【００７２】
そこで、次いで、図１（ｂ）に示すように、ＭＯＳデバイスを作成する活性領域を、公知のＲＣＡ法洗浄（Ｗ． Ｋｅｒｎ， Ｄ． Ａ． Ｐｏｕｔｉｎｅｎ： ＲＣＡレビュー３１巻、１８７ページ、１９７０年）により、ウェーハを洗浄した後、希釈フッ化水素（０．５容量％水溶液）に５分間浸し、シリコン表面の酸化膜３を除去した。
【００７３】
次に、図１（ｃ）に示すように、超純水でシリコン基板１を５分間洗浄した後、酸素中８５０℃で３０分間加熱することによって、絶縁膜の母体基板として機能する二酸化シリコン膜４を形成した。
【００７４】
次に、図１（ｄ）に示すように、濃度１０−４Ｍの塩化セシウム水溶液を回転数６０００ｒｐｍでスピンオンして、二酸化シリコン膜４の表面上にセシウムイオンを含む層５を吸着させた絶縁膜の母体基板８を形成した。
【００７５】
その後、図１（ｅ）に示すように、窒素中５５０℃、７００℃、または８００℃で１０分間加熱して、セシウムを含む絶縁膜６とし、半導体装置９を作製した。
【００７６】
次に、図１（ｆ）に示すように、真空蒸着法によりマスクを用いて直径０．３ｍｍのアルミニウム電極７を形成して、ＭＯＳダイオード１０とした。このＭＯＳダイオードの表面アルミニウム電極７と、シリコン基板１裏面からリード線を引き出し、電気的測定を行った。
【００７７】
図２は、上記方法で作成したＭＯＳダイオード（ＭＯＳデバイス）１０の電気容量をゲート電圧の関数として測定した電気容量−電圧（Ｃ−Ｖ）曲線を示す図である。図中、曲線（ａ）は、二酸化シリコン膜４中にセシウムを含有させていない絶縁膜６を有するＭＯＳダイオード１０についての測定結果を示す。曲線（ｂ）、（ｃ）、および（ｄ）は、二酸化シリコン膜４上に濃度が１０−２ＭのＣｓＣｌをスピンオンして、しかる後に窒素中でそれぞれ５５０℃、７００℃、８００℃で加熱処理を行い作製した、セシウムを含有する絶縁膜６を備えるＭＯＳダイオード１０についての測定結果を示す。
【００７８】
絶縁膜６中にセシウムを含有せしめることによるフラットバンド電位のシフトは、曲線（ｂ）、（ｃ）、および（ｄ）において、それぞれ０．４２Ｖ、０．５４Ｖ、０．６３Ｖであった。フラットバンド電位のシフトは、ＭＯＳＦＥＴにおける闘値電圧のシフトとなる。
【００７９】
また、曲線（ｂ）、（ｃ）、および（ｄ）において、ヒステレシスは存在せず、この実験事実はセシウムが可動イオンとならないことを示すものである。
【００８０】
本実施例では、半導体基板１に単結晶シリコンを用いているが、この他に多結晶シリコン、非晶質シリコン、ＳｉＧｅ、ＳＯＩ、ＧａＡｓ、ＩｎＰ、ＳｉＣ、ＧａＮなどを用いることもできる。
【００８１】
また、本実施例では、セシウムを含む化合物として、ＣｓＣｌを用いているが、Ｃｓ２Ｏ、Ｃｓ２ＳＯ４、ＣｓＮＯ３、Ｃｓ２ＣＯ３、ＣｓＯＨ、ＣｓＢｒ、ＣｓＦ、ＣｓＩ、またはＣｓＮ３などを用いることもできる。
【００８２】
また、本実施例ではスピンオンするセシウム化合物の濃度を１０−４Ｍとしているが、１０−２Ｍ〜１０−６Ｍの範囲であればよい。この範囲よりもセシウム化合物の濃度が低い場合、絶縁膜中に含有されるセシウムイオンの濃度が低すぎるために、閾値電圧を十分にシフトすることができなくなる。また、この範囲以上であれば、絶縁膜の電気特性が劣化する。
【００８３】
また、本実施例では、セシウムを含む化合物を絶縁膜の母体基板４上にスピンオンして吸着させる方法を用いているが、その他にも、金属セシウムまたはセシウムを含む化合物を絶縁膜上に真空蒸着、スパッター蒸着、電子ビーム蒸着、レーザーアブレーション、またはＣＶＤ法などによって堆積させる方法を用いることもできる。
【００８４】
〔実施例２〕
まず図４（ａ）に示すように、半導体基板としてＣＺ法により成長させた面方位が（１００）のｐ型単結晶シリコン基板（以下単にシリコン基板と称する）２１を用いて、分離領域として３５０ｎｍの公知のＬＯＣＯＳ分離酸化膜（ＳｉＯ２）２２を形成した。このとき、窒化シリコン膜をマスクとして、ＬＯＣＯＳ分離酸化膜を形成するが、窒化シリコン膜除去の際、表面に薄いシリコンの酸化膜２３が形成される。
【００８５】
そこで、次いで、図４（ｂ）に示すように、ＭＯＳデバイスを作成する活性領域を、公知のＲＣＡ法洗浄（Ｗ． Ｋｅｒｎ， Ｄ． Ａ． Ｐｏｕｔｉｎｅｎ： ＲＣＡレビュー３１巻、１８７ページ、１９７０年）により、ウェーハを洗浄した後、希釈フッ化水素（０．５容量％水溶液）に５分間浸し、シリコン表面の酸化膜２３を除去した。
【００８６】
次に、図４（ｃ）に示すように、超純水でシリコン基板２１を５分間洗浄した後、電子ビーム蒸着法を用いて、絶縁膜の母体基板として二酸化ジルコニウム（ＺｒＯ２）膜２４を１０ｎｍ堆積させた。この際の基板温度は３８０℃とした。
【００８７】
次に、図４（ｄ）に示すように、基板温度を４００℃にして、金属セシウムをＺｒＯ２膜２４上に蒸着させ、セシウムを含むＺｒＯ２膜２５、すなわち、絶縁膜２５を形成し、半導体装置２７を作製した。
【００８８】
次に、図４（ｅ）に示すように、真空蒸着法によりマスクを用いて直径０．３ｍｍのアルミニウム電極２６を形成して、ＭＯＳダイオード２８を作製した。このＭＯＳダイオードの表面アルミニウム電極２６と、シリコン基板２１裏面からリード線を引き出し、上記実施例１と同様の方法にて、電気容量−電圧測定を行った。
【００８９】
その結果、セシウムイオンを含有させたＺｒＯ２膜（絶縁膜）２５を有するＭＯＳダイオード２８の電気容量−電圧特性は、セシウムを含まない絶縁膜２５を有するＭＯＳダイオード２８の電気容量−電圧曲線に比べて、０．４３Ｖ負のゲートバイアス電圧側にシフトしていた。この実験事実は、セシウムを絶縁膜２４中に含有せしめることによって、高誘電体膜を用いるＭＯＳダイオードやＭＯＳトランジスターの閾値電圧を制御できることを示すものである。
【００９０】
なお、本実施例では、絶縁膜の母体基板２４として、高誘電体膜であるＺｒＯ２を用いたが、シリコンオキシナイトライド、Ｓｉ３Ｎ４、ＴｉＯ２、Ａｌ２Ｏ３、Ｔａ２Ｏ５、ＨｆＯ２などを用いることもできる。
【００９１】
【発明の効果】
以上のように、本発明にかかる半導体装置の製造方法、および半導体装置によれば、ゲート電極にドーピングや半導体基板にイオン注入を行うことなく、簡単かつ短時間に低コストで半導体デバイスのフラットバンド電位、すなわち闘値電圧を制御することが可能であり、半導体デバイス、とりわけ金属−絶縁膜−半導体トランジスター、ＭＯＳトンネルダイオード、ＰＮ接合ダイオード等の高性能化を実現することができるという効果を奏する。また、それらを集積化した半導体装置の高性能化と低コスト化を可能とするものである。
【図面の簡単な説明】
【図１】本発明にかかる一実施形態のＭＯＳダイオードの製造工程における断面を示す図である。
【図２】本発明にかかる一実施形態のＭＯＳダイオードにおける電気容量−電圧（Ｃ−Ｖ）特性を示す図である。
【図３】本発明にかかる一実施形態のＭＯＳデバイスにおけるエネルギーバンド構造のモデル図である。
【図４】本発明にかかる他の実施形態のＭＯＳダイオードの製造工程における断面を示す図である。
【符号の説明】
１ シリコン基板（半導体基板）
２ ＬＯＣＯＳ分離酸化膜（ＳｉＯ２）
３ シリコンの酸化膜
４ 二酸化シリコン膜（絶縁膜の母体基板）
５ セシウムイオンを含んだ層
６ セシウムイオンを含んだ二酸化シリコン膜（絶縁膜）
７ アルミニウム電極
８ セシウムを吸着させた絶縁膜の母体基板
９ 半導体装置
１０ ＭＯＳダイオード
２１ シリコン基板（半導体基板）
２２ ＬＯＣＯＳ分離酸化膜（ＳｉＯ２）
２３ シリコンの酸化膜
２４ 二酸化ジルコニウム膜（絶縁膜の母体基板）
２５ セシウムイオンを含んだＺｒＯ２膜（絶縁膜）
２６ アルミニウム電極
２７ 半導体装置
２８ ＭＯＳダイオード
【発明の属する技術分野】
本発明は、低閾値電圧を実現する半導体装置の製造方法、および低閾値電圧を実現する半導体装置に関するものである。
【０００２】
【従来の技術】
近年、モバイルコンピューティングが急激に普及しており、これに伴い、数多くの携帯電子機器が登場している。これらの携帯電子機器は、どのような場所へも持ち運び可能であり、使用可能であることが最も大きな利点であるため、高機能化とともに、小型化、省電力化が強く要請されている。
【０００３】
かかる携帯電子機器の消費電力を抑えるための手段として、携帯電子機器に搭載されている大規模集積回路（ＬＳＩ）、薄膜トランジスター（ＴＦＴ）等の消費電力を抑制するという方法が挙げられる。これらＬＳＩやＴＦＴには半導体装置が用いられているため、この半導体装置の低消費電力化が必要となる。
【０００４】
半導体装置の消費電力は動作電圧の２乗に比例するため、まず求められるのは、動作電圧を下げることである。さらに動作電圧の低下のためには、まず閾値（しきい値）電圧の低下が要求されることになる。
【０００５】
また、半導体装置における閾値電圧の制御は、半導体の微細化、すなわち、超微細半導体素子の開発のためにも欠かせない技術の一つである。
【０００６】
半導体装置、例えば、金属−酸化物−半導体（ＭＯＳ：Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）デバイスにおける閾値電圧は、金属・半導体間の接触電位差、表面や絶縁膜中の固定電荷等の影響を受けることが知られている。
【０００７】
このため、ＭＯＳデバイスにおける閾値電圧を制御する方法として、これまで、ホウ素やリンを含有させることによって多結晶シリコンゲート電極の仕事関数を変化させる方法（レトログレードウェル技術）、例えば、半導体基板内部の不純物濃度を、半導体基板の表面付近において半導体基板の深い部分よりも低くなるように構成することによって、閾値電圧のばらつきを小さくする方法が知られている（特許文献１参照）。また、半導体基板にホウ素やリン等をイオン注入することによって、デバイスの閾値電圧を制御する方法が知られている（特許文献２参照）。
【０００８】
さらに、ＭＯＳデバイスの酸化膜厚が約５０ｎｍ以上と厚い場合には、セシウムイオンをゲート酸化膜中にイオン注入することにより、ＭＯＳデバイスの閾値電圧を制御する試みが行われている（例えば、非特許文献１参照）。さらに、仕事関数の異なる二種類の金属材料を用いてゲート電極を作製する方法（デューアルゲート技術）も検討されている。
【０００９】
【特許文献１】
特開平１１−４０７６４号公報（公開日：平成１１年２月１２日）
【００１０】
【特許文献２】
特開２００２−２８０４６１号公報（公開日：平成１４年９月２７日）
【００１１】
【非特許文献１】
Ｌ． Ｋｒｕｓｉｎ−Ｅｌｂａｕｍ著、「Ｄｅｐｅｎｄｅｎｃｅ ｏｆ ｔｈｅ Ｆｌａｔｂａｎｄ Ｖｏｌｔａｇｅ ｏｆ Ｓｉ−ＭＯＳ ｏｎ Ｄｉｓｔｒｉｂｕｔｉｏｎ ｏｆ Ｃｅｓｉｕｍ ｉｎ ＳｉＯ２」、Ｊ． Ｅｌｅｃｔｒｏｃｈｅｍ． Ｓｏｃ． Ｖｏｌ． １３３， Ｎｏ． ８， ｐａｇｅ １７１２−１７１５， Ａｕｇ． １９８６年
【００１２】
【発明が解決しようとする課題】
しかしながら、上述のような従来のＭＯＳデバイスにおける閾値電圧の制御方法には、以下のような問題点がある。具体的には、ホウ素やリンによる仕事関数の変化には限りがあり、十分に闘値電圧を下げることができないという問題点がある。また、半導体基板にイオンの注入を行う場合は、注入のダメージや汚染等により、移動度が低下するという問題点がある。
【００１３】
さらに、ＺｒＯ２、ＨｆＯ２などの高誘電体材料をゲート絶縁膜として使用する場合、金属やそのシリサイドをゲート電極材料として用いる必要があるが、それらの仕事関数を変化させ闘値電圧を制御することは非常に困難である。また、上記デューアルゲート技術には、半導体装置の製造プロセスが非常に複雑になるという問題点がある。
【００１４】
本発明は、上記の問題点に鑑みてなされたものであり、その目的は、ゲート電極へのドーピングや他種類のゲート電極材料を用いることなしに、また、半導体へのイオン注入を用いることなく、簡便かつ確実に闘値電圧を低下、または制御することができる半導体装置の製造方法、および半導体装置を提供することにある。
【００１５】
【課題を解決するための手段】
本発明者らは、上記の課題に鑑み鋭意検討した結果、半導体基板表面に絶縁膜と電極とを有するＭＩＳ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型半導体装置において、半導体基板表面にＳｉＯ２や高誘電率のＺｒＯ２、ＨｆＯ２、Ａｌ２Ｏ３等の薄膜を形成し、その上にセシウム（Ｃｓ）を含む化合物の溶液をスピンコート、あるいは真空蒸着等によって金属セシウムあるいはセシウムイオン（Ｃｓ＋）を堆積させ、その後熱処理を施すことにより絶縁膜中にセシウムを拡散させて得たＭＩＳ型半導体装置では、極薄のＳｉＯ２、ＺｒＯ２の絶縁膜におけるフラットバンド電位がシフトすることを見出し、本発明を完成させるに至った。
【００１６】
すなわち、本発明にかかる半導体装置の製造方法は、上記の課題を解決するために、半導体基板表面に絶縁膜を有する半導体装置の製造方法において、上記半導体基板表面に、絶縁膜の母体基板を形成する絶縁膜母体基板形成工程と、上記絶縁膜母体基板形成工程によって得られる絶縁膜の母体基板上に、セシウムの単体またはセシウムを含む化合物を吸着させるＣｓ吸着工程と、上記Ｃｓ吸着工程によって得られる、セシウムの単体またはセシウムを含む化合物が吸着した絶縁膜の母体基板を加熱処理して、セシウムを含有する絶縁膜を形成させる加熱処理工程とを有することを特徴としている。
【００１７】
上記の構成によれば、セシウムが拡散した状態で含まれる絶縁膜を備えた半導体装置が得られる。セシウムは大きな分子径を有しており、固定電荷として作用するため、上記絶縁膜中に拡散して存在するセシウムの働きによって、半導体装置の閾値電圧を制御、または低下させることができる。したがって、ゲート電極へのドーピングや他種類のゲート電極材料を用いることなしに、また、半導体へのイオン注入を用いることなく、簡便かつ確実に闘値電圧を制御、または低下させた半導体装置を提供することができる。すなわち、本発明によれば、半導体基板にイオンの注入を行う場合のように、注入のダメージや汚染等により、半導体装置における移動度が低下するという問題点を回避でき、かつ、非常に簡便な方法で、半導体装置における闘値電圧を十分に制御、または低下させることができる。なお、上記Ｃｓ吸着工程と加熱処理工程とは、同時に行うことも可能である。すなわち、加熱している絶縁膜の母体基板上にＣｓ等を吸着させることも可能である。
【００１８】
また、本発明にかかる半導体装置の製造方法は、上記セシウムを含有する絶縁膜の膜厚は、１０ｎｍ以下であることが好ましい。さらに好ましくは、４ｎｍ以下であることが好ましい。
【００１９】
上記の構成によれば、絶縁膜の膜厚がかなり薄いため、極微量のセシウムを用いて、効率的に閾値電圧を制御することが可能である。なお、本発明でいう「絶縁膜の膜厚」とは、「絶縁膜のＳｉ０２換算膜厚」であってもよい。なお、「絶縁膜のＳｉ０２換算膜厚」とは、絶縁膜がＳｉ０２から構成されていない場合、例えば、絶縁膜が、シリコンオキシナイトライド、四窒化三シリコン（Ｓｉ３Ｎ４）、二酸化チタン（ＴｉＯ２）、三酸化二アルミニウム（Ａｌ２Ｏ３）、五酸化二タンタル（Ｔａ２Ｏ５）、二酸化ハフニウム（ＨｆＯ２）、または二酸化ジルコニウム（ＺｒＯ２）等の比誘電率がＳｉ０２より大きい絶縁膜から構成されている場合、その膜厚を比誘電率３．９のＳｉ０２に換算した膜厚をいう。
【００２０】
また、本発明にかかる半導体装置の製造方法は、上記Ｃｓ吸着工程における母体絶縁膜上へのセシウムの単体またはセシウムを含む化合物の吸着は、スピンオフ法、真空蒸着、スパッター蒸着、電子ビーム蒸着、レーザーアブレーション、およびＣＶＤから選ばれる少なくとも１つの方法で行われることが好ましい。特に上記Ｃｓ吸着工程は、上記絶縁膜母体基板形成工程によって得られる絶縁膜の母体基板上に、セシウムの単体またはセシウムを含む化合物の溶液を塗布する工程であることが好ましい。
【００２１】
上記の構成によれば、簡便かつ効率的に、セシウム単体またはセシウムを含む化合物を絶縁膜母体基板上に吸着させることができる。
【００２２】
また、本発明にかかる半導体装置の製造方法は、上記セシウムの単体またはセシウムを含む化合物の溶液における、セシウムの単体またはセシウムを含む化合物の濃度が１０−２Ｍ以下、かつ１０−６Ｍ以上であることが好ましい。さらに、本発明にかかる半導体装置の製造方法は、上記セシウムを含む化合物が、酸化セシウム（Ｃｓ２Ｏ）、塩化セシウム（ＣｓＣｌ）、硫酸セシウム（Ｃｓ２ＳＯ４）、硝酸セシウム（ＣｓＮＯ３）、炭酸セシウム（Ｃｓ２ＣＯ３）、水酸化セシウム（ＣｓＯＨ）、臭化セシウム（ＣｓＢｒ）、フッ化セシウム（ＣｓＦ）、よう化セシウム（ＣｓＩ）、およびアジ化セシウム（ＣｓＮ３）から選ばれる少なくとも１つであることが好ましい。
【００２３】
上記の構成によれば、簡便かつ効率的に、セシウムを含む絶縁膜を形成することができる。なお、セシウム化合物等の濃度が上記の濃度よりも低い場合は、十分に閾値電圧を低下させることができない。
【００２４】
また、本発明にかかる半導体装置の製造方法は、上記加熱処理工程は、８００℃以下で行われることが好ましい。さらに、本発明にかかる半導体装置の製造方法は、上記加熱処理工程は、４００℃〜８００℃の範囲内で行われることが好ましい。また、本発明にかかる半導体装置の製造方法は、上記加熱処理工程は、窒素、アルゴン、ネオン、酸素、水蒸気、水素、およびそれらの混合気体から選ばれる少なくとも１つの気体の雰囲気下にて行われることが好ましい。
【００２５】
上記の構成によれば、セシウムが効率的に拡散した絶縁膜を得ることが可能となる。
【００２６】
また、本発明にかかる半導体装置の製造方法は、上記半導体基板上に、上記セシウムを含有する絶縁膜を形成した後に、電極を形成する工程を有することが好ましい。
【００２７】
上記の構成によれば、ゲート絶縁膜にセシウムを含む絶縁膜を用いたＭＯＳ型トランジスターを製造することができる。
【００２８】
また、本発明にかかる半導体装置の製造方法は、上記絶縁膜は、二酸化シリコン（ＳｉＯ２）、シリコンオキシナイトライド、四窒化三シリコン（Ｓｉ３Ｎ４）、二酸化チタン（ＴｉＯ２）、三酸化二アルミニウム（Ａｌ２Ｏ３）、五酸化二タンタル（Ｔａ２Ｏ５）、二酸化ハフニウム（ＨｆＯ２）、および二酸化ジルコニウム（ＺｒＯ２）から選ばれる少なくとも１つの化合物を含んでいることが好ましい。また、本発明にかかる半導体装置の製造方法は、上記半導体基板は、単結晶シリコン（Ｓｉ）、多結晶シリコン、非晶質シリコン、シリコンゲルマニウム（ＳｉＧｅ）、シリコンオンインシュレータ（ＳＯＩ）、ヒ化カリウム（ＧａＡｓ）、リン化インジウム（ＩｎＰ）、炭化シリコン（ＳｉＣ）、および窒化ガリウム（ＧａＮ）から選ばれる少なくとも１つの物質からなることが好ましい。
【００２９】
また、本発明にかかる半導体装置は、上記の課題を解決するために、上記のいずれかの半導体装置の製造方法によって製造されることを特徴としている。
【００３０】
上記の構成によれば、ゲート電極へのドーピングや他種類のゲート電極材料を用いることなしに、また、半導体へのイオン注入を用いることなく、簡便かつ確実に闘値電圧を低下、または制御することができる半導体装置を得ることができる。
【００３１】
また、本発明にかかる半導体装置は、上記の課題を解決するために、半導体基板表面に絶縁膜を有する半導体装置において、上記絶縁膜中に、セシウムが含まれていることを特徴としている。
【００３２】
上記の構成によれば、セシウムは大きな分子径を有しており、固定電荷として作用するため、上記絶縁膜中に拡散して存在するセシウムの働きによって、半導体装置の閾値電圧を低下させることができる。したがって、ゲート電極へのドーピングや他種類のゲート電極材料を用いることなしに、また、半導体へのイオン注入を用いることなく、簡便かつ確実に闘値電圧を低下、または制御することができる半導体装置を提供するができる。
【００３３】
また、本発明にかかる半導体装置の製造方法は、上記絶縁膜の膜厚は、１０ｎｍ以下であることが好ましい。さらに好ましくは、４ｎｍ以下であることが好ましい。
【００３４】
上記の構成によれば、絶縁膜の膜厚がかなり薄いため、極微量のセシウムを用いて、効率的に閾値電圧を制御することが可能である。
【００３５】
また、本発明にかかる半導体装置は、さらに、上記半導体基板表面に電極を備えていることが好ましい。また、本発明にかかる半導体装置は、上記半導体装置が、ゲート絶縁膜にセシウムを含む絶縁膜を用いたＭＯＳ型トランジスターであることが好ましい。
【００３６】
上記の構成によれば、容易に、ゲート絶縁膜にセシウムを含む絶縁膜を用いたＭＯＳ型トランジスターを得ることができる。
【００３７】
【発明の実施の形態】
本発明にかかる半導体装置の製造方法、および半導体装置に関する実施の一形態について図１〜図４に基づいて説明すれば以下のとおりである。なお、本発明は、これに限られるものではない。
【００３８】
本発明は、例えば、ＭＩＳ型の半導体装置において、半導体基板表面に薄膜の絶縁膜母体基板を形成し、上記絶縁膜母体基板上に金属セシウムを含む化合物を塗布した後に、加熱処理することによって、セシウムが拡散した状態で存在する薄膜の絶縁膜を半導体基板上に形成させ、低閾値電圧を実現できる半導体装置を提供する方法を提案するものである。
【００３９】
そこで、以下では本発明の半導体装置の製造方法を説明し、次いで半導体装置について説明することとする。
【００４０】
（１）本発明にかかる半導体装置の製造方法
本発明にかかる半導体装置の製造方法は、半導体基板表面に絶縁膜を有する半導体装置の製造方法において、上記半導体基板表面に、絶縁膜の母体基板を形成する絶縁膜母体基板形成工程と、上記絶縁膜母体基板形成工程によって得られる絶縁膜の母体基板上に、セシウムの単体またはセシウムを含む化合物を吸着させるＣｓ吸着工程と、上記Ｃｓ吸着工程によって得られる、セシウムの単体またはセシウムを含む化合物が吸着した絶縁膜の母体基板を加熱処理して、セシウムを含有する絶縁膜を形成させる加熱処理工程とを有していればよく、その他の工程や条件等は特に限定されるものではない。以下に、本発明の半導体装置の製造方法における各工程、材料、生成物等について詳細に説明する。
【００４１】
（１−１）絶縁膜母体基板形成工程
上記絶縁膜母体基板形成工程は、半導体基板表面上に絶縁膜の母体基板を形成する工程であればよい。上記半導体基板としては、従来公知の半導体装置における半導体基板として機能できる物質であればよい。具体的には、例えば、単結晶シリコン（Ｓｉ）、多結晶シリコン、非晶質シリコン、シリコンゲルマニウム（ＳｉＧｅ）、シリコンオンインシュレータ（ＳＯＩ）、ヒ化カリウム（ＧａＡｓ）、リン化インジウム（ＩｎＰ）、炭化シリコン（ＳｉＣ）、または窒化ガリウム（ＧａＮ）等の物質を挙げることができるが、特に限定されるものではない。なお、半導体基板の形成方法は、従来公知の方法が利用でき、特に限定されるものではない。具体的には、例えば、後述する実施例に示すように、従来公知のＣＺ法により、面方位が（１００）のｐ型単結晶シリコン基板を形成することができる。
【００４２】
また、上記絶縁膜の母体基板としては、絶縁性を有し、上記半導体基板表面において絶縁膜として機能できる従来公知の物質、または、高誘電率の物質であればよい。具体的には、二酸化シリコン（ＳｉＯ２）、シリコンオキシナイトライド、四窒化三シリコン（Ｓｉ３Ｎ４）、二酸化チタン（ＴｉＯ２）、三酸化二アルミニウム（Ａｌ２Ｏ３）、五酸化二タンタル（Ｔａ２Ｏ５）、二酸化ハフニウム（ＨｆＯ２）、または二酸化ジルコニウム（ＺｒＯ２）等が挙げられるが、特に限定されるものではない。なお、酸化セシウム（Ｃｓ２Ｏ）、塩化セシウム（ＣｓＣｌ）、金属セシウム（Ｃｓ）が特に好ましい。また、上記絶縁膜の母体基板には、上記物質以外の他の物質が含まれていてもよい。
【００４３】
また、上記半導体基板表面に絶縁膜の母体基板を形成する方法としては、従来公知の方法を利用することができ、特に限定されるものではない。具体的には、例えば、後述する実施例に示すように、半導体基板を加熱処理する方法、電子ビーム蒸着法の他、スピンオフ法、真空蒸着、スパッター蒸着、レーザーアブレーション、またはＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）等の方法も利用可能である。なお、上記方法の具体的な条件、温度、時間、回数、濃度等は、適宜設定でき、特に限定されるものではない。さらに、半導体基板上に絶縁膜の母体基板を形成する前処理、後処理として、例えば、後述する実施例に示すように、半導体基板表面に存在する酸化膜等の余分な物質を除去する工程、洗浄工程等が行われてもよいことはいうまでもない。
【００４４】
さらに、絶縁膜の母体基板の膜厚は、特に限定されるものではないが、下記の工程を行って絶縁膜を形成した後に、当該絶縁膜のＳｉＯ２換算膜厚が１０ｎｍ以下となることが好ましい。
【００４５】
（１−２）Ｃｓ吸着工程
上記Ｃｓ吸着工程は、上記絶縁膜母体基板形成工程によって得られる絶縁膜の母体基板上に、セシウムの単体またはセシウムを含む化合物を吸着させる工程であればよい。
【００４６】
上記セシウムの単体とは、金属セシウムのことである。また、セシウムを含む化合物としては、従来公知のセシウム化合物であればよく、具体的には、酸化セシウム（Ｃｓ２Ｏ）、塩化セシウム（ＣｓＣｌ）、硫酸セシウム（Ｃｓ２ＳＯ４）、硝酸セシウム（ＣｓＮＯ３）、炭酸セシウム（Ｃｓ２ＣＯ３）、水酸化セシウム（ＣｓＯＨ）、臭化セシウム（ＣｓＢｒ）、フッ化セシウム（ＣｓＦ）、よう化セシウム（ＣｓＩ）、またはアジ化セシウム（ＣｓＮ３）等が挙げられるが、特に限定されるものではない。また、本発明でいう「セシウム」は、セシウム単体およびセシウムイオンを意味するものとする。
【００４７】
また、上記Ｃｓ吸着工程における母体絶縁膜上へのセシウムの単体またはセシウムを含む化合物を吸着させる方法としては、従来公知の方法を利用することができるが、具体的には、後述する実施例に示すスピンオフ法の他、真空蒸着、スパッター蒸着、電子ビーム蒸着、レーザーアブレーション、またはＣＶＤ等が挙げられる。なお、上記方法の具体的な条件、回転数、温度、時間、回数、濃度、膜厚等は、適宜設定でき、特に限定されるものではないが、下記の加熱処理工程を経てセシウムを含有する絶縁膜を形成した後の、当該絶縁膜のＳｉＯ２換算膜厚が１０ｎｍ以下となるように、セシウム等を吸着させることが好ましい。また、ここでいう「スピンオフ法」には、従来公知のスピンコーティング法が含まれる。
【００４８】
上記Ｃｓ吸着工程として、具体的には、例えば、上記絶縁膜母体基板形成工程によって得られる絶縁膜の母体基板上に、セシウムの単体またはセシウムを含む化合物の溶液を塗布する工程が挙げられる。
【００４９】
上記のセシウム「塗布」工程において、上記セシウムの単体またはセシウムを含む化合物の溶液における、セシウムの単体またはセシウムを含む化合物の濃度は、特に限定されるものではないが、セシウムの単体、またはセシウムを含む化合物、例えば、酸化セシウム（Ｃｓ２Ｏ）、塩化セシウム（ＣｓＣｌ）、硫酸セシウム（Ｃｓ２ＳＯ４）、硝酸セシウム（ＣｓＮＯ３）、炭酸セシウム（Ｃｓ２ＣＯ３）、水酸化セシウム（ＣｓＯＨ）、臭化セシウム（ＣｓＢｒ）、フッ化セシウム（ＣｓＦ）、よう化セシウム（ＣｓＩ）、またはアジ化セシウム（ＣｓＮ３）の濃度が１０−２Ｍ以下、かつ１０−６Ｍ以上であることが好ましい。これ以下の濃度である場合は、十分にセシウムを含む絶縁膜を形成することができず、閾値電圧を十分に低下させることができなくなる。
【００５０】
また、上記セシウムの単体またはセシウムを含む化合物の溶液における溶媒は、セシウムの単体またはセシウムを含む化合物を溶解、または分散させることができる溶媒であればよく、従来公知の水、有機溶媒を用いることができ、特に限定されるものではない。
【００５１】
（１−３）加熱処理工程
上記加熱処理工程は、上記Ｃｓ吸着工程によって得られる、セシウムの単体またはセシウムを含む化合物が吸着した絶縁膜の母体基板を加熱処理する工程であればよい。
【００５２】
上記加熱処理工程は、室温（２５℃）〜８００℃の範囲内で、特に好ましくは、４００℃〜８００℃の範囲内で行われることが好ましい。さらに、上記加熱処理工程は、窒素、アルゴン、ネオン、酸素、水蒸気、水素、およびそれらの混合気体から選ばれる少なくとも１つの気体の雰囲気下にて行われることが好ましい。
【００５３】
なお、上記加熱処理工程における他の条件、例えば、加熱時間、昇温時間等の条件は、適宜設定でき、特に限定されるものではない。
【００５４】
また、上記半導体基板上に、上記（１−１）〜（１−３）までの工程を行うことにより、セシウムを含む絶縁膜を形成した後に、電極を形成する工程を有してもよい。これによって、例えば、簡便に閾値電圧を低下または制御することができるＭＯＳ型トランジスター等のデバイスを製造することができる。
【００５５】
さらに、上記の加熱処理工程の条件、例えば、加熱時間、加熱温度等を変化させることにより、または上記Ｃｓ吸着工程において、絶縁膜の母体基板上に吸着させるセシウムの量を変化させることによって、簡便に半導体装置における閾値電圧を制御することができる。
【００５６】
また、上記Ｃｓ吸着工程と加熱処理工程とは、同時に行うことも可能である。すなわち、すでに十分に加熱しておいた絶縁膜の母体基板上にＣｓを吸着させることも可能である。これによれば、改めて加熱処理工程を行う必要がなくなり、効率的に半導体装置を製造できる。
【００５７】
（２）本発明にかかる半導体装置
本発明にかかる半導体装置は、半導体基板表面に絶縁膜を有する半導体装置において、上記絶縁膜中に、セシウムが含まれているものであればよい。例えば、上記（１−１）〜（１−３）までの工程を行うことにより、本発明にかかる半導体装置を得ることができる。すなわち、本発明にかかる半導体装置は、上述の半導体装置の製造方法によって製造されるものであればよい。
【００５８】
上述の半導体装置の製造方法によれば、絶縁膜中にセシウムが拡散した状態で存在する絶縁膜が備えられた半導体装置を得ることができる。上記の半導体装置は、後述する実施例に示すように、電気容量をゲート電圧の関数として測定した場合、フラットバンド電位をシフトさせる性質を有する。このフラットバンド電位のシフトは、上記半導体装置、すなわちＭＯＳデバイスにおける閾値電圧のシフトに相当するものである。
【００５９】
以下に、セシウムを絶縁膜中に含有せしめることによる、半導体装置におけるフラットバンド電位のシフトの発生機構について図３を用いて説明する。
【００６０】
図３は、ＭＯＳデバイスのエネルギーバンド構造のモデルであり、セシウムは大きなイオン化傾向をもっており、図３（ａ）に示すように二酸化シリコンなどの絶縁膜上に存在する場合、正の電荷を有して陽イオンとなっている。この状態では、セシウムの正電荷と金属電極に誘起されるカウンター電荷の間の距離は非常に小さく、セシウムイオンによって絶縁膜中の電位勾配はほとんど生じない。セシウムが絶縁膜上に存在する状態で加熱した場合、図３（ｂ）に示すようにそれが絶縁膜のバルク内に拡散する。この結果、セシウムイオンの正電荷によって二酸化シリコン膜中の電位勾配ΔＶＯＸが生じて、その結果、半導体のバンドの曲がりが変化する（ΔＶＯＸ）。熱処理温度を上昇した場合、図３（ｃ）に示すように、セシウムが更に奥深くまで浸入し、絶縁膜中の電位勾配ΔＶＯＸが増加する結果、半導体のバンドベンディングが増加する（ΔＶＯＸ）。以上のような機構によって、セシウムを絶縁膜中に拡散して含有せしめることによる閾値電圧の制御を達成することができる。
【００６１】
また、後述する実施例に示すように、上記半導体装置における電気容量をゲート電圧の関数として測定した電気容量−電圧（Ｃ−Ｖ）曲線の結果によれば、ヒステレシスは存在せず、これは、上記半導体装置において、セシウムが可動イオンとなっていないことを示すものである（図２参照）。
【００６２】
また、上記半導体装置の絶縁膜のＳｉＯ２換算膜厚は、１０ｎｍ以下であることが好ましい。このように極薄の絶縁膜であれば、極微量のセシウムで十分な低閾値電圧を実現することが可能である。
【００６３】
さらに、上記半導体基板表面に電極を備えていることが好ましい。このような構成によれば、低閾値電圧を実現できる、ゲート絶縁膜にセシウムを含む絶縁膜を用いたＭＯＳ型トランジスターを容易に製造することが可能である。
【００６４】
以上のように、本発明にかかる半導体装置の製造方法、および半導体装置によれば、ゲート電極にドーピングや半導体基板にイオン注入を行う必要がないため、イオン注入によるダメージや汚染が発生することなく、また複雑な工程を経る必要がないため、簡単かつ短時間、低コストでフラットバンド電位、すなわち闘値電圧を制御した、または低下させた半導体装置を提供することが可能である。
【００６５】
また、本発明にかかる半導体装置の製造方法によれば、セシウムを絶縁膜中に分散させた状態で含有せしめることによって、高誘電体膜（例えば、ＺｒＯ２、ＨｆＯ２、Ａｌ２Ｏ３等）を用いる半導体装置（例えば、ＭＯＳトランジスター等）の閾値電圧を効率的に制御する、または低下させることができる。
【００６６】
このため、本発明は、超微細半導体装置や省電力の半導体装置の製造に非常に有用である。
【００６７】
また、本発明にかかる半導体装置は、上述したように、閾値電圧を制御可能であり、低閾値電圧を実現している。このため、本発明にかかる半導体装置を、例えば、金属−絶縁膜−半導体トランジスター、ＭＯＳ型トンネルダイオード、ＰＮ接合ダイオード等のデバイスに用いることにより、これらのデバイスの小型化、省電力化、および高性能化を達成することができる。また、それらを集積化した半導体装置、電子機器等の小型化、省電力化、および高性能化、さらには低コスト化にも非常に有用なものである。
【００６８】
以下添付した図面に沿って実施例を示し、本発明の実施の形態についてさらに詳しく説明する。もちろん、本発明は以下の実施例に限定されるものではなく、細部については様々な態様が可能であることはいうまでもない。さらに、本発明は上述した実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。
【００６９】
【実施例】
〔実施例１〕
図１は、本発明の一実施形態を示すＭＯＳダイオードの製造工程断面図である。ここでは、セシウムを含む絶縁膜を形成することにより、フラットバンド電位、すなわち闘値電圧を制御する方法について説明する。
【００７０】
この実施例において、半導体基板１としては、単結晶シリコン、多結晶シリコン、非晶質シリコン、シリコンゲルマニウム、シリコンオンインシュレータ、砒化カリウム、リン化インジウム、けい化炭素（炭化シリコン）、窒化ガリウムなどが使用可能である。また、絶縁膜の母体基板４としては、二酸化シリコン膜、シリコンオキシナイトライド膜、四窒化三シリコン、二酸化チタン、五酸化ニタンタル膜、三酸化二アルミニウム膜、二酸化ハフニウム膜、二酸化ジルコニウム膜などが使用可能である。
【００７１】
まず図１（ａ）に示すように、半導体基板としてＣＺ法により成長させた面方位が（１００）のｐ型単結晶シリコン基板（以下単にシリコン基板と称する）１を用いて、分離領域として３５０ｎｍの公知のＬＯＣＯＳ分離酸化膜（ＳｉＯ２）２を形成した。このとき、窒化シリコン膜をマスクとして、ＬＯＣＯＳ分離酸化膜を形成するが、窒化シリコン膜除去の際、表面に薄いシリコンの酸化膜３が形成される。
【００７２】
そこで、次いで、図１（ｂ）に示すように、ＭＯＳデバイスを作成する活性領域を、公知のＲＣＡ法洗浄（Ｗ． Ｋｅｒｎ， Ｄ． Ａ． Ｐｏｕｔｉｎｅｎ： ＲＣＡレビュー３１巻、１８７ページ、１９７０年）により、ウェーハを洗浄した後、希釈フッ化水素（０．５容量％水溶液）に５分間浸し、シリコン表面の酸化膜３を除去した。
【００７３】
次に、図１（ｃ）に示すように、超純水でシリコン基板１を５分間洗浄した後、酸素中８５０℃で３０分間加熱することによって、絶縁膜の母体基板として機能する二酸化シリコン膜４を形成した。
【００７４】
次に、図１（ｄ）に示すように、濃度１０−４Ｍの塩化セシウム水溶液を回転数６０００ｒｐｍでスピンオンして、二酸化シリコン膜４の表面上にセシウムイオンを含む層５を吸着させた絶縁膜の母体基板８を形成した。
【００７５】
その後、図１（ｅ）に示すように、窒素中５５０℃、７００℃、または８００℃で１０分間加熱して、セシウムを含む絶縁膜６とし、半導体装置９を作製した。
【００７６】
次に、図１（ｆ）に示すように、真空蒸着法によりマスクを用いて直径０．３ｍｍのアルミニウム電極７を形成して、ＭＯＳダイオード１０とした。このＭＯＳダイオードの表面アルミニウム電極７と、シリコン基板１裏面からリード線を引き出し、電気的測定を行った。
【００７７】
図２は、上記方法で作成したＭＯＳダイオード（ＭＯＳデバイス）１０の電気容量をゲート電圧の関数として測定した電気容量−電圧（Ｃ−Ｖ）曲線を示す図である。図中、曲線（ａ）は、二酸化シリコン膜４中にセシウムを含有させていない絶縁膜６を有するＭＯＳダイオード１０についての測定結果を示す。曲線（ｂ）、（ｃ）、および（ｄ）は、二酸化シリコン膜４上に濃度が１０−２ＭのＣｓＣｌをスピンオンして、しかる後に窒素中でそれぞれ５５０℃、７００℃、８００℃で加熱処理を行い作製した、セシウムを含有する絶縁膜６を備えるＭＯＳダイオード１０についての測定結果を示す。
【００７８】
絶縁膜６中にセシウムを含有せしめることによるフラットバンド電位のシフトは、曲線（ｂ）、（ｃ）、および（ｄ）において、それぞれ０．４２Ｖ、０．５４Ｖ、０．６３Ｖであった。フラットバンド電位のシフトは、ＭＯＳＦＥＴにおける闘値電圧のシフトとなる。
【００７９】
また、曲線（ｂ）、（ｃ）、および（ｄ）において、ヒステレシスは存在せず、この実験事実はセシウムが可動イオンとならないことを示すものである。
【００８０】
本実施例では、半導体基板１に単結晶シリコンを用いているが、この他に多結晶シリコン、非晶質シリコン、ＳｉＧｅ、ＳＯＩ、ＧａＡｓ、ＩｎＰ、ＳｉＣ、ＧａＮなどを用いることもできる。
【００８１】
また、本実施例では、セシウムを含む化合物として、ＣｓＣｌを用いているが、Ｃｓ２Ｏ、Ｃｓ２ＳＯ４、ＣｓＮＯ３、Ｃｓ２ＣＯ３、ＣｓＯＨ、ＣｓＢｒ、ＣｓＦ、ＣｓＩ、またはＣｓＮ３などを用いることもできる。
【００８２】
また、本実施例ではスピンオンするセシウム化合物の濃度を１０−４Ｍとしているが、１０−２Ｍ〜１０−６Ｍの範囲であればよい。この範囲よりもセシウム化合物の濃度が低い場合、絶縁膜中に含有されるセシウムイオンの濃度が低すぎるために、閾値電圧を十分にシフトすることができなくなる。また、この範囲以上であれば、絶縁膜の電気特性が劣化する。
【００８３】
また、本実施例では、セシウムを含む化合物を絶縁膜の母体基板４上にスピンオンして吸着させる方法を用いているが、その他にも、金属セシウムまたはセシウムを含む化合物を絶縁膜上に真空蒸着、スパッター蒸着、電子ビーム蒸着、レーザーアブレーション、またはＣＶＤ法などによって堆積させる方法を用いることもできる。
【００８４】
〔実施例２〕
まず図４（ａ）に示すように、半導体基板としてＣＺ法により成長させた面方位が（１００）のｐ型単結晶シリコン基板（以下単にシリコン基板と称する）２１を用いて、分離領域として３５０ｎｍの公知のＬＯＣＯＳ分離酸化膜（ＳｉＯ２）２２を形成した。このとき、窒化シリコン膜をマスクとして、ＬＯＣＯＳ分離酸化膜を形成するが、窒化シリコン膜除去の際、表面に薄いシリコンの酸化膜２３が形成される。
【００８５】
そこで、次いで、図４（ｂ）に示すように、ＭＯＳデバイスを作成する活性領域を、公知のＲＣＡ法洗浄（Ｗ． Ｋｅｒｎ， Ｄ． Ａ． Ｐｏｕｔｉｎｅｎ： ＲＣＡレビュー３１巻、１８７ページ、１９７０年）により、ウェーハを洗浄した後、希釈フッ化水素（０．５容量％水溶液）に５分間浸し、シリコン表面の酸化膜２３を除去した。
【００８６】
次に、図４（ｃ）に示すように、超純水でシリコン基板２１を５分間洗浄した後、電子ビーム蒸着法を用いて、絶縁膜の母体基板として二酸化ジルコニウム（ＺｒＯ２）膜２４を１０ｎｍ堆積させた。この際の基板温度は３８０℃とした。
【００８７】
次に、図４（ｄ）に示すように、基板温度を４００℃にして、金属セシウムをＺｒＯ２膜２４上に蒸着させ、セシウムを含むＺｒＯ２膜２５、すなわち、絶縁膜２５を形成し、半導体装置２７を作製した。
【００８８】
次に、図４（ｅ）に示すように、真空蒸着法によりマスクを用いて直径０．３ｍｍのアルミニウム電極２６を形成して、ＭＯＳダイオード２８を作製した。このＭＯＳダイオードの表面アルミニウム電極２６と、シリコン基板２１裏面からリード線を引き出し、上記実施例１と同様の方法にて、電気容量−電圧測定を行った。
【００８９】
その結果、セシウムイオンを含有させたＺｒＯ２膜（絶縁膜）２５を有するＭＯＳダイオード２８の電気容量−電圧特性は、セシウムを含まない絶縁膜２５を有するＭＯＳダイオード２８の電気容量−電圧曲線に比べて、０．４３Ｖ負のゲートバイアス電圧側にシフトしていた。この実験事実は、セシウムを絶縁膜２４中に含有せしめることによって、高誘電体膜を用いるＭＯＳダイオードやＭＯＳトランジスターの閾値電圧を制御できることを示すものである。
【００９０】
なお、本実施例では、絶縁膜の母体基板２４として、高誘電体膜であるＺｒＯ２を用いたが、シリコンオキシナイトライド、Ｓｉ３Ｎ４、ＴｉＯ２、Ａｌ２Ｏ３、Ｔａ２Ｏ５、ＨｆＯ２などを用いることもできる。
【００９１】
【発明の効果】
以上のように、本発明にかかる半導体装置の製造方法、および半導体装置によれば、ゲート電極にドーピングや半導体基板にイオン注入を行うことなく、簡単かつ短時間に低コストで半導体デバイスのフラットバンド電位、すなわち闘値電圧を制御することが可能であり、半導体デバイス、とりわけ金属−絶縁膜−半導体トランジスター、ＭＯＳトンネルダイオード、ＰＮ接合ダイオード等の高性能化を実現することができるという効果を奏する。また、それらを集積化した半導体装置の高性能化と低コスト化を可能とするものである。
【図面の簡単な説明】
【図１】本発明にかかる一実施形態のＭＯＳダイオードの製造工程における断面を示す図である。
【図２】本発明にかかる一実施形態のＭＯＳダイオードにおける電気容量−電圧（Ｃ−Ｖ）特性を示す図である。
【図３】本発明にかかる一実施形態のＭＯＳデバイスにおけるエネルギーバンド構造のモデル図である。
【図４】本発明にかかる他の実施形態のＭＯＳダイオードの製造工程における断面を示す図である。
【符号の説明】
１ シリコン基板（半導体基板）
２ ＬＯＣＯＳ分離酸化膜（ＳｉＯ２）
３ シリコンの酸化膜
４ 二酸化シリコン膜（絶縁膜の母体基板）
５ セシウムイオンを含んだ層
６ セシウムイオンを含んだ二酸化シリコン膜（絶縁膜）
７ アルミニウム電極
８ セシウムを吸着させた絶縁膜の母体基板
９ 半導体装置
１０ ＭＯＳダイオード
２１ シリコン基板（半導体基板）
２２ ＬＯＣＯＳ分離酸化膜（ＳｉＯ２）
２３ シリコンの酸化膜
２４ 二酸化ジルコニウム膜（絶縁膜の母体基板）
２５ セシウムイオンを含んだＺｒＯ２膜（絶縁膜）
２６ アルミニウム電極
２７ 半導体装置
２８ ＭＯＳダイオード
Claims (17)
- 半導体基板表面に絶縁膜を有する半導体装置の製造方法において、
上記半導体基板表面に、絶縁膜の母体基板を形成する絶縁膜母体基板形成工程と、
上記絶縁膜母体基板形成工程によって得られる絶縁膜の母体基板上に、セシウムの単体またはセシウムを含む化合物を吸着させるＣｓ吸着工程と、
上記Ｃｓ吸着工程によって得られる、セシウムの単体またはセシウムを含む化合物が吸着した絶縁膜の母体基板を加熱処理して、セシウムを含有する絶縁膜を形成させる加熱処理工程とを有することを特徴とする半導体装置の製造方法。 - 上記セシウムを含有する絶縁膜の膜厚は、１０ｎｍ以下であることを特徴とする請求項１に記載の半導体装置の製造方法。
- 上記Ｃｓ吸着工程における母体絶縁膜上へのセシウムの単体またはセシウムを含む化合物の吸着は、スピンオフ法、真空蒸着、スパッター蒸着、電子ビーム蒸着、レーザーアブレーション、およびＣＶＤから選ばれる少なくとも１つの方法で行われることを特徴とする請求項１または２に記載の半導体装置の製造方法。
- 上記Ｃｓ吸着工程は、上記絶縁膜母体基板形成工程によって得られる絶縁膜の母体基板上に、セシウムの単体またはセシウムを含む化合物の溶液を塗布する工程であることを特徴とする請求項１〜３のいずれか１項に記載の半導体装置の製造方法。
- 上記セシウムの単体またはセシウムを含む化合物の溶液における、セシウムの単体またはセシウムを含む化合物の濃度が１０−２Ｍ以下、かつ１０−６Ｍ以上であることを特徴とする請求項４に記載の半導体装置の製造方法。
- 上記セシウムを含む化合物が、酸化セシウム（Ｃｓ２Ｏ）、塩化セシウム（ＣｓＣｌ）、硫酸セシウム（Ｃｓ２ＳＯ４）、硝酸セシウム（ＣｓＮＯ３）、炭酸セシウム（Ｃｓ２ＣＯ３）、水酸化セシウム（ＣｓＯＨ）、臭化セシウム（ＣｓＢｒ）、フッ化セシウム（ＣｓＦ）、よう化セシウム（ＣｓＩ）、およびアジ化セシウム（ＣｓＮ３）から選ばれる少なくとも１つであることを特徴とする請求項１〜５のいずれか１項に記載の半導体装置の製造方法。
- 上記加熱処理工程は、８００℃以下で行われることを特徴とする請求項１〜６のいずれか１項に記載の半導体装置の製造方法。
- 上記加熱処理工程は、４００℃〜８００℃の範囲内で行われることを特徴とする請求項７に記載の半導体装置の製造方法。
- 上記加熱処理工程は、窒素、アルゴン、ネオン、酸素、水蒸気、水素、およびそれらの混合気体から選ばれる少なくとも１つの気体の雰囲気下にて行われることを特徴とする請求項１〜８のいずれか１項に記載の半導体装置の製造方法。
- 上記半導体基板上に、上記セシウムを含有する絶縁膜を形成した後に、電極を形成する工程を有することを特徴とする請求項１〜９のいずれか１項に記載の半導体装置の製造方法。
- 上記絶縁膜は、二酸化シリコン（ＳｉＯ２）、シリコンオキシナイトライド、四窒化三シリコン（Ｓｉ３Ｎ４）、二酸化チタン（ＴｉＯ２）、三酸化二アルミニウム（Ａｌ２Ｏ３）、五酸化二タンタル（Ｔａ２Ｏ５）、二酸化ハフニウム（ＨｆＯ２）、および二酸化ジルコニウム（ＺｒＯ２）から選ばれる少なくとも１つの化合物を含んでいることを特徴とする請求項１〜１０のいずれか１項に記載の半導体装置の製造方法。
- 上記半導体基板は、単結晶シリコン（Ｓｉ）、多結晶シリコン、非晶質シリコン、シリコンゲルマニウム（ＳｉＧｅ）、シリコンオンインシュレータ（ＳＯＩ）、ヒ化カリウム（ＧａＡｓ）、リン化インジウム（ＩｎＰ）、炭化シリコン（ＳｉＣ）、および窒化ガリウム（ＧａＮ）から選ばれる少なくとも１つの物質からなることを特徴とする請求項１〜１１のいずれか１項に記載の半導体装置の製造方法。
- 請求項１〜１２のいずれか１項に記載の半導体装置の製造方法によって製造されることを特徴とする半導体装置。
- 半導体基板表面に絶縁膜を有する半導体装置において、
上記絶縁膜中に、セシウムが含まれていることを特徴とする半導体装置。 - 上記絶縁膜の膜厚は、１０ｎｍ以下であることを特徴とする請求項１４に記載の半導体装置。
- さらに、上記半導体基板表面に電極を備えていることを特徴とする請求項１４または１５に記載の半導体装置。
- 上記半導体装置が、ゲート絶縁膜にセシウムを含む絶縁膜を用いたＭＯＳ型トランジスターであることを特徴とする請求項１６に記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003083571A JP4176523B2 (ja) | 2003-03-25 | 2003-03-25 | 半導体装置の製造方法および半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003083571A JP4176523B2 (ja) | 2003-03-25 | 2003-03-25 | 半導体装置の製造方法および半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004296528A true JP2004296528A (ja) | 2004-10-21 |
| JP4176523B2 JP4176523B2 (ja) | 2008-11-05 |
Family
ID=33399009
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003083571A Expired - Fee Related JP4176523B2 (ja) | 2003-03-25 | 2003-03-25 | 半導体装置の製造方法および半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4176523B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013502739A (ja) * | 2009-08-27 | 2013-01-24 | クリー インコーポレイテッド | チャネルを空乏化する界面電荷を有するゲート絶縁層を備えたトランジスタ及び関連した製造方法 |
| JP2013131736A (ja) * | 2011-11-22 | 2013-07-04 | Renesas Electronics Corp | 半導体装置および半導体装置の製造方法 |
| DE112010000869B4 (de) * | 2009-01-09 | 2013-10-17 | Ulvac, Inc. | Plasmaverarbeitungsvorrichtung und Verfahren zum Bilden monokristallinen Siliziums |
| JP2014527717A (ja) * | 2011-08-03 | 2014-10-16 | クリー インコーポレイテッドＣｒｅｅ Ｉｎｃ． | セシウムイオンで酸化物界面を処理することによって高チャネル移動度を有するＳｉＣＭＯＳＦＥＴの形成 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012235059A (ja) | 2011-05-09 | 2012-11-29 | Toshiba Corp | 半導体装置および半導体装置の製造方法 |
-
2003
- 2003-03-25 JP JP2003083571A patent/JP4176523B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE112010000869B4 (de) * | 2009-01-09 | 2013-10-17 | Ulvac, Inc. | Plasmaverarbeitungsvorrichtung und Verfahren zum Bilden monokristallinen Siliziums |
| JP2013502739A (ja) * | 2009-08-27 | 2013-01-24 | クリー インコーポレイテッド | チャネルを空乏化する界面電荷を有するゲート絶縁層を備えたトランジスタ及び関連した製造方法 |
| JP2014527717A (ja) * | 2011-08-03 | 2014-10-16 | クリー インコーポレイテッドＣｒｅｅ Ｉｎｃ． | セシウムイオンで酸化物界面を処理することによって高チャネル移動度を有するＳｉＣＭＯＳＦＥＴの形成 |
| JP2013131736A (ja) * | 2011-11-22 | 2013-07-04 | Renesas Electronics Corp | 半導体装置および半導体装置の製造方法 |
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| Publication number | Publication date |
|---|---|
| JP4176523B2 (ja) | 2008-11-05 |
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Legal Events
| Date | Code | Title | Description |
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| A621 | Written request for application examination |
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| A131 | Notification of reasons for refusal |
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|
| A521 | Written amendment |
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| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| A61 | First payment of annual fees (during grant procedure) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| R150 | Certificate of patent or registration of utility model |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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