JP2004289233A

JP2004289233A - パルス振幅変調器及び当該パルス幅変調器を備えたｄ級増幅器

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Publication number: JP2004289233A
Application number: JP2003075636A
Authority: JP
Inventors: Shinichi Watanabe; 伸一渡邉
Original assignee: Nippon Precision Circuits Inc
Current assignee: Nippon Precision Circuits Inc
Priority date: 2003-03-19
Filing date: 2003-03-19
Publication date: 2004-10-14

Abstract

【課題】大振幅出力時及び低振幅出力時の歪率を改善し、比較回路及びその後段の出力段等で発生する出力信号の非線形性を改善する。
【構成】パルス電流回路２Ｂからの複数のパルス電流を比較波形生成回路２Ｃによって加算して比較波形を生成し、パルス電流の値、加算パターン、周期等を個別に制御することによって比較波形の波形制御を可能とする。この制御された比較波形により、連続的に小振幅信号時の利得を増大させ、大振幅信号時の利得を減少させることを可能とし、歪率を改善する。
【選択図】図１

Description

【０００１】
【発明の属する技術分野】
本発明は、パルス振幅変調器及びＤ級増幅器に関し、特にアナログ入力波形をパルス振幅変調する際に用いる比較波形の振幅や波形を高精度に制御可能とするパルス振幅変調器及びＤ級増幅器に関するものである。
【０００２】
【従来の技術】
従来、スピーカの駆動に用いられるＤ級増幅器では、アナログ入力波形をパルス振幅変調する際に必要となる比較波形として三角波を作り出す際に、積分器により矩形波を三角波に変換して用いていた（例えば、特許文献１）。三角波を作り出す際に、積分器により矩形波を三角波に変換して用いてきた。その方法で作成された三角波を用いると、三角波の波高を越えた振幅の入力信号のパルス振幅変調を行った際に、変調率が飽和してしまうことが起こり得る。このため、最小パルス幅を設定しておき、生成されたパルス振幅変調信号と比較、出力するための回路を設けて変調率の制限を行うことにより、変調率の飽和を回避していた。また、変調率が飽和しない領域での出力歪を改善するためには、Ｄ級増幅器の出力を入力段に負帰還をかけることで改善してきた。
【特許文献１】
特開平０６−３１９１９７号公報（〔００１０〕乃至〔００１８〕）
【０００３】
【発明が解決しようとする課題】
従来のパルス振幅変調器の三角波を発生させる回路では、三角波は矩形波の周期と積分器の時定数とに密接な関係があり、任意の振幅で三角波の振幅精度を確保することが難しかった。このため、パルス振幅変調の変調率制限を行っても、変調率を制限しなかった結果と相似の出力波形となるため、図１９に示すような入出力特性になり、変調率の飽和が発生する領域にしばしば達する大振幅出力時の歪率を改善ができなかった。すなわち、入力信号の振幅に対する、積分器を通過後の出力信号の振幅特性において、振幅を無信号から大振幅へ変化させていったときの入出力特性が不連続で、急峻に飽和する特性となり、変調率を制限しなかった結果と相似の出力波形となるため、大振幅出力時の歪率および出力信号の非線形性を改善ができないのである。
【０００４】
本発明では、大振幅出力時及び低振幅出力時の歪率を改善し、比較回路及びその後段の出力段等で発生する出力信号の非線形性を改善することを目的とする。
【０００５】
【課題を解決するための手段】
本発明のパルス幅変調器は、互いに位相の異なる複数のパルス電流を出力するパルス電流回路と、上記複数のパルス電流の加算に基づく比較波形を出力する比較波形生成回路と、入力信号をサンプルホールドしてサンプルホールド波形を出力するサンプルホールド回路と、上記サンプルホールド波形と上記比較波形とを比較して上記入力信号をパルス幅変調したパルス幅変調信号を出力する比較回路とを備えることを特徴する。
【０００６】
また、上記比較波形生成回路は、入力抵抗回路と帰還抵抗回路とを接続した演算増幅器を備え、上記入力抵抗回路を介して上記複数のパルス電流を入力することが好ましい。
【０００７】
また、上記複数のパルス電流の少なくとも１つに対応して、上記演算増幅器の入力端子に与える電位、上記入力抵抗回路の抵抗値及び上記帰還抵抗回路の抵抗値の内のいずれかまたはいくつかの組み合わせを制御し、上記比較波形を波形整形する制御回路を備えることも好ましい。
【０００８】
また、上記比較波形が三角波であることも好ましく、さらに、三角波の頂点の近傍で振幅が非線形に増大する変形三角波であることも好ましい。
【０００９】
また、本発明のＤ級増幅器は上記パルス振幅変調器を備えていることを特徴とする。
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態について説明する。本発明の第１の実施例のパルス振幅変調器及びＤ級増幅器について説明する。図１は本例のパルス幅変調器及びＤ級増幅器を示すブロック図である。Ｄ級増幅器１は、パルス振幅変調器２と、電流バッファ３と、低域濾波器４とからなる。
【００１０】
パルス振幅変調器２は、サンプルホールド回路２Ａと、パルス電流回路２Ｂと、比較波形生成回路２Ｃと、比較回路２Ｄとからなる。サンプルホールド回路２Ａは、入力端子ＩＮからの入力信号を所定周期のサンプルホールドパルスにて所定周期毎にサンプルホードし、所定周期毎の入力信号レベルに対応した電圧波形のサンプルホールド波形を出力する。サンプルホールドパルスはパルス電流回路２Ｂから供給される。比較波形生成回路２Ｃは、パルス電流回路２Ｂからの複数のパルス電流を加算及び積分して電圧波形の比較波形を出力する。比較回路２Ｄはサンプルホールド回路２Ａの出力するサンプルホールド波形と、比較波形生成回路２Ｃの出力する比較波形とを比較し、入力信号をパルス幅変調してなるＰＷＭ（ＰｕｌｓｅＷｉｄｔｈＭｏｄｕｌａｔｉｏｎ）信号を出力する。
【００１１】
電流バッファ３は、パルス振幅変調器２から出力されるＰＷＭ信号を図示しないスピーカ等の後段の負荷の駆動に適するようにインピーダンス変換して出力する。
【００１２】
低域濾波器４は、電流バッファ３からの出力にのる高周波帯の雑音成分を除去し、図示しない負荷に対して増幅信号を出力する。
【００１３】
次に図２を参照しながら、パルス振幅変調器２におけるパルス電流回路２Ｂ、比較波形生成回路２Ｃの構成をさらに詳細に述べる。パルス電流回路２Ｂは、１６個のＤ（Ｄｅｌａｙ）フリップフロップＤ１乃至Ｄ１６からなるカウンタ２Ｂ１と、８個のＮＯＲゲートＮＯ１乃至ＮＯ８と、８個のＮＡＮＤゲートＮＡ１乃至ＮＡ８と、ＮＯＲゲートＮＯ１乃至ＮＯ８、ＮＡＮＤゲートＮＡ８乃至ＮＡ１の出力の論理レベルによってそれぞれの電流出力が制御される電流源ＴＲ１乃至ＴＲ１６とからなる。
【００１４】
ＤフリップフロップＤ１乃至Ｄ１５は、それぞれの出力端子Ｑを次段の入力端子Ｄに接続し、最終段のＤフリップフロップＤ１６は、その反転出力端子ＱＮ（出力端子Ｑに対して論理レベルの反転した出力を生じる端子、所謂Ｑバー）を最前段のＤフリップフロップＤ１の入力端子Ｄに接続してあり、カウンタ２Ｂ１を構成する。カウンタ２Ｂ１は所謂ジョンソンカウンタである。ＤフリップフロップＤ１乃至Ｄ１６は、共通の端子ＲＥにリセット端子ＣＤＮを接続してあり、端子ＲＥからリセット信号が入力されると、ＤフリップフロップＤ１乃至Ｄ１６は出力端子Ｑの論理レベルを“Ｈ”とする。ＤフリップフロップＤ１乃至Ｄ１６は、共通の端子ＣＫにクロック端子ＣＬＫを接続してあり、端子ＣＫからのクロックパルス（以降、単にクロックと言う）の立ち上がり毎に後段からの出力を取り込み、すなわち、カウント動作を行う。
【００１５】
ＮＯＲゲートＮＯ１乃至ＮＯ８の一方の入力端子はそれぞれＤフリップフロップＤ１乃至Ｄ８の出力端子Ｑに接続され、他方の入力端子はそれぞれＤフリップフロップＤ１６乃至Ｄ９の出力端子Ｑに接続される。つまり、ｋを１乃至８の整数とすれば、ＮＯＲゲートＮＯｋの一方の入力端子にはＤフリップフロップＤｋの出力端子Ｑが接続され、他方の入力端子にはＤフリップフロップＤ１７−ｋの出力端子Ｑが接続される。また、ＮＯＲゲートＮＯ１の出力端子からの出力はインバータＩＮＶ０を介して端子ＳＣＫより上述のサンプルホールドパルスとしてサンプルホールド回路２Ａに出力される。
【００１６】
ＮＡＮＤゲートＮＡ１乃至ＮＡ８の一方の入力端子はそれぞれＤフリップフロップＤ１乃至Ｄ８の出力端子Ｑに接続され、他方の入力端子はそれぞれＤフリップフロップＤ１６乃至Ｄ９の出力端子Ｑに接続される。つまり、ｋを１乃至８の整数とすれば、ＮＡＮＤゲートＮＡｋの一方の入力端子にはＤフリップフロップＤｋの出力端子Ｑが接続され、他方の入力端子にはＤフリップフロップＤ１７−ｋの出力端子Ｑが接続される。
【００１７】
電流源ＴＲ１乃至ＴＲ１６は、図２では便宜上端子として示すのみであるが、具体的には次のように構成される。電流源ＴＲ１は、例えば、図３に示すように、電源端子ＶＤＤ（例えば、２．５Ｖ）に接続された定電流源Ｉ１と、ソースを定電流源Ｉ１に接続し、ドレインを後述する比較波形生成回路２Ｃの抵抗Ｒ１に接続したＰチャネルＭＯＳトランジスタＰ１と、ＰチャネルＭＯＳトランジスタＰ１のゲートとＮＯＲゲートＮＯ１の出力端子との間に接続されたインバータＩＮＶ１とから構成され、ＮＯＲゲートＮＯ１が論理レベル“Ｈ”を出力する間にＰチャネルＭＯＳトランジスタＰ１を介して定電流源Ｉ１からの電流を抵抗Ｒ１に流す。この電流をパルス電流と称する。図示しないが、電流源ＴＲ２乃至ＴＲ１６も同様の構成であり、それぞれのＰチャネルＭＯＳトランジスタのドレインは後述する比較波形生成回路２Ｃの抵抗Ｒ２乃至Ｒ１６に接続される。但し、電流源ＴＲ１乃至ＴＲ８ではそれぞれのインバータの入力端子がＮＯＲゲートＮＯ１乃至ＮＯ８の出力端子と接続されているのに対し、電流源ＴＲ１６乃至ＴＲ９ではそれぞれのインバータの入力端子がＮＡＮＤゲートＮＡ１乃至ＮＡ８の出力端子と接続されている。つまり、ｋを１乃至８の整数とすれば、電流源ＴＲｋはＮＯＲゲートＮＯｋの出力の論理レベルが“Ｈ”のときに抵抗Ｒｋに電流を流し、電流源ＴＲ１７−ｋは、ＮＡＮＤゲートＮＡｋの出力の論理レベルが“Ｈ”のときに抵抗Ｒ１７−ｋに電流を流す。このように電流源ＴＲ１乃至ＴＲ１６は、ＮＯＲゲートＮＯ１乃至ＮＯ８、ＮＡＮＤゲートＮＡ１乃至ＮＡ８の制御を受けてパルス電流を比較波形生成回路２Ｃに出力する。
【００１８】
再び図２に戻って比較波形生成回路２Ｃの構成について述べる。比較波形生成回路２Ｃは、演算増幅器ＯＰ１と、一端をそれぞれ電流源ＴＲ１乃至ＴＲ１６に接続して他端を共通の電流加算点２１に接続した抵抗Ｒ１乃至Ｒ１６と、抵抗Ｒ１乃至Ｒ１６の電流加算点２１に一端を接続して他端を演算増幅器ＯＰ１の逆相入力端子−に接続した抵抗Ｒ１７と、演算増幅器ＯＰ１の逆相入力端子−と出力端子２２との間に接続された帰還抵抗Ｒ１８と、逆相入力端子−と出力端子２２との間に接続された帰還容量Ｃ１とから構成される。演算増幅器ＯＰ１の正相入力端子＋は本例のパルス振幅変調器及びＤ級増幅器の電源電圧の中点電位に接続される。例えば、電源電端子ＶＤＤの電位が２．５Ｖで、後述する接地端子ＧＮＤの電位が０Ｖであれば、の正相入力端子＋は１．２５Ｖの中点電位を発生する図示しない定電圧源に接続される。比較波形生成回路２Ｃでは、抵抗Ｒ１乃至Ｒ１６に流れる電流を加算して抵抗Ｒ１７を介して演算増幅器ＯＰ１の逆相入力端子−に入力し、また、演算増幅器ＯＰ１は抵抗Ｒ１乃至Ｒ１８とともに反転増幅器をなしてあり、電流加算してなる入力信号を増幅し、電圧波形である比較波形を出力する。ここで、抵抗Ｒ１からＲ１６の抵抗値は全て等しくしてある。また、抵抗Ｒ１７は、抵抗Ｒ１乃至Ｒ１６の抵抗値を、抵抗Ｒ１７の未挿入の場合よりも小さな値に設定するための抵抗であり、帰還抵抗Ｒ１８は、振幅を決定するための抵抗である。また、演算増幅器ＯＰ１の逆相入力端子−と出力端子２２との間に接続された帰還容量Ｃ１によって上述の反転増幅器は積分器を兼ねており、比較波形は当該反転増幅器への入力信号を積分したものとなる。
【００１９】
次に本例の動作について説明する。図４はパルス電流回路２Ｂの動作説明のためのタイミングチャートであり、ＣＫはＤフリップフロップＤ１乃至Ｄ１６へのクロックを示してあり、ＳＣＫはサンプルホールドパルスを示してあり、ＴＲ１乃至ＴＲ１６は、それぞれ電流源ＴＲ１乃至ＴＲ１６からのパルス電流を示してあり、これらＴＲ１乃至ＴＲ１６の論理レベルが“Ｈ”のときに電流源ＴＲ１乃至ＴＲ１６からそれぞれのパルス電流が出力されているものとする。以降、パルス電流ＴＲ１乃至ＴＲ１６と称する。同図を参照しながら先ずパルス電流回路２Ｂの動作について述べる。
【００２０】
タイミングｔ０においてＤフリップフロップＤ１乃至Ｄ１６がリセットされた状態にあるとすれば、ＤフリップフロップＤ１乃至Ｄ１６の出力端子Ｑは、総て論理レベルを“Ｈ”としてあり、ＮＯＲゲートＮＯ１乃至ＮＯ８、ＮＡＮＤゲートＮＡ１乃至ＮＡ８の出力の論理レベルは“Ｌ”となってあり、パルス電流ＴＲ１乃至ＴＲ１６は“Ｌ”となって比較波形生成回路２Ｃに出力されない。
【００２１】
次のタイミングｔ１においてクロックＣＫが立ち上がると、ＤフリップフロップＤ１は、ＤフリップフロップＤ１６の出力端子ＱＮの論理レベル“Ｌ”を取り込んで出力端子Ｑを“Ｌ”とする。これによってＮＡＮＤゲートＮＡ１が出力の論理レベルを“Ｈ”とし、電流源ＴＲ１６からパルス電流ＴＲ１６が比較波形生成回路２Ｃに出力される。
【００２２】
次にタイミングｔ２においてクロックＣＫが立ち上がると、ＤフリップフロップＤ２は、ＤフリップフロップＤ１の出力端子Ｑの論理レベル“Ｌ”を取り込んで出力端子Ｑを“Ｌ”とする。これによってＮＡＮＤゲートＮＡ２が出力の論理レベルを“Ｈ”とし、電流源ＴＲ１５からパルス電流ＴＲ１５が比較波形生成回路２Ｃに出力される。
【００２３】
なお、カウンタ２Ｂ１は、ＤフリップフロップＤ１に取り込んだ“Ｌ”を、クロックＣＫをカウントする毎に次段のＤフリップフロップに伝達し、タイミングｔ１でのカウントを含めてクロックＣＫを１６カウントすることでＤフリップフロップＤ１６の出力端子Ｑの論理レベルを“Ｌ”とし（タイミングｔ１６）、次のカウントで、ＤフリップフロップＤ１はＤフリップフロップＤ１６の出力端子ＱＮの論理レベル“Ｈ”を取り込んで、タイミングｔ１でのカウントを含めてクロックＣＫを３２カウントすることでタイミングｔ０での状態に戻る（タイミングｔ３２）。
【００２４】
タイミングｔ２の後、クロックＣＫが立ち上がる度にＮＡＮＤゲートＮＡ１４乃至ＮＡ９の出力の論理レベルが順次“Ｈ”となり、続いてＮＯＲゲートＮＯ８乃至ＮＯ１の出力の論理レベルが順次“Ｈ”となり、クロックＣＫが立ち上がる度に電流源ＴＲ１４乃至ＴＲ１が順次パルス電流ＴＲ１４乃至ＴＲ１を出力する。
【００２５】
タイミングｔ１６においてＤフリップフロップＤ１６の出力端子Ｑの論理レベルが“Ｌ”となり、次にクロックＣＫが立ち上がるタイミング１７でＤフリップフロップＤ１がＤフリップフロップＤ１６の出力端子ＱＮの論理レベル“Ｈ”を取り込んで、出力端子Ｑを“Ｈ”に戻すと、ＤフリップフロップＤ１６の出力端子Ｑの論理レベルが“Ｌ”となってＮＯＲゲートＮＯ１が“Ｌ”となる。これによって電流源ＴＲ１からのパルス電流ＴＲ１の出力が途絶える。
【００２６】
次にタイミングｔ１８においてクロックＣＫが立ち上がると、ＤフリップフロップＤ２は、ＤフリップフロップＤ１の出力端子Ｑの論理レベルを“Ｈ”を取り込んで出力端子Ｑを“Ｈ”とする。これによってＮＯＲゲートＮＯ２が出力の論理レベルを“Ｌ”とし、電流源ＴＲ２からパルス電流ＴＲ２の出力が途絶える。
【００２７】
タイミングｔ１８の後、クロックＣＫが立ち上がる度にＮＯＲゲートＮＯ３乃至ＮＯ８の出力の論理レベルが順次“Ｌ”となり、タイミングｔ１でのカウントを含めてクロックＣＫを２４カウントしたタイミングｔ２４においてＤフリップフロップＤ１乃至Ｄ８の出力端子Ｑの論理レベルが“Ｈ”となった状態になる。
【００２８】
次にクロックＣＫが立ち上がるタイミングｔ２５では、ＤフリップフロップＤ９の出力端子Ｑの論理レベルが“Ｈ”となり、ＮＡＮＤゲートＮＡ８の出力の論理レベルが“Ｌ”となる。タイミングｔ２５の後、クロックＣＫが立ち上がる度にＮＡＮＤゲートＮＡ７乃至ＮＡ１の出力の論理レベルが順次“Ｌ”となる。このようにクロックＣＫが立ち上がる度に各論理ゲートが順次“Ｌ”となって、電流源ＴＲ３乃至ＴＲ１６からパルス電流ＴＲ３乃至ＴＲ１６の出力が順次途絶える。タイミングｔ１でのカウントを含めてクロックＣＫを３２カウントしたタイミングｔ３２では、タイミングｔ０での状態に戻っている。
【００２９】
パルス電流回路２Ｂは以上の動作を繰り返すことにより、図４に示すように互いに周期及びパルス幅の中心が一致してあり、この順でパルス幅が増加する位相の異なるパルス電流ＴＲ１乃至ＴＲ１６を生成する。また、ＮＯＲゲートＮＯ１の出力をインバータＩＮＶ０で反転してサンプルホールドパルスとしてある。
【００３０】
次にパルス波形生成回路２Ｃの動作について説明する。パルス波形生成回路２Ｃでは、パルス電流回路２Ｂからのパルス電流ＴＲ１乃至ＴＲ１６はそれぞれ抵抗Ｒ１乃至Ｒ１６を介して電流加算点２１に流れ込み、電流加算される。これにより、電流加算点２１に現れる電流波形は、図５に示すようにステップ状の三角波となる。パルス波形生成回路２Ｃは電流加算してなる電流波形を電圧に変換しており、図５に示す電流加算してなるステップ状の電流波形は、パルス電流ＴＲ１乃至ＴＲ１６を電圧に変換するときに、抵抗Ｒ１乃至Ｒ１８と、帰還容量Ｃ１と演算増幅器ＯＰ１により低域濾波作用を持つ変換を行うことにより、図６に示すように滑らかに繋ぐことができ、三角波となる。
【００３１】
以上のように生成された三角波は比較波形として比較回路２Ｄに与えられる。比較回路２Ｄは、サンプルホールド回路２Ａから出力されるサンプルホールド波形と比較波形とを比較して入力信号をパルス幅変調してなるＰＷＭ（ＰｕｌｓｅＷｉｄｔｈＭｏｄｕｌａｔｉｏｎ）信号を出力する。ＰＷＭ信号は、電流バッファ３によって後段の負荷の駆動に適するようにインピーダンス変換され、低域濾波器４によって高周波帯の雑音成分を除去されて増幅信号として出力される。
【００３２】
従来のもののように積分器を用いて１つの矩形波、すなわち、１つのパルス電流を三角波に変換して比較波形とするものでは、比較波形は、矩形波の周期と積分器の時定数とに密接な関係があり、比較波形の振幅と周期とを個別に制御することができず、振幅精度を確保することが難しかった。これに対して本例のパルス振幅変調器及びＤ級増幅器では、上述のように比較波形を複数のパルス電流を加算して生成しているため、パルス電流の値、加算パターン、周期等を個別に制御することにより、比較波形の振幅と周期とを個別に制御することができ、任意の振幅で比較波形の振幅精度を確保することが可能となっている。
【００３３】
次に本発明の第２の実施例のパルス振幅変調器及びＤ級増幅器について説明する。本例は、比較波形生成回路２Ｃの構成の一部に変更を施したものについて述べる。具体的には図７に示すように、パルス電流ＴＲ１乃至ＴＲ１６の何れかに対応して比較波形生成回路の演算増幅器の入力抵抗回路及び帰還抵抗回路の抵抗値を切り替えることによって変形した三角波を比較波形として生成するものであり、特に頂点近傍で非線形に振幅の増大する変形した三角波を比較波形として生成し、小振幅及び大振幅時の変調率を連続的に制限するものである。図７に示すように本例の比較波形生成回路２Ｃ’では、上記第１の実施例の比較波形生成回路２Ｃに制御回路２Ｃ０を追加している。同図及び以降の説明において、上述の第１の実施例のものと同じ符号で示す構成要素は上記第１の実施例のものと同じ構成要素を示すこととする。
【００３４】
制御回路２Ｃ０は、アナログスイッチＳＷ１及びＳＷ２と、抵抗Ｒ１９と、ＯＲゲートＯ１と、ＮＡＮＤゲートＮＡ９と、インバータＩＮＶ２及びＩＮＶ３ととからなる。アナログスイッチＳＷ１は、ＮチャネルＭＯＳトランジスタＱ１とＰチャネルＭＯＳトランジスタＱ２とのなすトランスミッションゲートからなる。アナログスイッチＳＷ１は抵抗Ｒ１９と並列に接続され、この並列回路が演算増幅器ＯＰ１の出力端子２２と帰還抵抗Ｒ１８との間に接続されている。アナログスイッチＳＷ１がオンとされているときには第１の実施例の比較波形生成回路２Ｃと同様に演算増幅器ＯＰ１の出力端子と逆相入力端子−との間に帰還抵抗Ｒ１８が接続された状態となり、アナログスイッチＳＷ１がオフとされているときには演算増幅器ＯＰ１の出力端子と逆相入力端子−との間に帰還抵抗Ｒ１８と抵抗Ｒ１９とが直列接続された状態となる。アナログスイッチＳＷ２は、ＮチャネルＭＯＳトランジスタＱ３とＰチャネルＭＯＳトランジスタＱ４とのなすトランスミッションゲートからなる。アナログスイッチＳＷ２は抵抗Ｒ１７と並列に接続されており、アナログスイッチＳＷ２がオンとされているときには電流加算点２１が抵抗Ｒ１７を介さず演算増幅器ＯＰ１の逆相入力端子−に接続された状態となり、アナログスイッチＳＷ２がオフとされているときには第１の実施例の比較波形生成回路２Ｃと同様に電流加算点２１が抵抗Ｒ１７を介して演算増幅器ＯＰ１の逆相入力端子−に接続された状態となる。
【００３５】
ＯＲゲートＯ１の一方の入力端子にはパルス電流ＴＲ１を“Ｈ”とするＮＯＲゲートＮＯ１の出力端子Ａが接続され、ＯＲゲートＯ１の他方の入力端子にはインバータＩＮＶ２の出力端子が接続されている。インバータＩＮＶ２の入力端子はパルス電流ＴＲ１６を“Ｈ”とするＮＡＮＤゲートＮＡ１の出力端子Ｂが接続されている。ＮＡＮＤゲートＮＡ９の一方の入力端子にはＯＲゲートＯ１の出力端子が接続され、ＮＡＮＤゲートＮＡ９の他方の入力端子には波形制御端子Ｃｔ０が接続さている。ＮＡＮＤゲートＮＡ９の出力端子は、ＮチャネルＭＯＳトランジスタＱ１のゲートと、ＰチャネルＭＯＳトランジスタＱ４のゲートに接続されるとともに、インバータＩＮＶ３の入力端子に接続される。インバータＩＮＶ３の出力端子はＮチャネルＭＯＳトランジスタＱ３のゲートと、ＰチャネルＭＯＳトランジスタＱ２のゲートに接続される。これにより、ＮＡＮＤゲートＮＡ９の出力端子の論理レベルに応じてアナログスイッチＳＷ１、ＳＷ２は相補的にオン、オフされる。
【００３６】
次に本例の動作について説明する。波形制御端子Ｃｔ０から入力する波形制御信号の論理レベルを“Ｌ”とすれば、その間ＮＡＮＤゲートＮＡ９の出力端子の論理レベルは“Ｈ”となり、アナログスイッチＳＷ１がオンとなり、アナログスイッチＳＷ２がオフとなる。このとき、本例の比較波形生成回路２Ｃ’は、上述の第１の実施例の比較波形生成回路２Ｃと同じ接続関係にて抵抗Ｒ１乃至１８が演算増幅器ＯＰ１に接続された状態となり、上記第１の実施例の比較波形生成回路２Ｃと同様の動作を行い、図６に示した直線性の高い三角波を比較波形として出力する。
【００３７】
波形制御端子Ｃｔ０から入力する波形制御信号の論理レベルを“Ｈ”とすると、パルス電流ＴＲ１が出力されるタイミングと、パルス電流ＴＲ１６の出力されないタイミングとにおいてＮＡＮＤゲートＮＡ９の出力端子の論理レベルは“Ｌ”となり、その間アナログスイッチＳＷ１がオフとなり、アナログスイッチＳＷ２がオンとなる。パルス電流ＴＲ２乃至ＴＲ１５が出力されるタイミングでは、アナログスイッチＳＷ１がオンとなり、アナログスイッチＳＷ２がオフとなる。これにより、抵抗Ｒ１７と演算増幅器ＯＰ１の逆相入力端子−との接続点６１の電流波形は、図８に示すようにパルス電流ＴＲ１が出力されるタイミングでは抵抗Ｒ１７が迂回され電流値が増加し、パルス電流ＴＲ２乃至ＴＲ１５が出力されるタイミングでは抵抗Ｒ１７によって制限された波形となる。
【００３８】
また、パルス電流ＴＲ１が出力されるタイミングパルス及び電流ＴＲ１６の出力されないタイミングでは、アナログスイッチＳＷ１がオフとなって演算増幅器ＯＰ１の出力端子と逆相入力端子−との間に帰還抵抗Ｒ１８と抵抗Ｒ１９とが直列接続されて帰還抵抗値が増加し、入力側ではアナログスイッチＳＷ２がオンとなって抵抗Ｒ１７が迂回されて入力抵抗値が減少した状態となり、パルス電流ＴＲ２乃至ＴＲ１５が出力されるタイミングと比較して演算増幅器ＯＰ１及びこれに接続された各抵抗からなる反転増幅器の増幅利得が高くなる。これらにより、波形制御信号の論理レベルを“Ｈ”とした場合、比較波形生成回路２Ｃ’の出力端子２２の電圧波形、すなわち、比較波形は図９に示すように頂点近傍で非線形に振幅が増大する変形した三角波となる。
【００３９】
図６に示す直線性の高い三角波を比較波形と、サンプルホールド回路２Ａのサンプルホールド波形とを比較回路２Ｄにて比較する場合について、比較波形と、入力信号と、サンプルホールド波形との関係を図１０に示し、比較回路２Ｄの出力するＰＷＭ信号を図１１に示す。
【００４０】
図９に示す非線形に変形された三角波を比較波形と、サンプルホールド回路２Ａのサンプルホールド波形とを比較回路２Ｄにて比較する場合について、比較波形と、入力信号と、サンプルホールド波形との関係を図１２に示し、比較回路２Ｄの出力するＰＷＭ信号を図１３に示す。
【００４１】
図１０乃至図１３に示されるように、図６に示す直線性の高い三角波を比較波形とした場合、入力信号が特定レベル以上となると、変調率が急峻に制限されているのに対して、図９に示す変形三角波を比較波形とした場合では、比較波形が頂点近傍で非線形に振幅を増大させたものであるため、変調率を急峻に制限することはない。単電源でＤ級増幅器を駆動し、図９に示す変形三角波を比較波形とした場合のＰＷＭ信号を電流バッファ３及び低域濾波器４を通すと、図１４に示す入出力特性が得られる。このように特定レベル以上で連続的に変調率を制限することによって、従来のＤ級増幅器で飽和してしまう入力信号レベル下においても、歪を低減した出力が可能となる。特に音楽信号のような、起伏に富んだ波形の大振幅信号を入力したときにも、大振幅入力時に変調率を連続的に制限するため、歪を低減しながら平均音圧レベルを向上することも可能となる。
【００４２】
次に本発明の第３の実施例のパルス振幅変調器及びＤ級増幅器について説明する。本例では、変形三角波を生成する比較波形生成回路のさらに他の回路例を示す。図１５に示すように、本例の比較波形生成回路２Ｃ”では上記第１の実施例の比較波形生成回路２Ｃに制御回路２Ｃ１乃至２Ｃ３を追加している。
【００４３】
制御回路２Ｃ１は、アナログスッチＳＷ３と、ＮＡＮＤゲートＮＡ１０とインバータＩＮＶ４と、抵抗Ｒ２０とからなる。アナログスッチＳＷ３はＮチャネルＭＯＳトランジスタＱ５とＰチャネルＭＯＳトランジスタＱ６とのなすトランスミッションゲートからなり、演算増幅器ＯＰ１の逆相入力端子−と抵抗Ｒ１７との接続点６１と電源端子ＶＤＤとの間で抵抗Ｒ２０と直列接続されている。ＮＡＮＤゲートＮＡ１０の一方の入力端子にはパルス電流ＴＲ１を“Ｈ”とするＮＯＲゲートＮＯ１の出力端子Ａが接続され、ＮＡＮＤゲートＮＡ１０の他方の入力端子には波形制御端子Ｃｔ１が接続さている。ＮＡＮＤゲートＮＡ１０の出力端子は、アナログスッチＳＷ３のＰチャネルＭＯＳトランジスタＱ６のゲートに接続されるとともに、インバータＩＮＶ４を介してアナログスッチＳＷ３のＮチャネルＭＯＳトランジスタＱ５のゲートに接続されている。
【００４４】
制御回路２Ｃ２は、アナログスッチＳＷ４と、ＮＡＮＤゲートＮＡ１１とインバータＩＮＶ５及びＩＮＶ６と、抵抗Ｒ２１とからなる。アナログスッチＳＷ４はＮチャネルＭＯＳトランジスタＱ７とＰチャネルＭＯＳトランジスタＱ８とのなすトランスミッションゲートからなり、接続点６１と接地端子ＧＮＤとの間で抵抗Ｒ２１と直列接続されている。インバータＩＮＶ５の入力端子にはパルス電流ＴＲ１６を“Ｈ”とするＮＡＮＤゲートＮＡ１の出力端子Ｂが接続されている。ＮＡＮＤゲートＮＡ１１の一方の入力端子はインバータＩＮＶ５の出力端子が接続され、ＮＡＮＤゲートＮＡ１１の他方の入力端子には波形制御端子Ｃｔ１が接続さている。ＮＡＮＤゲートＮＡ１１の出力端子は、アナログスッチＳＷ４のＰチャネルＭＯＳトランジスタＱ８のゲートに接続されるとともに、インバータＩＮＶ６を介してアナログスッチＳＷ３のＮチャネルＭＯＳトランジスタＱ７のゲートに接続されている。
【００４５】
制御回路２Ｃ３は、アナログスッチＳＷ５と、インバータＩＮＶ７と、抵抗Ｒ２２とからなる。アナログスッチＳＷ５は、ＮチャネルＭＯＳトランジスタＱ９とＰチャネルＭＯＳトランジスタＱ１０とのなすトランスミッションゲートからなり、抵抗Ｒ１乃至Ｒ１６の電流加算点２１と演算増幅器１の正相入力端子＋との間で抵抗Ｒ２２と直列接続されている。
【００４６】
次に本例の動作について説明する。波形制御端子Ｃｔ１から入力する第１波形制御信号の論理レベルを“Ｌ”とすれば、その間ＮＡＮＤゲートＮＡ１０及びＮＡ１１の出力端子の論理レベルは“Ｈ”となり、アナログスイッチＳＷ３及びＳＷ４はオフとなる。波形制御端子Ｃｔ１から入力する第１波形制御信号の論理レベルを“Ｈ”とすると、パルス電流ＴＲ１が出力されるタイミングと、パルス電流ＴＲ１６の出力されないタイミングとにおいてＮＡＮＤゲートＮＡ１０、ＮＡ１１の出力端子の論理レベルは “Ｈ”となり、アナログスイッチＳＷ３及びＳＷ４はオンとなる。これによってパルス電流ＴＲ１が出力されるタイミングにおいて、抵抗Ｒ２０を介して接続点６１を電源端子ＶＤＤの電位に持ち上げる。パルス電流ＴＲ１６の出力されないタイミングにおいて、抵抗Ｒ２１を介して接続点６１を接地端子ＧＮＤ（０Ｖ）の電位に引き下げる。これによって演算増幅器ＯＰ１から比較波形として出力される三角波の振幅は頂点近傍において非線形に増大し、最大で電源端子ＶＤＤの電位まで持ち上げ、最小で接地端子ＧＮＤ（０Ｖ）の電位に引き下げる。
【００４７】
波形制御端子Ｃｔ２から入力する第２波形制御信号の論理レベルを“Ｌ”とすると、アナログスイッチＳＷ５がオフとなる。第２波形制御信号の論理レベルを“Ｈ”とすると、アナログスイッチＳＷ５がオンとなり、抵抗Ｒ２２を介して電流加算点２１の電位を電源端子ＶＤＤと接地端子ＧＮＤ（０Ｖ）との間の中点電位へ導入する。これによって演算増幅器ＯＰ１から比較波形として出力される三角波の振幅の圧縮を行うことが可能となり、圧縮しない場合と比べて変調率が高くなるために増幅率が上がる。
【００４８】
また、第１波形制御信号と第２波形制御信号とは互いに独立して設定でき、第１波形制御信号のみを“Ｈ”に設定したときには、図７に示した第２の実施例のものにおいて波形制御信号を“Ｈ”に設定したときと同等の効果を得ることができる。第２波形制御信号をハイレベルとしたときには、三角波の振幅を小さくする効果があり、図６の三角波の振幅を電源の中点を中心に圧縮した波形が得られる。
【００４９】
第１波形制御信号と第２波形制御信号とを共に“Ｈ”に設定し、生成された比較波形とサンプルホールド波形とを比較回路２Ｄにて比較する場合について、比較波形と、入力信号と、サンプルホールド波形との関係を図１６に示し、比較回路２Ｄの出力するＰＷＭ信号を図１７に示す。この場合、単電源でＤ級増幅器を駆動したとすれば入出力特性は図１８に示すようなものとなる。図１６に示されるように小振幅信号時の利得の増大と大振幅信号時の利得減少とを実現している。これにより、図１８に示すように、振幅を無信号から大振幅へ変化させていったときの入出力特性を連続したものとしている。これによって大振幅出力時及び低振幅出力時の歪率を改善することが可能となっている。
【００５０】
また、上記第１乃至第３の実施例において、１６個のＤフリップフロップＤ１乃至Ｄ１６からカウンタ２Ｂ１を構成し、各段の出力端子の制御を受けるＮＯＲゲートＮＯ１乃至ＮＯ８、ＮＡＮＤゲートＮＡ１乃至ＮＡ８等の論理ゲートからパルス電流ＴＲ１乃至ＴＲ１６を生成することとしたが、本発明はこれに限るものではない。例えば、同様の構成でカウンタの段数及び論理ゲート数を増加又は減少させて適宜な数のパルス電流を生成し、これらを電流加算しても良い。上記第１乃至第３の実施例においては、カウンタ、論理ゲート及び定電流源とからなる簡易な構成でパルス電流の生成が可能となっており、パルス振幅変調器及びＤ級増幅器の集積化あたってはサイズ的に有利なものとなっている。なお、カウンタ、論理ゲートに代えて各パルス電流の一周期分のパターンをメモリに格納し、クロックに従ってパターンを読み出すことによって各パルス電流を生成することも可能であるが、サイズ的には不利なものとなる。
【００５１】
また、上記第２及び第３の実施例において、端子Ａ、Ｂをそれぞれパルス電流ＴＲ１、ＴＲ１６に対応させてこれらに応じて演算増幅器ＯＰ１の逆相入力端子−の電位の制御するようにしたが、本発明はこれに限るものではない。例えば、端子Ａをパルス電流ＴＲ１乃至ＴＲ８の内の１つまたは複数の組み合わせに対応させ、対応させたパルス電流の出力タイミングに演算増幅器ＯＰ１の逆相入力端子−の電位を押し上げ、端子Ｂをパルス電流ＴＲ９乃至ＴＲ１６の内の１つまたは複数の組み合わせに対応させ、対応させたパルス電流の出力が途絶えたタイミングに演算増幅器ＯＰ１の逆相入力端子−の電位を引き下げるようにするなどして三角波形を適宜に変形するようにしても良い。例えば、比較波形となる三角波を、比較回路及びその後段で発生する出力信号の非線形の逆特性を予想した比較波形に変形することにより、比較回路及びその後段で発生する出力信号の非線形性を改善することが可能となる。このように、上記第２及び第３の実施例においては、比較波形は基本となる三角波を、その基となるパルス電流に対応して制御される論理ゲートとアナログスイッチによって波形整形するので、簡易な構成で所望の波形の比較波形を得ることができ、パルス振幅変調器及びＤ級増幅器の集積化あたってはサイズ的に有利なものとなっている。
【００５２】
【発明の効果】
本発明では、簡易な構成にて、比較波形の振幅の精度を改善するとともに、比較波形を波形整形することにより、大振幅出力時の歪率を改善すること、Ｄ級増幅器の比較回路と出力段とで発生する出力信号の非線形性を改善することが可能となる。
【００５３】
具体的には、本発明では、比較波形を複数のパルス電流を加算して生成しているため、パルス電流の値、加算パターン、周期等を個別に制御することにより、比較波形の振幅と周期とを個別に制御することができ、任意の振幅で比較波形の振幅精度を確保することが可能となる。
【００５４】
また、比較波形生成回路を入力抵抗回路と帰還抵抗回路とを接続した演算増幅器から構成し、入力抵抗回路を介して複数のパルス電流を入力して加算して比較波形を生成することによっては、簡易な構成にて所望の比較波形を得ることが可能となる。
【００５５】
また、基本となる比較波形、例えば、三角波を生成し、複数のパルス電流の少なくとも１つに対応して演算増幅器の入力端子に与える電位、入力抵抗回路の抵抗値及び帰還抵抗回路の抵抗値の内のいずれかまたはいくつかの組み合わせを制御し、比較波形を波形整形するので、簡易な構成にて所望の波形の比較波形を得ることが可能となる。
【００５６】
特に、比較波形を、三角波の頂点の近傍で振幅が非線形に増大する変形三角波とすることにより、連続的に小振幅信号時の利得を増大させ、大振幅信号時の利得を減少させることが可能となる。これにより、大振幅出力時及び低振幅出力時の歪率を改善することが可能となる。
【００５７】
また、比較波形となる三角波を、比較回路及びその後段で発生する出力信号の非線形の逆特性を予想した比較波形に変形することにより、比較回路及びその後段で発生する出力信号の非線形性を改善することが可能となる。
【図面の簡単な説明】
【図１】本発明の第１の実施例のパルス振幅変調器及びＤ級増幅器の構成を示すブロック図。
【図２】図１のパルス電流回路２Ｂ及び比較波形生成回路２Ｃの構成を示す電気回路図。
【図３】電流源ＴＲ１の構成を示す電気回路図。
【図４】図２のパルス電流回路２Ｂの動作説明のためのタイミングチャート。
【図５】図２の比較波形生成回路２Ｃの電流加算点２１の電流波形を示す波形図。
【図６】図２の比較波形生成回路２Ｃの出力端子２２の電圧波形を示す波形図。
【図７】本発明の第２の実施例のパルス振幅変調器及びＤ級増幅器のパルス電流回路２Ｂ及び比較波形生成回路２Ｃ’の構成を示す電気回路図。
【図８】図７の比較波形生成回路２Ｃ’の電流加算点２１の電流波形を示す波形図。
【図９】図７の比較波形生成回路２Ｃ’の出力端子２２の電圧波形を示す波形図。
【図１０】図７の比較波形生成回路２Ｃ’の生成する比較波形を三角波とした場合の入力信号、比較波形、サンプルホールド波形との関係を示す波形図。
【図１１】図７の比較波形生成回路２Ｃ’の生成する比較波形を三角波とした場合に得られるＰＷＭ信号の波形を示す波形図。
【図１２】図７の比較波形生成回路２Ｃ’の生成する比較波形を変形三角波とした場合の入力信号、比較波形、サンプルホールド波形との関係を示す波形図。
【図１３】図７の比較波形生成回路２Ｃ’の生成する比較波形を変形三角波とした場合に得られるＰＷＭ信号の波形を示す波形図。
【図１４】図７の比較波形生成回路２Ｃ’の生成する比較波形を変形三角波とした場合の第２の実施例のＤ級増幅器の入出力特性図。
【図１５】本発明の第３の実施例のパルス振幅変調器及びＤ級増幅器のパルス電流回路２Ｂ及び比較波形生成回路２Ｃ”の構成を示す電気回路図。
【図１６】図１５の比較波形生成回路２Ｃ”の生成する比較波形を変形三角波とした場合の入力信号、比較波形、サンプルホールド波形との関係を示す波形図。
【図１７】図１５の比較波形生成回路２Ｃ”の生成する比較波形を変形三角波とした場合に得られるＰＷＭ信号の波形を示す波形図。
【図１８】図１５の比較波形生成回路２Ｃ”の生成する比較波形を変形三角波とした場合の第３の実施例のＤ級増幅器の入出力特性図。
【図１９】従来のＤ級増幅器の入出力特性図。
【符号の説明】
１Ｄ級増幅器
２パルス幅変調器
２Ａサンプルホールド回路
２Ｂパルス電流回路
２Ｃ比較波形生成回路
２Ｄ比較回路
ＯＰ１演算増幅器
Ｒ１〜Ｒ１７入力抵抗回路（抵抗）
Ｒ１８、Ｒ１９帰還抵抗回路
２Ｃ０〜２Ｃ３制御回路

Claims

互いに位相の異なる複数のパルス電流を出力するパルス電流回路と、
上記複数のパルス電流の加算に基づく比較波形を出力する比較波形生成回路と、
入力信号をサンプルホールドしてサンプルホールド波形を出力するサンプルホールド回路と、
上記サンプルホールド波形と上記比較波形とを比較して上記入力信号をパルス幅変調したパルス幅変調信号を出力する比較回路と
を備えたことを特徴するパルス振幅変調器。
上記比較波形生成回路は、入力抵抗回路と帰還抵抗回路とを接続した演算増幅器を備え、上記入力抵抗回路を介して上記複数のパルス電流を入力することを特徴する請求項１に記載のパルス振幅変調器。
上記複数のパルス電流の少なくとも１つに対応して、上記演算増幅器の入力端子に与える電位、上記入力抵抗回路の抵抗値及び上記帰還抵抗回路の抵抗値の内のいずれかまたはいくつかの組み合わせを制御し、上記比較波形を波形整形する制御回路を備えることを特徴する請求項２に記載のパルス振幅変調器。
上記比較波形が三角波であることを特徴とする請求項１乃至３の何れかに記載のパルス振幅変調器。
上記比較波形が、三角波の頂点の近傍で振幅が非線形に増大する変形三角波であることを特徴とする請求項１乃至４の何れかに記載のパルス振幅変調器。
請求項１乃至５の何れかに記載のパルス振幅変調器を備えていることを特徴とするＤ級増幅器。