JP2004288716A - ＩｎＰ結晶基板表面の平坦・清浄化方法及びそれを用いた半導体デバイスの分子線エピタキシャル成長方法 - Google Patents
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Abstract
【課題】超高真空下でＩｎＰ結晶ウェーハの表面を原子的なオーダーで清浄化するＩｎＰ結晶基板表面の平坦・清浄化方法及びそれを用いた半導体デバイスの分子線エピタキシャル成長方法を提供する。
【解決手段】ＩｎＰ結晶ウェーハ表面の平坦・清浄化方法において、ＩｎＰ結晶ウェーハ表面を超高真空中で、温度３３０℃ないし４３０℃の温度範囲において熱処理を施すようにした。
【選択図】 図１
【解決手段】ＩｎＰ結晶ウェーハ表面の平坦・清浄化方法において、ＩｎＰ結晶ウェーハ表面を超高真空中で、温度３３０℃ないし４３０℃の温度範囲において熱処理を施すようにした。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、種々の半導体電子・光デバイスを作製するために用いられているエピタキシャル結晶薄膜成長方法に係り、特にＩｎＰ単結晶を基板としてその上に種々の化合物半導体薄膜を分子線エピタキシャル（ＭＢＥ）成長をする時の、ＩｎＰ単結晶基板表面を平坦・清浄化（クリーニング）するための、簡便にして再現性の良いＩｎＰ結晶基板（ウェーハ）表面の平坦・清浄化（クリーニング）方法に関するものである。
【０００２】
【従来の技術】
基板となる半導体結晶ウェーハの表面には酸化膜や炭化物、窒化物その他の不純物が付着しており、これを除去して原子的なオーダーで清浄な結晶表面を実現すること〔基板表面の平坦・清浄（平坦かつ清浄）化（クリーニング）〕は、その上に形成される薄膜結晶の結晶性にとって極めて重要である。
【０００３】
特に、燐化インジウム（ＩｎＰ）基板を用いるＭＢＥ成長においては、従来、成長室内に燐（Ｐ）の蒸気圧雰囲気を作製して、この中で基板の熱処理（アニール）を施すという方法によって基板表面を清浄化（クリーニング）してきた（下記非特許文献１、２参照）。
【０００４】
この方法では、Ｐの雰囲気を作製するためにＰの蒸発源〔固体燐を含んだＫ−セル、あるいはフォスフィン（ＰＨ３ ）などのガス供給源〕を必要とする。
【０００５】
しかし、Ｐは蒸気圧が高く、しかも毒性、発火性があるのでその扱いは難しく、特に装置のメンテナンス時などに装置内に蓄積したＰを除去する作業は危険を伴う。
【０００６】
さらに、ＩｎＰ基板上にエピタキシャル成長させる半導体薄膜内にＰを含まない場合が多いので、基板清浄化（クリーニング）だけのためにＰの蒸発源を備えるのは不経済でもある。
【０００７】
このような場合、成長させるエピタキシャル結晶薄膜に含まれる他のＶ族元素、たとえば砒素（Ａｓ）の雰囲気を作り、その中でＩｎＰ基板にアニーリングを施す方法もあるが、成功の再現性は高くない（下記非特許文献３参照）。
【０００８】
また、いずれにしても、Ｐを用いる場合、基板表面清浄化（クリーニング）プロセスは成長室内で行われる。それゆえ、そのエピタキシャル結晶薄膜成長過程で基板表面に付着している不純物はもとより、基板ホルダーからも不純物ガスが発生して、成長室のせっかくの高真空が劣化してしまい、結果として成長膜に不純物が取り込まれることになる等、望ましくないことが生じる。
【０００９】
【非特許文献１】
Ｂ．Ｉ．Ｍｉｌｌｅｒ，Ｊ．Ｈ．ＭｃＦｅｅ，Ｒ．Ｊ．Ｍａｒｔｉｎ，ａｎｄＰ．Ｋ．Ｔｉｅｎ；Ａｐｐｌ．Ｐｈｙｓ．Ｌｅｔｔ．，ｖｏｌ．３３，ｐｐ．４４（１９７８）
【非特許文献２】
Ｙ．Ｋａｗａｍｕｒａ，Ｍ．Ｉｋｅｄａ，Ｈ．Ａｓａｈｉ，ａｎｄ Ｈ．Ｏｋａｍｏｔｏ；Ａｐｐｌ．Ｐｈｙｓ．Ｌｅｔｔ．，ｖｏｌ．３５，Ｎｏ．７，ｐｐ．４８１−４８４（１９７９）
【非特許文献３】
Ｇ．Ｊ．Ｄａｖｉｅｓ，Ｒ．Ｈｅｃｋｉｎｇｂｏｔｔｏｍ，Ｈ．Ｏｈｎｏ，Ｃ．Ｅ．Ｃ．Ｗｏｏｄ，ａｎｄ Ａ．Ｒ．Ｃａｒａｗａ；Ａｐｐｌ．Ｐｈｙｓ．Ｌｅｔｔ．，ｖｏｌ．３７，ｐｐ．２９０（１９８０）
【非特許文献４】
Ｋ．Ｂｉｅｒｍａｎｎ，Ｈ．Ｋｕｎｚｅｌ，ａｎｄ Ｅｌｓａｅｓｓｅｒ；Ｉｎｓｔ．Ｐｈｙｓ．Ｃｏｎｆ．Ｓｅｒ．Ｎｏ．１６６：Ｃｈａｐｔｅｒ２，ｐｐ．３５−３８，Ｐａｐｅｒ ｐｒｅｓｅｎｔｅｄ ａｔ ２６ｔｈ Ｉｎｔ．Ｓｙｍｐ．Ｃｏｍｐｏｕｎｄ Ｓｅｍｉｃｏｎｄｕｃｔｏｒｓ，Ｂｅｒｌｉｎ，Ｇｅｒｍａｎｙ，２２−２６ Ａｕｇｕｓｔ １９９９
【００１０】
【発明が解決しようとする課題】
上記したように、ＩｎＰ基板表面の平坦・清浄化（クリーニング）方法において、Ｐの蒸発源を用いなければならないことが一つの課題である。また、そのために、清浄化（クリーニング）のプロセスをエピタキシャル結晶薄膜成長室ではなく、その隣の（Ｐの雰囲気のない）基板準備室において行うことが出来ないということも課題である。
【００１１】
本発明は、上記状況に鑑みて、超高真空下でＩｎＰ結晶ウェーハの表面を原子的なオーダーで平坦・清浄化するＩｎＰ結晶基板表面の平坦・清浄化方法及びそれを用いた半導体デバイスの分子線エピタキシャル成長方法を提供することを目的とする。
【００１２】
【課題を解決するための手段】
本発明は、上記目的を達成するために、
〔１〕ＩｎＰ結晶基板表面の平坦・清浄化方法において、ＩｎＰ結晶基板表面を超高真空中で、３３０℃ないし４３０℃の温度範囲において熱処理を施すことを特徴とする。
【００１３】
〔２〕上記〔１〕記載のＩｎＰ結晶基板表面の平坦・清浄化方法において、前記熱処理を５ないし３０分間施すことを特徴とする。
【００１４】
〔３〕半導体デバイスの分子線エピタキシャル成長方法において、成長室に隣接する基板準備室において、ＩｎＰ結晶基板表面を超高真空中で、３３０℃ないし４３０℃の温度範囲において熱処理を施し、その後、前記成長室においてそのＩｎＰ結晶基板上にエピタキシャル結晶薄膜を成長させることを特徴とする。
【００１５】
〔４〕上記〔３〕記載の半導体デバイスの分子線エピタキシャル成長方法において、前記熱処理を５ないし３０分間施すことを特徴とする。
【００１６】
〔５〕上記〔４〕記載の半導体デバイスの分子線エピタキシャル成長方法において、前記ＩｎＰ結晶基板上に分子線エピタキシャル成長を用いて作製した混晶Ｉｎｘ Ｇａ１−ｘ Ａｓおよび混晶Ｉｎｙ Ａｌ１−ｙ Ａｓを交互に積層した超薄膜多層構造（多重量子井戸構造−ＭＱＷ）のエピタキシャル結晶薄膜を成長させ、光半導体素子を製造することを特徴とする。
【００１７】
本発明は、Ｐの雰囲気のない、純粋な真空下で、単にアニールするだけでＩｎＰ基板表面の平坦・清浄化を達成することができる。
【００１８】
【発明の実施の形態】
以下、本発明の実施の形態について詳細に説明する。
【００１９】
以下、本発明の実施例について詳述する。
【００２０】
図１は本発明の実施例の種々の温度でアニール中のＩｎＰ結晶基板（００１）表面からの反射高エネルギー電子線回折（ＲＨＥＥＤ）像を示す図である。
【００２１】
（００１）面をもつＩｎＰ単結晶基板を、Ｐ蒸気圧の無い基板準備室で超高真空中でアニールしながら反射高エネルギー電子線回折（ＲＨＥＥＤ）像を観察していくと、図１に示すように変化していく。
【００２２】
すなわち、アニール温度３３０℃で結晶表面から図１（ａ）に示すようにストリーク状のＲＨＥＥＤ像が見え始め、さらに温度を上げていくと表面超構造を伴うストリーク状のＲＨＥＥＤ像が見られる。
【００２３】
３８０℃では図１（ｂ）に示すようにストリーク状のＲＨＥＥＤ像が最も鮮明になる。これは結晶表面が原子オーダーで平坦・清浄であることを示すものである。
【００２４】
次に、４３０℃（図示なし）でも、ＲＨＥＥＤパターンはまだ鮮明である。さらに高い温度である４４０℃以上になると、図１（ｃ）に示すようにＲＨＥＥＤ像がぼやけてくるが、これは結晶表面からＰが選択的に蒸発して、Ｉｎが取り残されてドロップレット状になり、その結果、表面が凹凸となることを示すものである。上記熱処理は５ないし３０分間施すようにする。ただし、その処理時間に限定されるものではない。
【００２５】
このことから、３３０℃〜４３０℃の温度範囲でＩｎＰ単結晶基板をアニールすると、結晶表面に存在していた不純物は昇華によって除去され、平坦で清浄な結晶表面が実現されることが分かる。
【００２６】
上記したように、本発明によれば、ＩｎＰ単結晶基板を、Ｐ蒸気圧の無い超高真空中でアニールしていくと、アニール温度３３０℃で結晶表面からストリーク状の反射高エネルギー電子線回折（ＲＨＥＥＤ）像が見え始め、さらに温度を上げていくと表面超構造を伴うストリーク状のＲＨＥＥＤ像が見られ、３８０℃で最も鮮明になる。これは結晶表面が原子オーダーで平坦で清浄であることを示すものである。さらに高い温度である４４０℃以上になると、ＲＨＥＥＤ像がぼやけてくるが、これは結晶表面からＰが選択的に蒸発して、Ｉｎが取り残されてドロップレット状になり、その結果、表面は凹凸となることを示すものである。このことから、３３０℃〜４３０℃の温度範囲でアニールすると結晶表面に存在していた不純物は昇華によって除去され、平坦で清浄な結晶表面が実現される。
【００２７】
このようにして、基板準備室で準備された平坦で清浄な結晶基板を成長室に搬送して、結晶表面上に混晶Ｉｎｘ Ｇａ１−ｘ Ａｓおよび混晶Ｉｎｙ Ａｌ１−ｙ Ａｓを交互に積層した超薄膜多層構造（多重量子井戸構造−ＭＱＷ）のエピタキシャル結晶薄膜を通常の条件で成長すると、表面が平坦で鏡面であるエピタキシャル結晶薄膜を得ることができ、そのｘ線回折パターンは良好な結晶性をもったエピタキシャル結晶薄膜であることを示す。その電気的な性質として、その電子濃度と移動度は通常の良好な値を示し、さらに、室温で強い蛍光（ホトルミネッセンス）が得られており、良好な光学的性質を示しているといえる。
【００２８】
以下に実施例をもって詳述する。
【００２９】
図２は本発明の実施例を示すＩｎＰ基板上に成長するエピタキシャル結晶薄膜の層構造を示す図である。
【００３０】
この図に示すように、上述の方法で製造した平坦・清浄なＩｎＰ単結晶基板１表面上にエッチストップ層２、さらにその上に混晶Ｉｎｘ Ｇａ１−ｘ Ａｓ（ｘ＝０．５３）および混晶Ｉｎｙ Ａｌ１−ｙ Ａｓ（ｙ＝０．５２）を交互に積層した超薄膜多層構造（多重量子井戸構造−ＭＱＷ）のエピタキシャル結晶薄膜３を通常の条件（成長温度５００−５７０℃、成長速度１−３原子層／秒、Ｉｎｘ Ｇａ１−ｘ Ａｓ量子井戸層厚３−１０ｎｍ、Ｉｎｙ Ａｌ１−ｙ Ａｓ障壁層厚３−１０ｎｍ、周期１−１００）で成長すると、表面が平坦で鏡面であるエピタキシャル結晶薄膜が得られた。
【００３１】
エッチストップ層（１００ｎｍ）２およびキャップ層（１００ｎｍ）４の組成は何れも混晶Ｉｎｙ Ａｌ１−ｙ Ａｓ（ｙ＝０．５２）である。
【００３２】
図３はエピタキシャル結晶薄膜表面のノマルスキー顕微鏡像である。この像よりエピタキシャル結晶薄膜表面が平坦であることがわかる。
【００３３】
そのエピタキシャル膜結晶の（４００）ｘ線回折パターンが図４に示されている。この図において、横軸は角度θ（度）、縦軸はカウント数である。
【００３４】
この図より、このように成長したＭＱＷエピタキシャル結晶で、ＭＱＷ構造によるサテライト回折ピークが高次まで観測できる良好な結晶性をもったエピタキシャル結晶薄膜であることが分かる。
【００３５】
このエピタキシャル結晶薄膜の光吸収スペクトルを図５に示す。この図において、横軸は波長（ｎｍ）、縦軸は吸収係数ａＬ［（吸収係数）×（試料厚さ）］を示している。
【００３６】
この図によれば、ＭＱＷ構造特有のステップ構造を有する吸収スペクトルが得られている。
【００３７】
さらに、図６には５７０℃で成長したエピタキシャル結晶薄膜の室温ホトルミネッセンススペクトルを示す。この図において、横軸は波長λ（ｎｍ）とフォトンエネルギーＥ（ｅＶ）、縦軸は強度（相対単位）を示している。この図によれば、室温で強いホトルミネッセンスが得られていることを示している。このような層構造をもつエピタキシャル結晶薄膜を３３０℃〜４３０℃の間で成長温度を様々に変えて作製した。
【００３８】
なお、ホール効果の測定により、その電子濃度と抵抗率を求め、上記非特許文献４で発表されているデータと比較した結果を図７に示す。この図おいて、横軸は成長温度（℃）、縦軸はキャリア密度（ｃｍ−３）を示している。本発明で得られたエピタキシャル結晶薄膜は、従来の標準的な手法で得られたエピタキシャル結晶薄膜と同様の電気的性質を示すことがわかる。
【００３９】
このように、本発明で平坦・清浄化（クリーニング）したＩｎＰ基板の上にＭＢＥ法を用いて作製した混晶Ｉｎｘ Ｇａ１−ｘ Ａｓ（ｘ＝０．５３）および混晶Ｉｎｙ Ａｌ１−ｙ Ａｓ（ｙ＝０．５２）を交互に積層した超薄膜多層構造（多重量子井戸構造−ＭＱＷ）のエピタキシャル結晶薄膜は、電気的にも光学的にも良好な性質を示しているといえる。
【００４０】
特に、図７に示したように、本発明により作製した複数枚のエピタキシャル結晶薄膜に関するデータが既発表論文に出ているデータ曲線に良く一致することから見ても、本発明による基板の平坦・清浄化技術が再現性の高い技術であることが分かる。
【００４１】
なお、本発明は上記実施例に限定されるものではなく、本発明の趣旨に基づいて種々の変形が可能であり、これらを本発明の範囲から排除するものではない。
【００４２】
【発明の効果】
以上、詳細に説明したように、本発明は、ＩｎＰを基板とするＭＢＥ法において従来より課題であったＩｎＰ結晶基板表面の平坦・清浄化技術について新しい方法を提供した。それはＰの雰囲気のない、純粋な真空下で、単にアニールするだけでＩｎＰ基板表面の清浄化と平坦化が達成される。
【００４３】
この平坦・清浄化方法は極めて簡便であり、また再現性にも富むものである。ＩｎＰ基板上のＭＢＥ技術は超高速電子半導体デバイスおよび光通信用の発光半導体デバイスの作製に欠くことのできない技術であるが、そのもっとも未開拓の部分である基板表面の平坦・清浄化法について解決策を与えることとなり、本発明は工業的な利用価値が著大である。
【図面の簡単な説明】
【図１】本発明の実施例を示す種々の温度でアニール中のＩｎＰ結晶基板（００１）表面からの反射高エネルギー電子線回折（ＲＨＥＥＤ）像を示す図である。
【図２】本発明の実施例を示すＩｎＰ基板上に成長するエピタキシャル結晶薄膜の層構造を示す図である。
【図３】本発明にかかる作製したエピタキシャル結晶薄膜表面のノマルスキー顕微鏡像を示す図である。
【図４】本発明にかかる作製したエピタキシャル膜結晶の（４００）ｘ線回折パターンを示す図である。
【図５】本発明にかかる作製したエピタキシャル膜結晶の光吸収スペクトルを示す図である。
【図６】本発明にかかる５７０℃で成長したエピタキシャル結晶薄膜の室温ホトルミネッセンススペクトルを示す図である。
【図７】本発明にかかる作製したエピタキシャル膜結晶のホール効果測定結果を示す図である。
【符号の説明】
１ ＩｎＰ単結晶基板
２ エッチストップ層
３ 超薄膜多層構造（多重量子井戸構造−ＭＱＷ）のエピタキシャル結晶薄膜
４ キャップ層
【発明の属する技術分野】
本発明は、種々の半導体電子・光デバイスを作製するために用いられているエピタキシャル結晶薄膜成長方法に係り、特にＩｎＰ単結晶を基板としてその上に種々の化合物半導体薄膜を分子線エピタキシャル（ＭＢＥ）成長をする時の、ＩｎＰ単結晶基板表面を平坦・清浄化（クリーニング）するための、簡便にして再現性の良いＩｎＰ結晶基板（ウェーハ）表面の平坦・清浄化（クリーニング）方法に関するものである。
【０００２】
【従来の技術】
基板となる半導体結晶ウェーハの表面には酸化膜や炭化物、窒化物その他の不純物が付着しており、これを除去して原子的なオーダーで清浄な結晶表面を実現すること〔基板表面の平坦・清浄（平坦かつ清浄）化（クリーニング）〕は、その上に形成される薄膜結晶の結晶性にとって極めて重要である。
【０００３】
特に、燐化インジウム（ＩｎＰ）基板を用いるＭＢＥ成長においては、従来、成長室内に燐（Ｐ）の蒸気圧雰囲気を作製して、この中で基板の熱処理（アニール）を施すという方法によって基板表面を清浄化（クリーニング）してきた（下記非特許文献１、２参照）。
【０００４】
この方法では、Ｐの雰囲気を作製するためにＰの蒸発源〔固体燐を含んだＫ−セル、あるいはフォスフィン（ＰＨ３ ）などのガス供給源〕を必要とする。
【０００５】
しかし、Ｐは蒸気圧が高く、しかも毒性、発火性があるのでその扱いは難しく、特に装置のメンテナンス時などに装置内に蓄積したＰを除去する作業は危険を伴う。
【０００６】
さらに、ＩｎＰ基板上にエピタキシャル成長させる半導体薄膜内にＰを含まない場合が多いので、基板清浄化（クリーニング）だけのためにＰの蒸発源を備えるのは不経済でもある。
【０００７】
このような場合、成長させるエピタキシャル結晶薄膜に含まれる他のＶ族元素、たとえば砒素（Ａｓ）の雰囲気を作り、その中でＩｎＰ基板にアニーリングを施す方法もあるが、成功の再現性は高くない（下記非特許文献３参照）。
【０００８】
また、いずれにしても、Ｐを用いる場合、基板表面清浄化（クリーニング）プロセスは成長室内で行われる。それゆえ、そのエピタキシャル結晶薄膜成長過程で基板表面に付着している不純物はもとより、基板ホルダーからも不純物ガスが発生して、成長室のせっかくの高真空が劣化してしまい、結果として成長膜に不純物が取り込まれることになる等、望ましくないことが生じる。
【０００９】
【非特許文献１】
Ｂ．Ｉ．Ｍｉｌｌｅｒ，Ｊ．Ｈ．ＭｃＦｅｅ，Ｒ．Ｊ．Ｍａｒｔｉｎ，ａｎｄＰ．Ｋ．Ｔｉｅｎ；Ａｐｐｌ．Ｐｈｙｓ．Ｌｅｔｔ．，ｖｏｌ．３３，ｐｐ．４４（１９７８）
【非特許文献２】
Ｙ．Ｋａｗａｍｕｒａ，Ｍ．Ｉｋｅｄａ，Ｈ．Ａｓａｈｉ，ａｎｄ Ｈ．Ｏｋａｍｏｔｏ；Ａｐｐｌ．Ｐｈｙｓ．Ｌｅｔｔ．，ｖｏｌ．３５，Ｎｏ．７，ｐｐ．４８１−４８４（１９７９）
【非特許文献３】
Ｇ．Ｊ．Ｄａｖｉｅｓ，Ｒ．Ｈｅｃｋｉｎｇｂｏｔｔｏｍ，Ｈ．Ｏｈｎｏ，Ｃ．Ｅ．Ｃ．Ｗｏｏｄ，ａｎｄ Ａ．Ｒ．Ｃａｒａｗａ；Ａｐｐｌ．Ｐｈｙｓ．Ｌｅｔｔ．，ｖｏｌ．３７，ｐｐ．２９０（１９８０）
【非特許文献４】
Ｋ．Ｂｉｅｒｍａｎｎ，Ｈ．Ｋｕｎｚｅｌ，ａｎｄ Ｅｌｓａｅｓｓｅｒ；Ｉｎｓｔ．Ｐｈｙｓ．Ｃｏｎｆ．Ｓｅｒ．Ｎｏ．１６６：Ｃｈａｐｔｅｒ２，ｐｐ．３５−３８，Ｐａｐｅｒ ｐｒｅｓｅｎｔｅｄ ａｔ ２６ｔｈ Ｉｎｔ．Ｓｙｍｐ．Ｃｏｍｐｏｕｎｄ Ｓｅｍｉｃｏｎｄｕｃｔｏｒｓ，Ｂｅｒｌｉｎ，Ｇｅｒｍａｎｙ，２２−２６ Ａｕｇｕｓｔ １９９９
【００１０】
【発明が解決しようとする課題】
上記したように、ＩｎＰ基板表面の平坦・清浄化（クリーニング）方法において、Ｐの蒸発源を用いなければならないことが一つの課題である。また、そのために、清浄化（クリーニング）のプロセスをエピタキシャル結晶薄膜成長室ではなく、その隣の（Ｐの雰囲気のない）基板準備室において行うことが出来ないということも課題である。
【００１１】
本発明は、上記状況に鑑みて、超高真空下でＩｎＰ結晶ウェーハの表面を原子的なオーダーで平坦・清浄化するＩｎＰ結晶基板表面の平坦・清浄化方法及びそれを用いた半導体デバイスの分子線エピタキシャル成長方法を提供することを目的とする。
【００１２】
【課題を解決するための手段】
本発明は、上記目的を達成するために、
〔１〕ＩｎＰ結晶基板表面の平坦・清浄化方法において、ＩｎＰ結晶基板表面を超高真空中で、３３０℃ないし４３０℃の温度範囲において熱処理を施すことを特徴とする。
【００１３】
〔２〕上記〔１〕記載のＩｎＰ結晶基板表面の平坦・清浄化方法において、前記熱処理を５ないし３０分間施すことを特徴とする。
【００１４】
〔３〕半導体デバイスの分子線エピタキシャル成長方法において、成長室に隣接する基板準備室において、ＩｎＰ結晶基板表面を超高真空中で、３３０℃ないし４３０℃の温度範囲において熱処理を施し、その後、前記成長室においてそのＩｎＰ結晶基板上にエピタキシャル結晶薄膜を成長させることを特徴とする。
【００１５】
〔４〕上記〔３〕記載の半導体デバイスの分子線エピタキシャル成長方法において、前記熱処理を５ないし３０分間施すことを特徴とする。
【００１６】
〔５〕上記〔４〕記載の半導体デバイスの分子線エピタキシャル成長方法において、前記ＩｎＰ結晶基板上に分子線エピタキシャル成長を用いて作製した混晶Ｉｎｘ Ｇａ１−ｘ Ａｓおよび混晶Ｉｎｙ Ａｌ１−ｙ Ａｓを交互に積層した超薄膜多層構造（多重量子井戸構造−ＭＱＷ）のエピタキシャル結晶薄膜を成長させ、光半導体素子を製造することを特徴とする。
【００１７】
本発明は、Ｐの雰囲気のない、純粋な真空下で、単にアニールするだけでＩｎＰ基板表面の平坦・清浄化を達成することができる。
【００１８】
【発明の実施の形態】
以下、本発明の実施の形態について詳細に説明する。
【００１９】
以下、本発明の実施例について詳述する。
【００２０】
図１は本発明の実施例の種々の温度でアニール中のＩｎＰ結晶基板（００１）表面からの反射高エネルギー電子線回折（ＲＨＥＥＤ）像を示す図である。
【００２１】
（００１）面をもつＩｎＰ単結晶基板を、Ｐ蒸気圧の無い基板準備室で超高真空中でアニールしながら反射高エネルギー電子線回折（ＲＨＥＥＤ）像を観察していくと、図１に示すように変化していく。
【００２２】
すなわち、アニール温度３３０℃で結晶表面から図１（ａ）に示すようにストリーク状のＲＨＥＥＤ像が見え始め、さらに温度を上げていくと表面超構造を伴うストリーク状のＲＨＥＥＤ像が見られる。
【００２３】
３８０℃では図１（ｂ）に示すようにストリーク状のＲＨＥＥＤ像が最も鮮明になる。これは結晶表面が原子オーダーで平坦・清浄であることを示すものである。
【００２４】
次に、４３０℃（図示なし）でも、ＲＨＥＥＤパターンはまだ鮮明である。さらに高い温度である４４０℃以上になると、図１（ｃ）に示すようにＲＨＥＥＤ像がぼやけてくるが、これは結晶表面からＰが選択的に蒸発して、Ｉｎが取り残されてドロップレット状になり、その結果、表面が凹凸となることを示すものである。上記熱処理は５ないし３０分間施すようにする。ただし、その処理時間に限定されるものではない。
【００２５】
このことから、３３０℃〜４３０℃の温度範囲でＩｎＰ単結晶基板をアニールすると、結晶表面に存在していた不純物は昇華によって除去され、平坦で清浄な結晶表面が実現されることが分かる。
【００２６】
上記したように、本発明によれば、ＩｎＰ単結晶基板を、Ｐ蒸気圧の無い超高真空中でアニールしていくと、アニール温度３３０℃で結晶表面からストリーク状の反射高エネルギー電子線回折（ＲＨＥＥＤ）像が見え始め、さらに温度を上げていくと表面超構造を伴うストリーク状のＲＨＥＥＤ像が見られ、３８０℃で最も鮮明になる。これは結晶表面が原子オーダーで平坦で清浄であることを示すものである。さらに高い温度である４４０℃以上になると、ＲＨＥＥＤ像がぼやけてくるが、これは結晶表面からＰが選択的に蒸発して、Ｉｎが取り残されてドロップレット状になり、その結果、表面は凹凸となることを示すものである。このことから、３３０℃〜４３０℃の温度範囲でアニールすると結晶表面に存在していた不純物は昇華によって除去され、平坦で清浄な結晶表面が実現される。
【００２７】
このようにして、基板準備室で準備された平坦で清浄な結晶基板を成長室に搬送して、結晶表面上に混晶Ｉｎｘ Ｇａ１−ｘ Ａｓおよび混晶Ｉｎｙ Ａｌ１−ｙ Ａｓを交互に積層した超薄膜多層構造（多重量子井戸構造−ＭＱＷ）のエピタキシャル結晶薄膜を通常の条件で成長すると、表面が平坦で鏡面であるエピタキシャル結晶薄膜を得ることができ、そのｘ線回折パターンは良好な結晶性をもったエピタキシャル結晶薄膜であることを示す。その電気的な性質として、その電子濃度と移動度は通常の良好な値を示し、さらに、室温で強い蛍光（ホトルミネッセンス）が得られており、良好な光学的性質を示しているといえる。
【００２８】
以下に実施例をもって詳述する。
【００２９】
図２は本発明の実施例を示すＩｎＰ基板上に成長するエピタキシャル結晶薄膜の層構造を示す図である。
【００３０】
この図に示すように、上述の方法で製造した平坦・清浄なＩｎＰ単結晶基板１表面上にエッチストップ層２、さらにその上に混晶Ｉｎｘ Ｇａ１−ｘ Ａｓ（ｘ＝０．５３）および混晶Ｉｎｙ Ａｌ１−ｙ Ａｓ（ｙ＝０．５２）を交互に積層した超薄膜多層構造（多重量子井戸構造−ＭＱＷ）のエピタキシャル結晶薄膜３を通常の条件（成長温度５００−５７０℃、成長速度１−３原子層／秒、Ｉｎｘ Ｇａ１−ｘ Ａｓ量子井戸層厚３−１０ｎｍ、Ｉｎｙ Ａｌ１−ｙ Ａｓ障壁層厚３−１０ｎｍ、周期１−１００）で成長すると、表面が平坦で鏡面であるエピタキシャル結晶薄膜が得られた。
【００３１】
エッチストップ層（１００ｎｍ）２およびキャップ層（１００ｎｍ）４の組成は何れも混晶Ｉｎｙ Ａｌ１−ｙ Ａｓ（ｙ＝０．５２）である。
【００３２】
図３はエピタキシャル結晶薄膜表面のノマルスキー顕微鏡像である。この像よりエピタキシャル結晶薄膜表面が平坦であることがわかる。
【００３３】
そのエピタキシャル膜結晶の（４００）ｘ線回折パターンが図４に示されている。この図において、横軸は角度θ（度）、縦軸はカウント数である。
【００３４】
この図より、このように成長したＭＱＷエピタキシャル結晶で、ＭＱＷ構造によるサテライト回折ピークが高次まで観測できる良好な結晶性をもったエピタキシャル結晶薄膜であることが分かる。
【００３５】
このエピタキシャル結晶薄膜の光吸収スペクトルを図５に示す。この図において、横軸は波長（ｎｍ）、縦軸は吸収係数ａＬ［（吸収係数）×（試料厚さ）］を示している。
【００３６】
この図によれば、ＭＱＷ構造特有のステップ構造を有する吸収スペクトルが得られている。
【００３７】
さらに、図６には５７０℃で成長したエピタキシャル結晶薄膜の室温ホトルミネッセンススペクトルを示す。この図において、横軸は波長λ（ｎｍ）とフォトンエネルギーＥ（ｅＶ）、縦軸は強度（相対単位）を示している。この図によれば、室温で強いホトルミネッセンスが得られていることを示している。このような層構造をもつエピタキシャル結晶薄膜を３３０℃〜４３０℃の間で成長温度を様々に変えて作製した。
【００３８】
なお、ホール効果の測定により、その電子濃度と抵抗率を求め、上記非特許文献４で発表されているデータと比較した結果を図７に示す。この図おいて、横軸は成長温度（℃）、縦軸はキャリア密度（ｃｍ−３）を示している。本発明で得られたエピタキシャル結晶薄膜は、従来の標準的な手法で得られたエピタキシャル結晶薄膜と同様の電気的性質を示すことがわかる。
【００３９】
このように、本発明で平坦・清浄化（クリーニング）したＩｎＰ基板の上にＭＢＥ法を用いて作製した混晶Ｉｎｘ Ｇａ１−ｘ Ａｓ（ｘ＝０．５３）および混晶Ｉｎｙ Ａｌ１−ｙ Ａｓ（ｙ＝０．５２）を交互に積層した超薄膜多層構造（多重量子井戸構造−ＭＱＷ）のエピタキシャル結晶薄膜は、電気的にも光学的にも良好な性質を示しているといえる。
【００４０】
特に、図７に示したように、本発明により作製した複数枚のエピタキシャル結晶薄膜に関するデータが既発表論文に出ているデータ曲線に良く一致することから見ても、本発明による基板の平坦・清浄化技術が再現性の高い技術であることが分かる。
【００４１】
なお、本発明は上記実施例に限定されるものではなく、本発明の趣旨に基づいて種々の変形が可能であり、これらを本発明の範囲から排除するものではない。
【００４２】
【発明の効果】
以上、詳細に説明したように、本発明は、ＩｎＰを基板とするＭＢＥ法において従来より課題であったＩｎＰ結晶基板表面の平坦・清浄化技術について新しい方法を提供した。それはＰの雰囲気のない、純粋な真空下で、単にアニールするだけでＩｎＰ基板表面の清浄化と平坦化が達成される。
【００４３】
この平坦・清浄化方法は極めて簡便であり、また再現性にも富むものである。ＩｎＰ基板上のＭＢＥ技術は超高速電子半導体デバイスおよび光通信用の発光半導体デバイスの作製に欠くことのできない技術であるが、そのもっとも未開拓の部分である基板表面の平坦・清浄化法について解決策を与えることとなり、本発明は工業的な利用価値が著大である。
【図面の簡単な説明】
【図１】本発明の実施例を示す種々の温度でアニール中のＩｎＰ結晶基板（００１）表面からの反射高エネルギー電子線回折（ＲＨＥＥＤ）像を示す図である。
【図２】本発明の実施例を示すＩｎＰ基板上に成長するエピタキシャル結晶薄膜の層構造を示す図である。
【図３】本発明にかかる作製したエピタキシャル結晶薄膜表面のノマルスキー顕微鏡像を示す図である。
【図４】本発明にかかる作製したエピタキシャル膜結晶の（４００）ｘ線回折パターンを示す図である。
【図５】本発明にかかる作製したエピタキシャル膜結晶の光吸収スペクトルを示す図である。
【図６】本発明にかかる５７０℃で成長したエピタキシャル結晶薄膜の室温ホトルミネッセンススペクトルを示す図である。
【図７】本発明にかかる作製したエピタキシャル膜結晶のホール効果測定結果を示す図である。
【符号の説明】
１ ＩｎＰ単結晶基板
２ エッチストップ層
３ 超薄膜多層構造（多重量子井戸構造−ＭＱＷ）のエピタキシャル結晶薄膜
４ キャップ層
Claims (5)
- ＩｎＰ結晶基板表面を超高真空中で、３３０℃ないし４３０℃の温度範囲において熱処理を施すことを特徴とするＩｎＰ結晶基板表面の平坦・清浄化方法。
- 請求項１記載のＩｎＰ結晶基板表面の平坦・清浄化方法において、前記熱処理を５ないし３０分間施すことを特徴とするＩｎＰ結晶基板表面の平坦・清浄化方法。
- 成長室に隣接する基板準備室において、ＩｎＰ結晶基板表面を超高真空中で、３３０℃ないし４３０℃の温度範囲において熱処理を施し、その後、前記成長室においてそのＩｎＰ結晶基板上にエピタキシャル結晶薄膜を成長させることを特徴とする半導体デバイスの分子線エピタキシャル成長方法。
- 請求項３記載の半導体デバイスの分子線エピタキシャル成長方法において、前記熱処理を５ないし３０分間施すことを特徴とする半導体デバイスの分子線エピタキシャル成長方法。
- 請求項４記載の半導体デバイスの分子線エピタキシャル成長方法において、前記ＩｎＰ結晶基板上に分子線エピタキシャル成長を用いて作製した混晶Ｉｎｘ Ｇａ１−ｘ Ａｓおよび混晶Ｉｎｙ Ａｌ１−ｙ Ａｓを交互に積層した超薄膜多層構造（多重量子井戸構造−ＭＱＷ）のエピタキシャル結晶薄膜を成長させ、光半導体素子を製造することを特徴とする半導体デバイスの分子線エピタキシャル成長方法。
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