JP2004287405A - ディスプレイ装置 - Google Patents

Abstract

【課題】複数のディスプレイパネルを駆動するそれぞれの駆動チップの構成及び内蔵によるコストの損失を低減できるディスプレイ装置を提供する。
【解決手段】互いに異なるディスプレイを行なう複数のパネル２０Ａ、２０Ｂと、前記複数のパネルを共通駆動するための単一の駆動チップ２１と、前記複数のパネルと前記駆動チップを物理的、電気的に互いに接続する接続手段２２とを備える。
【選択図】図２

Description

本発明は、ディスプレイ装置に関し、特に複数のディスプレイパネルを１つの駆動部を介して駆動できるディスプレイ装置に関する。

通常、ディスプレイ装置は入力される映像情報を画面上に出力するための装置であって、その代表的な例として陰極線管（Ｃａｔｈｏｄｅ Ｒａｙ Ｔｕｂｅ；ＣＲＴ）から平板ディスプレイ（Ｆｌａｔ Ｐａｎｅｌ Ｄｉｓｐｌａｙ；ＦＰＤ）、液晶ディスプレイ（Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄａｓｐｌａｙ；ＬＣＤ）、またはプラズマディスプレイパネル（Ｐｌａｓｍａ Ｄｉｓｐｌａｙ Ｐａｎｅｌ；ＰＤＰ）などから分かるように小型、軽量、大口径化のために着実な研究開発が行なわれてきた。

こうしたディスプレイ装置はテレビなどの大型化された形態のみならず、各種の携帯用端末、例えば携帯電話などの小型画面の形態としても用いられている（例えば、特許文献１参照）。

２つのディスプレイ素子を構成するためのモジュールの構成例が図１に示されている。
図１を参照すると、従来のデュアルディスプレイモジュールは２つのパネル１０Ａ、１０Ｂと、それぞれのパネルを駆動するための駆動チップ１１Ａ、１１Ｂと、パネルと駆動チップを接続するための接続部１２Ａ、１２Ｂと、入出力インターフェス１３Ａ、１３Ｂとを備える。

ここでは、一方のパネル１０Ａが他方のパネル１０Ｂより大きいものをその例としており、これは通常、利用されている折り畳み式携帯電話に用いられる構造である。
上述したような従来のディスプレイ装置において２つのディスプレイパネル１０Ａ、１０Ｂを駆動するためには、それぞれのパネルに駆動回路を集積し、接続部１２Ａ、１２Ｂを介してこれらをそれぞれ接続する。

図１の構成で接続部１２Ａ、１２ＢとしてＴＣＰをその例にすると（以下、接続部１２Ａ、１２ＢをＴＣＰという。）、それぞれの接続部１２Ａ、１２Ｂにそれぞれの駆動チップ１１Ａ、１１Ｂを内蔵し、その一方のそれぞれの端部をディスプレイに圧着し、他のそれぞれの端部はＣＰＵあるいはホストと呼ばれるコントロールチップに接続されて駆動される。

ところが、２つのパネル１０Ａ、１０Ｂを駆動している、折り畳み式携帯電話の場合、２つのパネルを折り畳んだとき、外側のパネル（通常、小さいパネル１０Ｂ）のみ駆動され、内側のパネル（通常、大きいパネル１０Ａ）は駆動されず、携帯電話を開いた場合は逆に動作する。また、携帯電話を開いた場合、２つのパネルが同時に動作する場合もある。

このように時間軸から見ると、２つの駆動集積回路のうち、例えば常に一方のみ駆動されるか、両方とも駆動される構造を有しながら、それぞれに内蔵される駆動集積回路はディスプレイパネルが同じ場合は同じ機能を実現する回路から構成されている。
もし、同じ構造のディスプレイパネルではなくても、例えば一方はＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉａｔｏｒ）であり、他方はＳＴＮ（Ｓｕｐｅｒ Ｔｗｉｓｔｅｄ Ｎｅｍａｔｉｃ）のパネルであってもそれぞれの駆動チップは駆動用という面で実質的に同じ機能をする。

一方、大半の折畳式携帯電話においてデュアルディスプレイパネルを用いる場合、２つのディスプレイパネルは背向構造となっている。この場合、２つの駆動集積回路を用いるが、これは内蔵部品を構成する費用の面で大きな損失であるといえる。

特許第３４０８１５４号公報

そこで、本発明は上記従来のディスプレイ装置における問題点に鑑みてなされたものであって、本発明の目的は、複数のディスプレイパネルを駆動するそれぞれの駆動チップの構成及び内蔵によるコストの損失を低減できるディスプレイ装置を提供することにある。

上記目的を達成するためになされた本発明によるディスプレイ装置は、互いに異なるディスプレイを行なう複数のパネルと、前記複数のパネルを共通駆動するための単一の駆動チップと、前記複数のパネルと前記駆動チップを物理的、電気的に互いに接続する接続手段とを備えることを特徴とする。

また、本発明は複数のディスプレイ素子を同時に構成するためのものであって、例えば２つのディスプレイ（デュアルディスプレイ）パネルを駆動する場合、２つのパネルを１つの駆動チップを用いて駆動できるようにして、集積度の向上及びコスト削減という効果が得られる。

本発明によれば、複数のディスプレイパネルを駆動するディスプレイ装置の内蔵面積と部品低減を実現することができ、窮極的にディスプレイ装置の価格競争力を向上させるという優れた効果を奏する。

次に、本発明に係るディスプレイ装置を実施するための最良の形態の具体例を図面を参照しながら説明する。

図２は、本発明の第１の実施例に係るディスプレイ装置を示す平面図であり、図３は、本発明の第１の実施例に係るディスプレイ装置を示す側面図である。ここでは携帯電話用デュアルディスプレイパネルを有するディスプレイ装置をその例とする。
図２はデュアルディスプレイ装置の概念的な平面図であり、図３はデュアルディスプレイ装置を折り畳んだ場合の概念的な側面図である。

図２を参照すると、互いに異なるディスプレイを行なう複数のパネル、例えばここでは第１パネル２０Ａ及び第２パネル２０Ｂと、第１パネル２０Ａ及び第２パネル２０Ｂを共通駆動するための単一の駆動チップ２１と、第１パネル２０Ａ及び第２パネル２０Ｂと駆動チップ２１を物理的、電気的に互いに接続する接続部２２と、入出力インターフェスポート（Ｉ／Ｏ ｉｎｔｅｒｆａｃｅ ｐｏｒｔ）２３とから構成される。

ここで、接続部２２はＴＣＰ（Ｔａｐｅ Ｃａｒｒｉｅｒ Ｐａｃｋａｇｅ）、ＣＯＦ（Ｃｈｉｐ Ｏｎ Ｆｉｌｍ）、ＣＯＢ（Ｃｈｉｐ Ｏｎ Ｂｏａｒｄ）、またはＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）といった、種々の形態のパッケージング技術を用いる。

上述したような本発明のディスプレイ装置においては、デュアルパネル２０Ａ、２０Ｂを駆動するために、第１パネル２０Ａが第２パネル２０Ｂに比べて大きく製作されており、図２では接続部２２を介して第１パネル２０Ａと第２パネル２０Ｂが平面的に互いに接続されており、図３は図２でのデュアルディスプレイ装置を折り畳んだ場合の側面図である。図３において駆動チップ２１は、図に示すように２つのパネル２０Ａ、２０Ｂとの間に介在され、コ字形あるいはＳ字形になった接続部２２に内蔵されることができる。
また、図３において第１パネル２０Ａと第２パネル２０Ｂとは互いに背向するような形態であり、携帯電話を折り畳んだ場合の形状を示す。

図４はＴＣＰまたはＣＯＦを用いたパッケージング技術に係るチップの配置を示す平面図である。
図４の（Ａ）と（Ｂ）では、第１パネル２０Ａに接続される部分Ａと第２パネル２０Ｂに接続される部分Ｂが平面上でそれぞれ上下に同一に固定されており、また駆動チップ２１も同一に固定されているが、接続部２２の形態によって矢印で表わすように入出力インターフェスポート２３が右側または下側などに変更して配置されている。

上述した駆動チップ２１は複数のパネルを同時にまたは交互に駆動するためにその内部の各構成要素が、各パネルが駆動されるか否かによって分離されて構成され、この場合、各パネルが駆動される否かによって分離され構成された駆動チップ２１の内部の各構成要素は、オン−オフスイッチング動作により制御されることができる。

また、駆動チップ２１は複数のパネルを同時にまたは交互に駆動するために、その内部の各構成要素が、各パネルが駆動されるか否かによって共有するように構成され、各パネルが駆動されるか否かによって共有するように構成された駆動チップ２１の内部の各構成要素は経路のオン−オフスイッチング動作により制御されることができる。

上述したように、共有または分離された駆動チップ２１の構成要素は、デコーダ部、電圧発生部、ラッチ部及びメモリ部を含むが、それらについて具体的に説明する。
図５は本発明のディスプレイ装置における駆動チップの例を示すブロック図である。
図５を参照すると、駆動チップは外部ホストまたはＣＰＵからの命令を受けて内部の各構成要素の動作を制御するためのＣＰＵインターフェス制御部４１０と、ＣＰＵインターフェス制御部４１０または独立したポートを介した外部の制御信号により動作するパネル制御部４０９と、第１及び第２パネルに表示するデータを全て格納するメモリ部４０１と、パネル制御部４０９から出力されるエンコーディング信号をデコーディングしてメモリ部４０１の該当アドレスを選択するためのデコーダとを含む。

ここで、デコーダはメモリ部４０１のＸ−アドレスを選択するためのＸ−アドレスデコーダ４０６と、メモリ部４０１のＹ−アドレスを選択するためのＹ−アドレスデコーダ４０７と、Ｘ−アドレスデコーダ４０６とＹ−アドレスデコーダ４０７により選択されたメモリ部４０１の該当データをラッチ部４１２に伝達するためのラインアドレスデコーダ４０５とを備える。

ここで、ＣＰＵインターフェス制御部４１０の場合、メモリ部４０１のデータにアクセスするためには、Ｘ−アドレスデコーダ４０６とＹ−アドレスデコーダ４０７を介して、例えば８ビットまたは１６ビットなどの単位でアクセスするが、ラインアドレスデコーダ４０５の場合はタイミング制御部４０８からデータをラッチするようにするパルスが発生したとき、ラッチ部４１２へラッチされるメモリ部４０１のデータにライン単位でアクセスできるようにする。

電圧発生部４０２は各パネルを動作させるための電源電圧を提供し、生成された電圧は各パネル駆動部に対応するそれぞれのレベルで供給可能である。ラッチ部４１２はラインアドレスデコーダ４０５から提供されるデータをディスプレイするためにラッチさせる。

それぞれのパネル駆動のための複数のパネルドライバ（第１パネルドライバ）４０３Ａ、（第２パネルドライバ）４０３Ｂと、第１パネルドライバ４０３Ａ、第２パネルドライバ４０３Ｂのオン−オフを制御するためのスイッチ部４０４が配置されており、それぞれのパネルに対して独立した動作（例えば、第１パネルは４０９６カラー、第２パネルは２５６カラーあるいは第１パネルはモノ（Ｍｏｎｏ）、第２パネルは６５、０００カラーなどの動作）を決定するためのレジスタ部４１１が配置されている。

すなわち、レジスタ部４１１は上述したような各パネルのカラー実現能力のみならず、各パネルのアドレスはどこからどこまでであるとか、電圧のレベルであるとか、などの各パネルの動作条件を決定する情報を有している。
従って、タイミング制御部４０８はレジスタ部４１１により提供される該当パネルに対する情報によりそれぞれのパネルが独立して駆動できるようにするタイミング、例えばデコーディング時点とラッチ時点を通報する一種のパルスを生成して該当動作が行なわれるようにする。

電圧発生部４０２はパネルの選択によって調節可能なＤＣ／ＤＣブースタとパネル選択レジスタによって値の調節が可能な電圧変換器などを含む。

ここで、斜線で表わす部分は、例えば第１パネルドライバ４０３Ａを介して第１パネルを駆動する時に用いられ、残りの部分または全体部分は第２パネルドライバ４０３Ｂを介して第２パネルを駆動する時に用いられる。従って、斜線部分は２つのパネル４０３Ａ、４０３Ｂのドライバ全体において用いられる部分である。
すなわち、各デコーダ４０５、４０６、４０７、電圧発生部４０２、ラッチ部４１２、メモリ部４０１及びレジスタ部４１１は２つのパネルが同時または相補的な動作時に共有して用いられる。

第１パネル４０３Ａまたは第２パネル４０３Ｂが駆動されたか否かを外部インターフェスを介して入力すると、パネル制御部４０９の制御信号によって用いるメモリ部４０１領域とラインアドレスデコーダ４０５とパネルドライバ４０３Ａ、４０３ＢとＤＣ／ＤＣブースタ及びパネル４１１Ａ、４１１Ｂごとに独立した駆動が可能になる。

電圧発生部４０２のＤＣ／ＤＣブースタはパネルのうちの相対的に大きいパネルを駆動する場合は、ブースタクロックの周波数を調整するか、ブースタのトランジスタサイズを縮小するように構成され、パネルディスプレイのオン−オフによってアクセスするメモリ部４０１及びその他のアドレスデコーダの出力がメモリの部分的なアクセス（各パネルに該当するメモリ部４０１のアドレスのみアクセスする）を可能にして不要な電流消費を防止する。

ここでは、それぞれのパネルドライバ４０３Ａ、４０３Ｂが分離されているが、この場合、駆動されるパネルの選択によって、いずれか１つのディスプレイをオフに制御して電流消費を減らす。
ここで、メモリ部４０１を用いて回路を構成した場合、そのメモリを時差をおいて共有するようにできるが、こうした回路を構成するにあたって、それぞれのパネルの大きさによって駆動の設定条件のために該当レジスタをおくか、命令によってＤＣ／ＤＣブースタの周波数あるいは構成動作回路の大きさを調整してタイミング調整が可能にする。

図６は本発明の第１の実施例に係る電圧発生部４０２を示す回路図である。電圧発生部４０２はソース電圧を印加されてクロック信号ｃｌｋａ、ｃｌｋｂ及び選択信号ＳＥＬに応答して各パネルを駆動するための電圧を発生する。選択信号がロジックハイになった場合、クロック信号ｃｌｋａ、ｃｌｋｂによってサイズが大きいパネルが駆動され、選択信号がロジックローの状態になった場合、クロック信号ｃｌｋａ、ｃｌｋｂによってサイズが小さいパネルが駆動される。

図７は電圧発生部４０２に印加されるクロック信号のタイミングチャートである。
図７を参照すると、大きいパネルを駆動するために、選択信号がロジックハイ状態の場合は最大５×Ｖｓｏｕｒｃｅの電圧が発生し、選択信号がロジックロー状態の場合は小さいパネルを駆動するために最大３×Ｖｓｏｕｒｃｅの電圧が発生する。

図８は本発明に係るラッチ部を示す図である。
図８を参照すると、ラッチ部は複数の単位ラッチ７１を備えるラッチアレイとＡＮＤゲート７２とを含む。ラッチアレイはラインアドレスデコーダ４０５によってメモリ部４０１から伝達された複数のデータＤａｔａ ｎ−１、・・・、Ｄａｔａ ｎ＋８をラッチする。ラッチ部は２つＡ、Ｂに分けられ、Ａ部分はサイズが小さいパネルを駆動するためのものであり、全体Ａ、Ｂはサイズが大きいパネルを駆動するためのものである。ＡＮＤゲート７２は選択信号とラッチイネーブル信号が入力される。ラッチイネーブル信号が活性化され、選択信号がロジックハイの状態になると、すべてのラッチは全部駆動するようになって、大きいサイズのパネルを駆動し、ラッチイネーブル信号が活性化され、選択信号がロジックローの状態になると、Ｂ部分のラッチのみ駆動するようになって、小さいサイズのパネルの駆動に利用される。

図９は本発明のディスプレイ装置における駆動チップの他の例を示すブロック図である。
ここでは図５と違って、パネルドライバ４０３を各パネル別に区分せず、１つのパネルドライバ４０３を介して各パネルで共有するようにし、ディスプレイ経路制御部（Ｄｉｓｐｌａｙ ｐａｔｈ ｃｏｎｔｒｏｌｌｅｒ）４１３を介してパネルドライバチャネルの各パネル動作のために割り当てられたパネルドライバ４０３の領域に出力する経路を選択できるようにする。

すなわち、ディスプレイ経路制御部４１３が該当するパネルを動作するようにパネルドライバ４０３を制御すると、パネルドライバ４０３は選択されたパネルに該当する部分（例えば、斜線部分）のみ動作し、この場合矢印で表わしたスイッチング動作を介して該当パネルドライブパッドと接続される経路が選択されて該当パネルを駆動することができるようになる。
従って、他の構成部に比べてそのサイズが大きいパネルドライバを共有することによって、上述した第１の実施例に比べて構成面積をさらに小さくすることができる。

上述したように、例えば複数のディスプレイを駆動する場合、従来は複数の駆動部と各駆動部に対応する複数個の接続部を用いたのに対して、本発明は基本的に１つの接続部と１つの駆動チップを用いて複数のディスプレイパネルを駆動することによって、構成面積を減らし、コストを削減できる。

また、駆動用回路にＤＣ／ＤＣブースタが内蔵されたことを例にしたが、この場合、ブースタに用いられるキャパシタ及び電源安定用キャパシタなどがそれぞれ駆動用チップで用いられなければならなかった従来の方式に比べて相当な部品節約が可能である。さらに、複数のパネルに該当する複数のコントローラを用いてそれぞれの駆動部、すなわち駆動チップをコントロールしなければならなかった従来の技術に比べて、本発明は駆動チップ（単一コントローラ）による複数のパネルの駆動が可能である。

尚、本発明は、上述の実施例に限られるものではない。本発明の技術的範囲から逸脱しない範囲内で多様に変更実施することが可能である。

従来の２つのディスプレイ素子を構成するためのモジュールの構成例を示す図である。 本発明の第１の実施例に係るディスプレイ装置を示す平面図である。 本発明の第１の実施例に係るディスプレイ装置を示す側面図である。 ＴＣＰまたはＣＯＦを用いたパッケージング技術に係るチップの配置を示す平面図であり、（Ａ）は入出力インターフェスポートが右側配置、（Ｂ）は入出力インターフェスポートが下側配置のもの。 本発明の第１の実施例に係るディスプレイ装置における駆動チップの一例を示すブロック図である。 本発明に係る駆動チップの電圧発生部を示す回路図である。 電圧発生部に印加されるクロック信号のタイミングチャートである。 本発明に係る駆動チップのラッチ部を示す図である 本発明のディスプレイ装置における駆動チップの他の例を示すブロック図である。

符号の説明

２０Ａ 第１パネル
２０Ｂ 第２パネル
２１ 駆動チップ
２２ 接続部
２３ 入出力インターフェスポート
４０１ メモリ部
４０２ 電圧発生部
４０３Ａ 第１パネルドライバ
４０３Ｂ 第２パネルドライバ
４０４ スイッチ部
４０５ ラインアドレスデコーダ
４０６ Ｘ−アドレスデコーダ
４０７ Ｙ−アドレスデコーダ
４０８ タイミング制御部
４０９ パネル制御部
４１０ ＣＰＵインターフェス制御部
４１１ レジスタ部
４１２ ラッチ部
４１３ ディスプレイ経路制御部

Claims (9)

1. 互いに異なるディスプレイを行なう複数のパネルと、
   前記複数のパネルを共通駆動するための単一の駆動チップと、
   前記複数のパネルと前記駆動チップを物理的、電気的に互いに接続する接続手段とを備えることを特徴とするディスプレイ装置。
2. 前記複数のパネルは第１パネルと第２パネルとから構成され、前記第１パネルと前記第２パネルは前記駆動チップを介在し、背向して配置されることを特徴とする請求項１に記載のディスプレイ装置。
3. 前記接続手段は、ＴＣＰ（Ｔａｐｅ Ｃａｒｒｉｅｒ Ｐａｃｋａｇｅ）、ＣＯＦ（Ｃｈｉｐ Ｏｎ Ｆｉｌｍ）、ＣＯＢ（Ｃｈｉｐ Ｏｎ Ｂｏａｒｄ）、及びＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）の内のいずれか１つを備えることを特徴とする請求項１に記載のディスプレイ装置。
4. 前記駆動チップは、前記複数のパネルをそれぞれ駆動するための複数のドライバと、前記複数のドライバをスイッチングするためのスイッチ部とを備えることを特徴とする請求項１に記載のディスプレイ装置。
5. 前記駆動チップは、前記複数のパネルを駆動するための１つのドライバと、スイッチング動作を通して前記複数のパネルの内、選択されたパネルが動作されるように選択されたパネルのドライブパッドと接続される経路を制御するためのディスプレイ経路制御部を含むことを特徴とする請求項１に記載のディスプレイ装置。
6. 前記駆動チップは、外部ホストまたはＣＰＵから命令を受けて前記駆動チップ内部の各構成要素を制御するためのＣＰＵインターフェス制御部と、
   前記ＣＰＵインターフェス制御部又は独立したポートを介した外部の制御信号により前記複数のパネルを制御するためのパネル制御部と、
   前記複数のパネルに表示するデータを格納するメモリ部と、
   前記パネル制御部から出力されるエンコーディング信号をデコーディングして前記メモリ部の該当アドレスを選択するためのＸ及びＹアドレスデコーダと、
   前記複数のパネルそれぞれの独立した動作のための条件に対する情報を提供するレジスタ部と、
   前記レジスタ部から提供される前記情報により選択されたパネルに対するデータのデコーディング、ラッチ、及び表示時点を決定するタイミング制御部と、
   前記タイミング制御部の出力に応答して該当パネルのデータに対するアドレスをライン単位でデコーディングするためのラインアドレスデコーダと、
   前記デコーディングされたライン単位のアドレスに該当する前記メモリ部のデータをラッチさせるラッチ部と、
   前記複数のパネルを動作させるための電源電圧を供給する電圧発生部とをさらに備えることを特徴とする請求項４又は５に記載のディスプレイ装置。
7. 前記複数のパネルは、同時または相補的動作の際に、前記Ｘ及びＹアドレスデコーダ、前記ラインアドレスデコーダ、前記電圧発生部、前記ラッチ部、前記メモリ部、及び前記レジスタ部を共有して用いることを特徴とする請求項６に記載のディスプレイ装置。
8. 前記電圧発生部は、前記パネルの選択によって調節可能なＤＣ／ＤＣブースタと電圧変換器とを備えることを特徴とする請求項６に記載のディスプレイ装置。
9. 前記ＤＣ／ＤＣブースタは、前記複数のパネルの内の相対的に大きいパネルを駆動する場合は、ブースタクロックの周波数を調整するか、ブースタのトランジスタサイズを縮小するように構成され、パネルディスプレイのオン−オフによってアクセスする前記メモリ部及び前記アドレスデコーダの出力が前記メモリ部を部分的にアクセスできるようにすることを特徴とする請求項８に記載のディスプレイ装置。

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