JP2004281883A - Soiウェーハ及びその製造方法 - Google Patents

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Abstract

【課題】極めて薄いシリコン活性層を形成した場合であっても、弗酸洗浄等により微小ピットが発生せずに優れた電気特性を持ち、あるいは、極めて薄い層間絶縁膜を形成した場合であっても、高絶縁性が維持され、デバイス作製工程における電気的信頼性が高いSOIウェーハを簡単かつ安価で提供する。
【解決手段】少なくとも支持基板上に絶縁膜を介して又は直接シリコン活性層が形成されたSOIウェーハであって、少なくとも前記シリコン活性層が、チョクラルスキー法により育成されたN領域及び/又は無欠陥I領域のP(リン)ドープシリコン単結晶であり、且つAl(アルミニウム)を2×1012atoms/cc以上の濃度で含むものからなることを特徴とするSOIウェーハ。
【選択図】 なし

Description

【0001】
【発明の属する技術分野】
本発明はSOI(Silicon On Insulator)ウェーハに関し、特に、電気的信頼性が極めて高いSOIウェーハ、及びそのようなSOIウェーハの製造方法に関する。
【0002】
【従来の技術】
従来、デバイス用基板として、支持基板上にシリコン活性層(SOI層)が形成されたSOIウェーハが広く利用されている。このようなSOIウェーハの製造方法としては、例えば、1枚のシリコンウェーハ内に酸素を注入して酸化膜で仕切られたシリコン活性層を形成するSIMOX(Separation byIon−Implanted Oxygen)法や2枚のウェーハ同士を酸化膜を介して又は直接貼り合わせる貼り合わせ法などが知られている。
【0003】
SIMOX法では、鏡面研磨等が施されたシリコンウェーハの一方の主表面からウェーハ内部に酸素イオンを注入し、酸素イオン注入層を形成する。その後、例えば不活性ガス雰囲気中で1300℃以上の温度で熱処理し、ウェーハ内部に形成された酸素イオン注入層を埋め込み酸化膜層(絶縁膜層)に変える。これにより、一枚のウェーハ内で、絶縁膜層で仕切られたSOIウェーハを得ることができる。
【0004】
また、貼り合わせ法の一つであるイオン注入剥離法では、シリコン活性層となるシリコンウェーハ(ボンドウェーハ)あるいは支持基板となるシリコンウェーハ(ベースウェーハ)の表面に例えば酸化膜といった絶縁膜(埋め込み絶縁膜、層間絶縁膜などとも呼ばれる)を形成し、ボンドウェーハの片側の表面から水素等のイオンをイオン注入してウェーハ内部にイオン注入層(微小気泡層)を形成する。さらに、ボンドウェーハのイオン注入した側の面を、酸化膜を介してベースウェーハと貼り合わせた後、熱処理によりイオン注入層を境界としてボンドウェーハを剥離する。これによりベースウェーハ上に酸化膜を介して薄いシリコン活性層が形成されたSOIウェーハを得ることができる。
なお、絶縁性の支持基板を用い、これにボンドウェーハを直接、すなわち酸化膜を介さずに貼り合わせる場合もある。
また、イオン注入層を境界として剥離した後、シリコン活性層とベースウェーハとの結合力を高めるための熱処理(結合熱処理)や、表面の酸化膜を除去するためのフッ酸洗浄などを行う場合もある。
【0005】
上記のようにSOIウェーハを製造する場合、シリコンウェーハとして、これまでは通常、表面にサイズが50nm以上の微小ピット欠陥が存在するシリコンウェーハを使用するのが一般的であった。しかし、近年、シリコン活性層や埋め込み酸化膜の薄膜化要求が増しており、これに適用できるシリコンウェーハの品質要求も厳しくなっている。
【0006】
特に、上記イオン注入剥離法のようなSOIウェーハの製造方法においては、表面の酸化膜を除去する弗酸洗浄を行う場合があるが、その際、シリコン活性層の表面に存在する微小ピット欠陥サイズがエッチングにより更に拡大したり、このピットを通して侵入した弗酸により埋め込み酸化膜がエッチングされ、シリコン活性層あるいは、埋め込み酸化膜をほぼ全面あるいは局部的に破壊するという不良が多く発生していた。
【0007】
そこで、シリコン活性層の欠陥を低減させるものとして、エピタキシャル層やIGウェーハのDZ(Denuded Zone)層を利用したものや、FPD、LSTD、COP等のグローンイン(Grown−in)欠陥と呼ばれる単結晶成長起因の欠陥の無い、いわゆるニュートラルな領域(N領域)のシリコン単結晶を利用したものが提案されている。
【0008】
例えば、シリコンウェーハ(ボンドウェーハ)上にエピタキシャル層を形成し、エピタキシャル層にボロンをイオン注入した後、支持基板に酸化膜を介して貼り合わせ、さらにボンドウェーハの裏面を研削研磨することによりSOIウェーハを製造する方法が提案されている(例えば、特許文献1参照。)。
しかし、このようにエピタキシャル層を形成したウェーハをボンドウェーハとして使用した場合、シリコン活性層の欠陥は改善されるが、エピタキシャル層を成長させる工程が増えるため、製造コストが著しく増加するという問題がある。
【0009】
一方、ボンドウェーハとして、FPDやCOP等の微小欠陥が存在しないN領域で育成したシリコンウェーハを用いる場合には、シリコン単結晶の育成条件を精密に制御する必要はあるが、エピタキシャル層を形成させるような工程が不要であるという利点がある。
【0010】
ここで、シリコン単結晶の製造方法について説明し、次いでグローンイン欠陥及びN領域について説明する。
シリコン単結晶の製造方法としては、主にチョクラルスキー法(Czochralski Method、以下CZ法と略称する)が用いられている。
【0011】
CZ法により単結晶を製造する際には、例えば図2に示すような単結晶製造装置10を用いて製造される。この単結晶製造装置10は、例えばシリコンのような原料多結晶を収容して溶融するための部材や、熱を遮断するための断熱部材などを有しており、これらは、メインチャンバー11内に収容されている。メインチャンバー11の天井部からは上に伸びる引上げチャンバー12が連接されており、この上部に単結晶13をワイヤー14で引上げる機構(不図示)が設けられている。
【0012】
メインチャンバー11内には、溶融された原料融液15を収容する石英ルツボ16とその石英ルツボ16を支持する黒鉛ルツボ17が設けられ、これらのルツボ16、17は駆動機構(不図示)によって回転昇降自在にシャフト18で支持されている。このルツボ16、17の駆動機構は、単結晶13の引上げに伴う原料融液15の液面低下を補償すべく、ルツボ16、17を液面低下分だけ上昇させるようにしている。
【0013】
そして、ルツボ16、17を囲繞するように、原料を溶融させるための黒鉛ヒーター19が配置されている。この黒鉛ヒーター19の外側には、黒鉛ヒーター19からの熱がメインチャンバー11に直接輻射されるのを防止するために、断熱部材20がその周囲を取り囲むように設けられている。
【0014】
また、ルツボの上部には黒鉛筒23を設け、その外側下端に原料融液15と対向するように断熱材24を設けて融液面からの輻射をカットするとともに原料融液表面を保温するようにしている。
【0015】
以上のような単結晶製造装置内に配置された石英ルツボ16に原料塊を収容し、このルツボ16を、上記のような黒鉛ヒーター19により加熱し、石英ルツボ16内の原料塊を溶融させる。このように原料塊を溶融させたものである原料融液15に、ワイヤー14の下端に接続している種ホルダー21で固定された種結晶22を着液させ、その後、種結晶22を回転させながら引上げることにより、種結晶22の下方に所望の直径と品質を有する単結晶13を育成する。この際、種結晶22を原料融液15に着液させた後に、直径を3mm程度に一旦細くして絞り部を形成するいわゆる種絞り(ネッキング)を行い、次いで、所望の口径になるまで太らせて、無転位の結晶を引上げている。
【0016】
次に、グローンイン欠陥及びN領域について説明する。
シリコンの融点から1400℃の間の引上げ軸方向の結晶内温度勾配の平均値Gが大きい通常の炉内構造(ホットゾーン:HZ)を使用したCZ引上げ機で結晶軸方向に成長速度Fを高速から低速に変化させた場合、図4に示したような欠陥分布図として得られることが知られている。
図4においてV領域とは、Vacancy、つまりシリコン原子の不足から発生する凹部、穴のようなものが多い領域であり、I領域とは、シリコン原子が余分に存在することにより発生する転位や余分なシリコン原子の塊が多い領域のことである。そして、V領域とI領域の間には、原子の不足や余分が無い(少ない)ニュートラル(Neutral、以下Nと略記することがある)領域が存在し、また、V領域の境界近辺にはOSF(酸化誘起積層欠陥、OxidationInduced Stacking Fault)と呼ばれる欠陥が、結晶成長軸に対する垂直方向の断面で見た時に、リング状に分布(以下、OSFリングということがある)していることも確認されている。
【0017】
そして、成長速度が比較的高速の場合には、空孔型の点欠陥が集合したボイド起因とされているFPD、LSTD、COP等のグローンイン欠陥が結晶径方向全域に高密度に存在し、これらの欠陥が存在する領域はV領域となる。また、成長速度の低下に伴い、OSFリングが結晶の周辺から発生し、このリングの外側に格子間シリコンが集合した転位ループ起因と考えられているL/D(Large Dislocation:格子間転位ループの略号、LSEPD、LFPD等)の欠陥(巨大転位クラスタ)が低密度に存在し、これらの欠陥が存在する領域はI領域(L/D領域ということがある)となる。さらに、成長速度を低速にすると、OSFリングがウェーハの中心に収縮して消滅し、全面がI領域となる。
【0018】
そして、V領域とI領域の中間でOSFリングの外側のN領域は、空孔起因のFPD、LSTD、COPも、格子間シリコン起因のLSEPD、LFPDも存在しない領域となる。なお、最近では、N領域をさらに分類すると、図4に示されているように、OSFリングの外側に隣接するNv領域(空孔の多い領域)とI領域に隣接するNi領域(格子間シリコンが多い領域)とがあり、Nv領域では、熱酸化処理した際に酸素析出量が多く、Ni領域では酸素析出が殆ど無いことがわかっている。
【0019】
このようなN領域は、従来、ウェーハ面内では一部分にしか存在しなかったが、引上げ速度(F)とシリコンの融点から1400℃の間の引上げ軸方向の結晶内温度勾配の平均値(G)との比であるF/Gを制御することでN領域が横全面(ウェーハ全面)に広がった結晶が製造できるようになっている。
【0020】
そこで、SOIウェーハの製造においても、前記したようにボンドウェーハとして全面N領域となるシリコン単結晶ウェーハを用いる方法が提案されている。
例えば、チョクラルスキー法(CZ法)によりシリコン単結晶を引上げる際、引上げ速度Fとシリコンの融点から1400℃の間の引上げ軸方向の結晶内温度勾配の平均値Gとの比(F/G)を所定の範囲内に制御してシリコン単結晶を引上げ、ボンドウェーハとして、N領域のシリコンウェーハを使用したSOIウェーハが提案されている(例えば、特許文献2及び特許文献3参照。)。
【0021】
しかし、CZ法により引上げ速度等を制御してN領域のシリコン単結晶を引上げる場合、このN領域のシリコン単結晶は比較的限られた引上げ速度で育成することになるため、その速度制御が難しく、結晶の生産性及び歩留まりが低いという問題があった。したがって、このようなN領域単結晶を利用したSOIウェーハは、比較的高価になりがちであった。
【0022】
一方、ベースウェーハについては、本来、絶縁膜を介したシリコン活性層を支持するために必要なものであり、その表面に直接素子形成が行われるわけではない。
【0023】
そこで、ベースウェーハとしては、生産性の向上等を考慮し、図4に示されるように高速の引上げ速度で成長させたV領域、あるいはOSF領域やNv領域を一部に含む程度のシリコン単結晶を育成し、このように高速成長させたシリコン単結晶から鏡面状に加工したシリコンウェーハ等が広く使用されていた。例えば、抵抗値などが製品規格から外れたダミーグレードのシリコンウェーハをベースウェーハとして使用することが提案されている(特許文献4参照。)。
【0024】
しかし、最近では層間絶縁膜の薄膜化の要求が浮上しており、そのためベースウェーハとなるシリコンウェーハの品質向上が求められている。すなわち、層間絶縁膜の膜厚が充分厚い場合は、ベースウェーハ表面に例えボイド成長したCOPのような空孔欠陥等が高密度に形成されていても絶縁破壊への影響を心配する必要はなかったが、例えば層間絶縁膜が膜厚100nm以下のような薄膜である場合は、層間絶縁膜の膜質を損ない、その絶縁機能に支障を来たすことが懸念されている。
【0025】
さらに、高価になりがちなSOIウェーハをより安価で提供するための方法として、イオン注入剥離法によりシリコン活性層から剥離した剥離ウェーハを、ベースウェーハとして再利用する方法が提案されている(特許文献5参照。)。しかし、近年求められているように、SOIウェーハの層間絶縁膜が、例えば膜厚100nm以下のような薄膜である場合は、ベースウェーハとして再利用する剥離ウェーハが、V領域、OSF領域、巨大転位クラスタ(LSEP、LFPD)領域等を含んだものであると、層間絶縁膜の膜質を損ない、その絶縁機能に支障を来たす。したがって、このような場合、ベースウェーハへの再利用を行うのが困難である。
【0026】
【特許文献1】
特開平10−79498号公報
【特許文献2】
特開2001−146498号公報
【特許文献3】
特開2001−44398号公報
【特許文献4】
特開平11−40786号公報
【特許文献5】
特開平11−297583号公報
【0027】
【発明が解決しようとする課題】
本発明はこのような問題点に鑑みてなされたもので、例えば厚さが200nm以下といった極めて薄いシリコン活性層を形成した場合であっても、弗酸洗浄等により微小ピットが発生せずに優れた電気特性を持ち、あるいは、例えば厚さが100nm以下といった極めて薄い層間絶縁膜を形成した場合であっても、高絶縁性が維持され、デバイス作製工程における電気的信頼性が高いSOIウェーハを簡単かつ安価で提供することを目的とする。
【0028】
【課題を解決するための手段】
本発明は、上記課題を解決するためになされたもので、少なくとも支持基板上に絶縁膜を介して又は直接シリコン活性層が形成されたSOIウェーハであって、少なくとも前記シリコン活性層が、チョクラルスキー法により育成されたN領域及び/又は無欠陥I領域のP(リン)ドープシリコン単結晶であり、且つAl(アルミニウム)を2×1012atoms/cc以上の濃度で含むものからなることを特徴とするSOIウェーハが提供される(請求項1)。
【0029】
このように、少なくともシリコン活性層が、チョクラルスキー法により育成されたN領域及び/又は無欠陥I領域のP(リン)ドープシリコン単結晶であり、且つAl(アルミニウム)を2×1012atoms/cc以上の濃度で含むものからなるSOIウェーハであれば、シリコン活性層は極めて微小な欠陥すら存在しないことになるので、これを弗酸洗浄した場合でも微小ピットが発生せず、優れた電気特性を持つSOIウェーハとなる。また、このようなSOIウェーハであれば、エピウェーハ等を用いる場合のように工数を増やすことなく製造することができるし、シリコン活性層となる無欠陥のシリコン単結晶を簡単かつ安価で製造することができるため、製造コストが低く抑えられたものとなる。
尚、この場合の支持基板として、シリコン、石英、SiC、サファイア等を適宜選択することができる。
【0030】
また、本発明によれば、それぞれシリコン単結晶からなるベースウェーハとボンドウェーハとを、絶縁膜を介して貼り合わせた後、前記ボンドウェーハを薄膜化することによりシリコン活性層が形成されたSOIウェーハであって、前記ボンドウェーハ及び/又は前記ベースウェーハが、チョクラルスキー法により育成されたN領域及び/又は無欠陥I領域のPドープシリコン単結晶であり、且つAlを2×1012atoms/cc以上の濃度で含むものからなることを特徴とするSOIウェーハも提供される(請求項2)。
【0031】
このように、ボンドウェーハが、チョクラルスキー法により育成されたN領域及び/又は無欠陥I領域のPドープシリコン単結晶であり、且つAlを2×1012atoms/cc以上の濃度で含むものからなるSOIウェーハであれば、ボンドウェーハを薄膜化することにより形成されるシリコン活性層は極めて微小な欠陥すら存在しないことになるので、これを弗酸洗浄した場合でも微小ピットが発生せず、優れた電気特性を持つSOIウェーハとなる。また、このようなSOIウェーハであれば、エピウェーハ等を用いる場合のように工数を増やすことなく製造することができるし、ボンドウェーハに用いる無欠陥のシリコン単結晶を簡単かつ安価で製造することができるため、製造コストが低く抑えられたものとなる。
さらに、ベースウェーハが、チョクラルスキー法により育成されたN領域及び/又は無欠陥I領域のPドープシリコン単結晶であり、且つAlを2×1012atoms/cc以上の濃度で含むものからなるSOIウェーハであれば、ベースウェーハの表面に微小欠陥が存在しないため、このベースウェーハ上に例えば厚さが100nm以下といった極めて薄い層間絶縁膜を形成した場合であっても、ベースウェーハ表面の欠陥の影響を受けて絶縁破壊特性の劣化が生じることがなく、デバイス作製工程における電気的信頼性が高いものとなる。また、このようなSOIウェーハであれば、ベースウェーハに用いる無欠陥のシリコン単結晶を簡単かつ安価で製造することができるため、製造コストが低く抑えられたものとなる。
【0032】
この場合、前記Pドープシリコン単結晶は、Pが1×1014atoms/cc以上の濃度で含まれているものであるのが好ましい(請求項3)。
【0033】
このように、Pドープシリコン単結晶は、Pが1×1014atoms/cc以上の濃度で含まれているものであれば、十分なN型の導電性を有するものとなる。
【0034】
この場合、前記シリコン活性層は、厚さが5nm以上200nm以下の範囲にあるものとすることができる(請求項4)。
【0035】
近年、シリコン活性層の薄膜化が要求されているが、本発明に係るSOIウェーハのシリコン活性層には極めて微小な欠陥すらほとんど存在しないので、シリコン活性層の厚さを200nm以下としても、弗酸洗浄等により欠陥が拡大してシリコン活性層が破壊されることがなく、高品質のSOIウェーハとすることができる。
【0036】
この場合、前記絶縁膜は、シリコン酸化膜であって、厚さが10nm以上100nm以下の範囲であるものとすることができる(請求項5)。
【0037】
近年、シリコン酸化膜で構成される層間絶縁膜の厚さを100nm以下とすることが要求されているが、本発明のSOIウェーハは、このような極めて薄い酸化膜を形成したものとしても、絶縁破壊特性が劣化されず、高絶縁性が保たれたものとなる。
【0038】
本発明の方法として、少なくとも、シリコンウェーハに酸素を注入後、熱処理することで絶縁膜層(酸化膜層)を形成し、前記ウェーハ内に前記絶縁膜層で仕切られたシリコン活性層を形成するSOIウェーハの製造方法において、少なくとも、前記シリコンウェーハとして、チョクラルスキー法により育成されたN領域及び/又は無欠陥I領域のPドープシリコン単結晶であり、且つAlを2×1012atoms/cc以上の濃度で含むシリコンウェーハを用いることを特徴とするSOIウェーハの製造方法が提供される(請求項6)。
【0039】
このようにSIMOX法によりSOIウェーハを製造する際に、N領域及び/又は無欠陥I領域のPドープシリコン単結晶であり、且つAlを2×1012atoms/cc以上の濃度で含むシリコンウェーハを用いることによって、シリコン活性層が極めて高品質のSOIウェーハを得ることができる。また、工数が増えることもないし、用いる無欠陥のシリコン単結晶が簡単かつ安価で製造することができるため、製造コストを低く抑えることができる。
【0040】
また、本発明の方法として、少なくとも、ベースウェーハとボンドウェーハとを直接貼り合わせる貼り合わせ工程と、前記ボンドウェーハを薄膜化することによりシリコン活性層を形成する薄膜化工程を含むSOIウェーハの製造方法であって、前記ベースウェーハとして、絶縁性の基板を用い、前記ボンドウェーハとして、チョクラルスキー法により育成されたN領域及び/又は無欠陥I領域のPドープシリコン単結晶であり、且つAlを2×1012atoms/cc以上の濃度で含むシリコンウェーハを用いることを特徴とするSOIウェーハの製造方法が提供される(請求項7)。
【0041】
このように、ベースウェーハとして絶縁性の基板、例えば、石英、SiC、サファイア等を用い、このベースウェーハとシリコン単結晶からなるボンドウェーハを直接貼り合わせる貼り合わせ法によりSOIウェーハを製造する際に、ボンドウェーハとしてN領域及び/又は無欠陥I領域のPドープシリコン単結晶であり、且つAlを2×1012atoms/cc以上の濃度で含むものを用いることによって、絶縁性基板上のシリコン活性層が極めて高品質のSOIウェーハを得ることができる。また、工数が増えることもないし、用いる無欠陥のシリコン単結晶が簡単かつ安価で製造することができるものであるため、製造コストを低く抑えることができる。
【0042】
さらに、本発明の方法として、少なくとも、それぞれシリコン単結晶からなるベースウェーハとボンドウェーハとを絶縁膜を介して貼り合わせる貼り合わせ工程と、前記ボンドウェーハを薄膜化することによりシリコン活性層を形成する薄膜化工程を含むSOIウェーハの製造方法であって、前記ボンドウェーハ及び/又は前記ベースウェーハとして、チョクラルスキー法により育成されたN領域及び/又は無欠陥I領域のPドープシリコン単結晶であり、且つAlを2×1012atoms/cc以上の濃度で含むシリコンウェーハを用いることを特徴とするSOIウェーハの製造方法が提供される(請求項8)。
【0043】
このように、それぞれシリコン単結晶からなるベースウェーハとボンドウェーハとを絶縁膜を介して貼り合わせる貼り合わせ法によりSOIウェーハを製造する際に、N領域及び/又は無欠陥I領域のPドープシリコン単結晶であり、且つAlを2×1012atoms/cc以上の濃度で含むものをボンドウェーハ、ベースウェーハとして用いることによって、シリコン活性層及び/又は支持基板が、極めて高品質のSOIウェーハを得ることができる。また、工数が増えることもないし、用いる無欠陥のシリコン単結晶が簡単かつ安価で製造することができるものであるため、製造コストを低く抑えることができる。
【0044】
これらの貼り合わせ法においては、貼り合わせ工程の前に、ボンドウェーハの表面から水素イオン及び希ガスイオンの少なくとも1種のイオンを注入してウェーハ内部にイオン注入層を形成するイオン注入工程を行い、前記貼り合わせ工程においては、該ボンドウェーハのイオン注入された側の表面と前記ベースウェーハの表面とを直接又は絶縁膜を介して貼り合わせ、前記薄膜化工程においては、熱処理により前記ボンドウェーハの一部を前記イオン注入層で剥離することでSOIウェーハを製造することができる(請求項9)。
【0045】
このような、イオン注入剥離法によりSOIウェーハを製造すれば、シリコン活性層を極めて薄く厚さの均一なものとすることができる上、欠陥の無い極めて高品質のSOIウェーハとなる。
【0046】
この場合、前記Pドープシリコン単結晶として、Pが1×1014atoms/cc以上の濃度で含むものを用いるのが好ましい(請求項10)。
【0047】
このように、Pドープシリコン単結晶として、Pが1×1014atoms/cc以上の濃度で含まれているものとすれば、十分なN型の導電性を有するものとすることができる。
【0048】
この場合、シリコン活性層の厚さを、5nm以上200nm以下の範囲にすることができる(請求項11)。
【0049】
近年、シリコン活性層の薄膜化が要求されているが、本発明の方法によりSOIウェーハを製造する際に、シリコン活性層には極めて微小な欠陥すらほとんど存在しないので、シリコン活性層の厚さを200nm以下としても、弗酸洗浄等により欠陥が拡大してシリコン活性層が破壊されることがなく、高品質のSOIウェーハとすることができる。
【0050】
この場合、絶縁膜を、シリコン酸化膜とし、該シリコン酸化膜の厚さを、10nm以上100nm以下の範囲にすることができる(請求項12)。
【0051】
近年、シリコン酸化膜で構成される層間絶縁膜の厚さを100nm以下とすることが要求されているが、本発明の方法によりSOIウェーハを製造する際に、このような極めて薄い酸化膜を形成したものとしても、絶縁破壊特性が劣化されず、高絶縁性が保たれたものとなる。
【0052】
【発明の実施の形態】
以下、本発明の実施の形態について説明するが、本発明はこれらに限定されるものではない。
本発明のSOIウェーハは、少なくとも支持基板上に絶縁膜を介して又は直接シリコン活性層が形成されたSOIウェーハであって、少なくとも前記シリコン活性層が、チョクラルスキー法により育成されたN領域及び/又は無欠陥I領域のP(リン)ドープシリコン単結晶であり、且つAl(アルミニウム)を2×1012atoms/cc以上の濃度で含むものからなるものである。
【0053】
このように、シリコン活性層が、無欠陥のPドープシリコン単結晶からなるSOIウェーハであれば、シリコン活性層は極めて微小な欠陥すらほとんど存在しないものになるので、これを弗酸洗浄した場合でも微小ピットが発生せず、またピットを通して弗酸が埋め込み埋め込み酸化膜に侵入してエッチングしてしまうといった問題も発生せず、優れた電気特性を持つSOIウェーハとなる。
【0054】
また、本発明のSOIウェーハは、それぞれシリコン単結晶からなるベースウェーハとボンドウェーハとを、絶縁膜を介して貼り合わせた後、前記ボンドウェーハを薄膜化することによりシリコン活性層が形成されたSOIウェーハであって、前記ボンドウェーハ及び/又は前記ベースウェーハが、チョクラルスキー法により育成されたN領域及び/又は無欠陥I領域のPドープシリコン単結晶であり、且つAlを2×1012atoms/cc以上の濃度で含むものからなるものでもある。
【0055】
このように、シリコン活性層となるボンドウェーハが、無欠陥のPドープシリコン単結晶からなるSOIウェーハであれば、シリコン活性層は極めて微小な欠陥すら存在しないことになるので、これを弗酸洗浄した場合でも微小ピットが発生せず、優れた電気特性を持つSOIウェーハとなる。
また、支持基板となるベースウェーハが、無欠陥のPドープシリコン単結晶からなるSOIウェーハであれば、ベースウェーハの表面に微小欠陥が存在しないため、このベースウェーハ上に例えば厚さが100nm以下といった極めて薄い層間絶縁膜を形成した場合であっても、ベースウェーハ表面の欠陥の影響を受けて絶縁破壊特性の劣化が生じることがなく、デバイス作製工程における電気的信頼性が高いものとなる。
【0056】
これら本発明のSOIウェーハのシリコン活性層は、厚さが5nm以上200nm以下の範囲にあるものとすることができる。近年、シリコン活性層の薄膜化が要求されているが、本発明に係るSOIウェーハのシリコン活性層には極めて微小な欠陥すら存在しないので、シリコン活性層の厚さを200nm以下としても、弗酸洗浄等により欠陥が拡大してシリコン活性層が破壊されたり、埋め込み酸化膜がエッチングされるようなことがなく、高品質のSOIウェーハとすることができる。
【0057】
また、絶縁膜は、シリコン酸化膜であって、厚さが10nm以上100nm以下の範囲であるものとすることができる。近年、シリコン酸化膜で構成される層間絶縁膜の厚さを100nm以下とすることが要求されているが、本発明のSOIウェーハは、このような極めて薄い酸化膜を形成したものとしても、絶縁破壊特性が劣化されず、高絶縁性が保たれたものとなる。
【0058】
本発明のSOIウェーハで用いられる無欠陥のPドープシリコン単結晶の製造方法について以下に説明する。
チョクラルスキー法によりBドープシリコン単結晶を製造する際に、結晶肩から直胴尾部にかけて単結晶の成長速度を高速から低速へ漸減させると、OSFがある成長速度に達したときにシュリンクし、その後さらに低速領域でN領域(Nv、Ni領域)、I領域の順に各相が形成される。特にN領域より低速側のI領域は、サイズが約10μm以上の大きさに及ぶ巨大転位クラスタが形成されることが判っており、LSEPD、LFPD等の欠陥が存在する。尚、Bドープシリコン単結晶の場合、N領域が形成されるのは、F/G(mm/℃・min)の値が0.20〜0.22の範囲のときである。
【0059】
一方、チョクラルスキー法によりPドープシリコン単結晶を製造する際に、結晶肩から直胴尾部にかけて単結晶の成長速度を高速から低速へ漸減させると、OSFがある成長速度に達したときにシュリンクし、その後さらに低速領域でN領域(Nv、Ni領域)、I領域の順に各相が形成される。また、このI領域の巨大転位クラスタ群にはLFPDは含まれておらず、LSEPDのみであった。尚、Pドープシリコン単結晶の場合、N領域が形成されるのは、F/G(mm/℃・min)の値が0.18〜0.20の範囲のときである。
このように、Bドープシリコン単結晶とPドープシリコン単結晶では、欠陥分布の挙動に違いがある。本発明者らは、特にI領域の結晶欠陥の発生状況の違いから、Pドープシリコン単結晶では、天然石英ルツボから溶出され、引上げ結晶内部に取り込まれるAl元素が、本来I領域で確認される巨大転位クラスタの形成を抑制することを見出した。
【0060】
Pドープシリコン単結晶を引上げる際、Al成分をほとんど含まない合成石英ルツボを使用した時は、I領域に巨大転位クラスタの存在が確認された。ところが、Al元素が5×1011atoms/cc以上2×1012atoms/cc未満の濃度範囲で引上げ結晶内部に取り込まれるような天然石英ルツボを使用した時は、Ni領域よりすぐ低速側のI領域では高密度のLSEPDが確認されるものの、さらに低速領域ではLSEPDの形成がなく、無欠陥のI領域であることがわかった。そこで本発明者らは、LSEPDが消滅した境界付近のI領域のAl濃度を調査したところ、2×1012atoms/cc程度であることが判明し、その際、その境界のF/G(mm/℃・min)の値は0.17であった。
【0061】
そして、本発明者らは以上のような事実を元に合成石英ルツボを使用し、多結晶シリコン原料充填の際、引上げ結晶内部に2×1012atoms/cc以上のAl元素が取り込まれるように純Al金属粒を添加した。そして結晶肩から直胴尾部にかけて高速から低速へ成長速度を漸減させると、Ni領域よりすぐ低速側のI領域でも巨大転位クラスタの形成はなく無欠陥であり、さらに低速でも同様に無欠陥領域であった。したがって、AlをドープしたPドープ結晶では、OSFとN領域境界のF/G(mm/℃・min)である0.20以下の領域ではN領域および無欠陥のI領域が形成されることが判った。
ここで、引上げ結晶のシリコンの融点から1400℃の間の引上げ軸方向の結晶内温度勾配の平均値G(℃/mm)の値であるが、これは総合伝熱解析ソフトFEMAGの計算により算出したものである。FEMAGは、文献(F.Dupret,P.Nicodeme,Y.Ryckmans,P.Wouters,and M.J.Crochet,Int.J.Heat Mass Transfer,33,1849(1990))に開示されている総合伝熱解析ソフトである。
【0062】
尚、AlはP型の導電型元素であるが故に高濃度ドープには注意が必要である。特にデバイス設計上支障を来たさないでドープをするためには、結晶内部に取り込まれるAl濃度が1×1014atoms/ccを超えないようコントロールすることが望ましい。
【0063】
また、Pドープシリコン単結晶中のPの濃度は、1×1014atoms/cc以上となるようにPをドープすることが好ましい。ドープするPの濃度を、1×1014atoms/cc以上とすれば十分なN型の導電性を得ることができるからである。
【0064】
本発明のSOIウェーハは以上のように製造されたAlを適当量ドープした無欠陥のPドープシリコン単結晶を用いて、例えば、イオン注入剥離法といった貼り合わせ法、SIMOX法等により、以下のように製造することができる。
図5は、イオン注入剥離法により本発明に係るSOIウェーハを製造する工程の一例を示すフロー図である。
まず、最初の工程(a)では、シリコン活性層となるボンドウェーハ31と、支持基板となるベースウェーハ32とを準備する。ここで、本発明では、ボンドウェーハ31及び/又はベースウェーハ32として、前述したようにチョクラルスキー法により育成されたN領域及び/又は無欠陥I領域のPドープシリコン単結晶であり、且つAlを2×1012atoms/cc以上の濃度で含むシリコンウェーハを使用する。
【0065】
上記のようなN領域及び/又は無欠陥I領域のPドープシリコン単結晶であり、且つAlを2×1012atoms/cc以上の濃度で含むシリコン単結晶は、例えば、図2に示されるような単結晶製造装置10を使用し、F/G及びAlドープ量を制御しながら育成することができる。
【0066】
次に図5の工程(b)では、ボンドウェーハ31とベースウェーハ32のうちの少なくとも一方のウェーハの表面を酸化する。ここではボンドウェーハ31を熱酸化し、その表面に酸化膜33を形成している。このとき、酸化膜33は、要求される絶縁性が保たれる厚さとするが、本発明では、厚さが10〜100nmの範囲となる極めて薄い酸化膜を形成させることもできる。
【0067】
ベースウェーハとして、従来使用されている例えば表面に50nm以上の微小欠陥が多数存在するシリコンウェーハを使用し、埋め込み酸化膜の厚さを100nm以下にしてSOIウェーハを製造すると、酸化膜はベースウェーハの表面に存在する微小欠陥の影響を受け、後の結合熱処理やデバイス工程における熱処理によって劣化ないし破壊されるおそれがある。しかし、本発明で用いるベースウェーハ32は、極めて微小な欠陥も存在しないので、酸化膜33の厚さを100nm以下としても絶縁破壊特性の劣化のような問題が生じることがない。
なお、酸化膜33の厚さを10nm未満とすると、酸化膜の形成時間が短縮されるものの絶縁性が保てなくなるおそれがあるので10nm以上とするのが好ましい。
【0068】
工程(c)では、表面に酸化膜33を形成したボンドウェーハ31の片側の表面から水素イオンをイオン注入する。なお、希ガスイオンあるいは水素イオンと希ガスイオンの混合ガスイオンをイオン注入してもよい。これにより、ウェーハ内部にイオンの平均進入深さにおいて表面に平行なイオン注入層34を形成することができる。なお、この時のイオン注入層34の深さは、最終的に形成されるシリコン活性層の厚さに反映される。従って、注入エネルギー等を制御してイオン注入することにより、シリコン活性層の厚さを例えば5nm〜3000nmの範囲に制御でき、特に200nm以下の厚さのシリコン活性層とすることが可能である。
本発明で用いるボンドウェーハ31は、グローイン欠陥がほとんど検出されないものであるので、シリコン活性層の厚さを200nm以下としても、これを弗酸洗浄した場合でも微小ピットが発生せず、優れた電気特性を持つSOIウェーハとなる。
【0069】
工程(d)は、ボンドウェーハ31のイオン注入された側の表面とベースウェーハ32の表面とを酸化膜(絶縁膜)33を介して貼り合わせる。例えば、常温の清浄な雰囲気下で2枚のウェーハ31,32の表面同士を接触させることにより、接着剤等を用いることなくウェーハ同士が接着する。
尚、ベースウェーハとしてSiO、SiC、Al等の絶縁性のウェーハを用いても良い。この場合。ボンドウェーハとベースウェーハは酸化膜を介さず直接結合することができる。
【0070】
次に、工程(e)では、熱処理によりボンドウェーハ31の一部をイオン注入層34で剥離する。例えば、ボンドウェーハ31とベースウェーハ32とを貼り合わせて接着したものに対し、不活性ガス雰囲気下約500℃以上の温度で熱処理を加えれば、結晶の再配列と気泡の凝集とによって剥離ウェーハ35とSOIウェーハ36(シリコン活性層37+酸化膜33+ベースウェーハ32)に分離される。
【0071】
ここで、副生された剥離ウェーハ35については、最近、剥離面に研磨等の再生処理を施し、ベースウェーハ、あるいはボンドウェーハとして再利用する方法が提案されている。前記したように、ボンドウェーハ31として、AlをドープしたN領域及び/又は無欠陥I領域のPドープシリコンウェーハを使用している場合には、剥離ウェーハ35を再生処理して得たシリコンウェーハはベースウェーハとボンドウェーハのいずれにも使用できるものとなる。従って、剥離ウェーハ35を例えばベースウェーハ32として再利用することで、同様の高品質のSOIウェーハを製造することができることになる。すなわち、本発明に係るSOIウェーハが、実質的に1枚のシリコンウェーハから製造されることになり、製造コストを一層低く抑えることができる。
【0072】
工程(f)では、SOIウェーハ36に対して結合熱処理を加える。この工程(f)は、前記工程(d)、(e)の貼り合わせ工程および剥離熱処理工程で密着させたウェーハ同士の結合力では、そのままデバイス作製工程で使用するには弱いので、結合熱処理としてSOIウェーハ36に高温の熱処理を施して結合強度を十分なものとする。例えば、この熱処理は不活性ガス雰囲気下、1050℃〜1200℃で30分から2時間の範囲で行うことができる。
このような高温での熱処理を施しても、ベースウェーハ32のウェーハ全面が無欠陥となっているので、埋め込み酸化膜33の絶縁破壊特性は劣化されず、高絶縁性を維持することができる。
【0073】
工程(g)では、SOIウェーハ36表面に形成された酸化膜を弗酸洗浄により除去するものである。このとき、シリコン活性層37に空孔型欠陥が存在すると欠陥を通してHFが埋め込み酸化膜に達することにより微小ピットが発生してしまうおそれがあるが、本発明では、シリコン活性層37は、全面にわたってN領域及び/又は無欠陥I領域のPドープシリコン単結晶から構成されているので、弗酸洗浄を行ってもピットが拡大してシリコン活性層37及び酸化膜33が破壊されることもない。
【0074】
さらに工程(h)では、必要に応じ、シリコン活性層37の厚さを調整するための酸化を行い、次いで(I)工程では、弗酸洗浄により酸化膜38を除去するいわゆる犠牲酸化を行う。
以上のような工程(a)〜(I)を経て製造されたSOIウェーハは、ベースウェーハ32、さらにシリコン活性層37も、全面がN領域及び/又は無欠陥I領域のPドープシリコン単結晶かつAlをドープしたCZシリコン単結晶からなり、埋め込み酸化膜33が極めて薄いにもかかわらず、高絶縁性が維持され、電気的信頼性が極めて高いものとなる。
【0075】
図6は、SIMOX法により本発明に係るSOIウェーハを製造する工程の一例を示すフロー図である。
まず、最初の工程(α)では、鏡面研磨されたシリコンウェーハ41を準備する。本発明では、このシリコンウェーハ41として、前述したようにチョクラルスキー法により育成されたN領域及び/又は無欠陥I領域のPドープシリコン単結晶であり、且つAlを2×1012atoms/cc以上の濃度で含むシリコンウェーハを使用する。
【0076】
次に工程(β)では、500℃程度に加熱したシリコンウェーハ41の一方の表面から酸素イオン(O)を所定の深さにイオン注入して酸素イオン注入層42を形成する。このとき、イオン注入条件は特に限定されるものではないが、例えば、注入エネルギーは一般的に広く用いられている150〜200keV程度とし、またドーズ量はその後行う酸化膜形成熱処理において貫通転位の発生を防止するために約4.0×1017/cmの低ドーズ量にしてイオン注入を行う。このとき、必要に応じて、酸素イオンの注入を分割して行うこともできる。
【0077】
次に、工程(γ)において酸素イオン注入層42を埋め込み酸化膜43に変える酸化膜形成熱処理を行う。酸化膜形成熱処理の熱処理条件は、酸素イオン注入層を埋め込み酸化膜に変えることができれば特に限定されるものではないが、例えば、酸素濃度が1%以下のアルゴンガス雰囲気中、1300℃以上シリコン融点以下の温度で3〜6時間の熱処理を行うことによって、埋め込み酸化膜(絶縁膜)43を形成することができる。このようにして、支持基板45の上に絶縁膜43を介してシリコン活性層44が形成されたSOIウェーハ46を製造することができる。
【0078】
このようにSIMOX法により製造されたSOIウェーハは、シリコン活性層や埋め込み酸化膜の膜厚が酸素イオン注入を行う際のイオン注入エネルギーやドーズ量により決まるため、優れた膜厚均一性を容易に得ることができるという利点も有し、また上記の貼り合わせ法のように2枚のウェーハを必要とせずに1枚のシリコンウェーハからSOIウェーハを製造することができるため、比較的低コストでの製造が可能である。
【0079】
【実施例】
以下、本発明を実施例および比較例を挙げて具体的に説明する。
[引上げ条件の確認]
(引上げ条件1)
図2に示した単結晶製造装置を用いてシリコン単結晶を製造した。直径24インチ(600mm)の石英ルツボに、原料多結晶シリコン150kgと純Al金属粒4mgをチャージし、直径210mm、方位<100>のシリコン単結晶を引上げた。シリコン単結晶を引上げる際、成長速度を0.60mm/minから0.20mm/minの範囲で結晶頭部から尾部にかけて漸減させるよう制御した。また、P濃度が3×1014〜5.5×1014atoms/cc、酸素濃度が24〜27ppma(ASTM’79)となるようにシリコン単結晶を製造した。
【0080】
上記のように育成した各シリコン単結晶棒の直胴部を、図3(a)に示したように結晶成長軸方向に10cm毎の長さでブロックに切断した後、各ブロックをさらに結晶軸方向に縦割り切断し、約2mm厚のサンプルを数枚作製した。
上記サンプルについてWLT測定器(SEMILAB WT−85)及びセコエッチングにより、V領域、OSF領域、N領域、I領域の各領域の分布状況(図3(b)参照)、すなわちFPD、LFPD、LSEPD等の分布状況、そしてOSFの発生状況を調査し、各領域の境界のF/G(mm/℃・min)の値を確認した。
【0081】
具体的には、先ず、FPD、LFPD、LSEPDの評価に関しては、サンプルのうち1枚を平面研削した後、ミラーエッチング、セコエッチング(30分間)を施し、無攪拌のまま放置し、所定の処理後、各欠陥の密度測定を行った。また、OSFの評価に関しては、サンプルのうち1枚を1150℃、100分間(ウェット酸素雰囲気)の熱処理後冷却し(800℃で出し入れ)、薬液で酸化膜を除去した後、OSFリングパターンの確認および密度測定を行った。
【0082】
さらに、結晶軸方向に縦割り加工したスラブサンプルを直径200mmの大きさにくり抜き加工し、ポリッシュにより鏡面状態に仕上げ、900℃、パイロ酸化によりウェーハ表面に酸化薄膜形成後、熱硫酸で酸化膜中の重金属を回収し、その溶液中のWSA法による測定値から結晶バルク中に含まれていたAl濃度を同定した。
【0083】
以上の測定で判明した、より詳細な各領域の分布状況を図1(d)に示し、また各領域境界におけるF/G(mm/℃・min)及びAl濃度を以下に示す。
OSFとN領域境界のF/G(mm/℃・min):0.20
N領域とI領域(無欠陥)境界のF/G(mm/℃・min):0.18
F/G=0.17付近の結晶バルク中Al濃度:4.1×1012atoms/cc
【0084】
(引上げ条件2)
石英ルツボに、原料多結晶シリコン150kgと純Al金属粒8mgをチャージすること以外は実施例1と同様にシリコン単結晶を製造し、各測定を行った。
以上の測定で判明した、より詳細な各領域の分布状況を図1(d)に示し、また各領域の境界におけるF/G(mm/℃・min)及びAl濃度を以下に示す。
OSFとN領域境界のF/G(mm/℃・min):0.20
N領域とI領域(無欠陥)境界のF/G(mm/℃・min):0.18
F/G=0.17付近の結晶バルク中Al濃度:8.8×1012atoms/cc
【0085】
(引上げ条件3)
石英ルツボに、Al金属粒を入れることなく原料多結晶シリコン150kgをチャージしたこと以外は実施例1と同様にシリコン単結晶を製造し、各測定を行った。
以上の測定で判明した、より詳細な各領域の分布状況を図1(b)に示し、また各領域の境界におけるF/G(mm/℃・min)及びAl濃度を以下に示す。
OSFとN領域境界のF/G(mm/℃・min):0.20
N領域とI領域(巨大転位クラスタ形成)境界のF/G(mm/℃・min):0.18
F/G=0.17付近の結晶バルク中Al濃度:1×10atoms/cc
【0086】
(引上げ条件4)
石英ルツボに、原料多結晶シリコン150kgと純Al金属粒2mgをチャージすること以外は実施例1と同様にシリコン単結晶を製造し、各測定を行った。
以上の測定で判明した、より詳細な各領域の分布状況を図1(c)に示し、また各領域の境界におけるF/G(mm/℃・min)及びAl濃度を以下に示す。
OSFとN領域境界のF/G(mm/℃・min):0.20
N領域とI領域(巨大転位クラスタ形成)境界のF/G(mm/℃・min):0.18
I領域(巨大転位クラスタ形成)とI領域(無欠陥)境界のF/G(mm/℃・min):0.17
F/G=0.17付近の結晶バルク中Al濃度:1.8×1012atoms/cc
【0087】
(引上げ条件5)
石英ルツボに、原料多結晶シリコン150kgと純Al金属粒4mgをチャージし、B(ボロン)濃度が1×1015〜1.5×1015atoms/ccとなるようにシリコン単結晶を製造すること以外は実施例1と同様にシリコン単結晶を製造し、各測定を行った。
以上の測定で判明した、より詳細な各領域の分布状況を図1(a)に示し、また各領域の境界におけるF/G(mm/℃・min)及びAl濃度を以下に示す。
OSFとN領域境界のF/G(mm/℃・min):0.22
N領域とI領域(巨大転位クラスタ形成)境界のF/G(mm/℃・min):0.20
F/G=0.17付近の結晶バルク中Al濃度:3.8×1012atoms/cc
【0088】
図1から明らかなように、Pドープシリコン単結晶の場合、Al濃度が2×1012atoms/cc未満の引上げ条件3、4では、I領域で巨大転移クラスタが形成されており、また、たとえ無欠陥のI領域が出現しても一部にとどまっている(図1(b)、(c))。しかし、Al濃度が2×1012atoms/cc以上の引上げ条件1及び引上げ条件2では、図1(d)に示すようにI領域が無欠陥となり、OSFとN領域の境界よりも低速側の全面が無欠陥領域となっている。
一方、Bドープシリコン単結晶の場合、引上げ条件5のように、たとえAl濃度が2×1012atoms/cc以上であったとしても、図1(a)に示すようにI領域で巨大転移クラスタが形成されており、無欠陥のI領域は出現しなかった。
【0089】
[SOIウェーハの製造]
(実施例1)
上述した引上げ条件1で、F/G(mm/℃・min)が0.19〜0.13となるように引上げ速度Fを制御して、全面がN領域及び無欠陥I領域のPドープシリコン単結晶を製造した。このPドープシリコン単結晶から鏡面ウェーハを作製し、ボンドウェーハとした。
次に、上述した引上げ条件3で、F/G(mm/℃・min)が0.27〜0.24となるように引上げ速度Fを制御して、全面がV領域のPドープシリコン単結晶を製造した。このPドープシリコン単結晶から鏡面ウェーハを作製し、ベースウェーハとした。
【0090】
このようにして準備したボンドウェーハとベースウェーハを使用し、図5に示した工程に基づくイオン注入剥離法により、ボンドウェーハへのイオン注入、ベースウェーハとの貼り合わせ、剥離熱処理、結合熱処理(貼り合わせ酸化)、酸化膜除去、シリコン活性層調整酸化、酸化膜除去等を経て、厚さが200nmの絶縁膜と、50nmのシリコン活性層を有するSOIウェーハを製造した。
【0091】
このSOIウェーハのシリコン活性層表面をパーティクルカウンター(KLA−Tencor社製、Surfscan SP−1)により測定した。その結果、シリコン活性層調整酸化の後に弗酸洗浄を施して熱酸化膜を除去したにもかかわらず、シリコン活性層にはエッチピットが形成されず、シリコン活性層が破壊されなかったことを確認した。
【0092】
(実施例2)
上述した引上げ条件1で、F/G(mm/℃・min)が0.19〜0.13となるように引上げ速度Fを制御して、全面がN領域及び無欠陥I領域のPドープシリコン単結晶を製造した。このPドープシリコン単結晶から鏡面ウェーハを作製し、ボンドウェーハ及びべースウェーハとした。
【0093】
このようにして準備したボンドウェーハとベースウェーハを使用し、実施例1と同様のイオン注入剥離法により、シリコン活性層の膜厚を50nm、絶縁膜の膜厚を70nmとしてSOIウェーハを作製した。そして、シリコン活性層表面をパーティクルカウンターにより測定したところ、シリコン活性層にはエッチピットが形成されず、シリコン活性層が破壊されなかったことを確認した。
【0094】
さらに、このSOIウェーハのシリコン活性層を水酸化カリウム溶液で選択エッチングして除去した。次いで、残った絶縁膜を有するベースウェーハに対し、6MV/cmの電解強度でCuデポジション法による評価を行った。その結果、絶縁膜は無欠陥であり、絶縁膜破壊は発生しなかったことを確認した。
【0095】
(比較例1)
上述した引上げ条件3で、F/G(mm/℃・min)が0.27〜0.24となるように引上げ速度Fを制御して、全面がV領域のPドープシリコン単結晶を製造した。このPドープシリコン単結晶から鏡面ウェーハを作製し、ボンドウェーハ及びベースウェーハとした。
【0096】
このようにして準備したボンドウェーハとベースウェーハを使用し、実施例1と同様の方法で、厚さが200nmの絶縁膜と、50nmのシリコン活性層を有するSOIウェーハを作製し、このSOIウェーハのシリコン活性層表面をパーティクルカウンターにより測定したところ、シリコン活性層の破壊を示す高密度の輝点が確認された。
【0097】
(比較例2)
上述した引上げ条件3で、F/G(mm/℃・min)が0.27〜0.24となるように引上げ速度Fを制御して、全面がV領域のPドープシリコン単結晶を製造した。このPドープシリコン単結晶から鏡面ウェーハを作製し、ボンドウェーハ及びベースウェーハとした。
【0098】
このようにして準備したボンドウェーハとベースウェーハを使用し、実施例2と同様の方法で、シリコン活性層の膜厚を50nm、絶縁膜の膜厚を70nmとしてSOIウェーハを作製し、このSOIウェーハのシリコン活性層表面をパーティクルカウンターにより測定したところ、シリコン活性層の破壊を示す高密度の輝点が確認された。さらに、シリコン活性層を除去し、絶縁膜をCuデポジション法により評価したところ、絶縁膜の破壊を示す高密度の酸化膜欠陥が確認された。
【0099】
尚、本発明は、上記実施形態に限定されるものではない。上記実施形態は、例示であり、本発明の特許請求の範囲に記載された技術的思想と実質的に同一な構成を有し、同様な作用効果を奏するものは、いかなるものであっても本発明の技術的範囲に包含される。
【0100】
【発明の効果】
以上説明したように、本発明によれば、シリコン活性層及び/又は支持基板がN領域及び/又は無欠陥のI領域のPドープシリコン単結晶であり、且つAlを2×1012atoms/cc以上の濃度で含むものからなるSOIウェーハが提供される。このようなSOIウェーハであれば、例えば厚さが200nm以下といった極めて薄いシリコン活性層を形成した場合であっても、弗酸洗浄等により微小ピットが発生せずに優れた電気特性を持ち、あるいは、例えば絶縁膜の厚さが100nm以下であっても優れた絶縁特性を保つため、これを使用してデバイスを作製すれば、電気特性に優れたデバイスを高歩留りで、しかも簡単かつ安価で作製することができる。
【図面の簡単な説明】
【図1】各条件での、成長速度と結晶欠陥分布の関係を表す説明図である。
(a) 引上げ条件5、 (b) 引上げ条件3、 (c) 引上げ条件4、
(d) 引上げ条件1、引上げ条件2。
【図2】単結晶製造装置の概略図である。
【図3】(a) シリコン単結晶の成長速度と結晶切断位置の関係を示す関係図である。
(b) 成長速度と各欠陥領域を示す説明図である。
【図4】従来の技術による成長速度と結晶欠陥分布の関係を表す説明図である。
【図5】イオン注入剥離法により本発明に係るSOIウェーハを製造する工程の一例を示すフロー図である。
【図6】SIMOX法により本発明に係るSOIウェーハを製造する工程の一例を示すフロー図である。
【符号の説明】
10…単結晶製造装置、 11…メインチャンバー、
12…引上げチャンバー、 13…単結晶、
14…ワイヤー、 15…原料融液、 16…石英ルツボ、
17…黒鉛ルツボ、 18…シャフト、 19…黒鉛ヒーター、
20…断熱部材、 21…種ホルダー、 22…種結晶、
23…黒鉛筒、 24…断熱材、
31…ボンドウェーハ、 32…ベースウェーハ、
33…酸化膜(絶縁膜)、 34…イオン注入層、 35…剥離ウェーハ、
36…SOIウェーハ、 37…シリコン活性層、 38…酸化膜、
41…シリコンウェーハ、 42…酸素イオン注入層、
43…埋め込み酸化膜(絶縁膜)、 44…シリコン活性層、
45…支持基板、 46…SOIウェーハ。

Claims (12)

  1. 少なくとも支持基板上に絶縁膜を介して又は直接シリコン活性層が形成されたSOIウェーハであって、少なくとも前記シリコン活性層が、チョクラルスキー法により育成されたN領域及び/又は無欠陥I領域のP(リン)ドープシリコン単結晶であり、且つAl(アルミニウム)を2×1012atoms/cc以上の濃度で含むものからなることを特徴とするSOIウェーハ。
  2. それぞれシリコン単結晶からなるベースウェーハとボンドウェーハとを、絶縁膜を介して貼り合わせた後、前記ボンドウェーハを薄膜化することによりシリコン活性層が形成されたSOIウェーハであって、前記ボンドウェーハ及び/又は前記ベースウェーハが、チョクラルスキー法により育成されたN領域及び/又は無欠陥I領域のPドープシリコン単結晶であり、且つAlを2×1012atoms/cc以上の濃度で含むものからなることを特徴とするSOIウェーハ。
  3. 前記Pドープシリコン単結晶は、Pが1×1014atoms/cc以上の濃度で含まれているものであることを特徴とする請求項1又は請求項2に記載のSOIウェーハ。
  4. 前記シリコン活性層は、厚さが5nm以上200nm以下の範囲にあることを特徴とする請求項1乃至請求項3のいずれか1項に記載のSOIウェーハ。
  5. 前記絶縁膜は、シリコン酸化膜であって、厚さが10nm以上100nm以下の範囲にあることを特徴とする請求項1乃至請求項4のいずれか1項に記載のSOIウェーハ。
  6. 少なくとも、シリコンウェーハに酸素を注入後、熱処理することで絶縁膜層(酸化膜層)を形成し、前記ウェーハ内に前記絶縁膜層で仕切られたシリコン活性層を形成するSOIウェーハの製造方法において、少なくとも、前記シリコンウェーハとして、チョクラルスキー法により育成されたN領域及び/又は無欠陥I領域のPドープシリコン単結晶であり、且つAlを2×1012atoms/cc以上の濃度で含むシリコンウェーハを用いることを特徴とするSOIウェーハの製造方法。
  7. 少なくとも、ベースウェーハとボンドウェーハとを直接貼り合わせる貼り合わせ工程と、前記ボンドウェーハを薄膜化することによりシリコン活性層を形成する薄膜化工程を含むSOIウェーハの製造方法であって、前記ベースウェーハとして、絶縁性の基板を用い、前記ボンドウェーハとして、チョクラルスキー法により育成されたN領域及び/又は無欠陥I領域のPドープシリコン単結晶であり、且つAlを2×1012atoms/cc以上の濃度で含むシリコンウェーハを用いることを特徴とするSOIウェーハの製造方法。
  8. 少なくとも、それぞれシリコン単結晶からなるベースウェーハとボンドウェーハとを絶縁膜を介して貼り合わせる貼り合わせ工程と、前記ボンドウェーハを薄膜化することによりシリコン活性層を形成する薄膜化工程を含むSOIウェーハの製造方法であって、前記ボンドウェーハ及び/又は前記ベースウェーハとして、チョクラルスキー法により育成されたN領域及び/又は無欠陥I領域のPドープシリコン単結晶であり、且つAlを2×1012atoms/cc以上の濃度で含むシリコンウェーハを用いることを特徴とするSOIウェーハの製造方法。
  9. 前記貼り合わせ工程の前に、ボンドウェーハの表面から水素イオン及び希ガスイオンの少なくとも1種のイオンを注入してウェーハ内部にイオン注入層を形成するイオン注入工程を行い、前記貼り合わせ工程においては、該ボンドウェーハのイオン注入された側の表面と前記ベースウェーハの表面とを直接又は絶縁膜を介して貼り合わせ、前記薄膜化工程においては、熱処理により前記ボンドウェーハの一部を前記イオン注入層で剥離することを特徴とする請求項7又は請求項8に記載のSOIウェーハの製造方法。
  10. 前記Pドープシリコン単結晶として、Pが1×1014atoms/cc以上の濃度で含むものを用いることを特徴とする請求項6乃至請求項9のいずれか1項に記載のSOIウェーハの製造方法。
  11. 前記シリコン活性層の厚さを、5nm以上200nm以下の範囲にすることを特徴とする請求項6乃至請求項10のいずれか1項に記載のSOIウェーハの製造方法。
  12. 前記絶縁膜を、シリコン酸化膜とし、該シリコン酸化膜の厚さを、10nm以上100nm以下の範囲にすることを特徴とする請求項6、請求項8乃至請求項11のいずれか1項に記載のSOIウェーハの製造方法。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006294737A (ja) * 2005-04-07 2006-10-26 Sumco Corp Soi基板の製造方法及びその製造における剥離ウェーハの再生処理方法。
JP2007067321A (ja) * 2005-09-02 2007-03-15 Sumco Corp Simox基板およびその製造方法
JP2012507167A (ja) * 2008-10-30 2012-03-22 ソイテック 半導体薄膜のスタックを製造する方法

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200428637A (en) * 2003-01-23 2004-12-16 Shinetsu Handotai Kk SOI wafer and production method thereof
JP4854917B2 (ja) * 2003-03-18 2012-01-18 信越半導体株式会社 Soiウェーハ及びその製造方法
JP4604889B2 (ja) * 2005-05-25 2011-01-05 株式会社Sumco シリコンウェーハの製造方法、並びにシリコン単結晶育成方法
JP5121139B2 (ja) * 2005-12-27 2013-01-16 ジルトロニック アクチエンゲゼルシャフト アニールウエハの製造方法
KR20080086893A (ko) * 2005-12-27 2008-09-26 신에쓰 가가꾸 고교 가부시끼가이샤 Soi 웨이퍼의 제조 방법 및 soi 웨이퍼
JP4805681B2 (ja) * 2006-01-12 2011-11-02 ジルトロニック アクチエンゲゼルシャフト エピタキシャルウェーハおよびエピタキシャルウェーハの製造方法
FR3003997B1 (fr) * 2013-03-29 2015-03-20 Soitec Silicon On Insulator Procede de fabrication d'une structure composite
JP7495238B2 (ja) * 2020-02-19 2024-06-04 グローバルウェーハズ・ジャパン株式会社 シリコンウェーハの製造方法

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06204150A (ja) * 1992-12-28 1994-07-22 Sumitomo Sitix Corp 半導体用シリコン単結晶基板の製造方法
EP0691423B1 (en) * 1994-07-06 1999-03-24 Shin-Etsu Handotai Company Limited Method for the preparation of silicon single crystal and fused silica glass crucible therefor
JPH1079498A (ja) 1996-09-03 1998-03-24 Nippon Telegr & Teleph Corp <Ntt> Soi基板の製造方法
US6548382B1 (en) * 1997-07-18 2003-04-15 Silicon Genesis Corporation Gettering technique for wafers made using a controlled cleaving process
JPH1140786A (ja) 1997-07-18 1999-02-12 Denso Corp 半導体基板及びその製造方法
US6083324A (en) * 1998-02-19 2000-07-04 Silicon Genesis Corporation Gettering technique for silicon-on-insulator wafers
JP3932369B2 (ja) 1998-04-09 2007-06-20 信越半導体株式会社 剥離ウエーハを再利用する方法および再利用に供されるシリコンウエーハ
DE19823962A1 (de) * 1998-05-28 1999-12-02 Wacker Siltronic Halbleitermat Verfahren zur Herstellung eines Einkristalls
US6224668B1 (en) * 1998-06-02 2001-05-01 Shin-Etsu Handotai Co., Ltd. Method for producing SOI substrate and SOI substrate
US6077343A (en) * 1998-06-04 2000-06-20 Shin-Etsu Handotai Co., Ltd. Silicon single crystal wafer having few defects wherein nitrogen is doped and a method for producing it
JP3762144B2 (ja) * 1998-06-18 2006-04-05 キヤノン株式会社 Soi基板の作製方法
JP2000082679A (ja) * 1998-07-08 2000-03-21 Canon Inc 半導体基板とその作製方法
US6180497B1 (en) * 1998-07-23 2001-01-30 Canon Kabushiki Kaisha Method for producing semiconductor base members
JP4634553B2 (ja) * 1999-06-08 2011-02-16 シルトロニック・ジャパン株式会社 シリコン単結晶ウエーハおよびその製造方法
JP2001044398A (ja) * 1999-07-30 2001-02-16 Mitsubishi Materials Silicon Corp 張り合わせ基板およびその製造方法
JP2001144275A (ja) * 1999-08-27 2001-05-25 Shin Etsu Handotai Co Ltd 貼り合わせsoiウエーハの製造方法および貼り合わせsoiウエーハ
US6653209B1 (en) * 1999-09-30 2003-11-25 Canon Kabushiki Kaisha Method of producing silicon thin film, method of constructing SOI substrate and semiconductor device
JP3994602B2 (ja) * 1999-11-12 2007-10-24 信越半導体株式会社 シリコン単結晶ウエーハおよびその製造方法並びにsoiウエーハ
JP2002134518A (ja) * 2000-10-27 2002-05-10 Mitsubishi Materials Silicon Corp 抵抗率を調整したシリコンウェーハ及びそのウェーハの製造方法
JP3994665B2 (ja) * 2000-12-28 2007-10-24 信越半導体株式会社 シリコン単結晶ウエーハおよびシリコン単結晶の製造方法
US20020084451A1 (en) * 2000-12-29 2002-07-04 Mohr Thomas C. Silicon wafers substantially free of oxidation induced stacking faults
DE10124032B4 (de) * 2001-05-16 2011-02-17 Telefunken Semiconductors Gmbh & Co. Kg Verfahren zur Herstellung von Bauelementen auf einem SOI-Wafer
JP2003204048A (ja) * 2002-01-09 2003-07-18 Shin Etsu Handotai Co Ltd Soiウエーハの製造方法及びsoiウエーハ
JP4207577B2 (ja) * 2003-01-17 2009-01-14 信越半導体株式会社 Pドープシリコン単結晶の製造方法
JP4854917B2 (ja) * 2003-03-18 2012-01-18 信越半導体株式会社 Soiウェーハ及びその製造方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006294737A (ja) * 2005-04-07 2006-10-26 Sumco Corp Soi基板の製造方法及びその製造における剥離ウェーハの再生処理方法。
JP2007067321A (ja) * 2005-09-02 2007-03-15 Sumco Corp Simox基板およびその製造方法
JP2012507167A (ja) * 2008-10-30 2012-03-22 ソイテック 半導体薄膜のスタックを製造する方法

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