JP2004273768A - 半導体のパッシベーション方法 - Google Patents

半導体のパッシベーション方法 Download PDF

Info

Publication number
JP2004273768A
JP2004273768A JP2003062610A JP2003062610A JP2004273768A JP 2004273768 A JP2004273768 A JP 2004273768A JP 2003062610 A JP2003062610 A JP 2003062610A JP 2003062610 A JP2003062610 A JP 2003062610A JP 2004273768 A JP2004273768 A JP 2004273768A
Authority
JP
Japan
Prior art keywords
film
bonding pad
polyimide
etching
sio2
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2003062610A
Other languages
English (en)
Inventor
Kazuhisa Sawada
和久 澤田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Semiconductor Manufacturing Co Ltd
Kansai Nippon Electric Co Ltd
Original Assignee
Renesas Semiconductor Manufacturing Co Ltd
Kansai Nippon Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Semiconductor Manufacturing Co Ltd, Kansai Nippon Electric Co Ltd filed Critical Renesas Semiconductor Manufacturing Co Ltd
Priority to JP2003062610A priority Critical patent/JP2004273768A/ja
Publication of JP2004273768A publication Critical patent/JP2004273768A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02Bonding areas ; Manufacturing methods related thereto
    • H01L24/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02Bonding areas ; Manufacturing methods related thereto
    • H01L24/03Manufacturing methods
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/0212Auxiliary members for bonding areas, e.g. spacers
    • H01L2224/02122Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body
    • H01L2224/02163Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body on the bonding area
    • H01L2224/02165Reinforcing structures
    • H01L2224/02166Collar structures
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01004Beryllium [Be]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01005Boron [B]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01006Carbon [C]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01013Aluminum [Al]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01014Silicon [Si]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01019Potassium [K]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01022Titanium [Ti]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01033Arsenic [As]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/0105Tin [Sn]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/049Nitrides composed of metals from groups of the periodic table
    • H01L2924/04944th Group
    • H01L2924/04941TiN

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Wire Bonding (AREA)

Abstract

【課題】従来の半導体のボンディングパッド付近のパッシベーション方法は、ポリイミド膜のエッチング時間が長くても短くてもワイヤボンディングに支障をきたす。そのためポリイミド膜のエッチング工程はエッチング時間のマージンが少なく不良が出やすい。
【解決手段】ボンディングパッド11上においては、カバー膜12、13、14の少なくとも一部の層を残して、ポリイミド膜18の塗布およびエッチングをおこない、その後にカバー膜の残りの層をエッチングして取り去り、ボンディングパッド11を露出させる。
【選択図】 図3

Description

【0001】
【発明の属する技術分野】
本発明は半導体のボンディングパッド周辺のパッシベーション方法に関する。
【0002】
【従来の技術】
従来の一般的なボンディングパッド周辺のパッシベーション方法を、工程順に図4〜図6を用いて説明する(第一従来例)。図4〜図6はボンディングパッド付近の断面図である。
【0003】
図4(a)のように、シリコン基板40上のアルミニウム膜からなるボンディングパッド41は、TiN膜42、SiO2膜43、SiON膜44で覆われている。SiO2膜43、SiON膜44はカバー膜と呼ばれる。ボンディングパッド41(アルミニウム膜)の厚さは0.6μm、TiN膜42の厚さは0.05μm、SiO2膜43の厚さは0.1μm、SiON膜44の厚さは0.3μmである。これから説明する工程の目的は、ボンディングパッド41上のTiN膜42、SiO2膜43、SiON膜44を取り去ること、およびボンディングパッド41以外の部分をポリイミド膜で覆うことである。
【0004】
まず図4(b)のように、SiON膜44の上にフォトレジスト膜45を塗布する。全体がフォトレジスト膜45により覆われる。
【0005】
次に図4(c)のように、フォトレジスト膜45を露光・現像し、ボンディングパッド41の上部のフォトレジスト膜45に孔46をあける。
【0006】
次に図4(d)のように、フォトレジスト膜45をマスクにしてSiON膜44、SiO2膜43、TiN膜42をプラズマエッチングし、ボンディングパッド41上のSiON膜44、SiO2膜43、TiN膜42を取り去り、孔47をあける。これによりいったんボンディングパッド41は露出する。
【0007】
次に図5(e)のように、不要になったフォトレジスト膜45を取り去る。
【0008】
次に図5(f)のように、全体にポリイミド膜48を塗布する。このポリイミド膜48は非感光性である。
【0009】
次に図5(g)のように、ポリイミド膜48の上にフォトレジスト膜49を塗布する。
【0010】
次に図5(h)のように、フォトレジスト膜49を露光・現像し、ボンディングパッド41の上部のフォトレジスト膜49に孔50をあける。
【0011】
次に図6(i)のように、フォトレジスト膜49をマスクにしてポリイミド膜48をエッチングし、ポリイミド膜48に孔51をあける。エッチングには有機アミン系アルカリ溶液を用いる。ここで再びボンディングパッド41が露出する。
【0012】
最後に図6(j)のように、不要になったフォトレジスト膜49を取り去る。
【0013】
以上で当初の目的通り、ボンディングパッド41上のTiN膜42、SiO2膜43、SiON膜44を取り去ることと、ボンディングパッド41以外の部分をポリイミド膜48で覆うことが完了する。
【0014】
ところが以上説明した従来のパッシベーション方法には、図6(i)のようにポリイミド膜48をエッチングするとき、エッチング液が非常に強力な有機アミン系アルカリ溶液であるため、アルミニウム膜でできたボンディングパッド41が腐食されやすいという欠点がある。
【0015】
特にポリイミド膜48をきれいに取り去るため時間をかけて十分エッチングすると、ボンディングパッド41が腐食されて表面が荒れてしまいワイヤボンディングに支障をきたす(ボンディング強度が落ちる)。しかしそれを懸念してポリイミド膜48のエッチング時間を短めにすると、今度は特に、SiO2膜43、SiON膜44の孔の側壁にポリイミド膜48のエッチング残りが発生しやすくなる。これがはがれてボンディングパッド41に載ると、これもボンディング強度が落ちる原因になる。
【0016】
という訳でポリイミド膜48のエッチング時間は長くても短くてもワイヤボンディングに支障をきたす。そのためポリイミド膜48のエッチング工程はエッチング時間のマージンが少なく不良が出やすい厄介な工程であった。
【0017】
上に説明した従来のパッシベーション方法の欠点を解決する手段が特開平5−326614号公報に記載されている(第二従来例)。その手段のポイントは次の通りである。
【0018】
従来の方法では、ボンディングパッド41上のSiON膜44、SiO2膜43、TiN膜42を取り去ってからポリイミド48を塗布し、ポリイミド膜48をエッチングする。そのためエッチング液が直接ボンディングパッド41に触れてしまい、ボンディングパッド41が荒れる。
【0019】
これを防ぐため特開平5−326614では、ボンディングパッド41上のSiON膜44、SiO2膜43、TiN膜42を取り去る前にポリイミド48を塗布し、次に第一のフォトレジストを用いてポリイミド膜48をエッチングし、その後第二のフォトレジストを用いてSiON膜44、SiO2膜43、TiN膜42をエッチングするようにしている。こうすればポリイミド膜48のエッチング液はSiON膜44、SiO2膜43、TiN膜42により妨げられて直接ボンディングパッド41に触れることはない、という訳である。
【0020】
【特許文献1】
特開平5−326614号公報
【0021】
【発明が解決しようとする課題】
第一従来例の方法は、ポリイミド膜48のエッチング時間が長くても短くてもワイヤボンディングに支障をきたす。そのためポリイミド膜48のエッチング工程はエッチング時間のマージンが少なく不良が出やすい。
【0022】
本願発明者は上に述べた従来の問題点を解決するため、第一従来例を改良し、ポリイミド膜のエッチング時間が長くてもボンディングパッドの表面が荒れないプロセスを発明した。
【0023】
【課題を解決するための手段】
従来は図4(d)のように、フォトレジスト膜45をマスクにしてSiON膜44、SiO2膜43、TiN膜42をプラズマエッチングし、ボンディングパッド41上のSiON膜44、SiO2膜43、TiN膜42を取り去るため、ボンディングパッド41が露出する。
【0024】
本発明のポイントは、フォトレジスト膜をマスクにしてプラズマエッチングするとき、SiON膜は従来と同様エッチングするが、SiO2膜(とTiN膜)は従来とは異なりエッチングしないで残すことである。こうすればボンディングパッド41の表面はSiO2膜でカバーされるので露出しない。そのため後工程でポリイミド膜を塗布・エッチングするときも、エッチング液はSiO2膜で隔てられているので、直接ボンディングパッドの表面に触れない。したがってポリイミド膜を長時間エッチングしてもボンディングパッドの表面は腐食されない。なおSiO2膜とTiN膜はポリイミド膜のエッチングが完了してからプラズマエッチングして取り除く。プラズマエッチングのときはボンディングパッドの表面はほとんど荒れない。
【0025】
SiON膜とSiO2膜ではプラズマエッチングの条件が大きく異なるため、SiON膜だけエッチングしてSiO2膜を残すことは比較的容易である。なお本発明の作用原理から明らかなように、SiO2膜の表面が多少エッチングされても問題ないので、エッチングを厳密にSiON膜だけに限る必要はない。このためプラズマエッチング時間にマージンがあり、工程管理が容易である。
【0026】
請求項1記載の発明は、ボンディングパッド上のカバー膜およびポリイミド膜に、ボンディング用の孔を有する半導体のパッシベーション方法において、ボンディングパッド上においては、カバー膜の少なくとも一部の層を残して、ポリイミド膜の塗布およびエッチングをおこない、その後にカバー膜の残りの層をエッチングして取り去り、ボンディングパッドを露出させることを特徴とする半導体のパッシベーション方法である。
【0027】
請求項2記載の発明は、請求項1記載の半導体のパッシベーション方法において、カバー膜が少なくともSiON膜およびSiO2膜を含み、カバー膜の中の残す層に少なくともSiO2膜が含まれることを特徴とする半導体のパッシベーション方法である。
【0028】
【発明の実施の形態】
本発明の半導体のボンディングパッド周辺のパッシベーション方法の一実施例を工程順に図1〜図3を用いて説明する。図1〜図3はボンディングパッド付近の断面図である。
【0029】
図1(a)のように、シリコン基板10上のアルミニウム膜からなるボンディングパッド11は、TiN膜12、SiO2膜13、SiON膜14で覆われている。ここでボンディングパッド11のアルミニウム膜の厚さは0.6μm、TiN膜12の厚さは0.05μm、SiO2膜13の厚さは0.1μm、SiON膜14の厚さは0.3μmである。これから説明する工程の目的は、ボンディングパッド11上のTiN膜12、SiO2膜13、SiON膜14を取り去ること、およびボンディングパッド11以外の部分をポリイミド膜で覆うことである。
【0030】
まず図1(b)のように、SiON膜14の上にフォトレジスト膜15を塗布する。それにより全体がフォトレジスト膜15により覆われる。
【0031】
次に図1(c)のように、フォトレジスト膜15を露光・現像し、ボンディングパッド11の上部のフォトレジスト膜15に孔16をあける。
【0032】
次に図1(d)のように、フォトレジスト膜15をマスクにしてSiON膜14をプラズマエッチングし、ボンディングパッド11上のSiON膜14を取り去り、孔17をあける。しかしプラズマエッチングの条件をコントロールしてSiO2膜13、TiN膜12はエッチングされないようにする。したがってボンディングパッド11はSiO2膜13、TiN膜12によりカバーされた状態となる。本発明の特徴は上記のように、ポリイミド膜の塗布前のボンディングパッド11がSiO2膜13、TiN膜12によりカバーされていることである。
【0033】
SiON膜14とSiO2膜13ではプラズマエッチングの条件が大きく異なるため、SiON膜14だけエッチングしてSiO2膜13を残すことは比較的容易である。なお本発明の方法においてはSiO2膜13の表面が多少エッチングされても問題ないので、エッチングを厳密にSiON膜14だけに限る必要はない。このためプラズマエッチング時間にマージンがあり、工程管理が容易である。
【0034】
次に図2(e)のように、不要になったフォトレジスト膜15を取り去る。
【0035】
次に図2(f)のように、全体にポリイミド膜18を塗布する。このポリイミド膜18は非感光性である。ここで本発明の特徴として、ボンディングパッド11とポリイミド膜18の間にSiO2膜13、TiN膜12があるため、ポリイミド膜18は直接ボンディングパッド11に触れることがない。
【0036】
次に図2(g)のように、ポリイミド膜18の上に更にフォトレジスト膜19を塗布する。
【0037】
次に図2(h)のように、フォトレジスト膜19を露光・現像し、ボンディングパッド11の上部のフォトレジスト膜19に孔20をあける。
【0038】
次に図3(i)のように、フォトレジスト膜19をマスクにしてポリイミド膜18をエッチングし、ポリイミド膜18に孔21をあける。エッチングには有機アミン系アルカリ溶液を用いる。このとき本発明の特徴として、ボンディングパッド11とポリイミド18の間にSiO2膜13、TiN膜12があるため、ポリイミド膜18のエッチング液が直接ボンディングパッド11に触れることがない。したがってエッチング液によってボンディングパッド11が荒れる心配がないから、ポリイミド膜18のエッチングに十分時間をかけることができ、ポリイミド残りが発生しないようにできる。
【0039】
次に図3(j)のように、不要になったフォトレジスト膜19を取り去る。
【0040】
最後に図3(k)のように、ボンディングパッド11上のTiN膜12、SiO2膜13をプラズマエッチングによって取り去る。
【0041】
以上で目的通り、ボンディングパッド11上のTiN膜12、SiO2膜13、SiON膜14を取り去ること、およびボンディングパッド11以外の部分をポリイミド膜18で覆うことが完了する。
【0042】
【発明の効果】
本発明ではまず図1(d)のように、フォトレジスト膜15をマスクにしてSiON膜14をプラズマエッチングし、ボンディングパッド11上のSiON膜14を取り去り、孔17をあける。しかしSiO2膜13、TiN膜12はエッチングしない。したがってボンディングパッド11はSiO2膜13、TiN膜12によりカバーされた状態となる。次に図3(i)のようにポリイミド膜18をエッチングし、孔21をあける。このときボンディングパッド11とポリイミド18の間にSiO2膜13、TiN膜12があるためエッチング液が直接ボンディングパッド11に触れることがない。エッチング液によってボンディングパッド11が荒れる心配がないから、ポリイミド膜18のエッチングに十分時間をかけることができ、ポリイミド残りが発生しないようにできる。
【図面の簡単な説明】
【図1】本発明のパッシベーション方法の一例を工程順に表わした断面図
【図2】本発明のパッシベーション方法の一例を工程順に表わした断面図
【図3】本発明のパッシベーション方法の一例を工程順に表わした断面図
【図4】従来のパッシベーション方法の第一例を工程順に表わした断面図
【図5】従来のパッシベーション方法の第一例を工程順に表わした断面図
【図6】従来のパッシベーション方法の第一例を工程順に表わした断面図
【符号の説明】
10 シリコン基板
11 ボンディングパッド
12 TiN膜
13 SiO2膜
14 SiON膜
15 フォトレジスト膜
16 フォトレジスト膜の孔
17 SiON膜の孔
18 ポリイミド膜
19 フォトレジスト膜
20 フォトレジスト膜の孔
21 ポリイミド膜の孔
40 シリコン基板
41 ボンディングパッド
42 TiN膜
43 SiO2膜
44 SiON膜
45 フォトレジスト膜
46 フォトレジスト膜の孔
47 SiON膜、SiO2膜、TiN膜の孔
48 ポリイミド膜
49 フォトレジスト膜
50 フォトレジスト膜の孔
51 ポリイミド膜の孔

Claims (2)

  1. ボンディングパッド上のカバー膜およびポリイミド膜に、ボンディング用の孔を有する半導体のパッシベーション方法において、
    前記のボンディングパッド上においては、前記のカバー膜の少なくとも一部の層を残して、前記のポリイミド膜の塗布およびエッチングをおこない、
    その後に前記のカバー膜の残りの層をエッチングして取り去り、前記のボンディングパッドを露出させることを特徴とする半導体のパッシベーション方法。
  2. 請求項1記載の半導体のパッシベーション方法において、前記のカバー膜が少なくともSiON膜およびSiO2膜を含み、前記のカバー膜の中の残す層に少なくともSiO2膜が含まれることを特徴とする半導体のパッシベーション方法。
JP2003062610A 2003-03-10 2003-03-10 半導体のパッシベーション方法 Pending JP2004273768A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2003062610A JP2004273768A (ja) 2003-03-10 2003-03-10 半導体のパッシベーション方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2003062610A JP2004273768A (ja) 2003-03-10 2003-03-10 半導体のパッシベーション方法

Publications (1)

Publication Number Publication Date
JP2004273768A true JP2004273768A (ja) 2004-09-30

Family

ID=33124425

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2003062610A Pending JP2004273768A (ja) 2003-03-10 2003-03-10 半導体のパッシベーション方法

Country Status (1)

Country Link
JP (1) JP2004273768A (ja)

Similar Documents

Publication Publication Date Title
JP2005285890A (ja) 亜鉛酸化物の加工方法
CN113678230A (zh) 半导体装置的制造方法
JP3825314B2 (ja) 半導体装置の製造方法
JP2004282034A (ja) 半導体装置及びその製造方法
US20040067654A1 (en) Method of reducing wafer etching defect
JP2004273768A (ja) 半導体のパッシベーション方法
US6723250B1 (en) Method of producing structured wafers
JP2004273769A (ja) 半導体のパッシベーション構造およびその製造方法
JP2842405B2 (ja) 半導体装置の製造方法
JP2004273767A (ja) 半導体のパッシベーション構造およびその製造方法
JP2013175497A (ja) 貫通孔形成方法、該貫通孔形成方法による貫通孔を有するシリコン基板の製造方法
JP2009016582A (ja) パターン形成方法
JPH03248429A (ja) 半導体装置の製造方法
JP4534763B2 (ja) 半導体素子の製造方法
JP2007335564A (ja) リッジ部を有する半導体素子の製造方法
JP2778127B2 (ja) 半導体装置の製造方法
US7071101B1 (en) Sacrificial TiN arc layer for increased pad etch throughput
JP3132194B2 (ja) 半導体装置の製造方法
JP3109506B2 (ja) パターン形成方法
JP2770398B2 (ja) コンタクトホールの形成方法
JP2001068545A (ja) 半導体装置の製造方法
JP2001176962A (ja) 半導体装置及び製造方法
JP2006186275A5 (ja)
JPH04123432A (ja) 半導体装置の製造方法
JPH09186142A (ja) 多層構造を有する半導体装置の製造方法

Legal Events

Date Code Title Description
RD02 Notification of acceptance of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7422

Effective date: 20050119

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A711

Effective date: 20050512