JP2004271428A - Test system for multi chip module, and manufacturing method therefor - Google Patents

Test system for multi chip module, and manufacturing method therefor Download PDF

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    • H01L2924/3011—Impedance

Abstract

<P>PROBLEM TO BE SOLVED: To solve such a problem that a defect after package sealing in a multi chip module generates a yield loss of non-defective bare chips. <P>SOLUTION: A connection between pads to be connected between the bare chips 103, 104 is electrically connected preliminarily on a probe card 102 to be inspected as a pseudo-multi-chip-module, and a defect in the multi chip module in a current consumption, a function test, an AC test or the like is thereby rejected in advance before wiring and the package sealing to reduce the yield loss. <P>COPYRIGHT: (C)2004,JPO&NCIPI

Description

【０００１】
【発明の属する技術分野】
本発明は、マルチチップモジュールの歩留ロスを低減し、効率的に製造するためのテストシステム及びその製造方法に関する。
【０００２】
【従来の技術】
近年のデジタルネットワーク情報社会の進化を受け、デジタル家電や携帯情報端末を中心とした電子機器における半導体のシステム化（いわゆるシステム・オン・チップ）がますます進展してきている。電子機器の多機能化や高性能化を支えるＳｏＣ（システム・オン・チップ）ではあるが、高機能化ゆえの開発期間の長期化や、様々なシステム機能を一つのチップに統合するための開発リスクが問題となってきている。そこで、ＳｏＣと同等の機能を短期間、低コストで実現できる可能性を秘めるマルチチップモジュールが注目されている。マルチチップモジュールは、複数のＬＳＩを単一のパッケージに封止してシステム化を実現する技術であり、最終的にはＳｏＣと同等の機能を低コストで供給することを目的とする。マルチチップモジュールの技術開発は、構造・実装技術が主であり、特に検査関連技術についてはまだ過渡期といえる状況である。
【０００３】
マルチチップモジュールのパッケージの構造については、チップレベル型、パッケージレベル型、ウエハーレベル型、プレーンマルチチップパッケージ型とあるが、代表的なチップレベル型の積層タイプのマルチチップモジュールについて、図面を参照しながら説明する。
【０００４】
図２２は、従来の積層型マルチチップモジュールのテストシステム２２３０の側面図である。ここで、マルチチップモジュールの中でも、複数のベアチップ２２００、２２０１を１つのパッケージに搭載する形態を、特にシステム・イン・パッケージ（以降、ＳｉＰ）と呼ぶ。
【０００５】
ＳｉＰは、リードフレーム２２０３上にダイスボンドされたベアチップＢ２２０１に別のベアチップＡ２２００が積層され、さらにベアチップ間の接続されるべきボンディングパッド間をワイヤー２２０２でボンディングした状態でマルチチップモジュール２２１０にパッケージ封止された構造を特徴とする。
【０００６】
図２３は、ＳｉＰを含む従来のマルチチップモジュールに係るテストフローである（例えば、特許文献１または特許文献２参照。）。図２３に記載のテストフローは、ベアチップＡを検査するフローＦ２３００、ベアチップＢを検査するフローＦ２３１０、マルチチップモジュールを検査するフローＦ２３２０から構成されており、マルチチップモジュールが２つのベアチップから構成されている場合についての説明である。
【０００７】
まず、ベアチップＡ２２００を検査するフローＦ２３００は、ステップＳ２３０１においてベアチップＡとしての検査を実施され、ステップＳ２３０２において期待値動作と比較判定して、不良となったものはステップＳ２３０３にて廃棄される。一方、ステップＳ２３０２において良品になったもののみがステップＳ２３０４において良品判定される。
【０００８】
同じく、ベアチップＢ２２０１を検査するフローＦ２３１０は、ステップＳ２３１１においてベアチップＢとしての検査を実施され、ステップＳ２３１２において期待値動作と比較判定して、不良となったものはステップＳ２３１３にて廃棄される。一方、ステップＳ２３１２において良品になったもののみがステップＳ２３１４において良品判定される。
【０００９】
次に、マルチチップモジュール２２１０として検査するフローＦ２３２０は、ステップＳ２３０４において良品判定されたベアチップＡと、ステップＳ２３１４において良品判定されたベアチップＢとを、ステップＳ２３２１において、マルチチップモジュールとして積層するよう配置し、ワイヤリング及びパッケージ封止をすることで、マルチチップモジュール２２１０に成型される。次に、ステップＳ２３２２において、マルチチップモジュールとして検査される。これは、テスト装置２２２０からの検査情報２２２１をリードフレーム２２０３を通じて、ベアチップＢのみならず、ワイヤー２２０２を経由してベアチップＡにも入出力することで実施される。また、ステップＳ２３２３において、期待値動作と比較判定して、不良となったものはステップＳ２３２５にて出荷されずに、ステップＳ２３２３において良品になったもののみがステップＳ２３２４において出荷されて、マルチチップモジュール２２１０の検査は終了する。
【００１０】
【特許文献１】
特開平０８−２３６６９３号公報（第２−３頁、第一図）
【特許文献２】
特開平０６−１８８２９９号公報（第５−７頁、第一図）
【００１１】
【発明が解決しようとする課題】
しかしながら、もともと良品である複数のベアチップ（ＫＧＤ：Ｋｎｏｗ Ｇｏｏｄ Ｄｉｅ）をワイヤリング及びパッケージ封止後に、マルチチップモジュールとしてのテストを実施し、不良が発生した場合、特性上問題のないベアチップも不良として廃棄することとなり、ベアチップの不要な製造ロスというコスト的な課題を有している。
【００１２】
【課題を解決するための手段】
上記の課題を解決するために、本発明に係るテストシステムは、複数のベアチップで構成されるマルチチップモジュールのテストシステムにおいて、複数のベアチップのボンディングパッドとコンタクトするプローブからの入出力信号を複数のベアチップで構成されるマルチチップモジュールと等価に接続するプローブカードと、プローブカードを経由して、マルチチップモジュールに検査情報を入力し、マルチチップモジュールから出力される検査情報と期待値動作情報との比較判定を行うテスト装置とを備えている。
【００１３】
上記のテストシステムによれば、実際のワイヤリング及びパッケージ封止をする前に、消費電流、ファンクションテスト、ＡＣテストなどのマルチチップモジュール不良を事前にリジェクトすることで、歩留ロスを低減できる。
【００１４】
また、本発明に係るテストシステムにおいて、複数のベアチップが互いに重ならずに平面上に最近接配置されるよう固定するベアチップソケットもしくはベアチップステージを備えていることが望ましい。
【００１５】
この構成によれば、異なるベアチップの一括コンタクトが可能であり、安価な検査装置にて、擬似マルチチップモジュールとしてテストを行える。
【００１６】
また、本発明に係るテストシステムにおいて、複数のベアチップが再剥離可能に積層された状態に固定するベアチップステージを備え、プローブカードは積層された複数のベアチップのボンディングパッド毎にプローブのＺ軸方向の高さを調整できることが望ましい。
【００１７】
この構成によれば、マルチチップモジュールの一実施例である積層型ＳｉＰに、本発明に係るテストシステムの適用が可能となり、マルチチップモジュール良品となれば、製造工程を継続し、高温下におくことで、剥離不可のマウント状態となり、ＳｉＰのパッケージ封止を完了できる。
【００１８】
また、本発明に係るテストシステムにおいて、ベアチップソケットもしくはベアチップステージは、テスト装置の比較判定結果に従って移動され、複数のベアチップのうち、１つもしくは複数のベアチップを交換し、テスト装置がマルチチップモジュールの再検査ができることが望ましい。
【００１９】
この構成によれば、本来不良チップとして処理されるベアチップを救済し、ベアチップを交換して再検査することで、マルチチップモジュールの歩留ロスを防止することができる。
【００２０】
また、本発明に係るテストシステムにおいて、検査結果に従って交換される１つもしくは複数のベアチップは不良品であることが望ましい。
【００２１】
この構成によれば、微妙なインピーダンス不整合などによりノイズ不良となり、不良処理されるベアチップを救済できる。
【００２２】
また、本発明に係るテストシステムにおいて、検査結果に従って交換される１つもしくは複数のベアチップは良品であることが望ましい。
【００２３】
この構成によれば、ベアチップの組み合わせなどにより、不良チップとして判定されていたベアチップを救済できる。
【００２４】
また、本発明に係るテストシステムにおいて、再検査は複数回実行できるように構成することが望ましい。
【００２５】
この構成によれば、ベアチップの微妙な組み合わせなどに起因するようなマルチチップモジュールの歩留ロスをさらに低減できる。
【００２６】
また、本発明に係るテストシステムにおいて、プローブカードは、複数のベアチップ単体の接続とマルチチップモジュールと等価の接続とを切り換えるリレー装置を含むことが望ましい。
【００２７】
この構成によれば、ベアチップ個別の検査とマルチチップモジュールとしての検査を同じテストシステムにて実行でき、検査コストの低減が図れる。
【００２８】
また、本発明に係るテストシステムにおいて、リレー装置はテスト装置により制御されることが望ましい。
【００２９】
この構成によれば、ベアチップ個別の検査とマルチチップモジュールの検査を外部のプログラムなどで簡便に切り換えて実施することができる。
【００３０】
また、本発明に係るテストシステムにおいて、各ベアチップ個別の検査とマルチチップモジュールの検査は独立に実施できることが望ましい。
【００３１】
この構成によれば、ベアチップ毎に最適なテスタを選択することが可能となり、マルチチップモジュールトータルでの検査コストの低減が図れる。
【００３２】
また、本発明に係るテストシステムにおいて、ベアチップ個別の検査は、複数のベアチップの検査を同時に実行できることが望ましい。
【００３３】
この構成によれば、ベアチップあたりの検査時間が低減でき、検査コストの削減が図れる。
【００３４】
また、本発明に係るテストシステムにおいて、ベアチップ個別の検査とマルチチップモジュールの検査を連続して実行できることが望ましい。
【００３５】
この構成によれば、マルチチップモジュールの検査工程を削減でき、検査時間を大幅に削減できる。
【００３６】
また、本発明に係るテストシステムにおいて、ベアチップソケットまたはベアチップステージの位置制御及び雰囲気温度制御を行うプローバ装置をさらに備えていることが望ましい。
【００３７】
この構成によれば、プローバ装置を制御することで、信頼性の高いマルチチップモジュールの検査が実施できる。
【００３８】
また、本発明に係るテストシステムにおいて、テスト装置は、プローバ装置をＧＰＩＢ制御することで、複数のベアチップの位置制御及び雰囲気温度制御を自動で調整し、比較判定結果の不良情報を格納するメモリを備えることが望ましい。
【００３９】
この構成によれば、温度の変更も含めたテスタなどによる自動制御での信頼性の高いマルチチップモジュールの検査システムを構築できる。
【００４０】
また、本発明に係るテストシステムにおいて、ベアチップソケットは行方向及び列方向に複数個配置されるよう構成され、Ｘ軸及びＹ軸及びＺ軸方向の位置調整を行えることが望ましい。
【００４１】
この構成によれば、ベアチップを交換できる組み合わせが多数となり、マルチチップモジュールにおけるさらなる歩留ロスの低減が図れる。
【００４２】
また、本発明に係るテストシステムにおいて、ベアチップステージは、複数のベアチップを行方向もしくは列方向にカットされたベアチップ群として、接地面の微孔を通じて真空吸着にて固定し、Ｘ軸及びＹ軸及びＺ軸方向の調整に加えて、角度を示すΘ方向の調整も行えることが望ましい。
【００４３】
この構成によれば、ベアチップ群を安定に固定してマルチチップモジュールの検査を実施できる。
【００４４】
また、本発明に係るテストシステムにおいて、ベアチップステージは、テスト装置の前記比較判定結果に同期して個別にスキャン制御されることで、マルチチップモジュールの第一の検査を実施されることが望ましい。
【００４５】
この構成によれば、マルチチップモジュールの検査を自動で実施できる。
【００４６】
また、本発明に係るテストシステムにおいて、ベアチップステージは、テスト装置に格納された不良情報に従って非同期に制御されることで、マルチチップモジュールの再検査を最初のマルチチップモジュールの検査に続いて実施されることが望ましい。
【００４７】
この構成によれば、マルチチップモジュールのテストの終了後に自動で再テストを行える。
【００４８】
また、本発明に係るテストシステムにおいて、プローブカードは、ベアチップソケットまたはベアチップステージの配列に従って２次元に構成され、複数のマルチチップモジュールを同時に検査できることが望ましい。
【００４９】
この構成によれば、一枚のプローブカードで複数のマルチチップモジュールの検査を行え、検査コストの低減が図れる。
【００５０】
また、本発明に係るマルチチップモジュールの製造方法は、複数のベアチップのボンディングパッドと接触するプローブからの入出力信号を複数のベアチップで構成されるマルチチップモジュールと等価の接続か複数のベアチップ単体の接続かを切り換えるリレー装置を有するプローブカードと、プローブカードを経由して、マルチチップモジュールに検査情報を入力し、マルチチップモジュールから出力される検査情報と期待値動作情報との比較判定を行うテスト装置と、テスト装置の比較判定結果によりベアチップソケットまたはベアチップステージの位置自動制御を可能とするプローバ装置とを備えるテストシステムにより、複数のベアチップ単体の第一の検査とマルチチップモジュールの第二の検査を連続して実施する第一の工程と、第一の検査または第二の検査のいずれかにおいて、比較判定結果に従い、ベアチップソケットまたはベアチップステージの位置を自動制御することで、複数のベアチップのうち、１つもしくは複数のベアチップを交換することで、マルチチップモジュールとしてのベアチップの組み合わせを変更し、複数のベアチップまたはマルチチップモジュールの再検査をする第二の工程と、第一の工程または第二の工程において、良品判定されたマルチチップモジュールのみをパッケージ封止する第三の工程とを備えている。
【００５１】
この製造方法によれば、マルチチップモジュールの歩留ロスを低減し、かつマルチチップモジュールを構成するベアチップの組み立てロスをも低減することが可能となる。
【００５２】
また、本発明に係るマルチチップモジュールの製造方法において、第一の工程の第二の検査または第二の工程の再検査の前に、バーンインスクリーニング用のストレス印加を行う工程を備えることが望ましい。
【００５３】
この製造方法によれば、微細プロセスに必須であるバーンインストレス印加まで行い、効率的に信頼性の高いマルチチップモジュールの提供が可能となる。
【００５４】
【発明の実施の形態】
以下に、本発明の実施の形態について、図面を参照しながら説明する。
【００５５】
（実施の形態１）
図１は、実施の形態１における複数のベアチップ間で接続されるべきボンディングパッド間の接続をプローブカード上で行うテストシステムの側面図である。図１において、テストシステム１３０は、プローブカード１０２と、ベアチップＡ１０３、ベアチップＢ１０４、ベアチップソケット１０５、１０６、１０７と、テスト装置２２２０とで構成されている。テスト装置２２２０からの検査情報２２２１が、リードフレームではなく、プローブカード１０２を経由して入出力されるという以外は、従来例と同じである。また、プローブカード１０２上で、各ベアチップのボンディングバッドとコンタクトするプローブ１１０からの入出力信号はプリント配線１００、１０１にて、ベアチップＡ及びベアチップＢから構成されるマルチチップモジュールと等価に接続されている。また、ベアチップソケットは、複数のベアチップＡ１０３、Ｂ１０４に適したそれぞれのベアチップソケット１０５、１０６から構成されているが、ベアチップＡ１０３、Ｂ１０４のチップ厚などが異なる場合などのために、高さ方向を調整するための補助的なベアチップソケット１０７が設けられる場合もある。
【００５６】
図２は、実施の形態１に係る別の実施例であるテストシステムの側面図である。図２において、テストシステム２３０は、プローブカード１０２と、テスト装置２２２０と、ベアチップＡ１０３、ベアチップＢ１０４、ベアチップステージ２０５とで構成されているが、テスト装置２２２０、プローブカード１０２は図１の場合と共通である。ベアチップＡ１０３、ベアチップＢ１０４は、ベアチップステージ２０５上に最近接配置されるので、ベアチップＡ１０３、ベアチップＢ１０４のチップ厚などが異なる場合などのために、プローブ２１０のＺ軸方向の高さが調整可能である。
【００５７】
図３（ａ）は、実施の形態１に係るベアチップを積層した場合の側面図である。ここで、プローブカード３０２を経由して検査情報２２２１が入出力されることは図１の場合と同様である。また、マルチチップモジュール３１２において、ベアチップＡ３１０とベアチップＢ３１１は再剥離可能なテープ３１３によって仮止めされた状態でベアチップステージ３３０の上に固定される。また、プローブカード３０２は、ベアチップＡ３１０とベアチップＢ３１１の個別のボンディングパッド座標にあわせてプローブ３２０を接合し、その入出力信号をプリント配線３００、３０１にて、ベアチップＡ及びベアチップＢから構成されるマルチチップモジュールと等価に接続する。ここで、図３（ｂ）に示したように、ベアチップＡ３１０とベアチップＢ３１１のボンディングパッド面のＺ軸差３４０、３３９をプローブの接続時の角度３３４、３３７と長さ３３５、３３８により微調整することで、プローブを成型している。尚、再剥離可能なテープ３１３は、マルチチップモジュール３１２が良品判定された後に、高温下におくことで剥離不可のマウント状態にできるようしておく。
【００５８】
図４（ａ）は、実施の形態１に係るベアチップを積層した場合の別の側面図である。ここで、ベアチップＡ３１０とベアチップＢ３１１が再剥離可能なテープ３１３によって仮止めされた状態でベアチップステージ３３０の上に固定されることは図３（ａ）と同様である。図４（ａ）においては、ベアチップＡ３１０のボンディングパッドの座標に合わせてプローブ３２０を接合したプローブカードＡ４０７と、ベアチップＢ３１１のボンディングパッドの座標に合わせてプローブ３２０を接合したプローブカードＢ４０６から構成され、両プローブカードとも平行となるよう、支台４０５により固定かつ吊るされた構造となっている。また、図４（ｂ）にあるようにベアチップ間の接続されるべきボンディングパッド間をプローブカード上で電気的にジャンパー線４０１、４００で、ベアチップＡ及びベアチップＢから構成されるマルチチップモジュールと等価に接続している。さらに、支台４０５自身は、Ｘ、Ｙ、Ｚ、Θが調整可能としてある。プローブ３２０の形状は、ベアチップＡ３１０とベアチップＢ３１１のボンディングパッド面のＺ軸差とプローブの接続時の角度と長さによって微調整されることは図３（ｂ）での説明と同様である。
【００５９】
以上の実施の形態１における各テストシステムに共通であるマルチチップモジュールのテストフローについて、図５を用いて説明する。
【００６０】
図５に記載のテストフローは、ベアチップＡを検査するフローＦ２３００、ベアチップＢを検査するフローＦ２３１０、マルチチップモジュールを検査するフローＦ５２０から構成されている。ここで、ベアチップＡを検査するフローＦ２３００とベアチップＢを検査するフローＦ２３１０については、従来例と同じである。
【００６１】
マルチチップモジュールとして検査するフローＦ５２０は、ステップＳ２３０４において良品判定されたベアチップＡと、ステップＳ２３１４において良品判定されたベアチップＢとを、ステップＳ５２１において、擬似的にマルチチップモジュールと検査できるよう最近接配置する。ここで、ステップＳ５２２において、擬似マルチチップモジュールとして検査する。これは、例えば図１において、テスト装置２２２０からの検査情報２２２１をプローブカード１０２を通じて、入出力することで実施される。ここで、プローブカード１０２上で、ベアチップＡ１０３とベアチップＢ１０４がマルチチップモジュールとして構成される場合の接続と等価にプリント配線１００、１０１により接続されていることはいうまでもない。
【００６２】
次に、ステップＳ５２３において、期待値動作と比較判定して、不良となったものはステップＳ５２４にてワイヤリング及びパッケージ封止をしない。これにより、ワイヤリング及びパッケージ封止をする前に、マルチチップモジュールの不良を検知することが可能となり、不良を検知したときはワイヤリング及びパッケージ封止をしないので、余分な製造ロスを防止することが可能となる。
【００６３】
一方で、ステップＳ５２３にて良品になったもののみがステップＳ５２５において、ワイヤリング及びパッケージ封止される。また、ステップＳ５２６において、ワイヤリング及びパッケージ封止されたマルチチップモジュールの接続検査を実行する。良品判定となったものは、ステップＳ５２８において出荷され、マルチチップモジュールの検査は終了する。一方で、ステップＳ５２６において、不良となったものは、ステップＳ５２７にて出荷されずに不良品として扱われる。しかし、一度ステップＳ５２３にて、マルチチップモジュールとしての良品判定をしたものであるので、その発生頻度はステップＳ５２３と比較して圧倒的に低いものとなり、製造ロスを低下させる効果は無視できる程度である。
【００６４】
以上説明したように、実施の形態１におけるテストシステムによれば、ワイヤリング及びパッケージ封止をする前に、消費電流、ファンクションテスト、ＡＣテストなどのマルチチップモジュール不良を事前に検知し、良品のベアチップをも廃棄するという余分な製造ロスを防止することが可能である。本実施の形態においては、マルチチップモジュールを構成するベアチップが２個の場合に限定して説明したが、３個以上の複数個のベアチップで構成される場合にも、適用可能である。また、プローブカード上でベアチップを接続する手段としてプリント配線をあげていたが、ジャンバー線などによる接続やベアチップソケットを固定するテストボードを通じての電気的接続などでも、同様の効果が得られることは明らかである。
【００６５】
（実施の形態２）
図６は、実施の形態２におけるテストシステムの側面図である。図６において、テストシステム６３０は、プローブカード１０２と、ベアチップＡ１０３、ベアチップＢ１０４、ベアチップソケット１０５、１０６、１０７と、テスト装置２２２０と、ベアチップＢ１０４と交換して再検査を実施する目的として配置される別のベアチップＢ６０４とそのべアチップソケット６０６、６０７とで構成されている。ここで、プローブカード１０２と、ベアチップＡ１０３、ベアチップＢ１０４、ベアチップソケット１０５、１０６、１０７と、テスト装置２２２０については、実施の形態１で説明した図１の場合と同じである。また、テスト装置からの比較判定結果６２２に従って、ベアチップＢ１０４、ベアチップソケット１０６、１０７と別のベアチップＢ６０４、べアチップソケット６０６、６０７の交換６２３が行われる。図６においては、ベアチップＢが交換対象となる場合について記載しているが、ベアチップＡが交換される場合についてもまったく同様である。
【００６６】
以上の実施の形態２におけるマルチチップモジュールのテストフローについて、図７を用いて説明する。
【００６７】
図７に記載のテストフローは、ベアチップＡを検査するフローＦ２３００、ベアチップＢを検査するフローＦ２３１０、マルチチップモジュールを検査するフローＦ７２０から構成されている。ここで、ベアチップＡを検査するフローＦ２３００とベアチップＢを検査するフローＦ２３１０については、これまでの説明と同様である。
【００６８】
また、マルチチップモジュールとして検査するフローＦ７２０においても、ステップＳ５２１→ステップＳ５２２→ステップＳ５２３→ステップＳ５２５→ステップＳ５２６→ステップＳ５２８と続いて、ステップＳ５２８において、ステップＳ５２６において良品判定されたマルチチップモジュールを出荷して、検査を終了するまでのフローは図５における実施の形態１の場合と同様である。
【００６９】
一方で、ステップＳ５２３において、マルチチップモジュールが不良と判定された場合、ステップＳ５２４においてワイヤリング及びパッケージ封止しないで、比較判定結果６２２に従って、ステップＳ７２１においてベアチップＢをステップＳ２３１４にて良品判定された別のベアチップＢに交換する。ここで、比較判定結果６２２について、例えばステップＳ５２３における検査内容における不良内容を参照することで、ベアチップＡ、ベアチップＢのどちらに不良となる原因があるのか判別することが可能である。仮に、ベアチップＢ側に不良の原因がある場合、不良であるベアチップＢをステップＳ７２１にて交換することが可能である。この場合、ベアチップＡ側には不良となる原因がないので、別の良品ベアチップＢと交換してフローＦ７２０を再度実行することにより、ベアチップＡの救済が可能となる。また仮に、ベアチップＡ側に不良の原因がある場合でも、良品であるベアチップＢをステップＳ７２１にて交換することが可能である。この場合、ステップＳ５２３においてベアチップＡは不良と判定されたけれども、ベアチップＢとの微妙なタイミング等の組み合わせにより不良となっている可能性があり、また別の良品ベアチップＢと交換してフローＦ７２０を再度実行することにより、同じくベアチップＡを救済できる可能性がある。
【００７０】
図８に記載のテストフローは、実施の形態２のテストシステムにおけるテストフローのまた別の実施例である。図８に記載のテストフローは、ベアチップＡを検査するフローＦ２３００、ベアチップＢを検査するフローＦ２３１０、マルチチップモジュールを検査するフローＦ８２０から構成されている。ここで、ベアチップＡを検査するフローＦ２３００とベアチップＢを検査するフローＦ２３１０については、これまでの説明とまったく同様である。
【００７１】
また、マルチチップモジュールとして検査するフローＦ８２０においても、ステップＳ５２１→ステップＳ５２２→ステップＳ５２３→ステップＳ５２５→ステップＳ５２６→ステップＳ５２８と続いて、ステップＳ５２８において、ステップＳ５２６において良品判定されたマルチチップモジュールを出荷して、検査を終了するまでのフローもこれまでの説明と同様である。
【００７２】
また、ステップＳ５２３において、マルチチップモジュールが不良と判定された場合、ステップＳ５２４においてワイヤリング及びパッケージ封止しないで、比較判定結果６２２に従って、ステップＳ７２１においてベアチップＢをステップＳ２３１４にて良品判定された別のベアチップＢに交換することも図７と同様である。但し、図８における場合は、ステップＳ８２１において、交換の回数を判定することとしている。ステップＳ８２１において、交換の回数が上限を超えていると判定された場合は、ステップＳ８２２にてベアチップを廃棄し、ステップＳ８２１において、交換の回数が上限以内である場合のみに、ステップＳ７２１において、ベアチップＢを交換する。これは、ベアチップＡ側に不良の原因があった場合、良品であるベアチップＢをステップＳ７２１にて交換し、再検査を実施するが、ベアチップＢとの微妙なタイミング等の組み合わせによるベアチップＡの不良を救済しきれない場合に、ベアチップＢを交換する回数に上限を設けるためである。
【００７３】
以上説明したように、実施の形態２のテストシステムによれば、事前に検知したマルチチップモジュール不良に関して、ベアチップの組み合わせを交換してマルチチップモジュールの再検査を実施することで、ベアチップの余分な製造ロスをさらに低減することが可能である。本実施の形態においては、マルチチップモジュールを構成するベアチップが２個の場合に限定して説明したが、３個以上の複数個のベアチップで構成される場合にも、適用可能であることは明らかである。
【００７４】
（実施の形態３）
図９は、実施の形態３におけるテストシステムの側面図である。図９において、テストシステム９３０は、プローブカード９０１と、ベアチップＡ９１０、ベアチップＢ９１１、ベアチップソケット９１２、９１３と、テスト装置９００とで構成されている。ここで、テスト装置９００からの検査情報９２０は、プローブカード９０１上に設置されたリレー装置９０２、９０３、９０４、９０５、９０６、９０７を経由して、プローブ９１４からベアチップＡ９１０、ベアチップＢ９１１のボンディングパッドへと入出力される。ここで、リレー装置９０２、９０３、９０４、９０５、９０６、９０７は、テスト装置９００からのリレー制御信号９２１により、オン・オフが制御される。ここで、ベアチップＡ９１０個別の接続とするためには、リレー装置Ａ９０２とリレー装置Ｃ９０４をオンさせ、リレー装置Ｂ９０３とリレー装置Ｅ９０６をオフさせる。また、ベアチップＢ９１１個別の接続とするためには、リレー装置Ｄ９０５とリレー装置Ｆ９０７をオンさせ、リレー装置Ｅ９０６とリレー装置Ｂ９０３をオフさせる。さらに、マルチチップモジュールの接続として切り換えるには、リレー装置Ａ９０２、リレー装置Ｃ９０４をオフさせ、リレー装置Ｂ９０３、リレー装置Ｄ９０５、リレー装置Ｅ９０６、リレー装置Ｆ９０７はオンさせる。これらのリレー制御により、ベアチップＡ９１０、ベアチップＢ９１１とベアチップで構成されるマルチチップモジュールと等価の接続とを切り換えることが可能となる。ここで、リレー装置の配置、数量やリレー装置の制御の極性に自由度があることは、言うまでもない。
【００７５】
図１０は、実施の形態２におけるリレー装置の構造図であり、メカニカルリレーの基本構造を表している。メカニカルリレー本体１０００の内部は、コイル１００６とスイッチ素子１００４で構成され、コイル１００６の両端は一端がテスト装置９００からのリレー制御信号９２１につながれ、もう一端はＶＳＳが印加される。リレー制御信号９２１による印加電圧により、コイル１００６に磁界が発生し、リレー装置１０００の開閉が制御される仕組みである。リレー装置１０００の電気信号の経路は、両端がテスト装置９００の検査情報９２０と、プローブ９１４に接続しており、テスト装置９００からのリレー制御信号９２１により、電気信号をオンもしくはオフさせる。
【００７６】
図１１は、実施の形態３におけるベアチップ個別に検査を実行する場合のテストシステムの側面図である。図１１において、テストシステム１１３０は、プローブカード９０１と、ベアチップＡ９１０、ベアチップＢ９１１、ベアチップソケット９１２、９１３と、テスト装置１１００とで構成されており、テスト装置１１００以外については、図９と同様である。ここで、一般にテスト装置１１００はベアチップＡ９１０用のメモリプログラム１１０１と、ベアチップＢ用のマイコンプログラム１１０２のように複数の検査プログラムが実行可能である。検査情報９２０及びリレー制御信号９２１は、メモリプログラム１１０１、マイコンプログラム１１０２を通じて、入出力されるという以外は、図９の場合と全く同様であり、検査情報はプローブカード上に設置されたリレー装置を経由して、プローブからベアチップＡ、ベアチップＢのボンディングパッドへと入出力され、リレー制御信号９２１により、リレー装置はオン・オフが制御される。ここで、リレー装置Ａ９０２、リレー装置Ｃ９０４、リレー装置Ｄ９０５、リレー装置Ｆ９０７をオンさせ、リレー装置Ｂ９０３とリレー装置Ｅ９０６をオフさせると、図１１にあるように、ベアチップＡ９１０の検査はプローブ１１２０を通じて、ベアチップＢ９１１の検査はプローブ１１２１を通じて、それぞれ独立にコンタクトし、検査を実行することが可能である。
【００７７】
図１２は、実施の形態３におけるマルチチップモジュールの検査を実行する場合のテストシステムの側面図である。図１２において、テストシステム１２３０は、プローブカード９０１と、ベアチップＡ９１０、ベアチップＢ９１１、ベアチップソケット９１２、９１３と、テスト装置１１００とで構成されており、図１１と全く同様である。ここで、テスト装置１１００はマルチチップモジュール用プログラム１２０２の実行が可能である。また、検査情報１２２２及びリレー制御信号９２１は、マルチチップモジュール用プログラム１２０２を通じて、入出力されるという以外は、図９の場合と全く同様であり、検査情報はプローブカード上に設置されたリレー装置を経由して、プローブからベアチップＡ、ベアチップＢのボンディングパッドへと入出力され、リレー制御信号により、リレー装置のオン・オフが制御される。ここで、リレー装置Ｂ９０３、リレー装置Ｄ９０５、リレー装置Ｅ９０６、リレー装置Ｆ９０７をオンさせ、リレー装置Ａ９０２とリレー装置Ｃ９０４をオフさせると、図１２にあるように、ベアチップＡ９１０とベアチップＢ９１１はマルチチップモジュールを構成した場合と等価に、プローブ１２２０、１２２１により接続され、マルチチップモジュールの検査を実行することが可能となる。ここで、一般にテスト装置１１００がパーサイトシステムである場合、サイトごとにＣＰＵを具備しており、電源、ドライバやＩＯのリソース（以降、リソース）を各ＣＰＵに再配分または再統合することが可能であり、図１１におけるベアチップ個別の検査において、各ベアチップの検査を独立に実施することはもちろん、各ベアチップの検査を並行に実施することが可能である。また、図１１におけるベアチップ個別の検査と図１２におけるマルチチップモジュールとしての検査を独立して連続に実行することもまた可能である。
【００７８】
以上の実施の形態３におけるマルチチップモジュールのテストフローについて、図１３を用いて説明する。
【００７９】
図１３に記載のテストフローは、ベアチップＡ、ベアチップＢを個別に検査するフローＦ１３１０、マルチチップモジュールを検査するフローＦ１３２０から構成されている。ここで、ベアチップＡはメモリベアチップ、ベアチップＢはマイコンベアチップである場合について、以下で説明する。
【００８０】
ベアチップを個別に検査するフローＦ１３１０はまず、ステップＳ１３０１において、リレー装置９０２〜９０７の極性をセットする。これにより、図１１のようにメモリベアチップ９１０とマイコンベアチップ９１１の検査を独立して実行することが可能となる。以降、メモリベアチップ９１０の検査フローでは、ステップＳ１３０２において、メモリベアチップとして検査を行い、ステップＳ１３０３において、期待値動作と比較判定を行う。ステップＳ１３０３にて良品となったものは、ステップＳ１３０５において良品判定され、ステップＳ１３０３にて不良と判定されたものは、ステップＳ１３０４において第一の不良情報として記憶され、以降のマルチチップモジュールとして検査するフローＦ１３２０に移る。また、マイコンベアチップ９１１の検査フローでは、ステップＳ１３０６において、マイコンベアチップとして検査を行い、ステップＳ１３０７において、期待値動作と比較判定を行う。ステップＳ１３０７にて良品となったものは、ステップＳ１３０９において良品判定され、ステップＳ１３０７にて不良と判定されたものは、ステップＳ１３０８において第二の不良情報として記憶され、以降のマルチチップモジュールとして検査するフローＦ１３２０に移る。尚、ステップＳ１３０２以降のメモリベアチップとしての検査フローと、ステップＳ１３０６以降のマイコンベアチップとしての検査フローとは、図１１におけるテスト装置１１００がパーサイトシステムである場合は、メモリプログラム１１０１とマイコンプログラム１１０２の並列動作により、並列して実行することも可能である。
【００８１】
マルチチップモジュールとして検査するフローＦ１３２０は、ステップＳ１３２１において、リレーの極性を変更することで、図１２のようにマルチチップモジュールと等価の接続に切り換えて、マルチチップモジュールとしての検査の実施が可能となる。次に、ステップＳ１３２２において、擬似マルチチップモジュールとして検査する。これは、例えば図１２において、テスト装置１１００からの検査情報１２２２をプローブカード９０１、リレー装置９０３、９０５、９０６、９０７を通じて、プローブ１２２０、１２２１に入出力することで実施される。
【００８２】
次に、ステップＳ１３２３において、期待値動作と比較判定して、ステップＳ１３２３にて良品になったもののみがステップＳ１３２５において、ワイヤリング及びパッケージ封止される。また、ステップＳ１３２６において、ワイヤリング及びパッケージ封止されたマルチチップモジュールの接続検査を実行する。Ｓ１３２６において良品判定となったものは、ステップＳ１３２８において出荷され、ステップＳ１３２６において不良判定となったものは、ステップＳ１３２７にて出荷されずに、マルチチップモジュールの検査は終了する。一方で、ステップＳ１３２３において不良となったものは、ステップＳ１３２４にてワイヤリング及びパッケージ封止をせずに再検査をする。ここで、実際の再検査に向かうフローとしては、まずステップＳ１３３０において、ベアチップの交換の回数を判定する。ステップＳ１３３０において、交換の回数が上限を超えたものについては、ステップＳ１３３１において、ベアチップを廃棄して、検査を終了する。また、ステップＳ１３３０において、交換の回数が上限以下である場合は、ステップＳ１３３２において、ベアチップを交換し、マルチチップモジュールの検査を行うフローＦ１３２０により再検査を実施する。
【００８３】
ここで、ステップＳ１３２２における擬似マルチチップモジュールとしての検査は、マルチチップモジュール用プログラム１２０２を用いて行われるため、ステップＳ１３２３における期待値動作との比較判定も、マルチチップモジュールとしての動作についてのみ判定される。従って、ステップＳ１３２３において、ベアチップを交換する場合に、どちらのベアチップを交換すべきなのかステップＳ１３２３における判定結果だけでは判別がつかない場合がある。そこで、ステップＳ１３０４において記憶している第一の不良情報または、ステップＳ１３０８において記憶している第二の不良情報を使用する。すなわち、第一の不良情報がセットされていない（すなわち、良品）場合で、第二の不良情報がセットされている（すなわち、不良）場合は、マイコンベアチップ９１１が不良として、ステップＳ１３３２にて別のマイコンベアチップに交換して、フローＦ１３２０を行う。もしくは、第一の不良情報がセットされている（すなわち、不良）場合で、第二の不良情報がセットされていない（すなわち、良品）場合に、メモリベアチップ９１０が不良であるのだが、良品であるマイコンベアチップ９１１との微妙なタイミングの相違に起因する不良である可能性を救済するために、ステップＳ１３３２において、別のマイコンベアチップと交換することもありえることは、図８における説明と同様である。
【００８４】
以上説明したように、実施の形態３におけるテストシステムによれば、ベアチップ個別の検査とマルチチップモジュールの検査を、共通の検査治具を用いる共通のテストシステムによって、ベアチップ個別の検査について個別もしくは並列に、またベアチップ個別の検査とマルチチップモジュールの検査とを連続して実施することが可能となり、非常にコスト効率の高いマルチチップモジュールのテストシステムが実現できる。尚、本実施の形態においても、ベアチップが２個から構成されているマルチチップモジュールについて説明したが、これまでと同様に３個以上の複数から構成されていても適用可能である。
【００８５】
（実施の形態４）
図１４は、実施の形態４におけるテストシステムの側面図である。図１４において、テストシステム１４３０は、プローバ装置１４００とテスト装置１４１０で構成されている。また、プローバ装置１４００は、プローブカード１４０１と、それぞれが複数のベアチップを搭載している複数のベアチップソケットまたはベアチップステージ１４０２、１４０３、１４０４を内蔵している。また、テスト装置１４１０は、テスト結果である比較判定結果の不良情報を格納するメモリ１４１１を搭載している。ここで、テスト装置１４１０は、ＧＰＩＢ１４２０による制御にて、プローバ装置１４００を制御し、プローブカード１４０１と複数のベアチップステージ１４０２、１４０３、１４０４が独立に稼動制御できるようになっている。また、ＧＰＩＢ１４２０による制御にて、プローバ装置１４００内の雰囲気温度制御も行うことが出来る。
【００８６】
図１５（ａ）は、プローバ装置１４００に内蔵されたそれぞれが複数のベアチップを搭載したベアチップソケットの平面図である。ここで、ベアチップソケット１５００は、ベアチップＡを一列に並べたベアチップ群Ａ１５０３を、ベアチップソケット１５０１は、ベアチップＢを一列に並べたベアチップ群Ｂ１５０４を、ベアチップソケット１５０２は、ベアチップＣを一列に並べたベアチップ群Ｃ１５０５をそれぞれ搭載している。また、図１５（ｂ）は、各ベアチップソケットの側面図である。各ベアチップソケットは、例えばベアチップソケットＣ１５０２は、ベアチップ群Ｃ１５０５を内部に搭載できるように構成されており、また稼動輪１５１０を備えることにより、Ｘ軸、Ｙ軸、Ｚ軸が調整できるようになっている。
【００８７】
図１６（ａ）は、プローバ装置１４００に内蔵されたそれぞれが複数のベアチップを搭載したベアチップステージ１４０２、１４０３、１４０４の平面図である。ここで、ベアチップステージ１６００は、ベアチップＡを一列に並べたベアチップ群Ａ１５０３を、ベアチップステージ１６０１は、ベアチップＢを一列に並べたベアチップ群Ｂ１５０４を、ベアチップステージ１６０２は、ベアチップＣを一列に並べたベアチップ群Ｃ１５０５をそれぞれ搭載しており、安定して各ベアチップ群を固定するために、真空吸着可能な微孔を各ベアチップステージ上に具備している。また、図１６（ｂ）は、各ベアチップステージの側面図である。ここで、各ベアチップステージは、支持棒１６２１と稼動部１６２０により、Ｘ軸、Ｙ軸、Ｚ軸及び角度方向Θ１６１０が調整できるようになっている。
【００８８】
図１７は、プローブカードの同期スキャン動作の平面図である。このスキャン動作について、図１７及び図１４を用いて説明する。ここで、プローブカード１４０１が、プローバ装置１４００内にベアチップ群Ａ１５０３、ベアチップ群Ｂ１５０４、ベアチップ群Ｃ１５０５を搭載するベアチップソケットまたはべアチップステージ１４０２、１４０３、１４０４を横断する形で固定設置されている。ここで、テスト装置１４１０のＧＰＩＢ１４２０による制御に従って、ベアチップソケットまたはべアチップステージ１４０２、１４０３、１４０４が一斉にＤＵＴ１を測定対象とするよう移動し、テスト装置１４１０において比較判定結果が得られるに従って順番にＤＵＴ（Ｄｅｖｉｃｅ Ｕｎｄｅｒ Ｔｅｓｔｉｎｇ）をスキャンしていく。また、ＤＵＴごとの比較判定結果をテスト装置１４１０内の不良情報格納用メモリ１４１１に蓄える。
【００８９】
図１８（ａ）は、プローブカードの非同期スキャン動作の平面図である。この非同期スキャン動作について、図１８（ａ）及び図１４を用いて説明する。マルチチップモジュールとして不良と判断されたベアチップを集め、再検査を実施する場合において、テスト装置１４１０内の不良情報格納用メモリ１４１１の内容を呼び出し、ベアチップ群Ａ１５０３、ベアチップ群Ｂ１５０４、ベアチップ群Ｃ１５０５を搭載するベアチップソケットまたはべアチップステージ１４０２、１４０３、１４０４を、各ベアチップ群１５０３、１５０４、１５０５における不良ＤＵＴの座標１８００、１８０１、１８０２とプローブカード１４０１との相関位置により、ＧＰＩＢ１４２０による制御にて移動させる。図１８（ｂ）は、図１８（ａ）におけるベアチップソケットまたはべアチップステージ１４０２、１４０３、１４０４の移動後におけるプローブカードの非同期スキャン動作の平面図である。ここで、不良ＤＵＴの座標１８００、１８０１、１８０２とプローブカード１４０１との相関位置に差がなくなるように非同期に制御することが可能である。すなわち、テスト装置１４１０による自動制御で一連のマルチチップモジュールの検査実行後に、別のベアチップと組み合わせを変更して、再検査を行うことが可能となる。
【００９０】
図１９（ａ）は、複数のベアチップの同時検査が可能であるプローブカードの平面図である。プローブカード１９００は、ベアチップＡ１９０１とベアチップＢ１９０２が最近接で配置されている状態において、各ベアチップの座標に最適化された構造となっており、これまでに説明してきたものである。一方で、図１９（ｂ）は、複数のマルチチップモジュールの同時検査が可能であるプローブカードの平面図である。ここで、プローブカード１９１０は、複数のベアチップの同時検査が可能であるプローブカード１９００及び、プローブカード１９００と全く同じ構成をとる別のプローブカード１９０１、１９０２を行または列方向に繰り返した構造をとっている。図１９には、３つのマルチチップモジュールを同時に検査が可能となるプローブカードの実施例について記載したが、さらに複数のベアチップの同時検査が可能であるプローブカードを同じ基板上に作りこむことで、マルチチップモジュールの同時検査数を増加できることは言うまでもない。
【００９１】
図２０は、実施の形態４におけるバーンイン装置を追加適用した場合のテストシステムの側面図である。図２０において、テストシステム２０４０は、プローバ装置２０００と、バーンイン装置２０２０と、テスト装置２０３０とで構成されている。また、プローバ装置２０００は、プローブカード２００１と、ベアチップＡ２０１０、ベアチップＢ２０１１、移動可能なベアチップステージ２０１２を備えている。さらに、テスト装置２０３０からの検査情報２０３１またはバーンイン装置２０２０からのバーンインストレス情報２０２１は検査モードにあわせてどちらかが配線２３０２を経由して、プローブカード２００１のプリント配線２００２、２００３で接続されて、ベアチップＡ２０１０とベアチップＢ２０１１から構成されるマルチチップモジュールの検査及びバーンインストレス印加が可能となっている。また、プローバ装置２０００は、テスト装置２０３０によって、ＧＰＩＢ２０３２により制御されており、ベアチップステージ２０１２の位置制御や、プローバ装置２０００内の雰囲気温度制御が行われる。
【００９２】
以上の実施の形態４におけるマルチチップモジュールのテストフローについて、図２１を用いて説明する。
【００９３】
図２１に記載のテストフローは、ベアチップＡ、ベアチップＢを個別に検査するフローＦ１３１０、マルチチップモジュールを検査するフローＦ２１２０から構成されている。ここで、ベアチップＡ、ベアチップＢを個別に検査するフローＦ１３１０については、実施の形態３における図１３と同様である。
【００９４】
マルチチップモジュールとして検査するフローＦ２１２０は、まず、ステップＳ２１３０において、ステップＳ１３０４において記憶された第一の不良情報または、ステップＳ１３０８において記憶された第二の不良情報に従って、図１４におけるベアチップソケットまたはベアチップステージ１４０２、１４０３、１４０４をスキャン制御させる。これは、例えば、図１７および図１８において説明したベアチップソケットまたはベアチップステージの同期・非同期制御のような手法を用いて実施される。次に、ステップＳ１３２１において、リレーの極性を変更することで、図１２のようにマルチチップモジュールと等価の接続に切り換えて、マルチチップモジュールとしての検査実施を可能とする。次に、ステップＳ２１２１において、バーンインストレスの印加を行う。これは、図２０におけるバーンイン装置２０２０からバーンインストレス情報２０２１を、配線２３０２、プリント配線２００２、２００３を経由して、ベアチップＡ２０１０、ベアチップＢ２０１１にストレス印加することで実施する。次に、ステップＳ１３２２において、擬似マルチチップモジュールとして検査する。以降、ステップＳ１３２３からステップＳ１３２８、ステップＳ１３２７を経由して、マルチチップモジュールの検査終了までのフロー及び、ステップＳ１３２３において不良となった場合の、ステップＳ１３２４からステップＳ１３３２における交換までのフローは実施の形態３における図１３の場合と全く同様である。
【００９５】
以上説明したように、実施の形態４におけるテストシステムによれば、プローバ装置により、ベアチップソケットまたはベアチップステージを自動で制御し、不良情報に従ってマルチチップモジュールを構成するベアチップの組み合わせを変更し、さらにマルチチップモジュールの検査を実施する前にバーンインストレス印加を行うことで、さらに信頼性の高いマルチチップモジュールのテストシステムが実現できる。
【００９６】
【発明の効果】
本発明のテストシステムによれば、第１に、複数のベアチップの入力信号をマルチチップモジュールと等価に接続するプローブカードを経由して、擬似マルチチップモジュールとして検査を行うことで、１つのベアチップに起因する消費電流、ファンクションテスト、ＡＣテストなどのマルチチップモジュール不良を事前にリジェクトし、歩留ロスを低減する効果がある。
【００９７】
第２に、テスト装置の比較判定結果に従って、複数のベアチップのうち、１つもしくは複数のベアチップを交換し、マルチチップモジュールの再検査を行うように構成したことで、従来、不良チップとして処理されていたベアチップを救済し、マルチチップモジュールトータルでの歩留ロスをさらに低減する効果がある。
【００９８】
第３に、プローブカードを複数のベアチップ単体の接続と、マルチチップモジュールと等価の接続とを切り換えるよう構成したことで、ベアチップ単体とマルチチップモジュールの検査を個別に、もしくは連続して実施することが可能となり、検査の治具の共通化やベアチップに適したテスト装置の選択による検査コストの低減や、ベアチップ個別の検査とマルチチップモジュールの検査間のタイムラグ圧縮による検査工程の効率化を図る効果がある。
【００９９】
第４に、ベアチップソケットまたはベアチップステージの位置制御を行うプローバ装置により、複数のベアチップの位置制御を自動で調整するよう構成したことで、検査プログラムなどによる自動制御でマルチチップモジュールの検査工程をさらに効率化する効果がある。
【０１００】
第５に、プローブカードをベアチップソケットまたはベアチップステージの配列に従って構成することで、複数のベアチップからなるマルチチップモジュールの複数個を同時に検査し、検査コストを大幅に低下する効果がある。
【０１０１】
また、本発明の製造方法によれば、ベアチップ単体の検査とマルチチップモジュールの検査を連続して実施する工程と、比較判定結果に従い、ベアチップソケットまたはベアチップステージの位置を自動制御することで、複数のベアチップのうち、１つもしくは複数のベアチップを交換し、マルチチップモジュールを構成するベアチップの組み合わせを変更した後に、複数のベアチップまたはマルチチップモジュールの再検査をする工程と、マルチチップモジュールとして良品判定されたもののみをパッケージ封止する工程とを備えたことにより、ベアチップに起因する製造歩留ロスを低減し、効率的にマルチチップモジュールを製造することが可能となる。
【０１０２】
さらに、マルチチップモジュールを検査または再検査する前に、バーンインストレスを印加するという製造方法により、微細プロセスなどで問題となるバーンイン不良率を低減した信頼性の高いマルチチップモジュールを製造することが可能となる。
【図面の簡単な説明】
【図１】本発明の実施の形態１におけるベアチップソケットを用いたテストシステムの側面図
【図２】本発明の実施の形態１におけるベアチップステージを用いたテストシステムの側面図
【図３】ベアチップをベアチップステージ上に３次元配置した場合のプローブカードとのコンタクトを表す側面図
【図４】ベアチップをベアチップステージ上に３次元配置した場合の２枚構成のプローブカードとのコンタクトを表す側面図
【図５】本発明の実施の形態１におけるテストシステムのテストフロー図
【図６】本発明の実施の形態２におけるテストシステムの側面図
【図７】本発明の実施の形態２におけるテストシステムのベアチップの交換の回数を制限しない場合のテストフロー図
【図８】本発明の実施の形態２におけるテストシステムのベアチップの交換の回数を制限する場合のテストフロー図
【図９】本発明の実施の形態３におけるテストシステムの側面図
【図１０】図９におけるリレー装置の構造図
【図１１】本発明の実施の形態３におけるテストシステムのベアチップ個別の検査に適用した場合の側面図
【図１２】本発明の実施の形態３におけるテストシステムをマルチチップモジュールの検査に適用した場合の側面図
【図１３】本発明の実施の形態３におけるテストシステムのテストフロー図
【図１４】本発明の実施の形態４におけるテストシステムの側面図
【図１５】図１４のベアチップソケットの構成を示す平面図と側面図
【図１６】図１４のベアチップステージの構成を示す平面図と側面図
【図１７】図１４のベアチップソケットまたはベアチップステージの同期スキャン動作を示す平面図
【図１８】図１４のベアチップソケットまたはベアチップステージの非同期スキャン動作を示す平面図
【図１９】図１４の複数のマルチチップモジュールの同時測定を行うプローブカードの構成を示す平面図
【図２０】本発明の実施の形態４におけるテストシステムにバーンイン装置を追加適用した場合の側面図
【図２１】本発明の実施の形態４におけるテストシステムのテストフロー図
【図２２】従来の積層型マルチチップモジュールの側面図
【図２３】従来のマルチチップモジュールのテストフロー図
【符号の説明】
１０２ プローブカード
１０３ ベアチップ
１０５ ベアチップソケット
２０５ ベアチップステージ
３１２、２２１０ マルチチップモジュール
９０２ リレー装置
９２１ リレー制御信号
１４００ プローバ装置
２２２０ テスト装置
２２２１ 検査情報
２０２０ バーンイン装置
２０２１ バーンインストレス情報
１４２０、２０３２ ＧＰＩＢ[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a test system for reducing the yield loss of a multichip module and efficiently manufacturing the same, and a method for manufacturing the same.
[0002]
[Prior art]
With the recent evolution of the digital network information society, systematization of semiconductors (so-called system-on-a-chip) in electronic devices centering on digital home appliances and portable information terminals has been increasingly advanced. Although it is a SoC (system-on-a-chip) that supports the multifunctionality and high performance of electronic equipment, it has been developed to extend the development period due to the high functionality and to integrate various system functions into one chip. Risk is becoming an issue. Therefore, a multi-chip module, which has a possibility of realizing a function equivalent to the SoC in a short period of time and at low cost, is attracting attention. The multi-chip module is a technology for realizing systemization by sealing a plurality of LSIs in a single package, and ultimately aims to supply functions equivalent to SoC at low cost. The technical development of multi-chip modules is mainly in the structure and packaging technologies, and the inspection-related technologies are still in a transitional period.
[0003]
There are three types of multi-chip module package structures: chip-level, package-level, wafer-level, and plane multi-chip package types. I will explain it.
[0004]
FIG. 22 is a side view of a conventional stacked multichip module test system 2230. Here, among the multi-chip modules, a form in which a plurality of bare chips 2200 and 2201 are mounted on one package is particularly called a system-in-package (hereinafter, SiP).
[0005]
The SiP is package-sealed in a multi-chip module 2210 in a state in which another bare chip A2200 is stacked on a bare chip B2201 diced on a lead frame 2203, and bonding pads to be connected between the bare chips are bonded by wires 2202. It is characterized by the structure provided.
[0006]
FIG. 23 is a test flow relating to a conventional multichip module including a SiP (for example, see Patent Document 1 or Patent Document 2). The test flow illustrated in FIG. 23 includes a flow F2300 for testing the bare chip A, a flow F2310 for testing the bare chip B, and a flow F2320 for testing the multi-chip module. The multi-chip module includes two bare chips. This is the description of the case where
[0007]
First, in a flow F2300 for inspecting the bare chip A2200, the inspection as the bare chip A is performed in step S2301, and the operation is compared with the expected value operation in step S2302, and a failure is discarded in step S2303. On the other hand, only the non-defective products in step S2302 are determined as non-defective products in step S2304.
[0008]
Similarly, in a flow F2310 for inspecting the bare chip B2201, the inspection as the bare chip B is performed in step S2311, and the operation is compared with the expected value operation in step S2312, and the defective operation is discarded in step S2313. On the other hand, only the non-defective products in step S2312 are determined as non-defective products in step S2314.
[0009]
Next, in a flow F2320 to be inspected as the multi-chip module 2210, the bare chip A determined to be non-defective in step S2304 and the bare chip B determined to be non-defective in step S2314 are arranged so as to be stacked as a multi-chip module in step S2321. By performing wiring and package sealing, the multi-chip module 2210 is formed. Next, in step S2322, the module is inspected as a multi-chip module. This is performed by inputting / outputting the inspection information 2221 from the test device 2220 not only to the bare chip B via the lead frame 2203 but also to the bare chip A via the wire 2202. Further, in step S2323, the defective operation is compared with the expected value operation, and the defective one is not shipped in step S2325, but only the non-defective one in step S2323 is shipped in step S2324. The test at 2210 ends.
[0010]
[Patent Document 1]
JP-A-08-236693 (page 2-3, FIG. 1)
[Patent Document 2]
JP-A-06-188299 (page 5-7, FIG. 1)
[0011]
[Problems to be solved by the invention]
However, after a plurality of bare chips (KGD: Known Good Die) which are originally good products are wired and packaged, a test as a multi-chip module is performed. If a failure occurs, a bare chip having no problem in characteristics is also discarded as a failure. Therefore, there is a cost problem of unnecessary production loss of bare chips.
[0012]
[Means for Solving the Problems]
In order to solve the above-mentioned problem, a test system according to the present invention is a multi-chip module test system including a plurality of bare chips, a plurality of input / output signals from a probe that contacts a bonding pad of a plurality of bare chips. A probe card that is connected equivalently to a multi-chip module composed of bare chips, and test information is input to the multi-chip module via the probe card, and the test information output from the multi-chip module and the expected value operation information are compared. And a test device for performing comparison and judgment.
[0013]
According to the above-described test system, a yield loss can be reduced by rejecting a multi-chip module defect such as a current consumption, a function test, and an AC test before actual wiring and package sealing.
[0014]
Further, in the test system according to the present invention, it is preferable that the test system includes a bare chip socket or a bare chip stage for fixing a plurality of bare chips so as not to overlap each other and to be arranged closest to a plane.
[0015]
According to this configuration, different bare chips can be collectively contacted, and a test can be performed as a pseudo multi-chip module using an inexpensive inspection device.
[0016]
The test system according to the present invention further includes a bare chip stage for fixing a plurality of bare chips in a state in which the bare chips are releasably stacked, and the probe card has a probe in a Z-axis direction for each bonding pad of the stacked plurality of bare chips. It is desirable to be able to adjust the height.
[0017]
According to this configuration, the test system according to the present invention can be applied to the stacked SiP, which is one embodiment of the multi-chip module. As a result, the mounting state becomes non-peelable, and the package sealing of the SiP can be completed.
[0018]
Further, in the test system according to the present invention, the bare chip socket or the bare chip stage is moved according to the comparison / determination result of the test device, and replaces one or more bare chips among the plurality of bare chips, and the test device replaces the It is desirable to be able to retest.
[0019]
According to this configuration, it is possible to prevent a yield loss of the multi-chip module by rescuing a bare chip which is originally treated as a defective chip, replacing the bare chip, and performing the inspection again.
[0020]
Further, in the test system according to the present invention, it is desirable that one or a plurality of bare chips exchanged according to the inspection result be defective.
[0021]
According to this configuration, noise failure occurs due to delicate impedance mismatch or the like, and a bare chip that is subjected to the failure processing can be rescued.
[0022]
Further, in the test system according to the present invention, it is desirable that one or a plurality of bare chips exchanged according to the inspection result be good.
[0023]
According to this configuration, a bare chip determined as a defective chip can be remedied by a combination of bare chips or the like.
[0024]
Further, in the test system according to the present invention, it is desirable that the re-inspection be performed a plurality of times.
[0025]
According to this configuration, the yield loss of the multi-chip module caused by a delicate combination of bare chips can be further reduced.
[0026]
In the test system according to the present invention, it is preferable that the probe card includes a relay device that switches between a connection of a plurality of bare chips alone and a connection equivalent to a multi-chip module.
[0027]
According to this configuration, the individual test of the bare chip and the inspection as the multi-chip module can be executed by the same test system, and the inspection cost can be reduced.
[0028]
In the test system according to the present invention, it is desirable that the relay device is controlled by the test device.
[0029]
According to this configuration, the inspection of the individual bare chips and the inspection of the multi-chip module can be easily switched and executed by an external program or the like.
[0030]
In the test system according to the present invention, it is desirable that the inspection of each bare chip and the inspection of the multi-chip module can be performed independently.
[0031]
According to this configuration, it is possible to select an optimal tester for each bare chip, and it is possible to reduce the inspection cost of the multi-chip module as a whole.
[0032]
Further, in the test system according to the present invention, it is desirable that the inspection of individual bare chips can simultaneously execute the inspection of a plurality of bare chips.
[0033]
According to this configuration, the inspection time per bare chip can be reduced, and the inspection cost can be reduced.
[0034]
Further, in the test system according to the present invention, it is desirable that the inspection of the bare chip and the inspection of the multi-chip module can be continuously executed.
[0035]
According to this configuration, the number of inspection steps of the multi-chip module can be reduced, and the inspection time can be significantly reduced.
[0036]
It is preferable that the test system according to the present invention further includes a prober device for controlling the position of the bare chip socket or the bare chip stage and controlling the ambient temperature.
[0037]
According to this configuration, by controlling the prober device, a highly reliable inspection of the multi-chip module can be performed.
[0038]
Further, in the test system according to the present invention, the test apparatus automatically adjusts the position control and the ambient temperature control of the plurality of bare chips by controlling the prober apparatus by GPIB, and stores the memory for storing the failure information of the comparison and determination result. It is desirable to have.
[0039]
According to this configuration, it is possible to construct a highly reliable multichip module inspection system by automatic control using a tester or the like including a change in temperature.
[0040]
Further, in the test system according to the present invention, it is preferable that a plurality of bare chip sockets are arranged in the row direction and the column direction, and it is preferable that the position adjustment in the X axis, the Y axis, and the Z axis can be performed.
[0041]
According to this configuration, the number of combinations in which bare chips can be exchanged increases, and the yield loss in the multi-chip module can be further reduced.
[0042]
Further, in the test system according to the present invention, the bare chip stage fixes a plurality of bare chips as a group of bare chips cut in the row direction or the column direction by vacuum suction through the fine holes in the ground plane, the X axis and the Y axis, and In addition to the adjustment in the Z-axis direction, it is desirable that the adjustment in the Θ direction indicating the angle can be performed.
[0043]
According to this configuration, the inspection of the multi-chip module can be performed while the bare chip group is stably fixed.
[0044]
In the test system according to the present invention, it is preferable that the bare chip stage is individually scanned and controlled in synchronization with the comparison / determination result of the test apparatus, so that the first inspection of the multi-chip module is performed.
[0045]
According to this configuration, the inspection of the multi-chip module can be automatically performed.
[0046]
Further, in the test system according to the present invention, the bare chip stage is asynchronously controlled according to the defect information stored in the test apparatus, so that the re-inspection of the multi-chip module is performed after the first inspection of the multi-chip module. Is desirable.
[0047]
According to this configuration, a retest can be automatically performed after the test of the multichip module is completed.
[0048]
In the test system according to the present invention, it is preferable that the probe card is two-dimensionally configured according to the arrangement of the bare chip sockets or the bare chip stages, and is capable of simultaneously testing a plurality of multi-chip modules.
[0049]
According to this configuration, a plurality of multi-chip modules can be inspected with one probe card, and the inspection cost can be reduced.
[0050]
Further, the method for manufacturing a multi-chip module according to the present invention is a method for connecting input / output signals from a probe in contact with bonding pads of a plurality of bare chips to a connection equivalent to a multi-chip module composed of a plurality of bare chips or a single bare chip. A probe card having a relay device for switching between connections and a test for inputting test information to the multi-chip module via the probe card, and comparing and judging the test information output from the multi-chip module with expected value operation information A first test of a plurality of bare chips alone and a second test of a multi-chip module are performed by a test system including a device and a prober device that enables automatic position control of a bare chip socket or a bare chip stage based on a result of comparison and determination of a test device. The first step of continuously performing In either the first inspection or the second inspection, by automatically controlling the position of the bare chip socket or the bare chip stage according to the comparison and determination result, by exchanging one or more bare chips among the plurality of bare chips. In the second step of changing the combination of bare chips as a multi-chip module and re-inspecting a plurality of bare chips or multi-chip modules, only the multi-chip modules judged as non-defective in the first step or the second step And a third step of sealing the package.
[0051]
According to this manufacturing method, it is possible to reduce the yield loss of the multi-chip module and also reduce the assembly loss of the bare chip constituting the multi-chip module.
[0052]
Further, the method for manufacturing a multichip module according to the present invention preferably includes a step of applying a stress for burn-in screening before the second inspection in the first step or the re-inspection in the second step.
[0053]
According to this manufacturing method, it is possible to provide a highly reliable multi-chip module by performing even a burn-in stress essential for a fine process.
[0054]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, embodiments of the present invention will be described with reference to the drawings.
[0055]
(Embodiment 1)
FIG. 1 is a side view of a test system for performing connection between bonding pads to be connected between a plurality of bare chips on a probe card according to the first embodiment. In FIG. 1, a test system 130 includes a probe card 102, a bare chip A 103, a bare chip B 104, bare chip sockets 105, 106 and 107, and a test device 2220. This is the same as the conventional example except that the inspection information 2221 from the test device 2220 is input and output via the probe card 102 instead of the lead frame. Further, on the probe card 102, input / output signals from the probe 110 which comes into contact with the bonding pads of each bare chip are connected equivalently to the multi-chip module composed of the bare chip A and the bare chip B by the printed wirings 100 and 101. I have. In addition, the bare chip socket is composed of the respective bare chip sockets 105 and 106 suitable for the plurality of bare chips A103 and B104, but the height direction is adjusted in case the chip thickness of the bare chips A103 and B104 is different. In some cases, an auxiliary bare chip socket 107 is provided to perform the operation.
[0056]
FIG. 2 is a side view of a test system which is another example according to the first embodiment. 2, the test system 230 includes a probe card 102, a test device 2220, a bare chip A103, a bare chip B104, and a bare chip stage 205. The test device 2220 and the probe card 102 are the same as those in FIG. It is. Since the bare chip A103 and the bare chip B104 are disposed closest to the bare chip stage 205, the height of the probe 210 in the Z-axis direction can be adjusted, for example, when the chip thickness of the bare chip A103 and the bare chip B104 is different. .
[0057]
FIG. 3A is a side view when the bare chips according to the first embodiment are stacked. Here, the input / output of the test information 2221 via the probe card 302 is the same as in the case of FIG. In the multi-chip module 312, the bare chip A310 and the bare chip B311 are fixed on the bare chip stage 330 in a state where they are temporarily fixed by the removable tape 313. Further, the probe card 302 joins the probe 320 in accordance with the individual bonding pad coordinates of the bare chip A 310 and the bare chip B 311, and outputs the input / output signals by the printed wiring 300, 301 composed of the bare chip A and the bare chip B. Connect equivalently to chip module. Here, as shown in FIG. 3B, the Z-axis differences 340 and 339 between the bonding pad surfaces of the bare chip A 310 and the bare chip B 311 are finely adjusted by angles 334 and 337 and lengths 335 and 338 when the probe is connected. By doing so, the probe is molded. The re-peelable tape 313 is set at a high temperature after the multi-chip module 312 is determined to be non-defective, so that it can be mounted in a non-peelable mount state.
[0058]
FIG. 4A is another side view when the bare chips according to the first embodiment are stacked. Here, it is the same as FIG. 3A that the bare chip A310 and the bare chip B311 are fixed on the bare chip stage 330 in a state temporarily fixed by the removable tape 313. In FIG. 4A, a probe card A407 in which the probe 320 is bonded according to the coordinates of the bonding pad of the bare chip A310, and a probe card B406 in which the probe 320 is bonded according to the coordinates of the bonding pad of the bare chip B311 are included. Both probe cards have a structure fixed and suspended by an abutment 405 so that they are parallel to each other. Also, as shown in FIG. 4B, the bonding pads to be connected between the bare chips are electrically jumper wires 401 and 400 on the probe card, and are equivalent to a multi-chip module composed of a bare chip A and a bare chip B. Connected to Further, the abutment 405 itself can adjust X, Y, Z, and Θ. The shape of the probe 320 is finely adjusted by the Z-axis difference between the bonding pad surfaces of the bare chip A310 and the bare chip B311 and the angle and length at the time of connection of the probe, as in the description of FIG. 3B.
[0059]
The test flow of the multi-chip module common to each test system according to the first embodiment will be described with reference to FIG.
[0060]
The test flow illustrated in FIG. 5 includes a flow F2300 for testing the bare chip A, a flow F2310 for testing the bare chip B, and a flow F520 for testing the multi-chip module. Here, a flow F2300 for inspecting the bare chip A and a flow F2310 for inspecting the bare chip B are the same as the conventional example.
[0061]
The flow F520 of testing as a multi-chip module is such that the bare chip A determined to be non-defective in step S2304 and the bare chip B determined to be non-defective in step S2314 are closest to each other so that they can be pseudo-tested with the multi-chip module in step S521. I do. Here, in step S522, a test is performed as a pseudo multi-chip module. This is performed, for example, by inputting and outputting the inspection information 2221 from the test device 2220 through the probe card 102 in FIG. Here, it goes without saying that the bare chip A 103 and the bare chip B 104 are connected by the printed wirings 100 and 101 on the probe card 102 in a manner equivalent to the connection in the case of being configured as a multi-chip module.
[0062]
Next, in step S523, the operation is compared with the expected value operation. If the operation is defective, the wiring and package sealing are not performed in step S524. This makes it possible to detect a defect in the multi-chip module before performing wiring and package sealing. When a defect is detected, wiring and package sealing are not performed, thereby preventing unnecessary manufacturing loss. It becomes possible.
[0063]
On the other hand, only the non-defective products in step S523 are subjected to wiring and package sealing in step S525. In step S526, a connection inspection of the multichip module sealed with the wiring and the package is executed. Those judged as non-defective are shipped in step S528, and the inspection of the multi-chip module ends. On the other hand, a defective product in step S526 is handled as a defective product without being shipped in step S527. However, since the non-defective product as a multi-chip module is once determined in step S523, the frequency of occurrence is overwhelmingly lower than in step S523, and the effect of reducing the manufacturing loss is negligible. is there.
[0064]
As described above, according to the test system of the first embodiment, before wiring and package sealing, a multi-chip module defect such as a current consumption, a function test, and an AC test is detected in advance, and a good bare chip is detected. It is possible to prevent an extra production loss of also discarding. In the present embodiment, the description has been made by limiting the case where the number of bare chips constituting the multi-chip module is two, but the present invention is also applicable to the case where the number of bare chips is three or more. In addition, printed wiring was used as a means to connect bare chips on the probe card.However, it is clear that similar effects can be obtained by connection using a jumper wire or electrical connection through a test board that fixes the bare chip socket. It is.
[0065]
(Embodiment 2)
FIG. 6 is a side view of the test system according to the second embodiment. In FIG. 6, a test system 630 is arranged for the purpose of replacing the probe card 102, the bare chip A103, the bare chip B104, the bare chip sockets 105, 106, 107, the test device 2220, and the bare chip B104 and performing a retest. It is composed of another bare chip B604 and its bare chip sockets 606 and 607. Here, the probe card 102, the bare chip A103, the bare chip B104, the bare chip sockets 105, 106, 107, and the test device 2220 are the same as those in FIG. 1 described in the first embodiment. Further, according to the comparison determination result 622 from the test apparatus, the exchange 623 of the bare chip B104, the bare chip sockets 106 and 107 and another bare chip B604 and the bear chip sockets 606 and 607 is performed. Although FIG. 6 illustrates a case where the bare chip B is to be replaced, the same applies to a case where the bare chip A is replaced.
[0066]
The test flow of the multichip module according to the second embodiment will be described with reference to FIG.
[0067]
The test flow illustrated in FIG. 7 includes a flow F2300 for testing the bare chip A, a flow F2310 for testing the bare chip B, and a flow F720 for testing the multi-chip module. Here, the flow F2300 for inspecting the bare chip A and the flow F2310 for inspecting the bare chip B are the same as described above.
[0068]
Also, in the flow F720 for inspecting as a multi-chip module, following step S521 → step S522 → step S523 → step S525 → step S526 → step S528, in step S528, the multi-chip module determined to be non-defective in step S526 is shipped. Then, the flow up to the end of the inspection is the same as that of the first embodiment in FIG.
[0069]
On the other hand, if it is determined in step S523 that the multi-chip module is defective, the bare chip B is determined to be non-defective in step S721 in step S721 according to the comparison determination result 622 without wiring and package sealing in step S524. To the bare chip B. Here, for the comparison determination result 622, it is possible to determine which of the bare chip A and the bare chip B has the cause of the failure by referring to the failure content in the inspection content in step S523, for example. If there is a cause of failure on the bare chip B side, the defective bare chip B can be replaced in step S721. In this case, since there is no cause for failure on the bare chip A side, the bare chip A can be remedied by replacing it with another good bare chip B and executing the flow F720 again. Further, even if the bare chip A side has a cause of failure, a non-defective bare chip B can be replaced in step S721. In this case, the bare chip A is determined to be defective in step S523, but may be defective due to a combination of delicate timing and the like with the bare chip B. In addition, the flow F720 is exchanged with another good bare chip B. By executing again, there is a possibility that the bare chip A can be rescued.
[0070]
The test flow illustrated in FIG. 8 is another example of the test flow in the test system according to the second embodiment. The test flow illustrated in FIG. 8 includes a flow F2300 for testing the bare chip A, a flow F2310 for testing the bare chip B, and a flow F820 for testing the multi-chip module. Here, the flow F2300 for inspecting the bare chip A and the flow F2310 for inspecting the bare chip B are exactly the same as those described above.
[0071]
Also, in the flow F820 for testing as a multi-chip module, following step S521 → step S522 → step S523 → step S525 → step S526 → step S528, in step S528, the multi-chip module determined to be non-defective in step S526 is shipped. The flow up to the end of the inspection is the same as described above.
[0072]
If the multi-chip module is determined to be defective in step S523, the bare chip B is determined to be non-defective in step S2314 in step S721 according to the comparison determination result 622 without wiring and package sealing in step S524. The replacement with the bare chip B is the same as in FIG. However, in the case of FIG. 8, the number of replacements is determined in step S821. If it is determined in step S821 that the number of replacements exceeds the upper limit, the bare chip is discarded in step S822, and only if the number of replacements is within the upper limit in step S821, the bare chip is removed in step S721. Exchange B. This is because if there is a cause of failure on the bare chip A side, a non-defective bare chip B is replaced in step S721 and re-inspected, but the failure of the bare chip A due to a combination of subtle timing with the bare chip B is performed. This is to set an upper limit on the number of times that the bare chip B is replaced when it cannot be relieved.
[0073]
As described above, according to the test system of the second embodiment, with respect to a multi-chip module defect detected in advance, the combination of bare chips is exchanged and the multi-chip module is re-examined, so that the extra Manufacturing loss can be further reduced. In the present embodiment, the case where the number of bare chips constituting the multi-chip module is limited to two has been described. However, it is apparent that the present invention is also applicable to the case where the number of bare chips is three or more. It is.
[0074]
(Embodiment 3)
FIG. 9 is a side view of the test system according to the third embodiment. 9, a test system 930 includes a probe card 901, a bare chip A 910, a bare chip B 911, bare chip sockets 912 and 913, and a test device 900. Here, the inspection information 920 from the test device 900 is transmitted from the probe 914 to the bonding pads of the bare chip A 910 and the bare chip B 911 via relay devices 902, 903, 904, 905, 906, and 907 installed on the probe card 901. Input / output to Here, ON / OFF of the relay devices 902, 903, 904, 905, 906, and 907 is controlled by a relay control signal 921 from the test device 900. Here, in order to connect the individual bare chips A910, the relay device A902 and the relay device C904 are turned on, and the relay device B903 and the relay device E906 are turned off. In addition, in order to make the individual connection of the bare chip B911, the relay device D905 and the relay device F907 are turned on, and the relay device E906 and the relay device B903 are turned off. Further, in order to switch to the connection of the multi-chip module, the relay device A 902 and the relay device C 904 are turned off, and the relay device B 903, the relay device D 905, the relay device E 906, and the relay device F 907 are turned on. By these relay controls, it is possible to switch the connection equivalent to a multi-chip module composed of the bare chip A 910, the bare chip B 911 and the bare chip. Here, it goes without saying that there is a degree of freedom in the arrangement and quantity of the relay devices and the polarity of the control of the relay devices.
[0075]
FIG. 10 is a structural diagram of a relay device according to the second embodiment, and shows a basic structure of a mechanical relay. The inside of the mechanical relay main body 1000 is composed of a coil 1006 and a switch element 1004. One end of both ends of the coil 1006 is connected to a relay control signal 921 from the test apparatus 900, and the other end is applied with VSS. This is a mechanism in which a magnetic field is generated in the coil 1006 by the voltage applied by the relay control signal 921, and the opening and closing of the relay device 1000 is controlled. The path of the electric signal of the relay device 1000 is connected at both ends to the inspection information 920 of the test device 900 and the probe 914, and the electric signal is turned on or off by the relay control signal 921 from the test device 900.
[0076]
FIG. 11 is a side view of a test system in a case where inspection is performed individually for bare chips according to the third embodiment. 11, a test system 1130 includes a probe card 901, a bare chip A 910, a bare chip B 911, bare chip sockets 912 and 913, and a test device 1100. The components other than the test device 1100 are the same as those in FIG. . Here, in general, the test apparatus 1100 can execute a plurality of inspection programs such as a memory program 1101 for the bare chip A 910 and a microcomputer program 1102 for the bare chip B. The test information 920 and the relay control signal 921 are exactly the same as in FIG. 9 except that they are input and output through the memory program 1101 and the microcomputer program 1102, and the test information is obtained by using the relay device installed on the probe card. Via the probe, the signals are input / output to / from the bonding pads of the bare chip A and the bare chip B, and the relay control signal 921 controls ON / OFF of the relay device. Here, when the relay device A 902, the relay device C 904, the relay device D 905, and the relay device F 907 are turned on, and the relay device B 903 and the relay device E 906 are turned off, the inspection of the bare chip A 910 is performed through the probe 1120 as shown in FIG. The inspection of the bare chip B 911 can be performed independently by contacting each other through the probe 1121.
[0077]
FIG. 12 is a side view of the test system in the case where the inspection of the multichip module according to the third embodiment is performed. 12, a test system 1230 includes a probe card 901, a bare chip A 910, a bare chip B 911, bare chip sockets 912 and 913, and a test apparatus 1100, and is completely the same as FIG. Here, the test apparatus 1100 can execute the multichip module program 1202. The test information 1222 and the relay control signal 921 are exactly the same as in the case of FIG. 9 except that the test information 1222 and the relay control signal 921 are input and output through the multichip module program 1202. And input / output from the probe to the bonding pads of the bare chip A and the bare chip B, and ON / OFF of the relay device is controlled by a relay control signal. Here, when the relay device B 903, the relay device D 905, the relay device E 906, and the relay device F 907 are turned on, and the relay device A 902 and the relay device C 904 are turned off, as shown in FIG. Is connected by the probes 1220 and 1221, and an inspection of the multi-chip module can be executed. Here, in general, when the test apparatus 1100 is a per-site system, each site has a CPU, and power supply, driver and IO resources (hereinafter, resources) can be redistributed or re-integrated to each CPU. In the individual inspection of the bare chips in FIG. 11, it is possible not only to execute the inspection of each bare chip independently but also to execute the inspection of each bare chip in parallel. Further, it is also possible to independently and continuously execute the inspection of the individual bare chips in FIG. 11 and the inspection as a multi-chip module in FIG.
[0078]
The test flow of the multichip module according to the third embodiment will be described with reference to FIG.
[0079]
The test flow illustrated in FIG. 13 includes a flow F1310 for individually testing the bare chips A and B, and a flow F1320 for testing the multi-chip module. Here, a case where the bare chip A is a memory bare chip and the bare chip B is a microcomputer bare chip will be described below.
[0080]
In the flow F1310 for individually testing bare chips, first, in step S1301, the polarities of the relay devices 902 to 907 are set. As a result, the inspection of the memory bare chip 910 and the microcomputer bare chip 911 can be executed independently as shown in FIG. Thereafter, in the inspection flow of the memory bare chip 910, in step S1302, an inspection is performed as a memory bare chip, and in step S1303, an expected value operation is compared with and determined. A non-defective product in step S1303 is determined as non-defective in step S1305, and a non-defective product determined in step S1303 is stored as first defect information in step S1304, and is inspected as a subsequent multichip module. It moves to flow F1320. In the inspection flow of the microcomputer bare chip 911, an inspection is performed as a microcomputer bare chip in step S1306, and a comparison with an expected value operation is performed in step S1307. A non-defective product in step S1307 is determined as non-defective in step S1309, and a non-defective product determined in step S1307 is stored as second defect information in step S1308, and is inspected as a subsequent multi-chip module. It moves to flow F1320. Note that the inspection flow as a memory bare chip after step S1302 and the inspection flow as a microcomputer bare chip after step S1306 are the same as those of the memory program 1101 and the microcomputer program 1102 when the test apparatus 1100 in FIG. It is also possible to execute in parallel by parallel operation.
[0081]
The flow F1320 for testing as a multi-chip module is such that, in step S1321, by changing the polarity of the relay, the connection is switched to a connection equivalent to the multi-chip module as shown in FIG. Become. Next, in step S1322, a test is performed as a pseudo multi-chip module. This is performed, for example, by inputting and outputting inspection information 1222 from the test apparatus 1100 to the probes 1220 and 1221 through the probe card 901 and the relay apparatuses 903, 905, 906, and 907 in FIG.
[0082]
Next, in step S1323, the operation is compared with the expected value operation, and only the non-defective one in step S1323 is sealed in step S1325 with the wiring and package. In step S1326, a connection test of the wiring and package-sealed multi-chip module is performed. Those judged to be non-defective in S1326 are shipped in step S1328, and those judged to be defective in step S1326 are not shipped in step S1327, and the inspection of the multi-chip module ends. On the other hand, those which have become defective in step S1323 are re-inspected without wiring and package sealing in step S1324. Here, as the flow toward the actual re-inspection, first, in step S1330, the number of times of replacement of the bare chip is determined. If the number of replacements exceeds the upper limit in step S1330, the bare chip is discarded in step S1331, and the inspection ends. If the number of replacements is equal to or less than the upper limit in step S1330, in step S1332, the bare chip is replaced and a re-test is performed according to a flow F1320 for testing the multi-chip module.
[0083]
Here, since the test as a pseudo multi-chip module in step S1322 is performed using the multi-chip module program 1202, the comparison with the expected value operation in step S1323 is also determined only for the operation as the multi-chip module. You. Therefore, when the bare chip is replaced in step S1323, it may not be possible to determine which bare chip should be replaced based only on the determination result in step S1323. Therefore, the first failure information stored in step S1304 or the second failure information stored in step S1308 is used. That is, if the first defect information is not set (ie, non-defective) and the second defect information is set (ie, defective), the microcomputer bare chip 911 is determined to be defective, and another is set in step S1332. And the flow F1320 is performed. Alternatively, when the first defect information is set (ie, defective) and the second defect information is not set (ie, non-defective), the memory bear chip 910 is defective. In order to remedy the possibility of a defect due to a slight difference in timing with a certain microcomputer bare chip 911, in step S1332, the microcomputer may be replaced with another microcomputer bare chip as in the description of FIG. .
[0084]
As described above, according to the test system in the third embodiment, the individual test of the bare chip and the inspection of the multi-chip module are performed individually or in parallel for the individual test of the bare chip by the common test system using the common inspection jig. In addition, it is possible to continuously perform the inspection of the individual bare chip and the inspection of the multi-chip module, thereby realizing a very cost-effective multi-chip module test system. In the present embodiment, the multi-chip module including two bare chips has been described. However, the present invention is applicable to a multi-chip module including three or more bare chips.
[0085]
(Embodiment 4)
FIG. 14 is a side view of the test system according to the fourth embodiment. 14, the test system 1430 includes a prober device 1400 and a test device 1410. Further, the prober device 1400 has a built-in probe card 1401 and a plurality of bare chip sockets or bare chip stages 1402, 1403, and 1404 each having a plurality of bare chips mounted thereon. Further, the test apparatus 1410 includes a memory 1411 for storing failure information of a comparison / determination result as a test result. Here, the test apparatus 1410 controls the prober apparatus 1400 under the control of the GPIB 1420, so that the operation of the probe card 1401 and the plurality of bare chip stages 1402, 1403, and 1404 can be controlled independently. Further, under the control of the GPIB 1420, the ambient temperature in the prober device 1400 can also be controlled.
[0086]
FIG. 15A is a plan view of a bare chip socket built in the prober device 1400 and having a plurality of bare chips mounted thereon. Here, the bare chip socket 1500 is a bare chip group A1503 in which bare chips A are arranged in one row, the bare chip socket 1501 is a bare chip group B1504 in which bare chips B are arranged in one row, and the bare chip socket 1502 is a bare chip group in which bare chips C are arranged in one row. Group C1505 is mounted. FIG. 15B is a side view of each bare chip socket. Each bare chip socket, for example, the bare chip socket C1502 is configured so that the bare chip group C1505 can be mounted inside, and by including the working wheel 1510, the X axis, the Y axis, and the Z axis can be adjusted. I have.
[0087]
FIG. 16A is a plan view of bare chip stages 1402, 1403, and 1404, each of which includes a plurality of bare chips and is built in the prober device 1400. Here, the bare chip stage 1600 has a bare chip group A1503 in which bare chips A are arranged in one line, the bare chip stage 1601 has a bare chip group B1504 in which bare chips B are arranged in one line, and the bare chip stage 1602 has a bare chip group having bare chips C arranged in one line. Each of the groups C1505 is mounted, and in order to stably fix each bare chip group, micro holes capable of vacuum suction are provided on each bare chip stage. FIG. 16B is a side view of each bare chip stage. Here, the X-axis, the Y-axis, the Z-axis, and the angle direction Θ1610 of each bare chip stage can be adjusted by the support rod 1621 and the operating unit 1620.
[0088]
FIG. 17 is a plan view of the synchronous scanning operation of the probe card. This scanning operation will be described with reference to FIGS. Here, a probe card 1401 is fixedly installed in a prober apparatus 1400 so as to cross a bare chip socket or bear chip stages 1402, 1403, and 1404 on which a bare chip group A1503, a bare chip group B1504, and a bare chip group C1505 are mounted. Here, according to the control by the GPIB 1420 of the test apparatus 1410, the bare chip sockets or the bear chip stages 1402, 1403, and 1404 are simultaneously moved so that the DUT 1 is a measurement target, and sequentially as the comparison and determination results are obtained in the test apparatus 1410. Scan the DUT (Device Under Testing). Further, the comparison / determination result for each DUT is stored in the failure information storage memory 1411 in the test apparatus 1410.
[0089]
FIG. 18A is a plan view of the asynchronous scanning operation of the probe card. This asynchronous scanning operation will be described with reference to FIGS. When collecting the bare chips determined to be defective as a multi-chip module and performing re-inspection, the contents of the failure information storage memory 1411 in the test apparatus 1410 are called, and the bare chip group A1503, the bare chip group B1504, and the bare chip group C1505 are mounted. The bare chip socket or bear chip stage 1402, 1403, or 1404 to be moved is controlled by the GPIB 1420 based on the correlation position between the coordinates 1800, 1801, and 1802 of the defective DUT in each of the bare chip groups 1503, 1504, and 1505 and the probe card 1401. . FIG. 18B is a plan view of the asynchronous scanning operation of the probe card after the movement of the bare chip socket or the bear chip stages 1402, 1403, and 1404 in FIG. Here, it is possible to perform asynchronous control so that there is no difference in the correlation position between the coordinates 1800, 1801, 1802 of the defective DUT and the probe card 1401. In other words, after the test of the series of multi-chip modules is automatically executed by the test device 1410, it is possible to change the combination with another bare chip and perform the re-inspection.
[0090]
FIG. 19A is a plan view of a probe card capable of simultaneously inspecting a plurality of bare chips. The probe card 1900 has a structure optimized for the coordinates of each bare chip when the bare chip A1901 and the bare chip B1902 are arranged closest to each other, and has been described above. On the other hand, FIG. 19B is a plan view of a probe card capable of simultaneously inspecting a plurality of multi-chip modules. Here, the probe card 1910 has a structure in which a probe card 1900 capable of simultaneously inspecting a plurality of bare chips and another probe cards 1901 and 1902 having the same configuration as the probe card 1900 are repeated in the row or column direction. ing. FIG. 19 describes an embodiment of a probe card capable of simultaneously inspecting three multi-chip modules. However, by forming a probe card capable of simultaneously inspecting a plurality of bare chips on the same substrate, It goes without saying that the number of simultaneous inspections of the multichip module can be increased.
[0091]
FIG. 20 is a side view of the test system when the burn-in device according to the fourth embodiment is additionally applied. In FIG. 20, a test system 2040 includes a prober device 2000, a burn-in device 2020, and a test device 2030. The prober device 2000 includes a probe card 2001, a bare chip A2010, a bare chip B2011, and a movable bare chip stage 2012. Further, either the test information 2031 from the test device 2030 or the burn-in stress information 2021 from the burn-in device 2020 is connected via the wiring 2302 via the printed wirings 2002 and 2003 of the probe card 2001 in accordance with the test mode. Inspection and burn-in stress application of a multi-chip module including the bare chip A 2010 and the bare chip B 2011 can be performed. In addition, the prober 2000 is controlled by the GPIB 2032 by the test device 2030, and controls the position of the bare chip stage 2012 and the atmosphere temperature in the prober 2000.
[0092]
The test flow of the multichip module according to the fourth embodiment will be described with reference to FIG.
[0093]
The test flow illustrated in FIG. 21 includes a flow F1310 for individually testing bare chips A and B, and a flow F2120 for testing a multi-chip module. Here, a flow F1310 for individually inspecting the bare chip A and the bare chip B is the same as in FIG. 13 in the third embodiment.
[0094]
First, in step S2130, the flow F2120 to be inspected as a multi-chip module is performed according to the first failure information stored in step S1304 or the second failure information stored in step S1308. Scan control is performed for 1402, 1403, and 1404. This is performed using a method such as the synchronous / asynchronous control of the bare chip socket or the bare chip stage described in FIG. 17 and FIG. Next, in step S1321, by changing the polarity of the relay, the connection is switched to a connection equivalent to the multi-chip module as shown in FIG. 12, and the inspection as the multi-chip module can be performed. Next, in step S2121, burn-in stress is applied. This is performed by applying burn-in stress information 2021 from the burn-in device 2020 in FIG. 20 to the bare chip A 2010 and the bare chip B 2011 via the wiring 2302 and the printed wirings 2002 and 2003. Next, in step S1322, a test is performed as a pseudo multi-chip module. Hereinafter, the flow from step S1323 to step S1328 and step S1327 to the end of the inspection of the multi-chip module, and the flow from step S1324 to replacement in step S1332 when the failure occurs in step S1323 are described in the embodiment. 3 is exactly the same as the case of FIG.
[0095]
As described above, according to the test system in the fourth embodiment, the prober device automatically controls the bare chip socket or the bare chip stage, changes the combination of bare chips constituting the multi-chip module according to the defect information, and By applying the burn-in stress before the chip module inspection is performed, a more reliable multi-chip module test system can be realized.
[0096]
【The invention's effect】
According to the test system of the present invention, first, a test is performed as a pseudo multi-chip module via a probe card that connects input signals of a plurality of bare chips equivalently to a multi-chip module, so that one bare chip can be obtained. Multi-chip module failures such as current consumption, function test, AC test, etc. caused by the failure are rejected in advance to reduce yield loss.
[0097]
Second, one or more of the plurality of bare chips are replaced according to the result of the comparison and determination by the test apparatus, and the multi-chip module is re-tested. This has the effect of relieving the bare chips that have been used, and further reducing the yield loss in the multichip module as a whole.
[0098]
Third, since the probe card is configured to switch between connection of a plurality of bare chips and connection equivalent to a multi-chip module, inspection of a bare chip and a multi-chip module can be performed individually or continuously. To reduce inspection costs by using a common inspection jig and selecting test equipment suitable for bare chips, and to improve the efficiency of the inspection process by reducing the time lag between individual inspection of bare chips and inspection of multi-chip modules. There is.
[0099]
Fourth, the prober device for controlling the position of the bare chip socket or the bare chip stage is configured to automatically adjust the position control of the plurality of bare chips, so that the inspection process of the multi-chip module can be further performed by automatic control using an inspection program or the like. This has the effect of increasing efficiency.
[0100]
Fifth, by configuring the probe card according to the arrangement of the bare chip sockets or the bare chip stages, a plurality of multi-chip modules including a plurality of bare chips can be inspected at the same time, so that the inspection cost is greatly reduced.
[0101]
Further, according to the manufacturing method of the present invention, the step of continuously performing the inspection of the bare chip alone and the inspection of the multi-chip module, and automatically controlling the position of the bare chip socket or the bare chip stage according to the comparison determination result, Replacing one or more bare chips among the bare chips and changing the combination of bare chips constituting the multi-chip module, and then re-inspecting the plurality of bare chips or the multi-chip module; By providing a step of packaging only the packaged product, it is possible to reduce the production yield loss due to the bare chip and efficiently manufacture the multi-chip module.
[0102]
In addition, by applying a burn-in stress before testing or re-testing the multi-chip module, it is possible to manufacture a highly reliable multi-chip module with a reduced burn-in failure rate, which is a problem in micro processes. It becomes.
[Brief description of the drawings]
FIG. 1 is a side view of a test system using a bare chip socket according to a first embodiment of the present invention.
FIG. 2 is a side view of a test system using a bare chip stage according to the first embodiment of the present invention.
FIG. 3 is a side view showing a contact with a probe card when a bare chip is three-dimensionally arranged on a bare chip stage.
FIG. 4 is a side view showing a contact with a probe card having a two-piece configuration when a bare chip is three-dimensionally arranged on a bare chip stage.
FIG. 5 is a test flow chart of the test system according to the first embodiment of the present invention.
FIG. 6 is a side view of the test system according to the second embodiment of the present invention.
FIG. 7 is a test flow chart in the case where the number of times of replacing bare chips in the test system is not limited in the second embodiment of the present invention.
FIG. 8 is a test flow diagram when limiting the number of times of replacement of bare chips in the test system according to the second embodiment of the present invention.
FIG. 9 is a side view of the test system according to the third embodiment of the present invention.
FIG. 10 is a structural diagram of the relay device in FIG. 9;
FIG. 11 is a side view of a test system according to a third embodiment of the present invention when applied to individual inspection of bare chips.
FIG. 12 is a side view when the test system according to the third embodiment of the present invention is applied to the inspection of a multi-chip module.
FIG. 13 is a test flow chart of the test system according to the third embodiment of the present invention.
FIG. 14 is a side view of the test system according to the fourth embodiment of the present invention.
15 is a plan view and a side view showing the configuration of the bare chip socket of FIG. 14;
16 is a plan view and a side view showing the configuration of the bare chip stage of FIG.
FIG. 17 is a plan view showing a synchronous scanning operation of the bare chip socket or the bare chip stage of FIG. 14;
18 is a plan view showing an asynchronous scanning operation of the bare chip socket or the bare chip stage of FIG.
FIG. 19 is a plan view showing the configuration of a probe card for performing simultaneous measurement of a plurality of multi-chip modules of FIG.
FIG. 20 is a side view when a burn-in device is additionally applied to the test system according to the fourth embodiment of the present invention;
FIG. 21 is a test flow chart of the test system according to the fourth embodiment of the present invention.
FIG. 22 is a side view of a conventional laminated multichip module.
FIG. 23 is a test flow chart of a conventional multichip module.
[Explanation of symbols]
102 probe card
103 bare chip
105 bare chip socket
205 bare chip stage
312, 2210 Multi-chip module
902 relay device
921 relay control signal
1400 prober device
2220 test equipment
2221 Inspection information
2020 Burn-in device
2021 Burn-in stress information
1420, 2032 GPIB

Claims (24)

複数のベアチップで構成されるマルチチップモジュールのテストシステムにおいて、
前記複数のベアチップのボンディングパッドとコンタクトするプローブからの入出力信号を前記複数のベアチップで構成される前記マルチチップモジュールと等価に接続するプローブカードと、
前記プローブカードを経由して、前記マルチチップモジュールに検査情報を入力し、前記マルチチップモジュールから出力される検査情報と期待値動作情報との比較判定を行うテスト装置とを備えた、
ワイヤリング及びパッケージ封止前に前記マルチチップモジュールの検査を行うテストシステム。In a multi-chip module test system composed of multiple bare chips,
A probe card that connects input / output signals from a probe that contacts the bonding pads of the plurality of bare chips equivalently to the multi-chip module configured by the plurality of bare chips,
Via the probe card, input test information to the multi-chip module, comprising a test device for comparing and determining the test information output from the multi-chip module and expected value operation information,
A test system for inspecting the multichip module before wiring and package sealing. 前記複数のベアチップが互いに重ならずに平面上に最近接配置されるよう固定するベアチップソケットもしくはベアチップステージをさらに備えた、
請求項１に記載のテストシステム。Further comprising a bare chip socket or a bare chip stage for fixing the plurality of bare chips so that they are arranged closest to each other on a plane without overlapping each other,
The test system according to claim 1. 前記複数のベアチップが再剥離可能に積層された状態に固定するベアチップステージをさらに備え、
前記プローブカードは、積層された前記複数のベアチップのボンディングパッド毎に前記プローブのＺ軸方向の高さを調整できる、
請求項１に記載のテストシステム。Further comprising a bare chip stage for fixing the plurality of bare chips in a state in which they are removably stacked,
The probe card can adjust the height of the probe in the Z-axis direction for each bonding pad of the plurality of stacked bare chips,
The test system according to claim 1. 前記ベアチップソケットもしくはベアチップステージは、前記テスト装置の比較判定結果に従って移動され、前記複数のベアチップのうち、１つもしくは複数のベアチップを交換し、
前記テスト装置は前記マルチチップモジュールの再検査を行う、
請求項２に記載のテストシステム。The bare chip socket or the bare chip stage is moved according to the comparison and determination result of the test device, and replaces one or more bare chips among the plurality of bare chips,
The test device performs a re-test of the multi-chip module,
The test system according to claim 2. 交換される前記１つもしくは複数のベアチップは不良品である、
請求項４に記載のテストシステム。The one or more bare chips to be replaced are defective.
The test system according to claim 4. 交換される前記１つもしくは複数のベアチップは良品である 、請求項４に記載のテストシステム。The test system according to claim 4, wherein the one or more bare chips to be exchanged are non-defective. 前記マルチチップモジュールの再検査を複数回実行する、
請求項４に記載のテストシステム。Performing the re-test of the multi-chip module a plurality of times,
The test system according to claim 4. 前記プローブカードは、前記複数のベアチップ単体の接続と前記マルチチップモジュールと等価の接続とを切り換えるリレー装置を備えた、
請求項４に記載のテストシステム。The probe card includes a relay device that switches between connection of the plurality of bare chips alone and connection equivalent to the multi-chip module,
The test system according to claim 4. 前記リレー装置はメカニカルリレーである、
請求項８に記載のテストシステム。The relay device is a mechanical relay,
The test system according to claim 8. 前記リレー装置は半導体リレーである、
請求項８に記載のテストシステム。The relay device is a semiconductor relay,
The test system according to claim 8. 前記リレー装置は前記テスト装置により制御される、
請求項８に記載のテストシステム。The relay device is controlled by the test device;
The test system according to claim 8. 前記テスト装置は、前記プローブカードを適用することで、前記複数のベアチップ個別の検査と前記マルチチップモジュールの検査を独立に実施できる、
請求項８に記載のテストシステム。The test device, by applying the probe card, can independently perform the inspection of the plurality of bare chips and the inspection of the multi-chip module,
The test system according to claim 8. 前記テスト装置は、前記プローブカードを適用することで、前記複数のベアチップの検査を個別に実施できる、
請求項８に記載のテストシステム。The test device, by applying the probe card, can individually perform the inspection of the plurality of bare chips,
The test system according to claim 8. 前記テスト装置は、前記プローブカードを適用することで、前記複数のベアチップの検査を同時に実行できる、
請求項１３に記載のテストシステム。The test device, by applying the probe card, can simultaneously execute the inspection of the plurality of bare chips,
The test system according to claim 13. 前記テスト装置は、前記プローブカードを適用することで、前記複数のベアチップ個別の検査と前記マルチチップモジュールの検査を連続して実行できる、
請求項１２に記載のテストシステム。The test device, by applying the probe card, it is possible to continuously execute the inspection of the plurality of bare chips and the inspection of the multi-chip module,
The test system according to claim 12. 前記ベアチップソケットまたはベアチップステージの位置制御及び雰囲気温度制御を行うプローバ装置をさらに備える、
請求項８に記載のテストシステム。Further comprising a prober device for controlling the position of the bare chip socket or bare chip stage and controlling the ambient temperature,
The test system according to claim 8. 前記テスト装置は、前記プローバ装置をＧＰＩＢ制御することで、ベアチップソケットまたはベアチップステージの位置及び雰囲気温度を変更し、前記比較判定結果の不良情報を格納するメモリをさらに備える、
請求項１６に記載のテストシステム。The test apparatus further includes a memory that changes a position and an ambient temperature of a bare chip socket or a bare chip stage by performing GPIB control on the prober apparatus, and stores failure information of the comparison determination result.
The test system according to claim 16. 前記ベアチップソケットは、行方向及び列方向に複数個配置され、Ｘ軸及びＹ軸及びＺ軸方向の位置調整を行える、
請求項１７に記載のテストシステム。A plurality of the bare chip sockets are arranged in a row direction and a column direction, and can perform position adjustment in X-axis, Y-axis, and Z-axis directions.
The test system according to claim 17. 前記ベアチップステージは、前記複数のベアチップを行方向もしくは列方向にカットされたベアチップ群として、接地面の微孔を通じて真空吸着にて固定し、Ｘ軸及びＹ軸及びＺ軸方向の調整に加えて、角度を示すΘ方向の調整も行える、
請求項１７に記載のテストシステム。In the bare chip stage, the plurality of bare chips are fixed as a group of bare chips cut in a row direction or a column direction by vacuum suction through fine holes in a ground plane, and in addition to adjustment in the X-axis, Y-axis, and Z-axis directions, , The angle can be adjusted in the を direction,
The test system according to claim 17. 前記ベアチップステージは、前記テスト装置の前記比較判定結果に同期して個別にスキャン制御されることで、前記マルチチップモジュールの第一の検査を実施する、
請求項１７に記載のテストシステム。The bare chip stage is individually scan-controlled in synchronization with the comparison / determination result of the test device, to perform a first inspection of the multi-chip module,
The test system according to claim 17. 前記ベアチップステージは、前記テスト装置に格納された前記不良情報に従って非同期に制御されることで、前記マルチチップモジュールの再検査を前記第一の検査に続いて実施する、
請求項２０に記載のテストシステム。The bare chip stage is controlled asynchronously according to the failure information stored in the test device, and performs a re-inspection of the multi-chip module following the first inspection.
The test system according to claim 20. 前記プローブカードは、前記ベアチップソケットまたはベアチップステージの配列に従って２次元に構成され、複数の前記マルチチップモジュールを同時に検査できる、
請求項１に記載のテストシステム。The probe card is configured two-dimensionally according to the arrangement of the bare chip socket or the bare chip stage, and can simultaneously inspect a plurality of the multi-chip modules,
The test system according to claim 1. 複数のベアチップのボンディングパッドと接触するプローブからの入出力信号を前記複数のベアチップで構成されるマルチチップモジュールと等価の接続か前記複数のベアチップ単体の接続かを切り換えるリレー装置を有するプローブカードと、前記プローブカードを経由して、前記マルチチップモジュールに検査情報を入力し、前記マルチチップモジュールから出力される検査情報と期待値動作情報との比較判定を行うテスト装置と、前記テスト装置の比較判定結果によりベアチップソケットまたはベアチップステージの位置の自動制御を実施するプローバ装置とを備えるテストシステムにより、前記複数のベアチップ単体の第一の検査と前記マルチチップモジュールの第二の検査を連続して実施する第一の工程と、
前記第一の検査または前記第二の検査のいずれかにおいて、前記比較判定結果に従い、前記ベアチップソケットまたはベアチップステージの位置を自動制御することで、前記複数のベアチップのうち、１つもしくは複数のベアチップを交換し、前記マルチチップモジュールの前記複数のベアチップの組み合わせを変更した後に、前記マルチチップモジュールの再検査をする第二の工程と、
前記第一の工程または前記第二の工程において、良品判定されたマルチチップモジュールのみをパッケージ封止する第三の工程とを備えた、マルチチップモジュールの製造方法。A probe card having a relay device for switching input / output signals from a probe contacting a bonding pad of a plurality of bare chips to a connection equivalent to a multi-chip module composed of the plurality of bare chips or a connection of the plurality of bare chips alone, A test device for inputting test information to the multi-chip module via the probe card and performing a comparison and determination between the test information output from the multi-chip module and expected value operation information; A test system including a prober device for automatically controlling the position of a bare chip socket or a bare chip stage based on the result, continuously performs the first inspection of the plurality of bare chips alone and the second inspection of the multi-chip module. The first step,
In any of the first inspection or the second inspection, according to the comparison determination result, by automatically controlling the position of the bare chip socket or the bare chip stage, one or more bare chips of the plurality of bare chips Replacing, after changing the combination of the plurality of bare chips of the multi-chip module, a second step of re-testing the multi-chip module,
A method of manufacturing a multi-chip module, the method further comprising a third step of packaging only the multi-chip module judged as non-defective in the first step or the second step. 前記第一の工程の前記第二の検査及び前記第二の工程の再検査の前に、バーンインスクリーニング用のストレス印加を行う工程をさらに備えた、
請求項２３に記載のマルチチップモジュールの製造方法。Before the second inspection of the first step and the re-inspection of the second step, further comprising a step of applying a stress for burn-in screening,
A method for manufacturing a multi-chip module according to claim 23.
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* Cited by examiner, † Cited by third party
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US7436199B2 (en) 2006-10-24 2008-10-14 Samsung Electronics Co., Ltd. Stack-type semiconductor package sockets and stack-type semiconductor package test systems
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