JP3865185B2 - Semiconductor device, test apparatus and test method thereof - Google Patents

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Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置とその試験装置及び試験方法に関し、さらに詳しくは、多種類の信号を入出力するための多数の信号端子を備えた半導体装置と、その半導体装置を試験するための試験装置及び試験方法に関するものである。
【０００２】
【従来の技術】
近年、ＬＳＩチップの高集積化・多実装化に伴い半導体装置の多ピン化が進み、その端子数は数百ピンに達し、千ピンを超えるような場合もある。例えば、図１（ａ）に示すように、半導体装置（以下において、単に「ＩＣ」とも言う。）１の実装面１ａに、例えばハンダボール３０がマトリックス状に配列されたボールグリッドアレイ（ＢＧＡ）型のＩＣにおいては、ハンダボール３０即ち端子が、例えば、５００ピンを超えるものが製品化されている。ここで、ハンダボール３０はそれぞれ電源端子３１あるいは入出力信号端子３２としての機能を有している。
【０００３】
このようなＩＣにおける機能試験は、ＩＣを試験ボード上に搭載し、各信号端子を試験信号供給端子に電気的に接続することにより行われるが、ＩＣ側の信号端子数が試験ボード上の試験信号供給端子の数を大幅に超過しているため、１個の試験ボードで全ての信号端子を試験することができないという問題を有している。特に、入出力特性等を確認するＤＣ試験（Direct Current Test ）では、確実に被測定端子に電気的なコンタクトを必要とするため、大きな問題となっている。
【０００４】
なお、上記「ＤＣ試験」とは、直流的方法で把握できる現象を測定する試験の総称であり、重要なものにオペレーション電流やスタンバイ電流、基板電流などの電流測定、入出力端子リーク測定、導通試験等がある。このうち、入出力端子リーク試験や導通試験は、直接、被測定端子とコンタクトをとる必要があり、これらの試験端子数がＬＳＩテスタにより一度に試験できる数を超えると、複数回に分けて試験する必要が生じると共に、全ての端子を試験するためには測定冶具等も複数おこさなくてはならなくなるのが実状である。また、ＤＣ試験は一時試験（ＰＴ）や最終試験（ＦＴ）には欠かせない重要な試験であり、ＡＣ試験と対を成すものである。
そこで、上記のような問題を解決するＩＣの試験方法の一例について、図１から図３を参照して説明する。
【０００５】
なお、ここでは図１（ａ）に示したようなＩＣ１の回路機能の試験方法、特に同一機能を有する複数のＩＣを連続して試験する場合について、図２に示すフローチャートを参照して説明する。
まず、ステップＳ２１では、図１（ｂ）に示すように、ＩＣ１の実装面１ａ上の電源端子３１及び入出力信号端子３２を、例えば境界線Ｌ１, Ｌ２（図中点線）で区画して、便宜的に任意の数の領域Ｒ１〜Ｒ４を規定する。なお、これらの各領域に含まれる各種の信号端子の数は、それぞれ試験ボード上に設けられた対応する試験信号供給端子の数を超えないように設定される。
【０００６】
また、これらの領域Ｒ１〜Ｒ４は各々試験対象領域として取り扱われる。ここで、各領域Ｒ１〜Ｒ４は境界線Ｌ１, Ｌ２により任意に区画されるため、各領域内の信号端子の配置とその種類は領域毎に異なっている。
次いで、ＩＣ１を所定の試験ボード上に搭載する。ここで、試験対象となる領域を例えば領域Ｒ１とした場合、試験ボードにはこの領域Ｒ１に設けられた信号端子の配置及びその種類に対応して試験信号供給端子及び配線が備えられている。
【０００７】
以下にＩＣの試験ボードへの搭載状態について、図３を参照して詳しく説明する。図３は、図１に示されたＩＣ１を試験ボード２ａ, ２ｂに搭載したところを、試験ボードの下側から見た場合の透視図である。なお、図１と同等の構成部分には同一の符号を付してその説明を省略する。
ステップＳ２２においては、ステップＳ２１で分割し区画した領域のうち図１（ｂ）に示された領域Ｒ１が試験対象領域に設定され、ステップＳ２２ｂでは領域Ｒ１用の試験ボード２ａが試験装置に装着される。この試験ボード２ａは、図３（ａ）に示されるように、領域Ｒ１に備えられた電源端子３１及び入出力信号端子３２の配置及び種類に応じて試験信号供給端子３３が設けられており、ステップＳ２４において、領域Ｒ１に備えられた電源端子３１及び入出力信号端子３２が、配線３４により試験ボード２ａ上の試験信号供給端子３３に接続される。なお、ステップＳ２３において、ＩＣ１の試験ボード２ａへの搭載に先立って、領域Ｒ１用の試験プログラムがロードされる。
【０００８】
即ち、領域Ｒ１における信号端子の配置とその種類に応じて、電源端子３１及び入出力信号端子３２を対応する試験信号供給端子３３に接続するための配線３４が成された領域Ｒ１専用の試験ボード２ａが用いられる。
次いで、ステップＳ２５においては、ロードされた領域Ｒ１用の試験プログラムに基いて、試験信号供給端子３３及び配線３４を介して所定の電源電流が電源端子３１に、また、入力信号等が所定の入出力信号端子３２にそれぞれ印加され、領域Ｒ１についての機能試験が行われる。そして、ステップＳ２６では、所定の入出力信号端子３２から出力された出力信号により領域Ｒ１における機能試験の結果が判定される。ここに於いて、機能が不良であると判定されたＩＣは、ステップＳ２７で不良品として以後の機能試験の対象から除外される。一方、機能が良好であると判定されたＩＣは、試験ボードから離脱され、ステップＳ２８で全てのＩＣの試験が完了したか否かが判断される。
【０００９】
そして、全てのＩＣの試験が完了していない場合には、ステップＳ２４に戻り、他の未試験のＩＣが同一の試験ボード２ａ上に搭載されて、ステップＳ２５からステップＳ２６に従って機能試験が繰り返される。一方、領域Ｒ１について全てのＩＣの試験が完了した場合には、ステップＳ２９で全領域Ｒ１〜Ｒ４について機能試験が完了したか否かが判断される。
【００１０】
ここで、全領域Ｒ１〜Ｒ４について試験が完了した場合には機能試験を終了する。一方、全領域Ｒ１〜Ｒ４について試験が完了していない場合には、ステップＳ２２へ戻り、図３（ｂ）に示されるように、例えば次の試験対象領域として領域Ｒ２を設定する。そして、ステップＳ２２ｂで領域Ｒ１用の試験ボード２ａに代えて領域Ｒ２用の試験ボード２ｂが試験装置に装着され、この領域Ｒ２用の試験ボード２ｂにＩＣを搭載して、領域Ｒ２の電源端子３１と入出力信号端子３２とを配線３４により試験信号供給端子３３に接続する。そして、領域Ｒ２用にロードされた試験プログラムにより、領域Ｒ１と同様の機能試験を行う。
【００１１】
このように、ステップＳ２２〜Ｓ２８の一連の手順が、領域Ｒ１から領域Ｒ４に対して繰り返し実行される。
以上のようにして、従来の多ピン化されたＩＣの機能試験においては、試験対象領域毎に機能試験を繰り返し行うことにより、全ての入出力端子の試験を行っていた。即ち、より具体的には、従来においては試験する半導体装置の信号端子を任意の領域に分割していたため、分割された領域毎に各信号端子の配置と種類が異なっていた。そのため、分割された領域毎に対応する専用の試験ボードを作製し、かつ、各領域毎に対応した専用の試験プログラムを作成しなくてはならず、試験コストが増大していた。
【００１２】
そしてさらに、分割された領域毎に、試験において使用される試験ボード及び試験プログラムが異なるため、試験対象領域を変更する度に、異なる試験ボードへの乗せ換えや異なる試験プログラムのロードを行わなければならず、試験工程の数が増加するという問題も抱えていた。
【００１３】
【発明が解決しようとする課題】
本発明は、上述の問題点を解消するためになされたもので、多数の信号端子を有する半導体装置の機能試験において、その試験工程数及び試験コストの削減を実現するための半導体装置とその試験装置及び試験方法を提供することを目的とする。
【００１４】
【課題を解決するための手段】
上記の目的は、実装面上に複数の信号端子が設けられた半導体装置であって、前記複数の信号端子が実装面の辺以外の該実装面上に２次元に配置され、前記実装面は複数の領域からなり、該複数の領域を構成する各々の領域に同じ種類の信号が入出力する信号端子を有し、前記複数の領域のうちの一つの領域の信号端子は、該信号端子と同じ種類の信号が入出力する他の領域の信号端子と回転対称の位置にあることを特徴とする半導体装置を提供することによって達成される。
【００１５】
また、本発明の目的は、さらに各々の上記領域には、該領域を試験モードに設定するための試験モード設定信号を入力する試験制御端子が備えられた半導体装置を提供することにより達成される。
【００１６】
また、本発明の目的は、各々の上記領域には、該領域を他の領域と区別するための領域識別信号を出力する領域識別信号端子がさらに備えられた半導体装置を提供することにより達成される。
また、本発明の目的は、上記領域識別信号端子から供給された領域識別信号に応じて、上記領域を選択的に前記試験モードに設定する試験モード設定回路をさらに備えた半導体装置を提供することにより達成される。
【００１８】
また、本発明の目的は、複数の信号端子が実装面の辺以外の該実装面上に２次元に配置され、回転対称の位置にある複数の所定領域内に同じ信号を入出力する信号端子が配置された半導体装置を試験する試験装置であって、前記信号端子が設けられた前記所定領域内の位置によらず、前記信号端子に所定の試験信号を供給することを特徴とする試験装置を提供することにより達成される。
【００１９】
また、本発明の目的は、複数の信号端子が実装面の辺以外の該実装面上に２次元に配置され、複数の領域からなる実装面において同じ信号を入出力する信号端子が回転対称の位置に配置された半導体装置の試験方法であって、前記半導体装置を単一の試験ボードに搭載し、前記複数の領域のうち第一の領域に含まれた前記信号端子を前記試験ボード上の対応する試験信号供給端子に接続するステップと、予め作成された試験プログラムに応じて前記試験信号供給端子に所定の試験信号を供給し前記半導体装置の出力信号を調べるステップと、前記半導体装置を前記試験ボードから離脱させるステップと、前記半導体装置を所定の角度回転させた上で再度前記試験ボードに搭載し、前記複数の領域のうち第二の領域に含まれた前記信号端子を前記試験ボード上の対応する試験信号供給端子に接続するステップと、前記試験プログラムに応じて前記試験信号供給端子に所定の試験信号を供給し、前記半導体装置の出力信号を調べるステップとを有することを特徴とする半導体装置の試験方法を提供することにより達成される。
【００２１】
本発明における上記手段によれば、半導体装置の実装面上に設けられた信号端子は各々回転対称の位置に配置され、かつ、回転対称となる複数の領域に分割しうるため、各領域に共通の試験ボードを用いて半導体装置を所定の角度ずつ回転させて搭載し、各領域を順次試験対象とすることにより、全領域の機能試験を行うことができる。これより、従来のように各領域毎に対応した試験ボードや試験プログラムを作成する必要がなく、試験コストを大幅に削減することができる。
【００２２】
さらに、本発明における上記手段によれば、共通の試験ボードと共通の試験プログラムを使って半導体装置の機能試験を行うことができる。これにより、試験対象領域の変更時に該領域に応じて試験ボードを交換したり試験プログラムを新たにロードするという作業を行う必要がなく、半導体装置の順次装着角度を変えて試験ボードに搭載するだけで、全信号端子の良否を簡易に試験でき、試験工程の数及び試験コストの低減を図ることができることとなる。
【００２３】
【発明の実施の形態】
以下において、本発明の実施の形態を図面を参照して詳しく説明する。なお、図中同一符号は同一または相当部分を示す。
［実施の形態１］
図４は、本発明の実施の形態１に係る半導体装置の実装面における信号端子の配置を示す図である。図４に示されるように、実施の形態１に係る半導体装置 （ＩＣ）１の実装面においては、試験状態設定（Ｔｅｓｔ Ａｃｃｅｓｓ Ｐｏｒｔ；以下「ＴＡＰ」とも記す。）端子１０ａ, １０ｂ、電源端子（ＶＤＤ）１１ａ, １１ｂ、電源端子（ＧＮＤ）１２ａ, １２ｂ、信号入力端子１３ａ, １３ｂ、信号出力端子１４ａ, １４ｂが設けられている。
【００２４】
すなわち、図４に示されるように、ＩＣ１の実装面を境界線Ｌによって領域Ｒ１，Ｒ２に分割すると、実装面上の領域Ｒ１内のＴＡＰ端子１０ａ、電源端子 （ＶＤＤ）１１ａ、電源端子（ＧＮＤ）１２ａ、信号入力端子１３ａ、信号出力端子１４ａは、領域Ｒ２内のＴＡＰ端子１０ｂ、電源端子（ＶＤＤ）１１ｂ、電源端子（ＧＮＤ）１２ｂ、信号入力端子１３ｂ、信号出力端子１４ｂとの間で、ＩＣ１の外形中心点１５を回転中心として、１８０度回転移動した場合に実装面上の配置が一致し、かつ、同じ位置にくる端子の種類も一致するように設けられている。即ち、実装面上の端子の配置は、外形中心点１５を回転中心として１８０度の回転対称となっている。
【００２５】
なお、ＴＡＰ端子１０ａ, １０ｂは、試験状態制御信号を入力する端子で、領域Ｒ１, Ｒ２の各領域内に一つずつ設けられ、他の端子と同じように外形中心点１５を回転中心として１８０度回転した時同じ位置になるよう配置されている。次に、本発明の実施の形態１に係る半導体装置に備えられた機能試験回路の構成について、図５を参照して説明する。図５に示されるように、本実施の形態に係る半導体装置は、ＴＡＰ端子１０ａ, １０ｂと、ＴＡＰコントローラ２０ａと、スキャン回路２３と、領域Ｒ１, Ｒ２にそれぞれ設けられスキャン回路２３から出力される制御信号が入力される入出力端子２２ａ, ２２ｂとを有している。なお、ＴＡＰコントローラ２０ａにはテストモードを制御する信号ＴＭＳと、テスト用クロック信号ＴＣＫとが入力される。
【００２６】
そして、スキャン回路２３は、ＴＡＰコントローラ２０ａからのクロック信号に基いて、順次入出力端子２２ａ, ２２ｂの状態を制御する信号が保持・出力されるフリップフロップ回路２１ａ, ２１ｂを有している。
このような試験回路を有するＩＣにおいて、試験対象となる領域Ｒ１, Ｒ２のＴＡＰ端子１０ａあるいはＴＡＰ端子１０ｂを介して、試験状態を設定するための制御信号がＴＡＰコントローラ２０ａに入力されると、試験対象となる領域側の試験回路、例えば領域Ｒ１側のみ活性化されて、所定の基準クロックに基いてフリップフロップ回路２１ａにより各入出力端子２２ａが順次試験状態に設定され、さらに、他方の非試験対象とされる領域Ｒ２の各入出力端子２２ｂについては、内部回路との間に電流経路が生じないような状態、例えば、ハイインピーダンス状態に設定される。
【００２７】
また、スキャン回路２３により入出力端子２２ａ, ２２ｂを介して内部回路に試験信号を印加するスキャンパスの順序についても、二つの領域Ｒ１, Ｒ２で同じになるように設定されている。
図６は、実装面上の任意の領域を試験状態に設定して機能試験を行うための回路をより具体的に示した図である。図６に示されるように、この回路は領域Ｒ１に対応して入出力端子２２ａとバウンダリースキャンレジスタＢＲａとを備え、領域Ｒ２に対応して入出力端子２２ｂとバウンダリースキャンレジスタＢＲｂとを備える。また、テストモードを制御する信号ＴＭＳとテスト用クロック信号ＴＣＫとが入力される試験制御回路２０ｂを備え、試験制御回路２０ｂとバウンダリースキャンレジスタＢＲａとの間にはトランスファゲートＴＧ１が、試験制御回路２０ｂとバウンダリースキャンレジスタＢＲｂとの間にはトランスファゲートＴＧ２がそれぞれ備えられる。ここで、トランスファゲートＴＧ１はＴＡＰ端子１０ａに供給された信号により制御され、トランスファゲートＴＧ２はＴＡＰ端子１０ｂに供給された信号により制御される。この回路においては、試験制御回路２０ｂからバウンダリースキャンレジスタＢＲａ, ＢＲｂへ、テストのための命令信号およびデータ（信号ＴＤＩ）が供給される。ここで例えば、領域Ｒ１が試験対象とされる場合には、ＴＡＰ端子１０ａにハイレベルの信号が供給されるためトランスファゲートＴＧ１がオンし、バウンダリースキャンレジスタＢＲａに信号ＴＤＩが伝達される。これにより、領域Ｒ１に設けられた入出力端子２２ａが順次試験状態に設定され、所望の機能試験が行われることになる。一方、この時ＴＡＰ端子１０ｂにはロウレベルの信号が供給されるため、トランスファゲートＴＧ２はオフし、バウンダリースキャンレジスタＢＲｂに信号ＴＤＩは伝達されない。なお、バウンダリースキャンレジスタＢＲａから出力されたデータなどの信号ＴＤＯは、試験制御回路２０ｂに入力される。
【００２８】
次に、本発明の実施の形態１に係る半導体装置の試験方法について、図７に示されるフローチャートを参照しつつ説明する。なお、ここでは特に、同一機能を有する複数のＩＣを連続して試験する場合について説明する。
まず最初に、ステップＳ１１では、ＩＣ１の実装面上の端子群を例えば境界線Ｌにより区画して二つの領域Ｒ１, Ｒ２を規定する。ここで、各領域Ｒ１, Ｒ２における端子数は、その種類毎に、試験ボードに設けられた試験端子の数を超えないものとされる。
【００２９】
次に、ステップＳ１２では、試験プログラムがロードされ、ステップＳ１３では、試験対象領域が設定される。
そして、ステップＳ１４において、ＩＣ１を試験ボード上に搭載する。ここで、試験対象とする領域をいずれの領域に設定していても、実装面上の端子は回転対称に配置されているため、どの領域を試験対象とするかによらず一種類の試験ボードと一つの試験プログラムのみにより、全ての端子についてステップＳ１５における機能試験を行うことができる。
【００３０】
以下において、ＩＣの試験ボードへの搭載状態について、図８を参照して詳しく説明する。図８は、ＩＣ１を試験ボード２に搭載した時に、これを試験ボード２の裏側から見た透視図である。図８（ａ）に示されるように、領域Ｒ１を試験対象領域に設定した場合、半導体装置１は、図４に示された領域Ｒ１側を図面上方とする向きで試験ボード２に搭載される。そして、領域Ｒ１内に設けられた各端子が、試験ボード上の対応する試験端子１６に配線１７により接続される。
【００３１】
次に、ステップＳ１５においては、ロードした全領域共通の試験プログラムに基き、たとえば電源端子（ＶＤＤ）１１ａには所定の電源電流が、また、信号入力端子１３ａには入力信号がそれぞれ試験端子１６を介して印加される。そして、ステップＳ１６において、信号出力端子１４ａから出力される信号により領域Ｒ１の機能の良否を判定する。この判定において、不良と判断されたＩＣは、ステップＳ１７において不良品として以後の機能試験の対象から除外される。
【００３２】
次いで、試験対象となっていたＩＣ１を試験ボード２から取り外し、次ぎの未試験のＩＣを同一の試験ボード２に搭載して、ステップＳ１４からステップＳ１６に従った機能試験が繰り返される。
そして、ステップＳ１８で全てのＩＣに対して領域Ｒ１における機能試験が完了したものとされた場合は、ステップＳ１３に戻り、図８（ｂ）に示されるように、次の試験対象領域として領域Ｒ２が設定される。次ぎに、ステップＳ１４において共通の試験ボード２に、ＩＣ１をその領域Ｒ２側を図面の上方にして、すなわちＩＣ１を１８０度回転させて搭載する。そして、領域Ｒ２内の各種端子を配線１７により試験端子１６に接続して、ステップＳ１５において領域Ｒ１の場合と同様な機能試験が行われる。
【００３３】
このようにして、ステップＳ１９で全ての領域Ｒ１, Ｒ２について機能試験が完了したものとされた場合は、機能試験を終了する。
このように、本実施の形態１に係る半導体装置とその試験方法によれば、半導体装置の実装面上に信号端子が１８０度の回転対称となるように設けられ、かつ、半導体装置内部のスキャン回路においてはスキャンパスを通す順序が各領域について同一になるように設定されているため、ＩＣに設けられた端子の数が試験ボードの端子数を超える場合であっても、一つの共通した試験ボード及び試験プログラムを用いて、半導体装置の試験ボードへの搭載角度を１８０度変えるという簡易な操作により、分割された全ての領域についての機能試験及び全ての入出力端子のＤＣ試験ができ、試験コストを大幅に抑えることができる。そしてさらに、試験工数の削減も図ることができる。
［実施の形態２］
図９は、本発明の実施の形態２に係る半導体装置の実装面における信号端子の配置を示す図である。図９に示されるように、実施の形態２に係る半導体装置 （ＩＣ）１の実装面は、境界線Ｌ１, Ｌ２によって領域ＲＡ〜ＲＤに４分割され、領域ＲＡには試験制御端子９ａ、電源端子（ＶＤＤ）１１ａ、電源端子（ＧＮＤ）１２ａ、信号入力端子１３ａ、信号出力端子１４ａが設けられている。
【００３４】
また、これらの端子は、上記実施の形態１に係る半導体装置の実装面と同様に、ＩＣ１の外形中心点１５を回転中心として、９０度回転移動した場合に回転前後で実装面上の配置が一致し、かつ、同じ位置にくる端子の種類も一致するように設けられている。即ち、実装面上の端子の配置は、外形中心点１５を回転中心として９０度の回転対称となっている。
【００３５】
図１０は、図９に示された半導体装置１が搭載された試験ボード２の構成を示す図である。図１０に示されるように、試験ボード２にはＩＣ１の実装面上に設けられた各端子に対応して備えられた端子１９ｂと、試験テスタチャネルと接続されるコネクト端子１８ｂとが備えられており、各々の端子１９ｂとそれらに対応するコネクト端子１８ｂとは配線１７ｂにより接続されている。ここにおいて、試験プログラムに基いた試験信号が試験テスタ（図示していない）からコネクト端子１８ｂに供給され、分割された領域毎に機能試験が実施される。
［実施の形態３］
しかしながら、上記実施の形態１または２に係る半導体装置及びその試験方法においては、以下のような問題がある。
【００３６】
第一に、上記実施の形態１または２に係る半導体装置は、順次所定の角度回転させて試験ボードに装着することにより、一つの試験プログラムで全ての試験領域を調べることができるので、試験の結果がどの領域のものであるかを区別できず、全ての試験領域について機能試験を行ったか否かについても判別できない。また第二に、実装面上の端子は、外形中心点について回転対称となるように配置されるため、チップ設計時の端子配置に大きな制約が課されるという問題もある。
【００３７】
そこで、上記第一の問題を解消する半導体装置とその試験方法について、本実施の形態３において説明する。図１１は、本発明の実施の形態３に係る半導体装置の実装面における信号端子の配置を示す図である。図１１に示されるように、実施の形態３に係る半導体装置（ＩＣ）１の実装面は、境界線Ｌ１, Ｌ２によって領域ＲＡ〜ＲＤに分割され、各領域には試験制御端子９ａ、電源端子（ＶＤＤ）１１ａ、電源端子（ＧＮＤ）１２ａ、信号入力端子１３ａ、信号出力端子１４ａが設けられ、かつ、インデックス端子５が備えられる。
【００３８】
そして、各領域内の端子は、外形中心点１５を回転中心として９０度回転移動した場合に実装面上の配置が一致し、かつ、同じ位置にくる端子の種類も一致するように設けられている。即ち、実装面上の端子の配置は、外形中心点１５を回転中心として９０度の回転対称となっている。
ここで、インデックス端子５は、ある領域を他の領域と区別するための領域識別信号を出力する端子で、他の端子と同じように外形中心点１５を回転中心として９０度回転した時同じ位置にくるよう各領域ＲＡ〜ＲＤ内に一つずつ配置されている。なお、領域識別信号は分割されたある領域の機能試験の結果が、どの領域のものであるかを認識するためのものである。
【００３９】
図１２は、領域識別信号生成回路の構成を示す図である。図１２に示されるように、この回路は電源ノードＮＤと、電源ノードＮＤとインデックス端子５との間に接続された抵抗１１Ｃとを備えるものである。ここで、抵抗１１Ｃの大きさは領域毎に異なるものとされるため、インデックス端子５から出力される領域識別信号の電圧は領域ごとに相違する。従って、領域識別信号の電圧を測定することにより、得られた機能試験の結果がどの領域のものであるかが識別される。
【００４０】
図１３は、図１１に示される半導体装置１を搭載した試験ボード２の構成を示す図である。図１３に示されるように、試験ボード２の上には分割された四つの領域ＲＡ〜ＲＤのうちの一つの領域ＲＡに含まれた各端子に対応して、電気的コンタクトを得るための端子１９ｂが備えられ、さらに、試験ボード２とテスタチャネル（図示していない）とを接続するためのコネクト端子１８が備えられる。そして、端子１９ｂとコネクト端子１８とは、配線１７ｂにより接続されている。
【００４１】
このような本実施の形態３に係る半導体装置によれば、上記実施の形態１または２に係る半導体装置と同様な効果を奏するが、さらに、インデックス端子５から出力された領域識別信号により機能試験の対象とされた実装面上の領域を特定することができ、全ての試験領域において機能試験を実施したか否かの判断もすることができるようになる。
［実施の形態４］
上記実施の形態３に係る半導体装置の実装面上においては、上記のように、インデックス端子５が外形中心点１５を対称点として９０度の回転対称の位置に配置されているが、必ずしも回転対称の位置に配置される必要はない。そこで以下に、インデックス端子５が、実装面上で非対称に配置されている半導体装置について説明する。
【００４２】
図１４は、本発明の実施の形態４に係る半導体装置の実装面上の端子配置を示す図である。図１４に示されるように、実施の形態４に係る半導体装置の実装面上の端子は、上記実施の形態３に係る半導体装置と同様に回転対称となるように配置されるが、インデックス端子５だけは外形中心点１５について非対称に配置されている点で相違するものである。すなわち、インデックス端子５については、実装面上の回転対称の位置にある複数の領域ＲＸ内に一つずつ設けられるが、それぞれの領域ＲＸ内における位置は領域ＲＡ〜ＲＤごとに自由に定められる。
【００４３】
また、図１５は、図１４に示された半導体装置が搭載された試験ボードの構成を示した図である。なお、図１５は図１４の領域ＲＡを試験対象としている場合を示している。図１５に示されるように、この試験ボードは図１３に示された試験ボードと同様な構成を有するが、試験ボード上の領域ＲＸＢ内にある四つの端子１９ｂが短絡されている点で相違する。従ってこのような試験ボードによれば、半導体装置を９０度ずつ回転させて装着することにより実装面上の領域ＲＡ〜ＲＤを順次試験してゆくとき、各領域毎に一つずつ設けられたインデックス端子５が、試験ボードの領域ＲＸＢ内にある四つの端子１９ｂのうちいずれか一つの端子と電気的に接触することとなれば、各領域について同じ試験プログラムによる機能試験を実現することができる。
【００４４】
なお、上記実施の形態４に係る半導体装置は、インデックス端子５について設計上の自由度を持たせたものであるが、他の端子について設計上の自由度を持たせた半導体装置も同様に考えられる。
また、本実施の形態４に係る半導体装置においては、領域ＲＸ内にインデックス端子５の代わりに定電位を有する既存の端子を一つずつ備えるものであってもよい。即ち、図１６に示されるように、領域ＲＡ内の領域ＲＸにはハイレベルに固定された信号出力端子１４ａが、領域ＲＢ内の領域ＲＸには電源端子（ＶＤＤ）１１ａが、領域ＲＣ内の領域ＲＸにはロウレベルに固定された信号出力端子１４ａが、領域ＲＤ内の領域ＲＸには電源端子（ＧＮＤ）１２ａがそれぞれ備えられる。ここで、電源端子（ＶＤＤ）１１ａの電圧は３．３Ｖ、ハイレベルに固定された信号出力端子１４ａの電圧は２．５Ｖ、ロウレベルに固定された信号出力端子１４ａの電圧は０．４Ｖ、電源端子（ＧＮＤ）１２ａの電圧は０Ｖとされる。従って、領域ＲＸ内にあるこれらの端子の電圧を機能試験時に読み取ることで、試験対象とする領域を識別することができる。
【００４５】
なおこの他にも、分割した領域の試験制御に用いられるスキャン回路や分周回路で生成された信号を領域の識別に利用することも考えられる。即ち、たとえば図１７に示される既存の分周回路２４で生成された信号ＳＡを領域ＲＡ内の領域ＲＸに設けた端子に供給し、信号ＳＢを領域ＲＢ内の領域ＲＸに設けた端子に供給し、信号ＳＣを領域ＲＣ内の領域ＲＸに設けた端子に供給し、信号ＳＤを領域ＲＤ内の領域ＲＸに設けた端子に供給することによって、上記と同様な領域の識別が可能となる。
【００４６】
このように、任意の試験領域を試験している時に試験ボードの定められた端子から領域ごとに特有の電気信号が得られれば、領域の識別が可能となる。
［実施の形態５］
上記の実施の形態に係る半導体装置においては、ＩＣチップ内に所定の電圧を有するインデックス端子を設けることによって、分割された領域の識別を可能としたが、このような端子を設ける代わりにＩＣチップやパッケージの形状を利用して領域の識別をすることも考えられる。
【００４７】
図１８は、パッケージングされた本発明の実施の形態５に係る半導体装置の構成を示す図である。図１８に示されるように、この半導体装置のパッケージＰＫＧは、Ａ領域に近接した角だけを残して他の角は全て切り落とされている。そして図１９は、図１８に示されたパッケージＰＫＧが搭載された試験ボードの構成を示す図である。
【００４８】
図１９に示されるように、この試験ボードは図１３に示された試験ボードと同様な構成を有するが、搭載されるパッケージＰＫＧの四隅の位置にはスイッチ５１ａが備えられる。そして、図中Ｙ１―Ｙ２の断面は図２０に示され、Ｘ１−Ｘ２の断面は図２１に示される。ここで、図２０に示されるように、Ａ領域に近接した角にあるスイッチ５１ａは、そのボタンスイッチＢＳがパッケージＰＫＧにより上から押されてオンし、外部入力信号ＩＮが試験ボードのコネクト端子１８ｂを介してＡ領域に供給される。一方、図２１に示されるように、Ｄ領域に近接した角にあるスイッチ５１ａは、そのボタンスイッチＢＳの上にパッケージＰＫＧが載らず上から押されることがないので、オフ状態にあってＢ領域またはＣ領域に近接した角にあるスイッチ５１ａも同様にオフ状態にある。
【００４９】
このようにして、図２０に示されたスイッチ５１ａだけがオンすることによって、Ａ領域の外部入力信号ＩＮに対する応答が所定のコネクト端子で測定され、試験対象領域がＡ領域であるとの識別がなされることとなる。
なおここで、外部入力信号ＩＮを外部から供給する代わりに、半導体装置内部で用いられる信号を活用することも考えられる。
【００５０】
また、上記実施の形態５に係るパッケージＰＫＧは、図１８に示されるようにＢ領域、Ｃ領域、Ｄ領域のそれぞれに近接した三つの角が切り取られたものであったが、いずれかの領域に近接した一つの角だけを切り取ることによっても、それによりオフするスイッチ５１ａの位置に応じて試験対象領域を識別することができる。
［実施の形態６］
本発明の実施の形態６に係る半導体装置は、上記実施の形態３の所で言及した第二の問題、即ち対称性の要求によるチップ設計時の端子配置の大きな制約を解消したものである。ここで図２２は、本発明の実施の形態６に係る半導体装置の実装面上における端子配置を示す図である。
【００５１】
図２２に示されるように、実装面は境界線Ｌにより領域ＲＡと領域ＲＢとに分割されるが、各領域ＲＡ, ＲＢに含まれる端子の数はいずれも試験ボードで同時に試験できる端子数より少ないものとされる。またこの分割は、各領域ＲＡ, ＲＢにインデックス端子５と試験制御端子９ａとが少なくとも一つずつ含まれるように設定される。なお、図２２に示される半導体装置の実装面に配置された端子の数を種類別に示すと、以下の表１のようになる。
【００５２】
【表１】

Figure 0003865185
【００５３】
表１に示されるように、信号の入力に関してはＡ領域で合計５つ、Ｂ領域で合計６つの端子が存在するが、いずれの領域についても試験ボードによる制限端子数の６以内とされている。以下、信号の出力と電源端子（ＶＤＤ及びＧＮＤ）についても同様であることがわかる。
なお、図２２では領域ＲＡと領域ＲＢとはそれぞれ一続きの領域をなしているが、領域ＲＡまたは領域ＲＢは離散した複数の領域の集合からなるものであっても良い。
【００５４】
図２３は図２２に示された半導体装置が搭載された従来のＡ領域試験用ソケットＳＡの構成を示す図であり、図２４は図２２に示された半導体装置が搭載された従来のＢ領域試験用ソケットＳＢの構成を示す図である。図２３及び図２４に示されるように、Ａ領域及びＢ領域試験用ソケットＳＡ, ＳＢにはそれぞれ、半導体装置１の実装面上の端子とコンタクトするための端子６３ｂ, ６３ｃと、試験ボード（図示していない）とコンタクトするための端子６４ｂ, ６４ｃとを備え、端子６３ｂ, ６３ｃと端子６４ｂ, ６４ｃとは配線６５ｂ, ６５ｃにより接続される。
【００５５】
ここで図２３と図２４とを比較すると、試験ボードとコンタクトする端子６４ｂ, ６４ｃに接続される半導体装置の端子の種類が異なるため、Ａ領域とＢ領域とについて機能試験の為の試験プログラムをそれぞれ別個に用意する必要がある。
これに対し、図２５は本発明の実施の形態６に係るＡ領域試験用ソケットＳＡの構成を示し、図２６は同じくＢ領域試験用ソケットＳＢの構成を示す図である。
【００５６】
ここで図２５に示されるＡ領域試験用ソケットＳＡは、図２３に示されるＡ領域試験用ソケットＳＡと同様な構成を有するが、ダミー端子６６ｂが備えられる点で相違する。これは、表１にも示されるようにＡ領域ではＢ領域より信号を入力する為の端子が一つ少ないので、その数をそろえる為である。従ってここでは、領域ＲＢ内の信号入力端子１３ａがダミー端子６６ｂとして用いられている。
【００５７】
また、図２６に示されるＢ領域試験用ソケットＳＢは、図２４に示されるＢ領域試験用ソケットＳＢと同様な構成を有するが、ダミー端子６６ｃが備えられる点で相違する。これは、表１にも示されるようにＢ領域ではＡ領域より信号を出力する為の端子と電源端子（ＶＤＤ）とがそれぞれ一つずつ少ないので、それらの数をそろえる為である。従ってここでは、領域ＲＡ内の信号出力端子１４ａと電源端子（ＶＤＤ）１１ａとがダミー端子６６ｃとして用いられている。
【００５８】
このように、Ａ領域試験用ソケットとＢ領域試験用ソケットとでダミー端子をそれぞれ設けることにより、双方のソケット上において試験ボードとコンタクトする端子６４ｂ, ６４ｃの種類とその配置が同一とされる。
すなわち、図２３に示された従来のＡ領域試験用ソケットを試験ボードに搭載した場合の構成は図２７に示され、図２４に示された従来のＢ領域試験用ソケットを試験ボードに搭載した場合の構成は図２８に示されるが、これらの図を比較すると、試験ボード２と試験テスタチャネル（図示していない）との接続関係は、試験対象とする領域によって異なっていることがわかる。従って、従来においては分割した領域毎の試験用ソケットを作成し、同時に分割した領域毎の試験プログラムも作成する必要があった。
【００５９】
これに対し、図２９は、図２５に示されたＡ領域試験用ソケットＳＡまたは図２６に示されたＢ領域試験用ソケットＳＢが搭載された試験ボード２の構成を示す図である。図２９に示されるように、本実施の形態６にかかる試験方法によれば、Ａ領域を試験対象とする場合でもＢ領域を試験対象とする場合でも、試験用ソケットを載せ変えるだけで、試験ボード２と試験テスタチャネルとの接続関係を維持することができるので、一つの試験プログラムで全ての領域について機能試験を実施できる。
【００６０】
以下において、本発明の実施の形態６に係る試験方法について、図３０のフローチャートを参照して説明する。
まず、ステップＳ１０１では、図２２に示すように半導体装置１の実装面上の各端子を、例えば境界線Ｌにより区画して領域Ａ，Ｂを規定する。なお、各領域Ａ，Ｂに含まれる端子数は、試験ボードに設けられた端子数を超えないものとされる。
【００６１】
次に、ステップＳ１０２で、試験ボードを試験装置に装着する。なお、試験対象を領域Ａ又は領域Ｂのいずれにする場合であっても、試験ボードとコンタクトするソケットの端子は、図２５と図２６に示されるように、その配置と種類について不変であるので、同一の試験プログラムで機能試験が実施できる。従って、ステップＳ１０３では、試験装置において領域Ａと領域Ｂとに共通の試験プログラムがロードされる。
【００６２】
次に、ステップＳ１０４で、試験対象とする領域を設定する。以下においては、領域Ａを初めに試験対象とする場合について説明する。そして、この場合にはステップＳ１０５で、図２５に示されたＡ領域試験用ソケットＳＡが図２９に示されるように試験ボードに装着される。
そして次ぎのステップＳ１０６では、半導体装置をソケットＳＡを介して試験ボードに搭載する。なお、この状態において、Ａ領域内の各端子が試験ボード上の端子と接続される。
【００６３】
ここにおいて、ステップＳ１０７では、上記試験プログラムに基いて試験ボード上の端子からソケットＳＡを介して、半導体装置の各端子に電源電圧などの各種信号が供給され、Ａ領域についての機能試験が行われる。そして、ステップＳ１０８では、半導体装置のＡ領域から出力される信号により、Ａ領域について半導体装置が良品であるか否かが判断される。
【００６４】
その結果、Ａ領域が不良であると判断された場合は、ステップＳ１０９で、試験対象としている半導体装置を不良品として以後の機能試験の対象から除外する。一方、Ａ領域について良品であると判断された場合は、ステップＳ１１０で全領域の機能試験が完了しているか否かが判断される。そして、ここではＢ領域の機能試験がまだ完了していないのでステップＳ１０４にもどり、半導体装置１がソケットＳＡと共に試験ボードから取り外されて、試験対象として新たに領域Ｂが設定される。
【００６５】
次に、ステップＳ１０５でＢ領域試験用ソケットＳＢが試験ボードに装着される。以下Ａ領域の場合と同様にして、Ｂ領域について機能試験が実施される。ここで、一般に半導体装置の試験ボードに対する載せ替えは自動ハンドラーで行われていることから、この自動ハンドラーによってＡ領域試験用ソケットＳＡをＢ領域試験用ソケットＳＢへ載せ替えることとする。
【００６６】
このようにして、全ての試験対象領域について機能試験を終えるまでステップＳ１０４からステップＳ１１０までを繰り返す。そして、ステップＳ１１０で全試験領域の試験が完了したものと判断された場合は、ステップＳ１１１で全ての半導体装置について機能試験が行われたか否かが判断され、未試験の半導体装置が残っている場合は次ぎの半導体装置の機能試験に移り、ステップＳ１０４に戻る。一方、ステップＳ１１１で全半導体装置について機能試験が完了したものと判断された場合は機能試験を終了する。
【００６７】
なお、上記の試験方法では、ある半導体装置についてその全試験対象領域における機能試験が終了した後に、初めて次ぎの半導体装置の機能試験が行われることになる。従って、一つの試験領域についての試験が完了する度に必要とされるソケットの載せ替えが、時間的あるいはコスト的な負担を招来する場合には、図３１のフローチャートに示される方法で試験することも考えられる。
【００６８】
即ち、図３１に示される試験方法は、機能試験によって一つの領域について良否を判定するステップＳ２０８までは上記の試験方法と同様であるが、以下の点で異なるものである。
ステップＳ２０８である領域について良品であると判断された場合には、その半導体装置がソケットから取り外されると共に、ステップＳ２１０で全ての半導体装置について機能試験が完了したか否かが判断され、未試験の半導体装置がある場合にはステップＳ２０６に戻って次ぎの新たな半導体装置が同じソケットに搭載される。このようにして、全ての半導体装置についてステップＳ２０６からステップＳ２１０までが繰り返されることにより、複数ある試験対象領域のうちの一つの領域について機能試験が完了される。
【００６９】
そして次に、ステップＳ２１１で全領域についての機能試験が完了したか否かが判断され、未試験の領域が残っている場合にはステップＳ２０４に戻り新たな試験対象領域が設定される。これにより、試験ボード上のソケットがステップＳ２０５で新たな試験対象領域に対応したソケットに交換され、全半導体装置についてステップＳ２０６からステップＳ２１０が繰り返される。このようにして、ステップＳ２１１で全領域の機能試験が完了したと判断されると、機能試験を終了する。
【００７０】
ここで、図３１に示された試験方法を図３０に示された試験方法と比較すると、試験用ソケットの交換頻度が極めて少なくなるという利点はあるが、試験すべき全ての半導体装置の最後の試験対象領域の機能試験が行われるまで半導体装置の全試験領域を考慮した良品確認ができないという不利な点がある。従って、ソケット交換の自動化が可能な場合は、図３０に示された試験方法を実施することが望ましい。
【００７１】
しかしながら、図３０あるいは図３１に示されたいずれの試験方法においても、図２に示される従来の試験方法、即ち、複数の試験プログラムにより複数の試験ボードを用いて機能試験を行なう方法と比較すると、図２５あるいは図２６に示されたソケットを用いることで、単一の試験ボードと単一の試験プログラムで試験ボードに設けられた端子数を超えるような多ピン化された半導体装置の機能試験を行うことが可能となる。そして特に、ソケットの交換についても半導体装置の載せ替え同様に自動で交換することとすると、図３０に示された試験方法により全試験領域を考慮しての良品判定が飛躍的に早くできるようになり、不良解析などへのフィードバックの向上を実現することができる。
【００７２】
なお、これまでの説明においては、ＰＧＡ（Pin Grid Array Package）タイプやＢＧＡ（Ball Grid Array Package ）タイプのパッケージについて行ったが、他のタイプのパッケージについても本発明が適用可能であることは言うまでもない。
【００７３】
【発明の効果】
上述の如く、本発明によれば、従来より簡易に機能試験を行うことができ、かつ、機能試験を行う際のコストの大幅な低減を図ることができる。
また、実装面上の各領域に試験制御端子が備えられることによって、試験対象とする領域毎の活性化が可能となり、機能試験における消費電力の低減を図ることができる。
【００７４】
また、実装面上の各領域に領域識別信号端子が備えられることによって、機能試験の結果がどの領域のものであるかを容易に特定することができ、試験対象とする半導体装置と試験結果との対応付け（トレーサビリティ）や品質管理の向上を実現できる。
また、非対称な形状を有するパッケージを備えることにより、機能試験の対象とする領域の特定を簡易に行うことができる。
【００７５】
また、第一の領域の試験では第一のソケットに搭載し、第二の領域の試験では第二のソケットに搭載して機能試験を実施することにより、試験ボードの各試験信号供給端子に接続される実装面上の端子の種類を一定のものとすることができ、一つの試験ボードと一つの試験プログラムとによって全ての機能試験を行うことで機能試験のコストを下げることができる。
【００７６】
さらに、上記のようなソケットを用いることで、半導体装置の実装面上の信号端子や試験制御端子等をその種類毎に回転対称となるように配置する必要がなく、多ピン化された半導体装置の機能試験を一つの試験ボードと一つの試験プログラムにより行う場合に、端子レイアウトの自由度を大幅に向上させることができる。
【図面の簡単な説明】
【図１】従来の半導体装置の構成図である。
【図２】従来の試験方法のフローチャートである。
【図３】従来の試験方法を説明する透視図である。
【図４】本発明の実施の形態１に係る半導体装置の実装面における信号端子の配置を示す図である。
【図５】本発明の実施の形態１に係る半導体装置に備えられた機能試験回路の構成を示す図である。
【図６】実装面上の任意の領域を試験状態に設定して機能試験を行うための回路をより具体的に示した図である。
【図７】本発明の実施の形態１に係る半導体装置の試験方法を示すフローチャートである。
【図８】ＩＣが搭載された試験ボードを裏側から見た透視図である。
【図９】本発明の実施の形態２に係る半導体装置の実装面における信号端子の配置を示す図である。
【図１０】図９に示された半導体装置が搭載された試験ボードの構成を示す図である。
【図１１】本発明の実施の形態３に係る半導体装置の実装面における信号端子の配置を示す図である。
【図１２】領域識別信号生成回路の構成を示す図である。
【図１３】図１１に示される半導体装置を搭載した試験ボードの構成を示す図である。
【図１４】本発明の実施の形態４に係る半導体装置の実装面上の端子配置を示す図である。
【図１５】図１４に示された半導体装置が搭載された試験ボードの構成を示した図である。
【図１６】試験対象とする領域を識別するための端子の他の配置例を示す図である。
【図１７】インデックス端子に供給する信号を生成するための分周回路の構成を示す図である。
【図１８】パッケージングされた本発明の実施の形態５に係る半導体装置の構成を示す図である。
【図１９】図１８に示されたパッケージが搭載された試験ボードの構成を示す図である。
【図２０】図１９に示されたスイッチのＹ１−Ｙ２における断面の構成を示す断面図である。
【図２１】図１９に示されたスイッチのＸ１−Ｘ２における断面の構成を示す断面図である。
【図２２】本発明の実施の形態６に係る半導体装置の実装面上における端子配置を示す図である。
【図２３】図２２に示された半導体装置が搭載された従来のＡ領域試験用ソケットの構成を示す図である。
【図２４】図２２に示された半導体装置が搭載された従来のＢ領域試験用ソケットの構成を示す図である。
【図２５】本発明の実施の形態６に係るＡ領域試験用ソケットの構成を示す図である。
【図２６】本発明の実施の形態６に係るＢ領域試験用ソケットの構成を示す図である。
【図２７】図２３に示された従来のＡ領域試験用ソケットを試験ボードに搭載した場合の構成を示す図である。
【図２８】図２４に示された従来のＢ領域試験用ソケットを試験ボードに搭載した場合の構成を示す図である。
【図２９】図２５に示されたＡ領域試験用ソケットまたは図２６に示されたＢ領域試験用ソケットを試験ボードに搭載した場合の構成を示す図である。
【図３０】本発明の実施の形態６に係る第一の試験方法を示すフローチャートである。
【図３１】本発明の実施の形態６に係る第二の試験方法を示すフローチャートである。
【符号の説明】
１ 半導体装置（ＩＣ）
１ａ 実装面
２, ２ａ, ２ｂ 試験ボード
９ａ 試験制御端子
１０ａ, １０ｂ ＴＡＰ端子
１１ａ, １１ｂ 電源端子（ＶＤＤ）
１２ａ, １２ｂ 電源端子（ＧＮＤ）
１３ａ, １３ｂ 信号入力端子
１４ａ, １４ｂ 信号出力端子
１５ 外形中心点
１６ 試験端子
１７, １７ｂ, ３４, ６５ｂ, ６５ｃ 配線
１８ｂ コネクト端子
１９ｂ, ６４ｂ, ６４ｃ 端子
２０ａ ＴＡＰコントローラ
２０ｂ 試験制御回路
２１ａ, ２１ｂ フリップフロップ回路
２２ａ, ２２ｂ 入出力端子
２３ スキャン回路
２４ 分周回路
３０ ハンダボール
３１ 電源端子
３２ 入出力信号端子
３３ 試験信号供給端子
６３ｂ, ６３ｃ ソケット側端子
６６ｂ ダミー端子
ＢＲａ, ＢＲｂ バウンダリースキャンレジスタ
ＴＧ１, ＴＧ２ トランスファゲート[0001]
BACKGROUND OF THE INVENTION
More particularly, the present invention relates to a semiconductor device having a large number of signal terminals for inputting / outputting various types of signals, and a test apparatus for testing the semiconductor device. And the test method.
[0002]
[Prior art]
In recent years, with the increase in integration and mounting of LSI chips, the number of pins of semiconductor devices has increased, and the number of terminals has reached several hundred pins, sometimes exceeding 1,000 pins. For example, as shown in FIG. 1A, a ball grid array (BGA) in which, for example, solder balls 30 are arranged in a matrix on a mounting surface 1a of a semiconductor device (hereinafter, also simply referred to as “IC”) 1. In the type of IC, a solder ball 30, that is, a terminal having more than 500 pins, for example, has been commercialized. Here, each solder ball 30 has a function as a power supply terminal 31 or an input / output signal terminal 32.
[0003]
Such a functional test in an IC is performed by mounting the IC on a test board and electrically connecting each signal terminal to a test signal supply terminal, but the number of signal terminals on the IC side is the test on the test board. Since the number of signal supply terminals is greatly exceeded, all the signal terminals cannot be tested with one test board. In particular, the DC test (Direct Current Test) for confirming the input / output characteristics is a serious problem because it surely requires electrical contact to the terminal to be measured.
[0004]
The above “DC test” is a general term for tests that measure phenomena that can be grasped by a direct current method. Important things are current measurement such as operation current, standby current, and substrate current, input / output terminal leak measurement, continuity There are tests and so on. Of these, the input / output terminal leak test and continuity test require direct contact with the terminals to be measured. If the number of test terminals exceeds the number that can be tested at once by the LSI tester, the test is divided into multiple tests. In fact, it is necessary to perform a plurality of measuring jigs and the like in order to test all the terminals. The DC test is an important test that is indispensable for the temporary test (PT) and the final test (FT), and is paired with the AC test.
An example of an IC test method that solves the above problems will be described with reference to FIGS.
[0005]
Here, a test method of the circuit function of the IC 1 as shown in FIG. 1A, particularly a case where a plurality of ICs having the same function are continuously tested will be described with reference to the flowchart shown in FIG. .
First, in step S21, as shown in FIG. 1B, the power supply terminal 31 and the input / output signal terminal 32 on the mounting surface 1a of the IC 1 are partitioned by boundary lines L1 and L2 (dotted lines in the figure), for example. For convenience, an arbitrary number of regions R1 to R4 are defined. The number of various signal terminals included in each of these areas is set so as not to exceed the number of corresponding test signal supply terminals provided on the test board.
[0006]
These regions R1 to R4 are each handled as a test target region. Here, since each of the regions R1 to R4 is arbitrarily divided by the boundary lines L1 and L2, the arrangement and types of signal terminals in each region are different for each region.
Next, IC1 is mounted on a predetermined test board. Here, when the region to be tested is, for example, region R1, the test board is provided with test signal supply terminals and wirings corresponding to the arrangement and types of signal terminals provided in the region R1.
[0007]
Hereinafter, the mounting state of the IC on the test board will be described in detail with reference to FIG. FIG. 3 is a perspective view of the IC 1 shown in FIG. 1 mounted on the test boards 2a and 2b when viewed from the lower side of the test board. In addition, the same code | symbol is attached | subjected to the component equivalent to FIG. 1, and the description is abbreviate | omitted.
In step S22, the area R1 shown in FIG. 1B among the areas divided and partitioned in step S21 is set as the test target area, and in step S22b, the test board 2a for the area R1 is mounted on the test apparatus. The As shown in FIG. 3A, the test board 2a is provided with a test signal supply terminal 33 according to the arrangement and type of the power supply terminal 31 and the input / output signal terminal 32 provided in the region R1. In step S24, the power supply terminal 31 and the input / output signal terminal 32 provided in the region R1 are connected to the test signal supply terminal 33 on the test board 2a by the wiring 34. In step S23, the test program for the region R1 is loaded prior to mounting the IC1 on the test board 2a.
[0008]
That is, according to the arrangement and type of signal terminals in the region R1, a test board dedicated to the region R1 in which wirings 34 for connecting the power supply terminals 31 and the input / output signal terminals 32 to the corresponding test signal supply terminals 33 are formed. 2a is used.
Next, in step S25, based on the loaded test program for the region R1, a predetermined power supply current is input to the power supply terminal 31 via the test signal supply terminal 33 and the wiring 34, and an input signal or the like is input to the predetermined input. The voltage is applied to the output signal terminal 32, and the function test for the region R1 is performed. In step S26, the result of the function test in the region R1 is determined based on the output signal output from the predetermined input / output signal terminal 32. Here, the IC determined to have a defective function is excluded from the subsequent functional test as a defective product in step S27. On the other hand, the IC determined to have a good function is removed from the test board, and it is determined in step S28 whether or not all the ICs have been tested.
[0009]
If all the ICs have not been tested, the process returns to step S24, other untested ICs are mounted on the same test board 2a, and the function test is repeated according to steps S25 to S26. . On the other hand, when all the IC tests have been completed for the region R1, it is determined in step S29 whether or not the functional tests have been completed for all the regions R1 to R4.
[0010]
Here, when the test is completed for all the regions R1 to R4, the function test is terminated. On the other hand, when the test has not been completed for all the regions R1 to R4, the process returns to step S22, and as shown in FIG. 3B, for example, the region R2 is set as the next test target region. In step S22b, the test board 2b for the region R2 is mounted on the test apparatus instead of the test board 2a for the region R1, and an IC is mounted on the test board 2b for the region R2, and the power supply terminal 31 of the region R2 is installed. And the input / output signal terminal 32 are connected to the test signal supply terminal 33 by the wiring 34. Then, a function test similar to that in the region R1 is performed using the test program loaded for the region R2.
[0011]
As described above, a series of steps S22 to S28 is repeatedly performed on the region R1 to the region R4.
As described above, in the function test of the conventional multi-pin IC, all the input / output terminals are tested by repeatedly performing the function test for each test target area. More specifically, in the prior art, since the signal terminals of the semiconductor device to be tested are divided into arbitrary areas, the arrangement and types of the signal terminals are different for each divided area. Therefore, a dedicated test board corresponding to each divided area has to be produced, and a dedicated test program corresponding to each area has to be created, which increases the test cost.
[0012]
Furthermore, since the test board and test program used in the test are different for each divided area, every time the test target area is changed, it is necessary to transfer to a different test board or load a different test program. In addition, there was a problem that the number of test processes increased.
[0013]
[Problems to be solved by the invention]
The present invention has been made to solve the above-described problems. In a functional test of a semiconductor device having a large number of signal terminals, the semiconductor device and its test for reducing the number of test steps and the test cost are provided. An object is to provide an apparatus and a test method.
[0014]
[Means for Solving the Problems]
  The above purpose isA semiconductor device in which a plurality of signal terminals are provided on a mounting surface, wherein the plurality of signal terminals are two-dimensionally arranged on the mounting surface other than the side of the mounting surface, and the mounting surface includes a plurality of regions. The signal terminals for inputting / outputting the same type of signal in each of the plurality of areas, and the signal terminal of one of the plurality of areas has a signal of the same type as the signal terminal. This is achieved by providing a semiconductor device characterized by being in a rotationally symmetric position with respect to signal terminals in other areas for input and output.
[0015]
  The object of the present invention is further achieved by providing a semiconductor device provided with a test control terminal for inputting a test mode setting signal for setting each of the above-described areas to a test mode. .
[0016]
The object of the present invention is achieved by providing a semiconductor device in which each of the above regions is further provided with a region identification signal terminal that outputs a region identification signal for distinguishing the region from other regions. The
Another object of the present invention is to provide a semiconductor device further comprising a test mode setting circuit that selectively sets the region to the test mode in response to a region identification signal supplied from the region identification signal terminal. Is achieved.
[0018]
  Another object of the present invention is to provide a signal terminal in which a plurality of signal terminals are two-dimensionally arranged on the mounting surface other than the side of the mounting surface, and input and output the same signal in a plurality of predetermined regions at rotationally symmetric positions. Is a test apparatus for testing a semiconductor device in whichThis is achieved by providing a test apparatus that supplies a predetermined test signal to the signal terminal regardless of the position in the predetermined area where the signal terminal is provided.
[0019]
  Another object of the present invention is to arrange a plurality of signal terminals two-dimensionally on the mounting surface other than the side of the mounting surface, and the signal terminals that input and output the same signal on the mounting surface composed of a plurality of regions are rotationally symmetric. A test method for a semiconductor device arranged at a position,The semiconductor device is mounted on a single test board, and the signal terminals included in the first area of the plurality of areas are connected to corresponding test signal supply terminals on the test board, and created in advance A step of supplying a predetermined test signal to the test signal supply terminal according to a test program performed to check an output signal of the semiconductor device, a step of removing the semiconductor device from the test board, Re-mounted on the test board after being rotated by an angle, and connecting the signal terminal included in the second area of the plurality of areas to a corresponding test signal supply terminal on the test board; and Supplying a predetermined test signal to the test signal supply terminal according to a test program and examining an output signal of the semiconductor device. It is achieved by providing a method of testing body apparatus.
[0021]
According to the above-described means of the present invention, the signal terminals provided on the mounting surface of the semiconductor device are arranged at rotationally symmetric positions and can be divided into a plurality of rotationally symmetric areas. By using the test board to mount the semiconductor device by rotating it by a predetermined angle and sequentially setting each region as a test target, it is possible to perform a functional test of the entire region. Accordingly, it is not necessary to create a test board and a test program corresponding to each area as in the conventional case, and the test cost can be greatly reduced.
[0022]
Furthermore, according to the above-described means of the present invention, it is possible to perform a function test of a semiconductor device using a common test board and a common test program. This eliminates the need to replace the test board or load a new test program in accordance with the test area when the test target area is changed. Thus, the quality of all signal terminals can be easily tested, and the number of test steps and test costs can be reduced.
[0023]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. In the drawings, the same reference numerals indicate the same or corresponding parts.
[Embodiment 1]
FIG. 4 is a diagram showing the arrangement of signal terminals on the mounting surface of the semiconductor device according to the first embodiment of the present invention. As shown in FIG. 4, on the mounting surface of the semiconductor device (IC) 1 according to the first embodiment, test state setting (Test Access Port; hereinafter also referred to as “TAP”) terminals 10 a and 10 b, power supply terminals ( VDD) 11a, 11b, power supply terminals (GND) 12a, 12b, signal input terminals 13a, 13b, and signal output terminals 14a, 14b.
[0024]
That is, as shown in FIG. 4, when the mounting surface of IC1 is divided into regions R1 and R2 by the boundary line L, the TAP terminal 10a, the power supply terminal (VDD) 11a, the power supply terminal (GND) in the region R1 on the mounting surface ) 12a, signal input terminal 13a, signal output terminal 14a are TAP terminal 10b, power supply terminal (VDD) 11b, power supply terminal (GND) 12b, signal input terminal 13b, signal output terminal 14b in region R2, With the center point 15 of the outer shape of the IC 1 as the center of rotation, the arrangement on the mounting surface matches when rotated 180 degrees, and the types of terminals at the same position also match. That is, the arrangement of the terminals on the mounting surface is 180 degrees rotationally symmetric with the outline center point 15 as the rotation center.
[0025]
Note that the TAP terminals 10a and 10b are terminals for inputting test state control signals. One TAP terminal is provided in each of the regions R1 and R2. It is arranged so that it will be in the same position when it is rotated. Next, the configuration of the functional test circuit provided in the semiconductor device according to the first embodiment of the present invention will be described with reference to FIG. As shown in FIG. 5, the semiconductor device according to the present embodiment is provided with TAP terminals 10a and 10b, a TAP controller 20a, a scan circuit 23, and regions R1 and R2, and is output from the scan circuit 23. Input / output terminals 22a and 22b to which a control signal is input are provided. The TAP controller 20a receives a signal TMS for controlling the test mode and a test clock signal TCK.
[0026]
The scan circuit 23 includes flip-flop circuits 21a and 21b that hold and output signals for sequentially controlling the states of the input / output terminals 22a and 22b based on the clock signal from the TAP controller 20a.
In an IC having such a test circuit, when a control signal for setting a test state is input to the TAP controller 20a via the TAP terminal 10a or TAP terminal 10b in the regions R1 and R2 to be tested, the test is performed. Only the test circuit on the target region side, for example, the region R1 side is activated, and the input / output terminals 22a are sequentially set to the test state by the flip-flop circuit 21a based on a predetermined reference clock, and the other non-test is performed. Each input / output terminal 22b in the target region R2 is set to a state in which no current path is generated between the internal circuit and the input circuit 22b, for example, a high impedance state.
[0027]
Further, the order of scan paths in which the test signal is applied to the internal circuit by the scan circuit 23 via the input / output terminals 22a and 22b is set to be the same in the two regions R1 and R2.
FIG. 6 is a diagram more specifically showing a circuit for performing a function test by setting an arbitrary region on the mounting surface to a test state. As shown in FIG. 6, this circuit includes an input / output terminal 22a and a boundary scan register BRa corresponding to the region R1, and includes an input / output terminal 22b and a boundary scan register BRb corresponding to the region R2. . Further, a test control circuit 20b to which a signal TMS for controlling a test mode and a test clock signal TCK are input is provided, and a transfer gate TG1 is provided between the test control circuit 20b and the boundary scan register BRa. A transfer gate TG2 is provided between 20b and the boundary scan register BRb. Here, the transfer gate TG1 is controlled by a signal supplied to the TAP terminal 10a, and the transfer gate TG2 is controlled by a signal supplied to the TAP terminal 10b. In this circuit, an instruction signal and data (signal TDI) for a test are supplied from the test control circuit 20b to the boundary scan registers BRa and BRb. Here, for example, when the region R1 is a test target, a high level signal is supplied to the TAP terminal 10a, so that the transfer gate TG1 is turned on, and the signal TDI is transmitted to the boundary scan register BRa. As a result, the input / output terminals 22a provided in the region R1 are sequentially set to the test state, and a desired function test is performed. On the other hand, since a low level signal is supplied to the TAP terminal 10b at this time, the transfer gate TG2 is turned off, and the signal TDI is not transmitted to the boundary scan register BRb. Note that a signal TDO such as data output from the boundary scan register BRa is input to the test control circuit 20b.
[0028]
Next, a semiconductor device testing method according to the first embodiment of the present invention will be described with reference to the flowchart shown in FIG. In particular, a case where a plurality of ICs having the same function are successively tested will be described here.
First, in step S11, two terminals R1 and R2 are defined by dividing a terminal group on the mounting surface of IC1 by a boundary line L, for example. Here, the number of terminals in each of the regions R1 and R2 does not exceed the number of test terminals provided on the test board for each type.
[0029]
Next, in step S12, a test program is loaded, and in step S13, a test target area is set.
In step S14, IC1 is mounted on the test board. Here, regardless of the area to be tested, the terminals on the mounting surface are arranged in a rotationally symmetrical manner, so one type of test board is used regardless of which area is to be tested. With only one test program, the function test in step S15 can be performed for all terminals.
[0030]
Hereinafter, the mounting state of the IC on the test board will be described in detail with reference to FIG. FIG. 8 is a perspective view of the IC 1 mounted on the test board 2 as viewed from the back side of the test board 2. As shown in FIG. 8A, when the region R1 is set as the test target region, the semiconductor device 1 is mounted on the test board 2 with the region R1 side shown in FIG. . And each terminal provided in area | region R1 is connected to the corresponding test terminal 16 on a test board by the wiring 17. FIG.
[0031]
Next, in step S15, based on the loaded test program common to all regions, for example, a predetermined power supply current is applied to the power supply terminal (VDD) 11a, and an input signal is applied to the signal input terminal 13a. Applied. In step S16, the function of the region R1 is determined based on the signal output from the signal output terminal 14a. In this determination, the IC determined to be defective is excluded from the subsequent functional test as a defective product in step S17.
[0032]
Next, the IC 1 that has been the test target is removed from the test board 2, the next untested IC is mounted on the same test board 2, and the functional test according to steps S 14 to S 16 is repeated.
If it is determined in step S18 that the functional test in the area R1 has been completed for all the ICs, the process returns to step S13, and as shown in FIG. Is set. Next, in step S14, the IC1 is mounted on the common test board 2 with the region R2 side upward in the drawing, that is, the IC1 is rotated 180 degrees. Then, various terminals in the region R2 are connected to the test terminal 16 by the wiring 17, and the same functional test as that in the region R1 is performed in step S15.
[0033]
In this way, when it is determined in step S19 that the functional test has been completed for all the regions R1 and R2, the functional test is terminated.
As described above, according to the semiconductor device and the test method thereof according to the first embodiment, the signal terminals are provided on the mounting surface of the semiconductor device so as to be 180 degrees rotationally symmetric, and the inside of the semiconductor device is scanned. Since the circuit passes through the scan path in the same order for each area, even if the number of terminals provided in the IC exceeds the number of terminals on the test board, one common test Using the board and test program, a simple operation of changing the mounting angle of the semiconductor device to the test board by 180 degrees enables functional tests for all divided areas and DC tests for all input / output terminals. Costs can be greatly reduced. Further, the number of test steps can be reduced.
[Embodiment 2]
FIG. 9 is a diagram showing the arrangement of signal terminals on the mounting surface of the semiconductor device according to the second embodiment of the present invention. As shown in FIG. 9, the mounting surface of the semiconductor device (IC) 1 according to the second embodiment is divided into four regions RA to RD by boundary lines L1 and L2, and the region RA includes a test control terminal 9a and a power source. A terminal (VDD) 11a, a power supply terminal (GND) 12a, a signal input terminal 13a, and a signal output terminal 14a are provided.
[0034]
In addition, as with the mounting surface of the semiconductor device according to the first embodiment, these terminals are arranged on the mounting surface before and after the rotation when rotated 90 degrees around the outer shape center point 15 of the IC 1 as the rotation center. The types of terminals that match and are located at the same position are also provided. That is, the arrangement of the terminals on the mounting surface is rotationally symmetric by 90 degrees with the outline center point 15 as the rotation center.
[0035]
FIG. 10 is a diagram showing a configuration of the test board 2 on which the semiconductor device 1 shown in FIG. 9 is mounted. As shown in FIG. 10, the test board 2 is provided with a terminal 19b provided corresponding to each terminal provided on the mounting surface of the IC 1 and a connect terminal 18b connected to the test tester channel. Each terminal 19b is connected to the corresponding connection terminal 18b by a wiring 17b. Here, a test signal based on a test program is supplied from a test tester (not shown) to the connection terminal 18b, and a functional test is performed for each divided area.
[Embodiment 3]
However, the semiconductor device and the test method thereof according to the first or second embodiment have the following problems.
[0036]
First, since the semiconductor device according to the first or second embodiment can be sequentially rotated by a predetermined angle and mounted on a test board, all test areas can be examined with one test program. It cannot be distinguished which region the result is, and it cannot be determined whether or not the functional test has been performed for all the test regions. Secondly, since the terminals on the mounting surface are arranged so as to be rotationally symmetric with respect to the center point of the outer shape, there is a problem that a great restriction is imposed on the terminal arrangement at the time of chip design.
[0037]
Therefore, a semiconductor device and a test method for solving the first problem will be described in the third embodiment. FIG. 11 is a diagram showing the arrangement of signal terminals on the mounting surface of the semiconductor device according to the third embodiment of the present invention. As shown in FIG. 11, the mounting surface of the semiconductor device (IC) 1 according to the third embodiment is divided into regions RA to RD by boundary lines L1 and L2, and each region includes a test control terminal 9a and a power supply terminal. (VDD) 11a, a power supply terminal (GND) 12a, a signal input terminal 13a, a signal output terminal 14a are provided, and an index terminal 5 is provided.
[0038]
The terminals in each region are provided so that the arrangement on the mounting surface matches when rotated 90 degrees with the outer shape center point 15 as the rotation center, and the types of terminals at the same position also match. Yes. That is, the arrangement of the terminals on the mounting surface is rotationally symmetric by 90 degrees with the outline center point 15 as the rotation center.
Here, the index terminal 5 is a terminal for outputting an area identification signal for distinguishing a certain area from other areas, and is the same position when rotated 90 degrees around the outer shape center point 15 as the rotation center like the other terminals. Are arranged one by one in each of the regions RA to RD. Note that the area identification signal is for recognizing which area the result of the functional test of a divided area is.
[0039]
FIG. 12 is a diagram illustrating a configuration of the region identification signal generation circuit. As shown in FIG. 12, this circuit includes a power supply node ND and a resistor 11 </ b> C connected between the power supply node ND and the index terminal 5. Here, since the size of the resistor 11C varies from region to region, the voltage of the region identification signal output from the index terminal 5 varies from region to region. Accordingly, by measuring the voltage of the region identification signal, it is possible to identify which region the result of the obtained functional test is.
[0040]
FIG. 13 is a diagram showing a configuration of the test board 2 on which the semiconductor device 1 shown in FIG. 11 is mounted. As shown in FIG. 13, on the test board 2, terminals for obtaining electrical contacts corresponding to the terminals included in one area RA among the four areas RA to RD divided. 19b and a connection terminal 18 for connecting the test board 2 and a tester channel (not shown). The terminal 19b and the connection terminal 18 are connected by a wiring 17b.
[0041]
According to the semiconductor device according to the third embodiment, the same effect as that of the semiconductor device according to the first or second embodiment is obtained, but further, a function test is performed by the region identification signal output from the index terminal 5. Thus, it is possible to specify the area on the mounting surface that is the target of the test, and to determine whether or not the functional test has been performed in all the test areas.
[Embodiment 4]
On the mounting surface of the semiconductor device according to the third embodiment, as described above, the index terminal 5 is disposed at a rotationally symmetric position of 90 degrees with the outline center point 15 as a symmetric point. It is not necessary to be arranged in the position. Accordingly, a semiconductor device in which the index terminals 5 are arranged asymmetrically on the mounting surface will be described below.
[0042]
FIG. 14 is a diagram showing a terminal arrangement on the mounting surface of the semiconductor device according to the fourth embodiment of the present invention. As shown in FIG. 14, the terminals on the mounting surface of the semiconductor device according to the fourth embodiment are arranged so as to be rotationally symmetric as in the semiconductor device according to the third embodiment. The only difference is that the outer shape center point 15 is asymmetrically arranged. That is, the index terminals 5 are provided one by one in the plurality of regions RX at rotationally symmetric positions on the mounting surface, but the position in each region RX is freely determined for each of the regions RA to RD.
[0043]
FIG. 15 is a diagram showing a configuration of a test board on which the semiconductor device shown in FIG. 14 is mounted. FIG. 15 shows the case where the region RA of FIG. 14 is the test target. As shown in FIG. 15, this test board has the same configuration as the test board shown in FIG. 13, except that the four terminals 19b in the region RXB on the test board are short-circuited. . Therefore, according to such a test board, when the regions RA to RD on the mounting surface are sequentially tested by rotating and mounting the semiconductor device by 90 degrees, one index is provided for each region. If the terminal 5 is in electrical contact with any one of the four terminals 19b in the region RXB of the test board, a functional test according to the same test program can be realized for each region.
[0044]
The semiconductor device according to the fourth embodiment has the design freedom for the index terminal 5, but the semiconductor device with the design freedom for the other terminals can be considered in the same way. It is done.
Further, in the semiconductor device according to the fourth embodiment, one existing terminal having a constant potential may be provided in the region RX instead of the index terminal 5 one by one. That is, as shown in FIG. 16, the signal output terminal 14a fixed at the high level is provided in the region RX in the region RA, the power supply terminal (VDD) 11a is provided in the region RX in the region RB, and the signal output terminal 14a in the region RC is provided. The region RX is provided with a signal output terminal 14a fixed at a low level, and the region RX in the region RD is provided with a power supply terminal (GND) 12a. Here, the voltage of the power supply terminal (VDD) 11a is 3.3V, the voltage of the signal output terminal 14a fixed at high level is 2.5V, the voltage of the signal output terminal 14a fixed at low level is 0.4V, and the power supply The voltage of the terminal (GND) 12a is 0V. Therefore, the region to be tested can be identified by reading the voltages of these terminals in the region RX during the function test.
[0045]
In addition to this, it is also conceivable to use a signal generated by a scan circuit or a frequency dividing circuit used for test control of a divided area for identification of the area. That is, for example, the signal SA generated by the existing frequency dividing circuit 24 shown in FIG. 17 is supplied to the terminal provided in the region RX in the region RA, and the signal SB is supplied to the terminal provided in the region RX in the region RB. Then, the signal SC is supplied to the terminal provided in the region RX in the region RC, and the signal SD is supplied to the terminal provided in the region RX in the region RD, whereby the region similar to the above can be identified.
[0046]
As described above, when a specific electrical signal is obtained for each area from a predetermined terminal of the test board when an arbitrary test area is tested, the area can be identified.
[Embodiment 5]
In the semiconductor device according to the above-described embodiment, by providing an index terminal having a predetermined voltage in the IC chip, the divided area can be identified. Instead of providing such a terminal, the IC chip It is also conceivable to identify the region by using the shape of the package.
[0047]
FIG. 18 is a diagram showing a configuration of a packaged semiconductor device according to the fifth embodiment of the present invention. As shown in FIG. 18, the package PKG of this semiconductor device has all other corners cut off, leaving only the corners close to the A region. FIG. 19 is a diagram showing a configuration of a test board on which the package PKG shown in FIG. 18 is mounted.
[0048]
As shown in FIG. 19, this test board has the same configuration as the test board shown in FIG. 13, but switches 51a are provided at the four corners of the package PKG to be mounted. In FIG. 20, the cross section Y1-Y2 is shown in FIG. 20, and the cross section X1-X2 is shown in FIG. Here, as shown in FIG. 20, the switch 51a at the corner close to the area A is turned on when the button switch BS is pushed from above by the package PKG, and the external input signal IN is connected to the test board connect terminal 18b. To be supplied to the A region. On the other hand, as shown in FIG. 21, the switch 51a at the corner close to the D region is not pushed from above because the package PKG is not placed on the button switch BS, so that the B region Alternatively, the switch 51a at the corner close to the C region is also in the off state.
[0049]
In this way, when only the switch 51a shown in FIG. 20 is turned on, the response to the external input signal IN in the A area is measured at a predetermined connection terminal, and the test area is identified as the A area. Will be made.
Here, instead of supplying the external input signal IN from the outside, it may be considered to use a signal used inside the semiconductor device.
[0050]
Further, as shown in FIG. 18, the package PKG according to the fifth embodiment has three corners close to each of the B region, the C region, and the D region. Also by cutting out only one corner close to, it is possible to identify the test target region according to the position of the switch 51a turned off.
[Embodiment 6]
The semiconductor device according to the sixth embodiment of the present invention eliminates the second problem mentioned in the third embodiment, that is, the large limitation of terminal arrangement at the time of chip design due to the requirement of symmetry. FIG. 22 is a diagram showing a terminal arrangement on the mounting surface of the semiconductor device according to the sixth embodiment of the present invention.
[0051]
As shown in FIG. 22, the mounting surface is divided into a region RA and a region RB by a boundary line L. The number of terminals included in each region RA and RB is more than the number of terminals that can be simultaneously tested on the test board. There are few things. This division is set so that each of the regions RA and RB includes at least one index terminal 5 and one test control terminal 9a. Table 1 below shows the number of terminals arranged on the mounting surface of the semiconductor device shown in FIG.
[0052]
[Table 1]
Figure 0003865185
[0053]
As shown in Table 1, there are a total of 5 terminals in the A area and 6 terminals in the B area in terms of signal input, but all areas are within 6 of the limit number of terminals by the test board. . Hereinafter, it is understood that the same applies to the signal output and the power supply terminals (VDD and GND).
In FIG. 22, the region RA and the region RB each form a continuous region, but the region RA or the region RB may be composed of a set of a plurality of discrete regions.
[0054]
FIG. 23 is a diagram showing a configuration of a conventional A region test socket SA on which the semiconductor device shown in FIG. 22 is mounted, and FIG. 24 is a conventional B region on which the semiconductor device shown in FIG. 22 is mounted. It is a figure which shows the structure of test socket SB. As shown in FIG. 23 and FIG. 24, the A region and B region test sockets SA and SB each have terminals 63b and 63c for contacting the terminals on the mounting surface of the semiconductor device 1, and a test board (FIG. (Not shown) are provided with terminals 64b and 64c, and the terminals 63b and 63c are connected to the terminals 64b and 64c by wirings 65b and 65c.
[0055]
When FIG. 23 is compared with FIG. 24, since the types of terminals of the semiconductor devices connected to the terminals 64b and 64c that are in contact with the test board are different, a test program for the functional test is performed on the A region and the B region. It is necessary to prepare each separately.
On the other hand, FIG. 25 shows a configuration of the A region test socket SA according to Embodiment 6 of the present invention, and FIG. 26 is a diagram showing a configuration of the B region test socket SB.
[0056]
Here, the A-area test socket SA shown in FIG. 25 has the same configuration as the A-area test socket SA shown in FIG. 23, but is different in that a dummy terminal 66b is provided. This is because the number of terminals for inputting signals is smaller in the A area than in the B area, as shown in Table 1, so that the number is equal. Therefore, here, the signal input terminal 13a in the region RB is used as the dummy terminal 66b.
[0057]
Further, the B area test socket SB shown in FIG. 26 has the same configuration as the B area test socket SB shown in FIG. 24, but is different in that a dummy terminal 66c is provided. This is because the number of terminals for outputting signals and the number of power supply terminals (VDD) are smaller in the B region than in the A region, respectively, as shown in Table 1. Accordingly, here, the signal output terminal 14a and the power supply terminal (VDD) 11a in the region RA are used as the dummy terminal 66c.
[0058]
In this way, by providing dummy terminals for the A region test socket and the B region test socket, the types and arrangement of the terminals 64b and 64c that contact the test board on both sockets are the same.
That is, the configuration when the conventional A region test socket shown in FIG. 23 is mounted on the test board is shown in FIG. 27, and the conventional B region test socket shown in FIG. 24 is mounted on the test board. FIG. 28 shows the configuration of the case, but it can be seen that the connection relationship between the test board 2 and the test tester channel (not shown) differs depending on the region to be tested. Therefore, conventionally, it is necessary to create a test socket for each divided area and also create a test program for each divided area.
[0059]
On the other hand, FIG. 29 is a diagram showing a configuration of the test board 2 on which the A area test socket SA shown in FIG. 25 or the B area test socket SB shown in FIG. 26 is mounted. As shown in FIG. 29, according to the test method according to the sixth embodiment, the test can be performed by simply changing the test socket, regardless of whether the A area is the test object or the B area. Since the connection relationship between the board 2 and the test tester channel can be maintained, the functional test can be performed for all the areas with one test program.
[0060]
Hereinafter, a test method according to Embodiment 6 of the present invention will be described with reference to the flowchart of FIG.
First, in step S101, as shown in FIG. 22, each terminal on the mounting surface of the semiconductor device 1 is partitioned by, for example, a boundary line L to define regions A and B. Note that the number of terminals included in each of the regions A and B does not exceed the number of terminals provided on the test board.
[0061]
Next, in step S102, the test board is mounted on the test apparatus. Note that, regardless of whether the test object is the region A or the region B, the terminal of the socket to be in contact with the test board is invariable with respect to its arrangement and type as shown in FIGS. Functional tests can be performed with the same test program. Therefore, in step S103, a common test program is loaded into the area A and the area B in the test apparatus.
[0062]
Next, in step S104, an area to be tested is set. In the following, the case where the region A is first tested will be described. In this case, in step S105, the A region test socket SA shown in FIG. 25 is mounted on the test board as shown in FIG.
In the next step S106, the semiconductor device is mounted on the test board via the socket SA. In this state, each terminal in area A is connected to a terminal on the test board.
[0063]
Here, in step S107, various signals such as a power supply voltage are supplied from the terminals on the test board to each terminal of the semiconductor device via the socket SA based on the test program, and a function test for the A region is performed. . In step S108, it is determined whether or not the semiconductor device is non-defective for the A region based on the signal output from the A region of the semiconductor device.
[0064]
As a result, when it is determined that the area A is defective, in step S109, the semiconductor device to be tested is excluded as a defective product from subsequent functional test targets. On the other hand, if it is determined that the area A is a non-defective product, it is determined in step S110 whether the functional test for all areas has been completed. Here, since the functional test of the B area is not yet completed, the process returns to step S104, the semiconductor device 1 is removed from the test board together with the socket SA, and a new area B is set as a test target.
[0065]
Next, in step S105, the B region test socket SB is mounted on the test board. In the same manner as in the case of the A region, the functional test is performed on the B region. Here, since the automatic mounting of the semiconductor device to the test board is generally performed by the automatic handler, the A area test socket SA is replaced with the B area test socket SB by the automatic handler.
[0066]
In this way, steps S104 to S110 are repeated until the functional test is completed for all the test target regions. If it is determined in step S110 that all the test areas have been tested, it is determined in step S111 whether or not a function test has been performed on all semiconductor devices, and untested semiconductor devices remain. In this case, the process proceeds to the next function test of the semiconductor device, and returns to step S104. On the other hand, if it is determined in step S111 that the function test has been completed for all semiconductor devices, the function test is terminated.
[0067]
In the above-described test method, after the functional test in all the test target regions is completed for a certain semiconductor device, the next functional test of the semiconductor device is performed for the first time. Therefore, if the socket replacement required every time a test for one test area is completed causes a time or cost burden, test using the method shown in the flowchart of FIG. Is also possible.
[0068]
That is, the test method shown in FIG. 31 is the same as the above-described test method up to step S208 for determining pass / fail for one region by the function test, but differs in the following points.
If it is determined that the region in step S208 is non-defective, the semiconductor device is removed from the socket, and in step S210, it is determined whether or not the function test has been completed for all the semiconductor devices. If there is a semiconductor device, the process returns to step S206, and the next new semiconductor device is mounted in the same socket. In this way, by repeating steps S206 to S210 for all the semiconductor devices, the functional test is completed for one of a plurality of test target regions.
[0069]
Next, in step S211, it is determined whether or not the functional test for all areas has been completed. If an untested area remains, the process returns to step S204 to set a new test target area. As a result, the socket on the test board is replaced with the socket corresponding to the new test target area in step S205, and steps S206 to S210 are repeated for all semiconductor devices. In this way, when it is determined in step S211 that the functional test for all areas has been completed, the functional test is terminated.
[0070]
Here, when the test method shown in FIG. 31 is compared with the test method shown in FIG. 30, there is an advantage that the replacement frequency of the test socket is extremely low. There is a disadvantage that it is not possible to confirm non-defective products in consideration of the entire test area of the semiconductor device until the functional test of the test target area is performed. Therefore, when the socket replacement can be automated, it is desirable to carry out the test method shown in FIG.
[0071]
However, in any of the test methods shown in FIG. 30 or FIG. 31, compared with the conventional test method shown in FIG. 2, that is, a method of performing a functional test using a plurality of test boards by a plurality of test programs. By using the socket shown in FIG. 25 or FIG. 26, the function test of the multi-pinned semiconductor device exceeding the number of terminals provided on the test board with a single test board and a single test program. Can be performed. In particular, if the socket is automatically replaced in the same manner as the replacement of the semiconductor device, the non-defective product determination can be made dramatically in consideration of all the test areas by the test method shown in FIG. Therefore, it is possible to improve feedback to failure analysis and the like.
[0072]
In the above description, the PGA (Pin Grid Array Package) type and BGA (Ball Grid Array Package) type packages have been described, but it goes without saying that the present invention can be applied to other types of packages. Yes.
[0073]
【The invention's effect】
As described above, according to the present invention, a function test can be performed more easily than before, and the cost for performing the function test can be greatly reduced.
Further, by providing a test control terminal in each region on the mounting surface, activation for each region to be tested can be performed, and power consumption in the function test can be reduced.
[0074]
In addition, by providing an area identification signal terminal in each area on the mounting surface, it is possible to easily identify which area the result of the functional test is, and the semiconductor device to be tested and the test result Can be improved (traceability) and quality control.
In addition, by providing a package having an asymmetric shape, it is possible to easily specify a region to be subjected to a function test.
[0075]
In addition, it is mounted on the first socket in the first area test, and connected to each test signal supply terminal on the test board by mounting it in the second socket in the second area test and performing a functional test. The types of terminals on the mounting surface can be fixed, and the cost of the function test can be reduced by performing all the function tests with one test board and one test program.
[0076]
Furthermore, by using the socket as described above, it is not necessary to arrange the signal terminals, test control terminals, etc. on the mounting surface of the semiconductor device so as to be rotationally symmetric for each type, and the semiconductor device is multi-pinned. When the functional test is performed with one test board and one test program, the degree of freedom of terminal layout can be greatly improved.
[Brief description of the drawings]
FIG. 1 is a configuration diagram of a conventional semiconductor device.
FIG. 2 is a flowchart of a conventional test method.
FIG. 3 is a perspective view illustrating a conventional test method.
4 is a diagram showing the arrangement of signal terminals on the mounting surface of the semiconductor device according to the first embodiment of the present invention; FIG.
FIG. 5 is a diagram showing a configuration of a functional test circuit provided in the semiconductor device according to the first embodiment of the present invention.
FIG. 6 is a diagram more specifically showing a circuit for performing a function test by setting an arbitrary region on the mounting surface to a test state.
FIG. 7 is a flowchart showing a test method for a semiconductor device according to the first embodiment of the present invention;
FIG. 8 is a perspective view of a test board on which an IC is mounted as viewed from the back side.
FIG. 9 is a diagram showing an arrangement of signal terminals on a mounting surface of a semiconductor device according to a second embodiment of the present invention.
10 is a diagram showing a configuration of a test board on which the semiconductor device shown in FIG. 9 is mounted. FIG.
FIG. 11 is a diagram showing an arrangement of signal terminals on a mounting surface of a semiconductor device according to a third embodiment of the present invention.
FIG. 12 is a diagram showing a configuration of a region identification signal generation circuit.
13 is a diagram showing a configuration of a test board on which the semiconductor device shown in FIG. 11 is mounted.
FIG. 14 is a diagram showing a terminal arrangement on a mounting surface of a semiconductor device according to a fourth embodiment of the present invention.
15 is a diagram showing a configuration of a test board on which the semiconductor device shown in FIG. 14 is mounted.
FIG. 16 is a diagram showing another example of arrangement of terminals for identifying a region to be tested.
FIG. 17 is a diagram illustrating a configuration of a frequency dividing circuit for generating a signal to be supplied to an index terminal.
FIG. 18 is a diagram showing a configuration of a packaged semiconductor device according to a fifth embodiment of the present invention.
19 is a diagram showing a configuration of a test board on which the package shown in FIG. 18 is mounted.
20 is a cross-sectional view showing a cross-sectional configuration at Y1-Y2 of the switch shown in FIG. 19;
21 is a cross-sectional view illustrating a cross-sectional configuration at X1-X2 of the switch illustrated in FIG. 19;
FIG. 22 is a diagram showing a terminal arrangement on a mounting surface of a semiconductor device according to a sixth embodiment of the present invention.
23 is a diagram showing a configuration of a conventional A region test socket on which the semiconductor device shown in FIG. 22 is mounted.
24 is a diagram showing a configuration of a conventional B region test socket on which the semiconductor device shown in FIG. 22 is mounted.
FIG. 25 is a diagram showing a configuration of an A-area test socket according to Embodiment 6 of the present invention.
FIG. 26 is a diagram showing a configuration of a B region test socket according to Embodiment 6 of the present invention.
FIG. 27 is a diagram showing a configuration when the conventional A-area test socket shown in FIG. 23 is mounted on a test board.
FIG. 28 is a diagram showing a configuration when the conventional B region test socket shown in FIG. 24 is mounted on a test board.
29 is a diagram showing a configuration when the A-area test socket shown in FIG. 25 or the B-area test socket shown in FIG. 26 is mounted on a test board.
FIG. 30 is a flowchart showing a first test method according to the sixth embodiment of the present invention.
FIG. 31 is a flowchart showing a second test method according to the sixth embodiment of the present invention.
[Explanation of symbols]
1 Semiconductor device (IC)
1a Mounting surface
2, 2a, 2b test board
9a Test control terminal
10a, 10b TAP terminal
11a, 11b Power supply terminal (VDD)
12a, 12b Power supply terminal (GND)
13a, 13b Signal input terminal
14a, 14b Signal output terminals
15 Outline center point
16 test terminals
17, 17b, 34, 65b, 65c wiring
18b Connect terminal
19b, 64b, 64c terminals
20a TAP controller
20b Test control circuit
21a, 21b flip-flop circuit
22a, 22b Input / output terminals
23 Scan circuit
24 divider circuit
30 solder balls
31 Power supply terminal
32 I / O signal terminal
33 Test signal supply terminal
63b, 63c Socket side terminal
66b Dummy terminal
BRa, BRb Boundary scan register
TG1, TG2 transfer gate

Claims (6)

実装面上に複数の信号端子が設けられた半導体装置であって、
前記複数の信号端子が実装面の辺以外の該実装面上に２次元に配置され、
前記実装面は複数の領域からなり、該複数の領域を構成する各々の領域に同じ種類の信号が入出力する信号端子を有し、
前記複数の領域のうちの一つの領域の信号端子は、該信号端子と同じ種類の信号が入出力する他の領域の信号端子と回転対称の位置にあることを特徴とする半導体装置。A semiconductor device provided with a plurality of signal terminals on a mounting surface,
The plurality of signal terminals are two-dimensionally arranged on the mounting surface other than the side of the mounting surface;
The mounting surface is composed of a plurality of regions, and each of the regions constituting the plurality of regions has a signal terminal for inputting and outputting the same type of signal,
The semiconductor device according to claim 1, wherein a signal terminal of one of the plurality of regions is in a rotationally symmetric position with a signal terminal of another region that inputs and outputs the same type of signal as the signal terminal. 前記各々の領域には、該領域を試験モードに設定するための試験モード設定信号を入力する試験制御端子が備えられた請求項１に記載の半導体装置。  The semiconductor device according to claim 1, wherein each of the regions includes a test control terminal for inputting a test mode setting signal for setting the region to a test mode. 前記各々の領域には、該領域を他の領域と区別するための領域識別信号を出力する領域識別信号端子がさらに備えられた請求項 1に記載の半導体装置。2. The semiconductor device according to claim 1 , wherein each of the regions further includes a region identification signal terminal that outputs a region identification signal for distinguishing the region from other regions. 前記領域識別信号端子から供給された前記領域識別信号に応じて、前記領域を選択的に前記試験モードに設定する試験モード設定回路をさらに備えた請求項３に記載の半導体装置。  4. The semiconductor device according to claim 3, further comprising a test mode setting circuit that selectively sets the area to the test mode in accordance with the area identification signal supplied from the area identification signal terminal. 複数の信号端子が実装面の辺以外の該実装面上に２次元に配置され、回転対称の位置にある複数の所定領域内に同じ信号を入出力する信号端子が配置された半導体装置を試験する試験装置であって、
前記信号端子が設けられた前記所定領域内の位置によらず、前記信号端子に所定の試験信号を供給することを特徴とする試験装置。Testing a semiconductor device in which a plurality of signal terminals are two-dimensionally arranged on the mounting surface other than the side of the mounting surface, and signal terminals for inputting and outputting the same signal are arranged in a plurality of predetermined regions at rotationally symmetric positions A testing device for
A test apparatus for supplying a predetermined test signal to the signal terminal regardless of a position in the predetermined area where the signal terminal is provided. 複数の信号端子が実装面の辺以外の該実装面上に２次元に配置され、複数の領域からなる実装面において同じ信号を入出力する信号端子が回転対称の位置に配置された半導体装置の試験方法であって、
前記半導体装置を単一の試験ボードに搭載し、前記複数の領域のうち第一の領域に含まれた前記信号端子を前記試験ボード上の対応する試験信号供給端子に接続するステップと、
予め作成された試験プログラムに応じて前記試験信号供給端子に所定の試験信号を供給し前記半導体装置の出力信号を調べるステップと、
前記半導体装置を前記試験ボードから離脱させるステップと、
前記半導体装置を所定の角度回転させた上で再度前記試験ボードに搭載し、前記複数の領域のうち第二の領域に含まれた前記信号端子を前記試験ボード上の対応する試験信号供給端子に接続するステップと、
前記試験プログラムに応じて前記試験信号供給端子に所定の試験信号を供給し、前記半導体装置の出力信号を調べるステップとを有することを特徴とする半導体装置の試験方法。A semiconductor device in which a plurality of signal terminals are two-dimensionally arranged on the mounting surface other than the side of the mounting surface, and signal terminals for inputting and outputting the same signal on the mounting surface composed of a plurality of regions are arranged at rotationally symmetric positions. A test method,
Mounting the semiconductor device on a single test board, and connecting the signal terminals included in the first region of the plurality of regions to corresponding test signal supply terminals on the test board;
Supplying a predetermined test signal to the test signal supply terminal according to a test program created in advance and examining the output signal of the semiconductor device;
Detaching the semiconductor device from the test board;
The semiconductor device is rotated by a predetermined angle and then mounted again on the test board, and the signal terminals included in the second area of the plurality of areas are used as corresponding test signal supply terminals on the test board. Connecting, and
And a step of supplying a predetermined test signal to the test signal supply terminal according to the test program and examining an output signal of the semiconductor device.
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