JP2004265956A - Multilayer printed wiring board - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To provide a multilayer printed wiring board in which wiring density can be increased in wire bonding. <P>SOLUTION: A bonding pad 36p is connected directly with a via hole 18 not through a via hole land. Since a via hole land having a diameter larger than the line width of the bonding pad is not used, wiring density can be increased. <P>COPYRIGHT: (C)2004,JPO&NCIPI

Description

【０００１】
本発明は、ＩＣチップなどの電子部品を実装する多層プリント配線板に関し、特に、実装する電子部品に対してボンディングパッドからワイヤーボンディングする多層プリント配線板に関するものである。
【０００２】
【従来の技術】
片面に導体層を有し、ＩＶＨ（インナーバイアホール）構造からなる絶縁基板を多層化した技術が、提案されている（例えば、特開平１０−１３０２８号など）。それらは、一方の絶縁基板の導体層と他方の絶縁基板のバイアホールとを接続させることにより、電気的に接続を行うものである。外層の導体回路上にはＩＣチップ、コンデンサなどの電気部品を適時実装させることにより、その機能を発揮させる。
【０００３】
図２１に従来技術に係るＩＣチップ搭載用プリント配線板を示す。ここで、図２１（Ａ）は平面図を、図１５（Ｂ）は、図２１（Ａ）のＢ−Ｂ断面を示している。図２１（Ｂ）に示すようにプリント配線板を構成する基板１１０は、ＩＣチップ１７０を収容するためのキャビティー１１０ａと、表面と裏面を接続するバイアホール１１８とを有している。バイアホール１１８のランド１１８ａには、矩形状のボンディングパッド１３６が一体に形成されている。バイアホール１１８の裏面側には、導体回路１３８を介して半田バンプ１５６が接続されている。バイアホールランド１１８ａと一体に形成されたボンディングパッド１３６は、先端がソルダーレジスト層１４０の開口１４４から突出することで外部に露出し、ＩＣチップ１７０の端子１７１とワイヤー１７２によりワイヤーボンディングされている。
【０００４】
【特許文献１】
特開平１０−１３０２８号公報
【０００５】
【発明が解決しようとする課題】
ＩＣチップを実装した基板において、配線密度を高めることが要求されている。このためには、ワイヤーボンディングを行うボンディングパッドを高密度で配置する必要がある。しかしながら、図２１（Ａ）に示すように、ボンディングパッド１３６をバイアホールランド１１８ａと一体に形成する場合には、ボンディングパッド１３６の線幅よりも外形の大きなバイアホールランド１１８ａを配置するために、ボンディングパッドを高密度で配置することができなかった。
【０００６】
また、ＩＣチップを実装した基板の薄膜化、高機能化が要求されている。その理由として、例えば、携帯電話、カメラ、パソコンなどの電子製品の筐体が、小型化、薄膜化していることにある。それらの筐体に収めるためには、すべての材料、部品を薄くし、かつ、機能を低下させることがないようにしなければならない。そのため、ＩＣチップを多層化、積層（三次元実装）することを検討されている。その技術としては、ＩＣチップ上に直接ＩＣチップを実装して、多層化、即ち、下層ＩＣチップ上に、ダイボンディングして上層ＩＣチップを実装することで積層している。積層した各ＩＣチップはワイヤーボンディングを経て接続させている。それにより、同一面積下において、高密度化と共に小型化を実現できる。
【０００７】
しかしながら、ＩＣチップを積層したものは、リペアすることができない。また、実装した後にワイヤーボンディングで接続を取るため、ワイヤーボンディングで接続を取った後でしかＩＣチップもしくは基板を検査することしかできない。そのために、ＩＣチップの内の１つでも不具合があると、実装された基板自体が使用することができないことになってしまう。
【０００８】
さらに、積層した回路の下部もしくはＩＣチップ間には、回路を形成しておらず、配線の引き回しをすることができない。そのために、クロック数などの増加に伴い、配線長が長くなることとなる。設計変更や仕様変更の際には、適時実装形成を検討しなければならない。
【０００９】
本願発明は、上述した課題を解決するためになされたものであり、その目的とするところは、ワイヤーボンディングの配線密度を高めることができる多層プリント配線板を提供することにある。
【００１０】
また、本願発明の目的は、構造的にも容易に多層化でき、設計などの仕様変更に耐え得る多層プリント配線板を提供することにある。
【００１１】
【課題を解決するための手段】
発明者が鋭意研究した結果、上記課題を解決するために、実装する電子部品に対してボンディングパッドからワイヤーボンディングする多層プリント配線板において、
絶縁材料の片面もしくは両面に導体回路が形成され、導体回路へ至る非貫通孔に導電性材料が充填された基板で、
前記非貫通孔の直上の導体回路を前記ボンディングパッドとして用いることを技術的特徴とする。
また、実装する電子部品に対してボンディングパッドからワイヤーボンディングする多層プリント配線板において、
絶縁材料の片面もしくは両面に導体回路が形成され、導体回路へ至る非貫通孔に導電性材料が充填された基板を、非貫通孔に充填された導電性材料上に形成された導電性バンプを介して積層することで形成され、
前記非貫通孔に充填された導電性材料の直上の導体回路を前記ボンディングパッドとして用いることを技術的特徴とする。
【００１２】
本発明では、非貫通孔に充填された導電性材料の直上の導体回路をボンディングパッドとして用いることで、該導体回路から基板の外側に向かって導体回路を引き出すことなく、非貫通孔を介して下層へ配線を引き出すことができ、非貫通孔であるため、貫通孔であるスルーホールのように全層に渡ってスルーホールエリアを取ることがなく、その後も自由に配線を配置することができる。それ故に、ボンディングパッド領域の配線が高密度にできるにも関わらず、その周囲は、無理な配線形成によるデッドスペースが要らなくなり、配線の自由度が増す。
【００１３】
更に本発明は、実装する電子部品に対してボンディングパッドからワイヤーボンディングする多層プリント配線板において、
絶縁材料の片面もしくは両面に導体回路が形成され、導体回路へ至る非貫通孔に導電性材料が充填された基板で、
前記非貫通孔の直上の導体回路を前記ボンディングパッドとして用いて、前記ボンディングパッドの直下に非貫通孔を配置したことを技術的特徴とする。
また、実装する電子部品に対してボンディングパッドからワイヤーボンディングする多層プリント配線板において、
絶縁材料の片面もしくは両面に導体回路が形成され、導体回路へ至る非貫通孔に導電性材料が充填された基板で、非貫通孔に充填された導電性材料上に形成された導電性バンプを介して積層され、
前記非貫通孔の直上の導体回路を前記ボンディングパッドとして用いて、前記ボンディングパッドの直下に非貫通孔を配置したことを技術的特徴とする。
【００１４】
本発明では、非貫通孔に充填された導電性材料に直接接続された導体回路をボンディングパッドとしてある。即ち、導体回路（ボンディングパッド）に至る非貫通孔に導電性材料を充填することで、導体回路（ボンディングパッド）とバイアホールとを接続してあるので、導電性材料（バイアホール）と導体回路（ボンディングパッドとをバイアホールランドを介することなく接続できる。ボンディングパッドの線幅よりも直径の大きなバイアホールランドを用いないため、配線密度を高めることができる。
該導体回路から基板の外側に向かって導体回路を引き出すことなく、非貫通孔を介して下層へ配線を引き出すことができ、非貫通孔であるため、貫通孔であるスルーホールのように全層に渡ってスルーホールエリアを取ることがなく、その後も自由に配線を配置することができる。それ故に、ボンディングパッド領域の配線が高密度にできるにも関わらず、その周囲は、無理な配線形成によるデッドスペースが要らなくなり、配線の自由度が増す。
導電材料としては、めっき、導電性ペーストを用いることができる。めっきを用いることが望ましい。導電ペーストは、ワイヤーを打った語にへこみを生じることがあるからである。
【００１５】
更に、本発明では、外部端子を両面に配置する構造を案出した。多層プリント配線板の両面から外部端子を接続するパッドを有していることから、その両面に別のプリント配線板などを接続することが可能となる。例えば、表面の外部端子を介して他のＩＣモジュールを実装した状態で、裏面の外部端子を介してプリント配線板に接続することが可能である。また、実装されるＩＣモジュールの形態の自由度が増す。特に、ＩＣチップの直下にも外部端子が配設されていることが望ましい。それにより、配線の引き出す自由度が増すし、配線面積を少なくするため基板の小型化がなされ、さらにＩＣチップの多層化、積層をすることをでき得る構造となる。
【００１６】
また、別の見方をすれば、該多層プリント配線板に形成される回路は、該基板上に実装されたＩＣチップに接続させ外部へと引き出されている回路（ＰＧＫ回路）と、ＩＣモジュールに接続され該多層プリント配線板を介して外部へ引き出される回路（インターポーザ回路）との２種類が混在している。それらを適時効率よく、接続させるためには、両面に外部端子を形成させる方が望ましい。インターポーザとＰＫＧ基板との２つの役目を一枚の基板で果たすことができるのである。そのために、小型化、高機能化をすることができる。また、この場合、多層プリント配線板あるいは別の基板で不良を引き起こしたとしても、検査を行うことができ、多層プリント配線板に別の基板（ＩＣモジュール）を取り付ける前に対応できる。別の基板（ＩＣモジュール）を設計変更（例えば、メモリーであれば容量を変更した等の場合を意味する）したとしても、容易に適応することができる。
外部端子は、ＢＧＡ（ボールグリッドアレイ）、ＰＧＡ（ピングリッドアレイ）、バンプ（半田もしくは金属）などの外部と接続しうる端子を意味する。
【００１７】
また、本発明は、ＩＣチップなどの電子部品が実装される多層プリント配線板において、実装エリアにザグリを有し、外部端子を両面に配置することを技術的特徴とする。
【００１８】
ザグリが形成されていることから、その実装エリアにおける厚み（多層プリント配線板にＩＣチップを実装した状態での厚み）を薄くすることができる。さらに、ＩＣを多層化して実装しても封止樹脂を含めた基板自体の総厚みを薄くすることもできる。
【００１９】
また、上記の両面構造によると、例えば、該多層プリント配線板の片面に、ＩＣチップを実装したプリント配線板を接続し、その反対面には、コンデンサなどのＩＣチップ以外の電子部品を実装した基板を接続させることができる。いわば、インターポーザ的な役目を果たすこともできる。両面に、ＩＣチップなどを含んだプリント配線板を接続する場合は、スタック構造（三次元実装）となり得る。特に、ＩＣチップの下部領域でも外部端子を形成することが可能となる。
【００２０】
図１７に示すように、外部端子５６の直下には、反対面の外部端子５６が重ならないことが望ましい。ここで、（Ａ１）、（Ｂ１）、（Ｃ１）は、図２中の外部端子を拡大して示し、（Ａ２）、（Ｂ２）、（Ｃ２）は、（Ａ１）、（Ｂ１）、（Ｃ１）中の外部端子の斜視図である。この場合、外部端子が接触している領域の直下に、反対面の外部端子の接触している領域が重ならないことを意味している。それにより、外部端子に発生している応力などをダイレクトに伝わることを防止し、端子の位置ズレ、接触不良を防止し、電気的な接続や信頼性を低下させることがない。そもそも外部端子は、主としてＢＧＡ（ボールグリッドアレイ）、バンプ等であるために、導電性バンプなどの外部端子と比べると接続箇所が小さく、応力が集中し易い。また、他のプリント配線板との材料等の熱膨張率が異なると、熱が加わる（例えば、ヒートサイクル条件下）などの外的な要因によって応力が発生し、その応力が反対面の外部端子へ伝わるが、基板もしくは外部端子において応力が緩和される。そのために、反対面の外部端子への影響を受けない。逆に応力がダイレクトに伝わると、反対面の外部端子の接続部において、剥がれ、クラックや、外部基板との接触不良などの不具合を引き起こす。
また、片面の外部端子および外部端子のパット領域（ランドを含む場合もある）の直下には、反対面の外部端子が重ならないことが望ましい。外部端子のパッドの下部にめっき、導電性ペーストなどの導電性材料を充填したときには、パット領域までは、その応力の影響を受けてしまうことがあり、その領域を外して、反対面の外部端子の接続領域を配設することにより、確実に応力の影響を受けなくする。
【００２１】
電子部品の実装領域には、ビアが形成されていて、近接する部分に放熱機能を有する金属層が形成されていることが望ましい。特に、ＩＣチップ直下に金属層を設けて、該金属層にビア（非貫通孔）を介して外部端子に接続させることが望ましい。その構成にすることにより、外部端子に接続されたプリント配線板側へ熱を効率よく伝達させ、放熱することができるのである。
金属層が基板全体の剛性を高めて、外的な要因（熱などの影響）による応力を緩衝することができる。そのため、信頼性と接続性も改善される。
【００２２】
外部端子は、スタック状のバイアホールに接続され、かつ、外部端子に接続されるバイアホールは、隣接層のバイアホールと中心線をずらして配置されることが望ましい。
スタック構造直上に、外部端子を形成したものであると、外部端子を起因として発生した応力が直接基板内に伝達されるのである。そのために、基板内もしくは反対面の外部端子へとその応力の影響を受けるのである。基板内であれば、スタックビアの接続を阻害するし、反対面の外部端子であれば、接続不良を引き起こしてしまうのである。しかしながら、バイアホールの中心線からずらして、スタック状にバイアホールを形成させると、その応力の伝達が緩衝されるのである。
また、バイアホール内に導電性ペースト、めっきなどの導電性材料を充填したときに効果を発揮する。充填させることで応力が伝わりやすい状態になるからである。
【００２３】
本発明の多層プリント配線板は、絶縁材料に形成された非貫通孔に導電性材料が充填されて成る片面もしくは両面回路基板を２層以上積層し構成することが最適である。製造方法としては、サブトラ法、アディテイブ法（ビルドアップ法含む）ででも行えることができる。しかしながら、サブトラ法では、２層以上を貫通するスルーホールを有する構造により外部端子を配置したのであるなれば、応力を緩衝することができない。それ故に、適用することができない場合がある。また、ビルドアップ法であれば、心材が含有されない樹脂絶縁層を用いたならば、ザグリ部分を形成することは、樹脂絶縁材料での形状を安定化させることが難しいので、適用することができない場合がある。片面回路基板を用いることがより望ましい。
【００２４】
片面もしくは両面回路基板を接続させる導電性バンプの融点は、外部端子の接着剤（例えば、ＢＧＡの接着用半田）の融点よりも高いことが望ましい。それにより、導電性バンプの溶解自体を防止することができるのである。その逆に、導電性バンプの融点が外部端子の接着剤の融点よりも低い場合、外部端子を実装する際、その温度では、導電性バンプがかなりの部分で溶解してしまうために、基板内で流動してしまう。流動する範囲が大きいと導電性バンプを原因として隣の導体層とショートを引き起こしてしまう。一方、流動する範囲が小さいと、基板間で応力が発生してしまう。その応力が緩和されないと位置ズレを引き起こされてしまう。そのために、導電性バンプの厚みが薄くなり、密着強度や電気特性が低下してしまう。
導電性バンプの種類としては、Ｓｎ／Ｐｂ、Ｓｎ／Ａｇ、Ｓｕ／Ｃｕ、Ｓｎ／Ｚｎ、Ｓｎ／Ｓｂ、Ｓｎ／Ａｇ／Ｃｕなどの半田や、スズ、鉛などの金属を用いることができる。このとき融点が２００℃以上３５０℃以下であることが望ましい。
【００２５】
特に、融点は２００℃を以上、３５０℃以下であるものが望ましい。２００℃未満では、表層の半田との融点の差が小さい、あるいは、低くなるために、ＩＣチップを実装する際、溶解、拡散などを引き起こし、隣にある独立した導体回路と短絡してしまうことがある。３５０℃を超えると、金属自体が硬くなりすぎてしまい、接続性が低下する。そのために、導体回路との接合ができなくなってしまうことがある。また、その温度で融解しようとすると、絶縁材料である樹脂が、溶解してしまうために、絶縁材料での絶縁性が低下してしまう。
さらに、２２０℃〜３２０℃の範囲ものがより望ましい。その範囲であれば、高温高湿下、ヒートサイクル条件化などの信頼性試験においても、導電性バンプが拡散することがない。
【００２６】
前述の導電性バンプ内にＣｕ、ＺｎもしくはＳｂが配合されていることにより、金属自体の流動を抑えることができるのである。つまり、一旦再固化した金属にＣｕ合金、Ｚｎ合金もしくはＳｂ合金が形成される。その合金がＩＣチップの実装時などの熱の影響を受けて溶解することを防止し、導電性金属の拡散などの不具合を抑えるのである。そのために、ショートすることがなくなり、電気特性を向上させることができるのである。
【００２７】
また、ヒートサイクル試験、高温放置などの信頼性試験のとき、特に昇温時（低温⇒高温）あるいは高温下で放置させても、導電性金属の固化の再溶解することを抑制される。そのために信頼性試験も向上させることができる。
また、信頼性試験後の導体層とバイアホールとの密着強度が低下しない。そのために、電気特性も低下することがなくなるので、電気特性を向上させることができる。さらにＣｕ、ＺｎもしくはＳｂ含有の導電性金属では金属自体の流動性が抑えられる。そのため、バイアホールピッチをさらに狭くすることができ、高密度化した多層プリント配線板を得ることが可能になる。
【００２８】
（Ｃｕ含有金属バンプ）
導電性バンプ内にＣｕが配合されていることにより、金属自体の拡散を抑えることができるのである。つまり、一旦固化した導電性バンプの金属にＣｕ合金が形成される。その合金が基板にかかる様々な熱履歴（例えば、アニール処理、めっき処理、ＩＣチップ実装工程など）の影響を受けても金属溶解を防止し、導電性バンプ金属の拡散などの不具合を抑える。そのために、抵抗変化やショート、電気性能劣化を抑え、電気特性を向上させることができる。
【００２９】
また、高温放置、ヒートサイクル試験などの信頼性試験のとき、特に高温下での放置あるいは昇温（低温⇒高温）させても、固化した導電性バンプの再溶解や拡散を抑制させる。
さらに、導電性バンプと導体部分の界面への水分の浸入を抑制させるので、界面における水分を起点とする膨張、収縮が発生することがなくなる。界面付近における部分的な電気的な絶縁状態（該水分が隙間を形成させることを意味する）を作り出さないので、電気的な接続性が確保される。そのために信頼性試験も向上させることができるのである。
さらに、信頼性試験後の導体層とバイアホールとの間には、水分が浸入しないことから密着強度が低下しない。水分が浸入すると、温度上昇した際、その水分が起点となり膨らむことがある。そのために、隙間を形成したり、クラックなどが発生したりしてしまい、密着性が低下してしまう。その発生がないために、接触性の低下による強度低下がなくなり、信頼性を向上させることができる。
さらにＣｕ含有の導電性金属では金属自体の拡散性が抑えられる。そのため、バイアホールピッチをさらに狭くすることができるので、高密度化した多層プリント配線板を得ることが可能である。
【００３０】
固化した導電性金属と導体回路との界面には、Ｃｕ−導電性金属からなる合金層が形成されている。その合金膜の形成が保護膜となり、該導電性金属のその他の部分の金属の流動を防止しているのである。また、その膜の形成により、熱履歴や熱工程などの熱の影響を受けたとしても、新たなＣｕ合金の形成、特に導体回路での形成を防止されるので、導電性金属の流動を抑えられるのである。
【００３１】
前述の導電性バンプには、Ｓｎ−Ｐｂ−Ｃｕ、Ｓｎ／Ｃｕ、Ｓｎ／Ａｇ／Ｃｕ、Ｓｎ／Ａｇ／Ｉｎ／Ｃｕ、Ｓｎ／Ｃｕ／Ｚｎのいずれか１つを用いられていることが望ましい。これらには、Ｃｕが配合されているので、導電性バンプを用いることで上記作用、効果を得られる。
【００３２】
また、鉛を用いる金属材料は、環境を悪化させる要因となるために、使用に対する制限がされているため、鉛を用いない金属材料を用いることが望ましい。しかしながらこれ以外の半田の組成であってもＣｕを配合されているものであれば用いることができるのである。前述の導電性バンプにおけるＣｕの配合比が０．１〜７ｗｔ％であることが望ましい。
【００３３】
０．１ｗｔ％未満であると、固化した後のＣｕ合金の形成が少ないため、再溶解した際に、導電性バンプの流動を抑えられない。そのために隣り合う別の導体層とで接続が発生しやすい。また、導電性金属と導体回路の界面において、その一部分でＣｕ合金膜が形成されない箇所が発生してしまう。そのＣｕ合金膜非形成部分から、導電性金属の溶解、拡散が発生してしまう。７ｗｔ％を超えると、融点が高くなり、熱をかけたとしても溶解しにくくなる。そのために、導電性バンプ自体が硬くなってしまう。導体層とバイアホールを接触させたとき、その硬くなってしまうので、導体部分において、接触しないことや導体にクラックを発生したりするために、電気接続性や密着性が低下してしまうことがある。
【００３４】
上述の範囲であれば、導電性バンプでの流動性を抑えられ、適切にＣｕ合金を形成させることができ、導体との密着性も確保することができるのである。
さらに、導電性バンプにおけるＣｕの配合比が０．５〜５ｗｔ％であることが望ましいのは、もっとも密着強度が増すことができるのである。また、硬度的にも適度なものであり、導体間で均一に広がることができるので、電気接続性も向上させられる。さらに導電性バンプを有しているバイアホールを埋めた導電性金属の種類（めっき、導電性ペースト、それらの複合体など）によらず、密着性を向上させることができる。
【００３５】
（Ｚｎ含有金属バンプ）
導電性バンプ内にＺｎが配合されていることにより、金属自体の拡散を抑えることができる。つまり、一旦固化した導電性バンプの金属にＺｎ合金が形成される。その合金が基板にかかる様々な熱履歴（例えば、アニール処理、めっき処理、ＩＣチップ実装工程など）の影響を受けても金属溶解を防止し、導電性バンプ金属の拡散などの不具合を抑えるのである。そのために、抵抗変化やショート、電気性能劣化を抑え、電気特性を向上させることができる。
また、高温放置、ヒートサイクル試験などの信頼性試験のとき、特に高温下での放置あるいは昇温（低温⇒高温）させても、固化した導電性バンプの再溶解、拡散を抑制させれる。
さらに、導電性バンプと導体部分の界面へのＺｎもしくはＺｎ合金層が導体回路の金属などの浸入を抑制する。つまり、Ｚｎ層がバリア層の役目を果たしているのである。その界面における異種物質が形成されると、その部分は他の部分と比較すると融点や熱膨張の異なるものが形成されるのである。そのためにその異種物質を起点とする膨張、収縮が発生してしまい、界面付近における部分的な応力が発生してしまうために、絶縁性が確保されないのである。そのために信頼性も低下してしまうのである。
さらに、信頼性試験後の導体層とバイアホールとの間には、水分が浸入しないことから密着強度が低下しない。水分が浸入すると、温度上昇した際、その水分が起点となり膨らむことがある。そのために、隙間を形成したり、クラックなどが発生したりしてしまい、密着性が低下してしまう。その発生がないために接触性低下による強度低下がなくなり、信頼性を向上させることができる。
さらにＺｎ含有の導電性金属では金属自体の拡散性が抑えられる。融点が高くなりやすいからである。そのため、バイアホールピッチをさらに狭くすることができ、高密度化した多層プリント配線板を得ることが可能である。
【００３６】
固化した導電性金属と導体回路との界面には、Ｚｎ−導電性金属からなる合金層が形成されている。その合金膜の形成が保護膜となり、該導電性金属のその他の部分の金属の流動を防止する。また、その膜の形成により、熱履歴や熱工程などの熱の影響を受けたとしても、新たなＺｎ合金の形成、特に導体回路での形成を防止されるので、導電性金属の流動を抑えられる。
【００３７】
前述の導電性バンプには、Ｓｎ／Ｚｎ、Ｓｎ／Ａｇ／Ｚｎ、Ｓｎ／Ｃｕ／Ｚｎのいずれか１つを用いられていることが望ましい。これらには、Ｚｎが配合されているので、導電性バンプを用いることで上記作用、効果が得られる。
また、鉛を用いる金属材料は、環境を悪化させる要因となるために、使用に対する制限がされているため、鉛を用いない金属材料を用いることが望ましい。しかしながらこれ以外の半田の組成であってもＺｎを配合されているものであれば用いることができる。
【００３８】
前述の導電性バンプにおけるＺｎの配合比が０．１〜１０ｗｔ％であることが望ましい。
０．１ｗｔ％未満であると、固化した後のＺｎ合金の形成が少ないため、再溶解した際に、導電性バンプの流動を抑えられない。そのために隣り合う別の導体層とで接続が発生しやすい。また、導電性金属と導体回路の界面において、その一部分でＺｎ合金膜が形成されない箇所が発生してしまう。そのＺｎ合金膜非形成部分から、導電性金属の溶解、拡散が発生してしまう。
１０ｗｔ％を超えると、融点が高くなり、熱をかけたとしても溶解しにくくなる。そのために、導電性バンプ自体が硬くなってしまう。導体層とバイアホールを接触させたとき、その硬くなってしまうので、導体部分において、接触しないことや導体にクラックを発生したりするために、電気接続性や密着性が低下してしまうことがある。
上述の範囲であれば、導電性バンプでの流動性を抑えられて、導体との密着性も確保することができるのである。さらに、導電性バンプにおけるＺｎの配合比が０．５〜９ｗｔ％であることが望ましいのは、もっとも密着強度が増すことができるのである。また、硬度的にも適度なものであり、導体間で均一に広がることができるので、電気接続性も向上させることができる。さらに導電性バンプを有しているバイアホールを埋めた導電性金属の種類（めっき、導電性ペースト、それらの複合体など）によらず、密着性を向上させることができる。
【００３９】
また、アンチモンを含有したものを用いてもよい。その場合は、アンチモンが亜鉛を配合したときと同じ役目を果たしている。つまり、アンチモンがバリア層の役目を果たして。銅との合金層の形成を阻害しているのである。アンチモンの配合比は、０．１〜１０％であることが望ましい。０．１ｗｔ％未満であると、固化した後のアンチモン合金の形成が少ないため、再溶解した際に、導電性バンプの流動することを抑えられない。そのために隣り合う別の導体層との接続が発生しやすい。また、導電性金属と導体回路の界面において、その一部分でアンチモン合金膜が形成されない箇所が発生してしまう。そのアンチモン合金膜非形成部分から、導電性金属の溶解、拡散が発生してしまう。
１０ｗｔ％を超えると、融点が高くなり、熱をかけたとしても溶解しにくくなる。そのために、導電性バンプ自体が硬くなってしまう。導体層とバイアホールを接触させたとき、その硬くなってしまうので、導体部分において、接触しないことや導体にクラックを発生したりするために、電気接続性や密着性が低下してしまうことがある。上述の範囲であれば、導電性バンプでの流動性を抑えて、導体との密着性も確保することができる。
【００４０】
それ以外にもＳｎ／Ｐｂ、Ｓｎ／Ａｇ、Ｓｎ／Ａｇ／Ｃｕ等の一般的に適用される半田ペーストもしくは導電性ペーストをなどを用いてもよい。
【００４１】
（片面回路基板の概要説明）
本発明に係る多層プリント配線板を構成する基本単位としての片面回路基板は、絶縁性基材として、完全に硬化した樹脂材料から形成される硬質の樹脂基材を用いることが望ましい。このような樹脂材料の採用によって、樹脂基材上に導体回路を形成するための銅箔を加熱プレスによって圧着させる際に、プレス圧による絶縁性基材の最終的な厚みの変動がなくなるので、バイアホールの位置ずれを最小限度に抑えて、ビアランド径を小さくできる。したがって配線ピッチを小さくして配線密度を向上させることができる。また、基材の厚みを実質的に一定に保つことができるので、後述するような充填バイアホール形成用の開口をレーザ加工によって形成する場合には、そのレーザ照射条件の設定が容易となる。
【００４２】
このような絶縁性樹脂基材として、ガラス布エポキシ樹脂基材、ガラス布ビスマレイミドトリアジン樹脂基材、ガラス布ポリフェニレンエーテル樹脂基材、アラミド不織布−エポキシ樹脂基材、アラミド不織布−ポリイミド樹脂基材から選ばれる硬質基材が使用されることが好ましく、ガラス布エポキシ樹脂基材が最も好ましい。それ以外にも、熱可塑性樹脂、ポリイミドなどの熱硬化性樹脂、感光性樹脂、光硬化性樹脂、それら樹脂複合体を用いることも可能である。
【００４３】
また、上記絶縁性基材の厚さは、２０〜６００μｍが望ましい。
その理由は、２０μｍ未満の厚さでは、強度が低下して取扱いが難しくなるとともに、電気的絶縁性に対する信頼性が低くなるからである。また、ザグリを形成させたときの形状保持性が低下してしまうときがあるからである。６００μｍを超えると、微細なバイアホール形成用開口が難くなると共に、基板そのものが厚くなるためである。
【００４４】
上記絶縁性基材の片面に形成される導体層あるいは導体回路は、絶縁性基材上に適切な樹脂接着剤を介して銅箔を貼付し、その銅箔をエッチング処理することによってそれぞれ形成される。
【００４５】
すなわち、上記導体層は、厚さが５〜５０μｍの銅箔を、半硬化状態を保持された樹脂接着剤層を介して絶縁性基材上に加熱プレスすることによって形成し、また導体回路は、銅箔を加熱プレスした後、銅箔面に感光性ドライフィルムを貼付するか、液状感光性レジストを塗布した後、所定の配線パターンを有するマスクを載置し、露光・現像処理することによってめっきレジスト層を形成し、その後、エッチングレジスト非形成部分の銅箔をエッチング処理することによって形成されるのが望ましい。
【００４６】
導体回路を形成させた後に、ルーター、レーザ、パンチングなどで開口を形成させる。その開口の大きさとして、個片である基板にした場合において、基板の面積に対して、１０〜７０％であることが望ましい。１０％未満では、ザグリの形成領域が小さいために、形成するメリットが小さくなる。７０％を超えると、プレスなどのおける強度が保てないし、外部端子の形成する領域が小さくなるので、実装するＩＣチップが制限される要因になってしまう。
【００４７】
上記銅箔の絶縁性基材上への加熱プレスは、適切な温度および加圧力のもとで行なわれ、より好ましくは、減圧下において行なわれ、半硬化状態の樹脂接着剤層のみを硬化することによって、銅箔を絶縁性基材に対してしっかりと接着され得るので、従来のプリプレグを用いた回路基板に比べて製造時間が短縮される。
このとき、ザグリを形成した場合には、ザグリ部分を保護するためとその界面部分における接着剤の流動を防止するために、保護フィルムを用いるなどして行う方が望ましい。
【００４８】
なお、このような絶縁性基材上への銅箔の貼付に代えて、絶縁性基材上に予め銅箔が貼付された片面銅張積層板を採用し、その片面銅張積層板を硫酸−過酸化水素、過硫酸塩、塩化第二銅、塩化第二鉄の水溶液から選ばれる少なくとも１種によりエッチング処理して導体回路を形成することもできる。
上記導体回路の各バイアホールに対応した表面には、導体回路の一部としてのランド（パッド）が、その口径が５０〜２５０μｍの範囲に形成されるのが好ましい。
また、バイアホールをスタックで積層する場合には、バイアホールの中心線からずらして形成させるほうが望ましい。それにより、スタック構造で伝達される応力を緩衝することができるのである。
【００４９】
上記導体回路の配線パターン表面に粗化層を形成し、回路基板相互を接合する接着剤層との密着性を改善し、剥離（デラミネーション）の発生を防止することが好ましい。
粗化処理方法としては、例えば、ソフトエッチング処理や、黒化（酸化）一還元処理、銅−ニッケルーリンからなる針状合金めっき（荏原ユージライト製：商品名インタープレート）の形成、メック社製の商品名「メックエッチボンド」なるエッチング液による表面粗化がある。
【００５０】
このような導体回路が形成された絶縁性樹脂基材の表面と反対側の表面から、導体回路に達するように形成されるバイアホール形成用開口は、パルスエネルギーが０．５〜１００ｍＪ、パルス幅が１〜１００μｓ、パルス間隔が０．５ｍｓ以上、ショット数が３〜５０の条件で照射される炭酸ガスレーザによって形成されることが好ましく、その開口径は、５０〜２５０μｍの範囲であることが望ましい。
その理由は、５０μｍ未満では開口に導電性物質を充填し難くなると共に、接続信頼性が低くなるからであり、２５０μｍを超えると、高密度化が困難になるからである。
【００５１】
このような炭酸ガスレーザによる開口形成の前に、絶縁性基材の導体回路形成面と反対側の面に樹脂フィルムを粘着させ、その樹脂フィルム上からレーザ照射を行うのが望ましい。
【００５２】
この樹脂フィルムは、バイアホール形成用の開口内をデスミア処理し、そのデスミア処理した後の開口内に電解めっき処理によって金属めっきを充填する際の保護マスクとして機能し、またバイアホールの金属めっき層の直上に突起状導体（導電性バンプ）を形成するための印刷用マスクとして機能する。
【００５３】
上記樹脂フィルムは、たとえば、粘着剤層の厚みが１〜２０μｍであり、フィルム自体の厚みが１０〜５０μｍであるＰＥＴフィルムから形成されるのが好ましい。
その理由は、ＰＥＴフィルムの厚さに依存して後述する突起状導体の高さが決まるので、１０μｍ未満の厚さでは突起状導体が低すぎて接続不良になりやすく、逆に５０μｍを超えた厚さでは、接続界面で突起状導体が拡がりすぎるので、ファインパターンの形成ができないからである。
【００５４】
上記バイアホール形成用開口内に導電性物質を充填してバイアホールを形成するには、めっき充填や導電性ペースト充填が望ましい。
充填工程をシンプルにして、製造コストを低減させ、歩留まりを向上させるためには、導電性ペーストの充填が適しているが、ペースト内の組成比（導電性金属、樹脂、硬化剤など）によっては硬化収縮が大きくなりすぎてしまうことがある。それよりも充填したときの形状や接続信頼性の点ではめっき充填が望ましい。
【００５５】
上記めっき充填は、電解めっき処理または無電解めっき処理のいずれによっても行うことができるが、電解めっき処理によって形成される金属めっき、たとえば、すず、銀、半田、銅／すず、銅／銀等の金属めっきが好ましく、とくに、電解銅めっきが最適である。
【００５６】
電解めっき処理により充填する場合は、上記絶縁性基材の銅箔貼付面（導体回路形成面）に予め保護フィルムを粘着させた状態で、絶縁性基材に形成された銅箔をめっきリードとして電解めっきを行う。この銅箔（金属層）は、絶縁性基材の一方の表面の全域に亘って形成されているため、電流密度が均一となり、バイアホール形成用開口を電解めっきにて均一な高さで充填することができる。
ここで、電解めっき処理の前に、非貫通孔内の金属層の表面を酸などで活性化処理しておくとよい。
【００５７】
また、電解めっきした後、開口縁から盛り上がった電解めっき（金属）を、ベルトサンダー研磨やバフ研磨等により除去して、平坦化することが望ましい。
【００５８】
さらに、めっき処理による導電性物質の充填の代わりに、導電性ペーストを充填する方法、あるいは電解めっき処理又は無電解めっき処理によって開口の一部を充填し、残存部分に導電ペーストを充填して行うこともできる。
上記導電性ペーストとしては、銅、スズ、金、銀、ニッケル、各種半田から選ばれる少なくとも１種以上の金属粒子からなる導電性ペーストを使用できる。
【００５９】
また、上記金属粒子としては、金属粒子の表面に異種金属をコーティングしたものも使用できる。具体的には銅粒子の表面に金、銀から選ばれる貴金属を被覆した金属粒子を使用することができる。
【００６０】
なお、導電性ペーストとしては、金属粒子に、エポキシ樹脂などの熱硬化性樹脂、ポリフェニレンスルフィド（ＰＰＳ）樹脂を加えた有機系導電性ペーストが望ましい。
【００６１】
上記レーザ加工によって形成された開口は、その孔径が２０〜１５０μｍの微細径であるため、導電ペーストを充填する場合には、気泡が残り易いので、電解めっきによる充填が実用的である。
【００６２】
上述した片面回路基板に形成されるバイアホールは、その配置密度が、ＬＳＩチップ等を搭載すべく外側に積層された片面回路基板については最も大きく、マザーボードに接続されるべく外側の他の片面回路基板については最も小さくなるように形成される、すなわち、積層される各回路基板に形成されるバイアホール間の距離は、ＬＳＩチップ等を搭載する側の回路基板からマザーボードに接続される側の回路基板に向かうにつれて大きくなるように形成されることが好ましく、このような構成によれば、配線の引き回し性が向上する。
【００６３】
本発明による多層プリント配線板を製造する上で、積層される基本単位となる片面回路基板には、バイアホール上に突起状導体、すなわち導電性バンプを設けて、他の片面回路基板との電気的接続を確保するように構成することが望ましい。
この導電性バンプは、レーザ照射によって形成された保護フィルムの開口内に、めっき充填または導電性ペーストを充填することによって形成されることが望ましい。
【００６４】
上記めっき充填は、電解めっき処理または無電解めっき処理のいずれによっても行うことができるが、電解めっき処理が望ましい。
電解めっきとしては、銅、金、ニッケル、スズ、各種半田等の低融点金属を使用できるが、スズめっき又は半田めっきが最適である。
【００６５】
上記導電性バンプの高さとしては、３〜６０μｍの範囲が望ましい。この理由は、３μｍ未満では、バンプの変形により、バンプの高さのばらつきを許容することができず、また、６０μｍを越えると抵抗値が高くなる上、バンプを形成した際に横方向に拡がってショートの原因となるからである。
【００６６】
上記導電性バンプを導電性ペーストの充填によって形成する場合には、バイアホールを形成する電解めっきの高さのばらつきは、充填される導電性ペースト量を調整することにより是正され、多数の導電性バンプの高さを揃えることができる。
この導電性ペーストからなるバンプは、半硬化状態であることが望ましい。導電性ペーストは、半硬化状態でも硬く、熱プレス時に軟化した有機接着剤層を貫通させることができるからである。また、熱プレス時に変形して接触面積が増大し、導通抵抗を低くすることができるだけでなく、バンプの高さのばらつきを是正することができるからである。
【００６７】
この他に、例えば、導電性ペーストを所定位置に開口の設けられたメタルマスクを用いてスクリーン印刷する方法、低融点金属である半田ペーストを印刷する方法の他、半田溶融液に浸漬する方法、無電解もしくは電解めっきによって導電性バンプを形成することができる。
上記低融点金属としては、Ｓｎ−Ａｇ系半田、Ｓｎ−Ｓｂ系半田、Ｓｎ−Ｐｂ系半田、Ｓｎ−Ｐｂ−Ｃｕ系半田、Ｓｎ−Ｃｕ系半田、Ａｇ−Ｓｎ−Ｃｕ系半田、Ｉｎ−Ｃｕ系半田、Ｓｎ−Ｃｕ−Ｚｎ等のＣｕを配合したものを用いることがよい。具体的なものとしては、Ｓｎ／Ｐｂ／Ｃｕ、Ｓｎ／Ｃｕ、Ｓｎ／Ａｇ／Ｃｕ、Ｓｎ／Ａｇ／Ｉｎ／Ｃｕ、Ｓｎ／Ｃｕ／Ｚｎ、Ｓｎ／Ｚｎ、Ｓｎ／Ｓｂ、Ｓｎ／Ｓｂ／Ｉｎ等あるいはスズ、鉛などの金属が挙げられる。基本的には、半田内にＣｕ、ＺｎあるいはＳｂが配合されたものを用いることが望ましい。導電性ペーストの流動性を抑えることができ、高温高湿条件下やヒートサイクル条件下などの信頼性試験においても他のものよりも電気的な接続性や信頼性で優れているのである。
【００６８】
本発明にかかる多層プリント配線板は、上述したような、絶縁性基材の片面に導体回路が形成されてなる片面回路基板の複数枚が、所定の方向に積層されてなり、それらの片面回路基板のうち、内側に配置された片面回路基板の導電性バンプ側の表面に対して、一面がマット処理されてなる銅箔が、そのマット面を対向させた状態で圧着され、かつエッチング処理によって所定の配線パターンを有する導体回路に形成されている。
【００６９】
上記銅箔のマット面は、それ自体公知であるエッチング処理や、無電解めっき処理、酸化還元処理等によって形成することが望ましく、特に、エッチング処理によって形成することが望ましい。
上記エッチング処理としては、塩化第二銅、塩化第二鉄、過硫酸塩類、過酸化水素／硫酸、アルカリエッチャント、有機酸と第二銅錯体等の薬液を主剤としたエッチング液があり、
上記無電解めっき処理としては、銅、ニッケル、アルミなどの単層の無電解めっき、置換めっき、銅−ニッケル−リンなどの複合めっきなどがあり、
上記酸化還元処理としては、黒化浴とナトリウムなどのアルカリ浴である還元浴で行う処理がある。
【００７０】
上記マット処理された銅箔と絶縁性樹脂基材との間の密着性は、樹脂粘度や、銅箔の厚さ、加熱プレス圧等によっても異なるが、絶縁性樹脂基材が硬質の樹脂基材であり、銅箔の厚さが、５〜５０μｍの範囲である場合には、銅箔のマット面の粗面度は、０．１〜５μｍの範囲であり、温度は、１２０〜２５０℃で、加熱プレス圧は、１〜１０Ｍｐａの範囲であり、その結果としてのピール強度は、０．６〜１．４Ｋｇ／ｃｍ２の範囲であることが望ましい。
【００７１】
上記銅箔のマット面は、片面回路基板の導電性バンプ側の面だけでなく、その面から突出する導電性バンプに対しても圧着されるので、その銅箔をエッチング処理して形成される導体回路と導電性バンプ側の面との間およびその導体回路と導電性バンプとの間の接合性が向上する。
【００７２】
一般的に、片面回路基板を同一方向に多層に積層する場合には、めっき液や洗浄液などに浸漬した後、乾燥やアニールなどの加熱工程を繰り返すため、金属層である導体回路が存在しない部分に加わる応力が緩衝されないために、基板自体が反ってしまい、そのために、導体回路の破断、断線、バイアホール部分での接続不良や充填金属の剥離などが発生してしまい、電気接続性と信頼性に低下を引き起こしてしまうことがある。
【００７３】
しかしながら、本願発明のように、同一方向に積層された複数の片面回路基板と銅箔とを加熱プレスによって一体化した後に、銅箔をエッチング処理して導体回路を形成し、その導体回路形成面に対して、上記方向とは反対方向に他の片面回路基板を積層して加熱プレスによって一体化される。
この場合には、より内側に位置する片面回路基板の導電性バンプ側の面に対して銅箔のマット面が圧着され、その銅箔をエッチング処理して形成した導体回路は、それに対して積層される他の片面回路基板の導電性バンプに接合されるべき導体パッドを少なくとも有する所望の配線パターンに形成することができる。
【００７４】
したがって、基板の導電性バンプ側の面に対する導体回路のピール強度やプル強度が十分に確保され、加熱プレスによるバイアホールに対する導体パッドの位置ずれを防止することができるので、確実な電気的接続を行うことができる。
【００７５】
また、この場合には、加熱プレスを２回行うことが望ましい。正確なスケールファクターを必要とするが、高いピール強度やプル強度を得ることができる。
【００７６】
上記導体回路を形成する銅箔のマット面に対して、スズ、亜鉛、ニッケル、リンから選ばれる少なくとも１種類の保護膜または金や白金等の貴金属からなる保護膜を被覆形成してもよい。
このような保護膜の膜厚は、０．０１〜３μｍの範囲が望ましい。その理由は、０．０１μｍ 未満では、マット面の微細な凹凸を完全に被覆できないことがあり、３μｍを越えると、形成したマット面の凹部に保護膜が充填されて、マット処理効果が相殺されてしまうことがあるからである。特に好ましい膜厚は、０．０３〜１μｍの範囲である。
【００７７】
上記保護膜のうち、スズからなる保護膜は、無電解置換めっきによって析出する薄膜層として形成でき、マット面との密着性にも優れることから、最も有利に適用することができる。
【００７８】
このような含スズめっき膜を形成するための無電解めっき浴は、ホウフッ化スズ−チオ尿素液または塩化スズ−チオ尿素液を使用し、そのめっき処理条件は、２０℃前後の室温において約５分とし、５０℃〜６０℃程度の高温において約１分とすることが望ましい。
このような無電解めっき処理によれば、銅パターンの表面にチオ尿素の金属錯体形成に基づく銅−スズ置換反応が起き、スズ薄膜層が形成される。銅−スズ置換反応であるため、凹凸形状を破壊することなくマット面を被覆できる。
【００７９】
また、スズ等の金属に代えて使用することができる貴金属は、金あるいは白金であることが望ましい。これらの貴金属は、銀などに比べて粗化処理液である酸や酸化剤に冒されにくく、またマット面を容易に被覆できるからである。ただし、貴金属は、コストが嵩むために、高付加価値製品にのみ使用されることが多い。このような金や白金の被膜は、スパッタ、電解あるいは無電解めっきにより形成することができる。
【００８０】
このような被覆層を設けることによって、マット面の濡れ性が均一となり、バイアホールに対応して形成された導電性バンプとの接合性が向上させるだけでなく、樹脂絶縁層を構成する芯材に含浸されている樹脂との接合性も向上させることができるため、電気的接続性と接続信頼性が大幅に改善される。
【００８１】
上記積層・加熱プレスにより形成された多層プリント配線板は、外側の回路基板の表面を覆ってソルダーレジスト層を設けることができる。
そのソルダーレジスト層は、主として熱硬化性樹脂や感光性樹脂から形成され、回路基板上のバイアホール位置に対応した個所に開口が形成され、その開口から露出する導体回路（導体パッド）上に外部端子である半田バンプや、半田ボール、Ｔ形の導電性ピン等の半田体が形成される。外部端子は、両面に形成されるのである。
【００８２】
また、外側に位置する回路基板のうち、マザーボードに接続される側にある下層にある他の回路基板については、バイアホールの直上に位置して、たとえば、４２アロイやリン青銅等の金属材料から形成されたＴ形の導電性ピンや、たとえば、金、銀、半田等の金属材料から形成された導電性ボールを設けることができる。
【００８３】
【発明の実施の形態】
［第１実施形態］
まず、本発明の第１実施形態に係る片面回路基板を積層してなる多層プリント配線板の構成について図１及び図２を参照して説明する。
図１（Ａ）は、パッケージ基板を構成する多層プリント配線板１００の構成を示し、図１（Ｂ）は該多層プリント配線板１００にＩＣチップ７０を実装した状態を示している。図２（Ａ）は、図１（Ａ）に示す多層プリント配線板のＩＣチップ７０を樹脂モールドした状態を、図２（Ｂ）は、ＩＣチップ７０を実装した多層プリント配線板１００にＩＣモジュール１２０を積層した状態を示している。
【００８４】
図１（Ａ）に示すように多層プリント配線板１００は、２層の片面回路基板Ａ、片面回路基板Ｂを積層して成る。片面回路基板Ａの上面及び片面回路基板Ｂの下面にはソルダーレジスト層４０が被覆されている。上層の片面回路基板Ａの中央部には、ＩＣチップを収容するための開口（ザグリ部）１０ａが形成されている。片面回路基板Ａの上面には、導体回路３６及びボンディングパッド３６ａが形成されており、該導体回路３６上のソルダーレジスト層４０の開口４４にＩＣモジュール接続用のＢＧＡ５６が配置されている。また、該導体回路３６及びボンディングパッド３６ｐ下に、絶縁性基材１０を貫通する開口１６にバイアホール１８が形成されている。バイアホール１８の下端には、下層の片面回路基板Ｂの導体回路２８と接続するための半田バンプ２４が配置されている。該片面回路基板Ａと、下層の片面回路基板Ｂとは、接着剤層２６を介して接続されている。下層の片面回路基板Ｂの上面中央には、ＩＣチップ７０の放熱のための金属層２８ａが設けられている。金属層２８ａの下方には、放熱用のバイアホール１８ａが設けられている。下層の片面回路基板Ｂの上面の導体回路２８の下方には、回路接続用のバイアホール１８が設けられている。下層の片面回路基板Ｂの半田バンプ２４には、導体回路３８が接続され、該導体回路３８には、ＢＧＡ５６が取り付けられている。図１（Ｂ）の平面図を図３（Ｂ）に、図１（Ｂ）に示す多層プリント配線板のソルダーレジスト層形成前の状態を図３（Ａ）に示す。図３（Ａ）に示すように、バイアホール１８直上の導体回路３６は円形に形成され、バイアホール１８に直接接続されるボンディングパッド３６ｐは、矩形に形成されており、図３（Ｂ）に示すようにボンディングパッド３６ｐは、ソルダーレジスト層４０の楕円形状の開口４４ａにより一部が露出されている。ここで、第１実施形態では、開口４４ａの形状を楕円としたが、この形状は、円形でも、小判形状でも、多角形でも、更には、図４（Ｂ）に示すように、全てのボンディングパッド３６の先端を露出させる４角形であってもよい。
【００８５】
図１（Ｂ）に示すように、多層プリント配線板１００の開口１０ａ内であって、上記金属層２８ａの上には、ＩＣチップ７０が収容される。ＩＣチップ７０は、ワイヤー７２により、多層プリント配線板側ソルダーレジスト層４０の開口４４ａ下のボンディングパッド３６ｐと接続が取られる。図１（Ｂ）の平面図を図４（Ａ）に示す。
【００８６】
図２（Ａ）に示すようにＩＣチップ７０と開口１０ａには、樹脂７４によりモールドがなされている。
【００８７】
図２（Ｂ）に示すように、多層プリント配線板１００の表面側のＢＧＡ５６には、端子１３２を介してＩＣモジュール１２０が接続される。一方、多層プリント配線板の裏面側のＢＧＡ５６は、図示しないプリント配線板等に接続される。ＩＣモジュール１２０は、端子板１３０上に載置されたＩＣチップ１２２を樹脂１２４でモールドしてなり、ＩＣチップ１２２と端子板１３０の端子１３２とは、ワイヤー１２８でボンディング接続されている。
【００８８】
第１実施形態の多層プリント配線板１００では、非貫通孔に充填された導電性材料からなるバイアホール１８にボンディングパッド３６ｐを直接接続してある。即ち、導体回路（ボンディングパッド）３６ｐに至る非貫通孔に導電性材料を充填することで、導体回路（ボンディングパッド）３６ｐと導電性材料（バイアホール）１８とを接続してあるので、図２１を参照して上述した従来技術と異なり、導電性材料（バイアホール）と導体回路（ボンディングパッド）とをバイアホールランドを介することなく接続できる。ボンディングパッドの線幅よりも直径の大きなバイアホールランドを用いないため、配線密度を高めることができる。
【００８９】
また、第１実施形態の多層プリント配線板１００は、表面及び裏面にＢＧＡ５６が配置されているため、その両面に別のプリント配線板などを接続することが可能となる。例えば、表面のＢＧＡ５６を介してＩＣモジュール１２０を実装した状態で、裏面のＢＧＡ５６を介してプリント配線板に接続することができる。また、実装されるＩＣモジュールの形態の自由度が増す。
【００９０】
また、別の見方をすれば、該多層プリント配線板に形成される回路は、該基板上に実装されたＩＣチップ７０に接続させ外部へと引き出されている回路（ＰＧＫ回路）と、ＩＣモジュール１２０に接続され該多層プリント配線板を介して外部へ引き出される回路（インターポーザ回路）との２種類が混在している。インターポーザとＰＫＧ基板の役目を一枚で果たすことができ、小型化、高機能化を可能にする。また、この場合、多層プリント配線板１００あるいはＩＣモジュール１２０で不良を引き起こしたとしても、多層プリント配線板にＩＣモジュール１２０を取り付ける前に対応できる。ＩＣモジュール１２０を設計変更（例えば、メモリーであれば容量を変更した等の場合を意味する）したとしても、容易に適応することができる。
【００９１】
ザグリ１０ａが形成されていることから、その実装エリアにおける厚み（多層プリント配線板１００にＩＣチップ７０を実装した状態での厚み）を薄くすることができる。さらに、ＩＣを多層化して実装しても封止樹脂を含めた基板自体の総厚みを薄くすることもできる。
【００９２】
第１実施形態では、表面のＢＧＡ５６およびパッド３６ｐの直下には、裏面のＢＧＡ５６が重ならないように配置されている。即ち、図２に示すように、ＢＧＡ５６を取り付けるバイアホール１８の中心線Ｘ１と、裏面のＢＧＡ５６を取り付けるバイアホール１８の中心線Ｘ２とがずれるように配置されている。即ち、表面のＢＧＡ５６およびパッドの接続領域の直下に、裏面のＢＧＡ５６の接続領域が重ならないように配置されている。ＢＧＡ５６は、導電性接続ピン等の外部端子に比べると接続箇所が小さく、応力が集中しやすい。また、他のプリント配線板との材料等の熱膨張率が異なると、熱が加わるなどの外的な要因により応力が発生し、その応力が、外部端へと伝達されるからである。そのために、発生した応力が基板にも伝えられる。このとき、両面のＢＧＡ５６が重なり合うように形成されていれば、応力が反対面へ伝わる。そのために、反対面での接続不良を引き起こすことがある。しかしながらＢＧＡ５６が重なっていないと、その応力が緩衝されるので、接続に不具合を引き起こしにくくなるのである。
【００９３】
第１実施形態では、ＩＣチップ１２２は発熱量の小さいメモリであり、ＩＣチップ７０は発熱量の多いロジックＩＣである。このＩＣチップ７０の直下に金属層２８ａを設けて、該金属層２８ａにバイアホール１８ａを介してＢＧＡ５６に接続させる。その構成にすることにより、ＢＧＡ５６に接続されたプリント配線板側へ熱を効率よく伝達させ、放熱することができるのである。
【００９４】
図１５（Ａ）は、第１実施形態の改変例に係る多層プリント配線板の断面図であり、図１５（Ｂ）は平面図である。この改変例では、パッド３６ｐが千鳥状に配置されている。
【００９５】
図１６は、第１実施形態の改変例に係る多層プリント配線板の断面図であである。この改変例のように、ＩＣチップ１２２Ａの上に、スタック状にＩＣチップ１２２Ｂを載置することも可能である。
【００９６】
以下、本発明にかかる多層プリント配線板を製造する方法の一例について、添付図面を参照にして具体的に説明する。
（１） 本発明にかかる多層プリント配線板を製造するに当たって、それを構成する基本単位としての片面回路基板１０Ａは、絶縁性基材１０の片面に銅箔１２が貼付けられたものを出発材料として用いる（図５（Ａ））。
【００９７】
この絶縁性基材は、たとえば、ガラス布エポキシ樹脂基材、ガラス布ビスマレイミドトリアジン樹脂基材、ガラス布ポリフェニレンエーテル樹脂基材、アラミド不織布−エポキシ樹脂基材、アラミド不織布−ポリイミド樹脂基材から選ばれる硬質な積層基材が使用され得るが、ガラス布エポキシ樹脂基材が最も好ましい。
【００９８】
上記絶縁性基材１０の厚さは、２０〜６００μｍが望ましい。その理由は、２０μｍ未満の厚さでは、強度が低下して取扱が難しくなるとともに、電気的絶縁性に対する信頼性が低くなり、６００μｍを超える厚さでは微細なバイアホールの形成および導電性ペーストの充填が難しくなるとともに、基板そのものが厚くなるためである。
【００９９】
また銅箔１２の厚さは、５〜１８μｍが望ましい。その理由は、後述するようなレーザ加工を用いて、絶縁性基材にバイアホール形成用の開口を形成する際に、薄すぎると貫通してしまうからであり、逆に厚すぎるとエッチングにより、微細な線幅の導体回路パターンを形成し難いからである。
【０１００】
上記絶縁性基材１０および銅箔１２としては、特に、エポキシ樹脂をガラスクロスに含潰させてＢステージとしたプリプレグと、銅箔とを積層して加熱プレスすることにより得られる片面銅張積層板を用いることが好ましい。その理由は、銅箔がエッチングされた後の取扱中に、配線パターンやバイアホールの位置がずれることがなく、位置精度に優れるからである。
【０１０１】
（２） 次に、絶縁性基材の銅箔が貼付けられた表面と反対側の表面に、透明な保護フィルム１４を貼付ける（図５（Ｂ））。
この保護フィルム１４は、粘着剤層の厚みが１〜２０μｍ、フィルム自体の厚みが１０〜５０μｍであるようなポリエチレンテレフタレート（ＰＥＴ）フィルムが使用される。
【０１０２】
（３） 次いで、絶縁性基材上に貼付けられたＰＥＴフィルム１４上から炭酸ガスレーザ照射を行って、ＰＥＴフィルムを貫通して、絶縁性基材１０の表面から銅箔（あるいは導体回路パターン）１２に達する開口１６を形成する（図５（Ｃ））。
このレーザ加工は、パルス発振型炭酸ガスレーザ加工装置によって行われ、その加工条件は、パルスエネルギーが０．５〜１００ｍＪ、パルス幅が１〜１００μｓ、パルス間隔が０．５ｍｓ以上、ショット数が３〜５０の範囲内であることが望ましい。
このような加工条件のもとで形成され得るビア形成用開口１６の口径は、５０〜２５０μｍであることが望ましい。
なお、上記保護フィルムは、後述するような半田バンプを導電性ペーストの印刷によって形成する場合には、その印刷用マスクとして使用され得る。この場合、半田として、Ｃｕ、ＺｎもしくはＳｂが配合されたものを用いることが望ましい。Ｓｎ／Ｐｂと比較すると融点が高いこととペースト自体の流動性が小さいことから、隣り合う別の導体回路とのショート（短絡）を引き起こしにくい。そのため、電気接続性や信頼性が向上されるからである。しかしながら、Ｓｎ／Ｐｂ、Ｓｎ／Ａｇなどの一般的に用いられている半田ペーストや銅、金などの金属粒子からなる導電性ペーストを用いてもよい。
【０１０３】
（４）前記（３）の工程で形成された開口１６の側面および底面に残留する樹脂残滓を除去するために、デスミア処理を行う。
このデスミア処理は、酸素プラズマ放電処理、コロナ放電処理、紫外線レーザ処理またはエキシマレーザ処理等の乾式処理によって行われることが望ましい。
【０１０４】
（５）次に、デスミア処理した基板１０の銅箔１２面に対して、めっき保護フィルムとしてのＰＥＴフィルム１５を貼付した後（図５（Ｄ））、銅箔１２をめっきリードとする電解銅めっき処理を施して、開口内に電解銅めっきを充填して、充填バイアホール１８を形成する（図５（Ｅ））。
なお、電解銅めっき処理の後、基板に貼付したＰＥＴフィルム１５を剥離させ、開口の上部に盛り上がった電解銅めっきを、ベルトサンダー研磨やバフ研磨等によって除去して平坦化させてもよい（図６（Ａ））。
【０１０５】
（６）上記（５）の電解銅めっき処理を施した後、銅めっき１８をめっきリードとする電解半田（Ｓｎ／ＣｕなどのＣｕ、ＺｎあるいはＳｂが含有したもの全てが該当する。）めっき処理を施して、電解半田めっきからなる突起状導体、すなわち、導電性バンプ２４を電解銅めっき１８表面から僅かに突出するように形成する（図６（Ｂ））。
【０１０６】
（７） 次いで、絶縁性基材１０の導電性バンプ２４を含んだ表面に樹脂接着剤を塗布して接着剤層２６を形成した後、絶縁性基材１０の銅箔１２上に貼付したＰＥＴフィルムを剥離させる（図６（Ｃ））。
このような樹脂接着剤は、例えば、絶縁性基材の導電性バンプを含んだ表面全体または導電性バンプを含まない表面に塗布され、乾燥化された状態の未硬化樹脂からなる接着剤層として形成される。この接着剤層は、取扱が容易になるため、プレキュアしておくことが好ましく、その厚さは、５〜５０μｍの範囲が望ましい。
【０１０７】
前記接着剤層は、有機系接着剤からなることが望ましく、有機系接着剤としては、エポキシ樹脂、ポリイミド樹脂、熱硬化型ポリフェノレンエーテル（ＰＰＥ）、エポキシ樹脂と熱可塑性樹脂との複合樹脂、エポキシ樹脂とシリコーン掛脂との複合樹脂、ＢＴレジンから選ばれる少なくとも１種の樹脂であることが望ましい。
有機系接着剤である未硬化樹脂の塗布方法は、カーテンコータ、スピンコータ、ロールコータ、スプレーコート、スクリーン印刷などを使用できる。また、接着剤層の形成は、接着剤シートをラミネートすることによってもできる。
【０１０８】
このとき、２種類の片面回路基板を作成する。
１つは、基板にルーターやパンチング等により、開口１０ａを有する片面回路基板（以下片面回路基板Ａと称する）である（図６（Ｄ））。
もう一つは、開口を有さない後述する片面回路基板（以下片面回路基板Ｂと称する）である。
【０１０９】
上記（１）〜（７）の工程にしたがって作製された片面回路基板Ａは、ルーター、パンチング、レーザ等により、基板内に開口を有するものを形成する。形成するエリアは実装するＩＣチップの面積の３％以上の面積で形成される。２％未満では、ＩＣチップのアライメント等の不可避的な位置ズレに対する許容がなくなるため、ＩＣチップを実装することができないからである。また、実装するために領域も確保されないからである。
絶縁性基材の一方の表面に導体層としての銅箔を有し、他方の表面から銅箔に達する開口に充填バイアホールを有するとともに、その充填バイアホール上に半田めっきからなる半田バンプを形成し、さらに半田バンプを含んだ絶縁性基材の表面に接着剤層を有して形成され、本発明にかかる多層プリント配線板を作製する際に、上層に位置して積層される回路基板、またはマット面を有してなる銅箔とともに両面回路基板を形成する回路基板として採用されることが望ましい。
【０１１０】
次に、上記片面回路基板Ａの下層に積層される他の片面回路基板Ｂを作製する。
（８） まず、上記（１）〜（６）の工程と同様に処理した後（図７（Ａ）〜（Ｇ）参照）、絶縁性基材１０の半田バンプ２４形成面に、エッチング保護フィルム２５を貼付け（図８（Ａ））、銅箔１２を所定の回路パターンのマスクで披覆した後、エッチング処理を施して、導体回路（ビアランドを含む）２８及びＩＣチップ直下の放熱板として機能する導体層２８ａを形成する（図８（Ｂ））。
【０１１１】
この処理工程においては、先ず、銅箔の表面に感光性ドライフィルムレジストを貼付した後、所定の回路パターンに沿って露光、現像処理してエッチングレジストを形成し、エッチングレジスト非形成部分の金属層をエッチングして、ビアランドを含んだ導体回路パターンを形成する。
このエッチング液としては、硫酸一過酸化水素、過硫酸塩、塩化第二銅、塩化第二鉄の水溶液から選ばれる少なくとも１種の水溶液が望ましい。
【０１１２】
上記銅箔をエッチングして導体回路２８を形成する前処理として、ファインパターンを形成しやすくするため、あらかじめ、銅箔の表面全面をエッチングして厚さを１〜１０μｍ、より好ましくは２〜８μｍ程度まで薄くすることができる。
導体回路の一部としてのビアランドは、その内径がバイアホール口径とほぼ同様であるが、その外径は、５０〜２５０μｍの範囲に形成されることが好ましい。
【０１１３】
（９） 上記（８）で形成した導体回路の表面に対して、無電解めっき処理によってスズ等の薄膜層２９を形成してもよい（図８（Ｃ））。
このような含スズめっき膜を形成するための無電解めっき浴は、ホウフッ化スズ−チオ尿素液または塩化スズ−チオ尿素液を使用し、そのめっき処理条件は、２０℃前後の室温において約５分とし、５０℃〜６０℃程度の高温において約１分とすることが望ましい。
このような無電解めっき処理によれば、銅パターンの表面にチオ尿素の金属錯体形成に基づく銅−スズ置換反応が起き、厚さ０．０１〜１μｍのスズ薄膜層が形成される。
【０１１４】
なお、上記（７）の工程で形成した導体回路２８の表面に対して必要に応じて粗化処理を施し、その粗化層上に上記（８）の工程で形成したスズ層を形成することもできる。
また、スズ層に代えて、亜鉛、ニッケル、リンから選ばれる少なくとも１種類からなる保護膜または金や白金等の貴金属からなる保護膜で被覆するのが望ましい。
上記粗化処理は、多層化する際に、接着剤層との密着性を改善し、剥離（デラミネーション）を防止するためである。
粗化処理方法としては、例えば、ソフトエッチング処理や、黒化（酸化）一還元処理、銅−ニッケルーリンからなる針状合金めっき（荏原ユージライト製：商品名インタープレート）の形成、メック社製の商品名「メックエッチボンド」なるエッチング液による表面粗化がある。
【０１１５】
上記粗化層の形成は、エッチング液を用いて形成されるのが好ましく、たとえば、導体回路の表面を第二銅錯体と有機酸の混合水溶液からエッチング液を用いてエッチング処理することによって形成することができる。かかるエッチング液は、スプレーやバブリングなどの酸素共存条件下で、銅導体回路パターンを溶解させることができ、反応は、次のように進行するものと推定される。
Ｃｕ＋Ｃｕ（ＩＩ）Ａｎ →２Ｃｕ（Ｉ）Ａｎ／２
２Ｃｕ（Ｉ）Ａｎ／２ ＋ｎ／４Ｏ２ ＋ｎＡＨ （エアレーション）→２Ｃｕ（ＩＩ）Ａｎ ＋ｎ／２Ｈ２Ｏ
式中、Ａは錯化剤（キレート剤として作用）、ｎは配位数を示す。
【０１１６】
上式に示されるように、発生した第一銅錯体は、酸の作用で溶解し、酸素と結合して第二銅錯体となって、再び銅の酸化に寄与する。本発明において使用される第二銅錯体は、アゾール類の第二銅錯体がよい。この有機酸−第二銅錯体からなるエッチング液は、アゾール類の第二銅錯体および有機酸（必要に応じてハロゲンイオン）を、水に溶解して調製することができる。
このようなエッチング液は、たとえば、イミダゾール銅（ＩＩ）錯体 １０重量部、グリコール酸 ７重量部、塩化カリウム ５重量部を混合した水溶液から形成される。
また、粗化処理や被覆層を形成することなく、片面回路基板Ｂを作成してもよい。
【０１１７】
（１０） 次いで、半田バンプを含んだ絶縁性基材１０の表面から保護フィルム２５を剥離させた後、その絶縁性基材の表面に樹脂接着剤３２を塗布する（図８（Ｄ））。
このような樹脂接着剤は、例えば、絶縁性基材の半田バンプを含んだ表面全体または半田バンプを含まない表面に塗布され、乾燥化された状態の未硬化樹脂からなる接着剤層として形成される。この接着剤層は、取扱が容易になるため、プレキュアしておくことが好ましく、その厚さは、５〜５０μｍの範囲が望ましい。
【０１１８】
前記接着剤層は、有機系接着剤からなることが望ましく、有機系接着剤としては、エポキシ樹脂、ポリイミド樹脂、熱硬化型ポリフェノレンエーテル（ＰＰＥ）、エポキシ樹脂と熱可塑性樹脂との複合樹脂、エポキシ樹脂とシリコーン掛脂との複合樹脂、ＢＴレジンから選ばれる少なくとも１種の樹脂であることが望ましい。
有機系接着剤である未硬化樹脂の塗布方法は、カーテンコータ、スピンコータ、ロールコータ、スプレーコート、スクリーン印刷などを使用できる。また、接着剤層の形成は、接着剤シートをラミネートすることによってもできる。
【０１１９】
上記（８）〜（１０）の工程にしたがって作製された片面回路基板Ｂは、絶縁性基材１０の一方の表面に導体回路を有し、他方の表面には半田めっきからなる半田バンプ２４を有し、さらに半田バンプ２４を含んだ絶縁性基材の表面に他の絶縁性基材との接着用の接着剤層２６、または、銅箔との接着用の接着剤層３２を有して形成される。
【０１２０】
（１１） 上記片面回路基板Ａの導電性バンプ側の面を下方に向け、その面に対して片面回路基板Ｂを同一方向に積層すると共に、片面回路基板Ｂの半田バンプ２４側の表面に対して、表面粗さが１．０μｍのマット面を有する厚さが５〜１８μｍの銅箔３０を、そのマット面を対向させた状態で積層し（図９（Ａ））、加熱温度１５０〜２００℃、加圧力１〜１０ＭＰａの条件のもとで、加熱プレスして、片面回路基板Ａと片面回路基板Ｂとを一体化する（図９（Ｂ））。
【０１２１】
このとき、片面回路基板Ａの開口１０ａ内には、金属や樹脂フィルムなどをプレス板間に挟みこむ。それにより接着剤の流出を防止するためとプレス時の位置ズレと圧力に不均一になることを回避するために有効である。この場合、何も入れなくてもよいし、凸部を有する当て板を置くだけでもよい。
【０１２２】
このような加熱プレスは、より好ましくは、減圧下において行なわれ、未硬化状態の樹脂接着剤層２６を硬化させることによって、片面回路基板Ａと片面回路基板Ｂとが接着される。接着剤層３２を硬化させることにより銅箔３０を接着させる。
【０１２３】
（１２） 上記（１１）において一体化された回路基板の上層の銅箔１２と下層の銅箔３０を、エッチング処理することによって、多層プリント配線板の上層および下層に導体回路３６および導体回路３８（バイアホールランド、パッド３６ａを含む）を形成する（図９（Ｃ）参照）。
【０１２４】
この処理工程においては、先ず、銅箔１２および銅箔３０の表面に感光性ドライフィルムレジストを貼付した後、所定の回路パターンに沿って露光、現像処理してエッチングレジストを形成し、エッチングレジスト非形成部分の金属層をエッチングして、バイアホールランドを含んだ導体回路３６および導体回路３８を形成する。
【０１２５】
（１３） 次に、片面回路基板ＡおよびＢの外側にソルダーレジスト層４０をそれぞれ形成する（図１０（Ａ））。この場合、回路基板ＡよびＢの外表面全体にソルダーレジスト組成物を塗布し、その塗膜を乾燥した後、この塗膜に、開口部を描画したフォトマスクフィルムを載置して露光、現像処理することにより、導体回路３６直上に位置する半田パッド部分を露出させた開口４４、ボンディングパッド３６ｐの所定位置を露出させた開口４４ａをそれぞれ形成する。それ以外にもフィルムを貼り付けて、露光、現像処理もしくはレーザで開口させてもよい。
【０１２６】
（１４） 上記（１３）の工程で得られたソルダーレジストの開口からバイアホール直上に露出した半田パッド（開口４４、４４ａ）部分に、外部端子である導電性バンプ、導電性ボールあるいは導電性ピンを配設、ボンディングを行う前に、各半田パッド部上に「ニッケル５２−金５４」からなる金属層を形成することが好ましい（図１０（Ｂ））。
【０１２７】
このニッケル層５２の厚みは１〜７μｍが望ましく、金層５４の厚みは０．０１〜０．０６μｍが望ましい。この理由は、ニッケル層は、厚すぎると抵抗値の増大を招き、薄すぎると剥離しやすいからである。一方金層は、厚すぎるとコスト増になり、薄すぎると半田体との密着効果が低下するからである。スズもしくは貴金属層の単層を形成してもよい。
【０１２８】
（１５） 上記半田パッド部上に設けたニッケル−金からなる金属層上に、半田体を供給し、この半田体の溶融・固化によって外部端子である導電性バンプを形成し、あるいは導電性ボールまたは導電性ピンを半田パッド部に接合して、多層回路基板を形成する（図１（Ａ））。
【０１２９】
上記半田体の供給方法としては、半田転写法や印刷法を用いることができる。ここで、半田転写法は、プリプレグに半田箔を貼合し、この半田箔を開口部分に相当する箇所のみを残してエッチングすることにより、半田パターンを形成して半田キャリアフィルムとし、この半田キャリアフィルムを、基板のソルダーレジスト開口部分にフラックスを塗布した後、半田パターンがパッドに接触するように積層し、これを加熱して転写する方法である。
【０１３０】
一方、印刷法は、パッドに相当する箇所に開口を設けた印刷マスク（メタルマスク）を基板に載置し、半田ペーストを印刷して加熱処理する方法である。半田としては、スズ−銀、スズ−インジウム、スズ−亜鉛、スズ−ビスマス、スズ−アンチモンなどが使用できる。それらの融点は、導電性バンプの融点よりも低いことが望ましい。
【０１３１】
すなわち、ソルダーレジスト層の開口から露出するそれぞれの半田パッド上に適切な半田体を供給して導電性バンプを形成したり、導電性ボールまたは導電性のＴピンを接続するように構成する。
【０１３２】
なお、導電性ボール５６やＴピンを接続する半田材料としては、導電性バンプの融点よりも融点の高いスズ／アンチモン半田、スズ／銀半田、スズ／銀／銅半田などを用いることが好ましい。
【０１３３】
得られた多層プリント配線板の開口１０ａにＩＣチップ７０を収容し、ＩＣチップ７０の端子７１とボンディングパッド３６ｐとをワイヤー７２によりワイヤーボンディングする（図１（Ｂ））。その後、開口１０ａ及びＩＣチップ７０を樹脂７４によりモールドする（図２（Ａ））。このようにしてＩＣチップ７０を実装した多層プリント配線板１００に対して、ＩＣモジュール１２０をＢＧＡ５６を介して接続させる（図２（Ｂ））。
【０１３４】
上記（１）〜（１５）の工程にしたがう実施形態によれば、本発明にかかる多層プリント配線板６０は、片面回路基板Ａと片面回路基板Ｂとを同一方向に積層すると共に、片面回路基板Ｂの半田バンプ側の表面に対して、マット面が対向するように銅箔３０を対向配置させた状態で、加熱プレスすることによって、片面回路基板同士を接着すると共に銅箔３０を片面回路基板Ｂに圧着して多層化した後、片面回路基板Ａの銅箔１２と片面回路基板Ｂ２に圧着された銅箔３０とをエッチング処理して、それぞれ導体回路３６および３８を形成した。このような実施形態の他に、以下の▲１▼改変例１、▲２▼改変例２に記載したような製造工程を採用することもできる。
【０１３５】
▲１▼ 改変例１
片面回路基板Ｂの半田バンプ２４側の表面にマット面を有する銅箔３０を対向配置させた状態で（図１１（Ａ））、真空加熱プレスにより銅箔３０を片面回路基板Ｂに圧着する（図１１（Ｂ））。その後、エッチング保護フィルムを貼付した状態で、エッチング処理を施して、銅箔を選択的にエッチングして所定パターンを有する導体回路３８を形成し、両面回路基板Ｂを形成する（図１１（Ｃ））。
その後、片面回路基板Ａの半田バンプ２４側の面に対して、回路基板Ｂの導体回路２８側の面を対向配置させた状態で（図１１（Ｄ））、真空加熱プレスすることによって多層化する（図１１（Ｅ））。その後、片面回路基板Ａの銅箔をエッチングして導体回路を形成する（図９（Ｃ）参照）。
【０１３６】
▲２▼ 改変例２
図６（Ｃ）に示す片面回路基板Ａの銅箔１２をエッチングして導体回路３６を形成し（図１２（Ａ））、基板１０にルーターやパンチング等により開口１０ａを穿設する（図１２（Ｂ））。その後、片面回路基板Ａに対して、図１１（Ｃ）の工程で導体回路３８を形成した両面回路基板Ｂを対向配置した状態で（図１２（Ｃ））、真空加熱プレスすることによって多層化する（図１２（Ｄ））。
【０１３７】
上述した実施の形態では、２枚の片面回路基板を積層一体化して、２層に多層化したが、３層以上でも片面回路基板の数を増やすことで必要に応じた多層化が可能である。
【０１３８】
［第２実施形態］
引き続き、本発明の第２実施形態に係る多層プリント配線板について図１３及び図１４を参照して説明する。
図１３（Ａ）、は、第２実施形態に係る多層プリント配線板の断面を、図１３（Ｂ）は、該多層プリント配線板にＩＣチップを実装した状態を示している。図１４（Ａ）は、図１３（Ａ）の多層プリント配線板の平面図であり、図１４（Ｂ）は、図１３（Ｂ）の多層プリント配線板の平面図である。
【０１３９】
図１及び図３を参照して上述した第１実施形態では、ボンディングパッド３６ｐが矩形に形成され、該ボンディングパッド３６ｐの１端にバイアホール１８が接続され、他端にワイヤー７２がボンディングされた。これに対して、第２実施形態では、バイアホール１８の直上に円形のボンディングパッド３６ｐが配設され、ワイヤー７２がボンディングされている。
【０１４０】
第２実施形態の多層プリント配線板では、非貫通孔に充填された導電性材料からなるバイアホール１８の直上にボンディングパッド３６ｐを配置することで、ボンディングパッドを取り回すことが無くなるので、配線密度を高めることができる。第２実施形態では、ボンディングパッドの形状を円形にしたが、この形状は、楕円形、小判形、多角形等種々の形状を採用することができる。
【０１４１】
【実施例】
［実施例１］
（１） まず、多層プリント配線板を構成する片面回路基板を製作する。この回路基板は、エポキシ樹脂をガラスクロスに含潰させてＢステージとしたプリプレグと、銅箔とを積層して加熱プレスすることにより得られる片面銅張積層板を出発材料として用いる。
【０１４２】
この絶縁性基材の厚さは７５μｍ、銅箔の厚さは１７．５μｍであり、この積層板の銅箔形成面と反対側の表面に、厚みが１２μｍの粘着剤層を有し、かつフィルム自体の厚みが１２μｍであるようなＰＥＴフィルムをラミネートする。
【０１４３】
（２） ついで、ＰＥＴフィルム上から炭酸ガスレーザ照射を行って、ＰＥＴフィルムおよび絶縁性基材を貫通して銅箔に至るバイアホール形成用開口を形成し、さらにその開口内を酸素プラズマ放電によってデスミア処理や酸、酸化材、アルカリなどの薬液により浸漬してデスミア処理を行ってもよい。デスミア処理により、基材の平滑化と銅箔である導体部分の樹脂残渣を除去することができる。それにより、その後の導電性充填剤を充填しても、接続性と信頼性の確保がなされる。該樹脂残渣が、その原因となるが除去されているために、問題がなく発生しない。
【０１４４】
この実施例においては、バイアホール形成用の開口の形成には、三菱電機製の高ピーク短パルス発振型炭酸ガスレーザ加工機を使用し、全体として厚さ２２μｍのＰＥＴフィルムを樹脂面にラミネートした、基材厚６０μｍのガラス布エポキシ樹脂基材に、マスクイメージ法でＰＥＴフィルム側からレーザビーム照射して１００穴／秒のスピードで、１５０μｍφのバイアホール形成用の開口を形成した。
【０１４５】
（３）デスミア処理を終えた絶縁性基材の銅箔貼付面にＰＥＴフィルムを貼り付け、以下のような条件で、銅箔をめっきリードとする電解銅めっき処理を施して、開口内に電解銅めっきを充填してバイアホールを形成した。電解銅めっきは開口の上部にわずかに露出し際には、サンダーベルト研磨およびバフ研磨によって露出部分を除去して平坦化してもよい。
〔電解銅めっき水溶液〕
硫酸 ：１７５ ｇ／ｌ
硫酸銅 ：７８ ｇ／ｌ
添加剤（アトテックジャパン製、商品名：カパラシドＧＬ）：０．９８ ｍｌ／ｌ
〔電解めっき条件〕
電流密度 ：１．９ Ａ／ｄｍ２
時間 ：３０ 分
温度 ：２５ ℃
【０１４６】
（４） さらに、以下のような条件で、電解半田めっき処理を施して、開口に充填された銅めっき層上に半田めっき層を形成して、絶縁性基材の表面から３〜１０μｍ突出する半田バンプを形成する。
〔電解半田めっき溶液〕
金属組成比：Ｓｎ／Ｃｕ＝９９．９／０．１〜７０／３０の範囲で形成させた。
添加剤 ：５ｍｌ／ｌ
（電解半田めっき条件）
温度 ：２１℃
電流密度ｇ ：０．４１Ａ／ｄｍ２
その具体的な事例として、Ｓｎ／Ｃｕ＝９９．３／０．７（融点２２７℃）、Ｓｎ／Ｃｕ＝９５／５（融点３１０）
この場合、形成された半田バンプの比率がＳｎ／Ｃｕ＝９９．９／０．１〜９０／１０の比率のものを最適例とし、Ｓｎ／Ｃｕ＞９０／１０となるものを適用例とした。
【０１４７】
（５） 次に、上記（３）で絶縁性基材に貼付したＰＥＴフィルムを剥離させた後、絶縁性基材の半田バンプ側の全面にエポキシ樹脂接着剤を塗布し、プレキュアして、多層化のための接着剤層を形成した。
【０１４８】
（６）ルーター、パンチング、レーザ等により（５）の工程で形成された絶縁性基材に開口を形成させる。その開口する面積は１５〜７０％の間で形成させた。本実施例では、３６．５％で形成させた。
上記（１）〜（６）にしたがって作製した片面回路基板Ａは、多層化の際に、上層に配置されるべき回路基板であり、開口内にはＩＣチップが実装される領域になる。
【０１４９】
（７） 上記（１）〜（４）の工程と同様の処理をした後、絶縁性基材の銅箔貼付面からＰＥＴフィルムを剥離させ、絶縁性基材の半田バンプ側の表面にエッチング保護フィルムを貼付した状態で、銅箔に適切なエッチング処理を施し、所定パターンを有する導体回路を形成した。
【０１５０】
上記（７）で得た導体回路の表面に、無電解めっき浴として、ホウフッ化スズ−チオ尿素液を用い、４５℃前後で約５分のめっき条件にて、無電解めっき処理を施して、厚さ０．１μｍのスズ薄膜層を形成してもよい。
【０１５１】
（８） 上記（６）で絶縁性基材に貼付したエッチング保護フィルムを剥離させた後、絶縁性基材の半田バンプ側の全面にエポキシ樹脂接着剤を塗布し、プレキュアして、各回路基板を接着して多層化するための接着剤層を形成した。
【０１５２】
上記（６）〜（８）の工程にしたがって作製される片面回路基板Ａは、片面回路基板Ｂとの組み合わせで多層化される基板である。
【０１５３】
（９） マット面を有する銅箔３０が圧着される片面回路基板Ｂとして、上記（１）〜（５）、（７）の工程と同様の処理をした後、上記（８）のような接着剤に代えて、マット面を有する銅箔３０を絶縁性基材１０上に効果的に接着するためのエポキシ樹脂接着剤が塗布され、１００℃で３０分間の乾燥を行って厚さ２０μｍの樹脂接着剤層が形成された。
【０１５４】
（１０） 上記（１）〜（８）にしたがって作製した片面回路基板Ａと、上記（９）に従って作製した片面回路基板Ｂとを、同一方向に積層した後、片面回路基板Ｂの半田バンプ側の面に対して、片面がマット処理されて、その表面粗度が１．０μｍであり、厚さが１２μｍの銅箔を、そのマット面を対向させた状態で、加熱温度２００℃、加熱時間１０分、圧力２ＭＰａ、真空度２．５×１０３Ｐａの条件のもとで、加熱プレスすることによって、各片面回路基板Ａ，Ｂ間を接着すると共に、銅箔を片面回路基板に接着して多層化した。
【０１５５】
（１１） その後、多層化された基板の片面回路基板Ａおよび片面回路基板Ｂ上の銅箔に、適切なエッチング処理により導体回路および（ビアランドを含む）を形成した。
【０１５６】
（１２） 上記（１）〜（１１）の工程にしたがって作製した多層化基板の表面に、ソルダーレジスト層を形成する前に、必要に応じて、銅−ニッケル−リンからなる粗化層やエッチングによる粗面を設けてもよい。
【０１５７】
（１３） 一方、ＤＭＤＧに溶解させた６０重量％のクレゾールノポラック型エポキシ樹脂（日本化薬製）のエポキシ基５０％をアクリル化した感光性付与のオリゴマー（分子量４０００）を４６．６７重量部、メチルエチルケトンに溶解させた８０重量％のビスフェノールＡ型エポキシ樹脂（油化シェル製、エピコート１００１）１４．１２１重量部、イミダゾール硬化剤（四国化成製、２Ｅ４ＭＺ−ＣＮ）１．６重量部、感光性モノマーである多価アクリルモノマー（日本化薬製、Ｒ６０４）１．５重量部、同じく多価アクリルモノマー（共栄社化学製、ＤＰＥ６Ａ）３０重量部、アクリル酸エステル重合物からなるレベリング剤（共栄社製、ポリフローＮｏ．７５）０．３６重量部を混合し、この混合物に対して光開始剤としてのペンゾフェノン（関東化学製）２０重量部、光増感剤としてのＥＡＢ（保土ヶ谷化学製）０．２重量部を加え、さらにＤＭＤＧ（ジエチレングリコールジメチルエーテル）１０重量部を加えて、粘度を２５℃で１．４±０．３Ｐａ・Ｓに調整したソルダーレジスト組成物を得た。
なお、粘度測定は、Ｂ型粘度計（東京計器、ＤＶＬ‐Ｂ型）で６０ｒｐｍの場合はローターＮｏ．４、６ｒｐｍの場合はローターＮｏ．３によった。
【０１５８】
（１４） 上記（１１）で得られた多層化基板の回路基板の表面に、前記（１３）で得られたソルダーレジスト組成物を２０μｍの厚さで塗布した。
次いで、７０℃で２０分間、１００℃で３０分間の乾燥処理を行った後、クロム層によってソルダーレジスト開口部の円パターン（マスクパターン）が描画された厚さ５ｍｍのソーダライムガラス基坂を、クロム層が形成された側をソルダーレジスト層に密着させて１０００ｍＪ／ｃｍ２の紫外線で露光し、ＤＭＴＧ現像処理した。さらに、８０℃で１時間、１００℃で１時間、１２０℃で１時間、１５０℃で３時間の条件で加熱処理し、パッド部分に対応した開口を有する（開口径２００μｍ）ソルダーレジスト層（厚み２０μｍ）を形成した。
【０１５９】
（１５） 次に、ソルダーレジスト層を形成した基板を、塩化ニッケル３０ｇ／１、次亜リン酸ナトリウム１０ｇ／１、クエン酸ナトリウム１０ｇ／１からなるｐＨ＝５の無電解ニッケルめっき液に２０分間浸漬して、開口部に厚さ５μｍのニッケルめっき層を形成した。
【０１６０】
さらに、その基板を、シアン化金力リウム２ｇ／１、塩化アンモニウム７５ｇ／１、クエン酸ナトリウム５０ｇ／１、次亜リン酸ナトリウム１０ｇ／１からなる無電解金めっき液に９３℃の条件で２３秒間浸漬して、ニッケルめっき層上に厚さ０．０３μｍの金めっき層を形成し、ニッケルめっき層と金めっき層とからなる被覆金属層を形成した。場合によっては、スズもしくは貴金属層の単層を形成してもよい。
【０１６１】
（１６） そして、上層の片面回路基板Ａを覆うソルダーレジスト層の開口から露出する半田パッドに対して、融点が約１９０℃のスズ／銀半田からなる半田ペーストを印刷して１８３℃でリフローすることにより、両面に半田ボールを接続させて、多層プリント配線板を製作した。
【０１６２】
［実施例２］
実施例２の多層プリント配線板は、上記第１実施例と同様な構成（バイアホール１８を上下の片面基板でずらしてあり、ＢＧＡ５６を直下から外してある）であるが、導電性バンプをＳｎ／Ｚｎ（９７：３）で形成した。
【０１６３】
［実施例３］
実施例３の多層プリント配線板は、上記第１実施例と同様な構成であるが、導電性バンプをＳｎ／Ｓｂ（９５：５）で構成した。
【０１６４】
［実施例４］
実施例４の多層プリント配線板は、上記第１実施例と同様な構成であるが、導電性バンプをＳｎ／Ｐｂ（９７：３）で構成した。
【０１６５】
［実施例５］
実施例５の多層プリント配線板は、上記第１実施例と同様な構成であるが、導電性バンプをＳｎ／Ａｇ（９５：５）で構成した。
【０１６６】
［実施例１改１］
実施例１の改１の多層プリント配線板は、導電性バンプをＳｎ／Ｓｕ（９７：３）で構成した。但し、上記第１実施例の構成と異なり、図１８（Ａ）に示すように、表面の外部端子５６の直下に裏面の外部端子５６を配置した。
【０１６７】
［実施例１改２］
実施例１の改１の多層プリント配線板は、導電性バンプをＳｎ／Ｓｕ（９７：３）で構成した。但し、上記第１実施例の構成と異なり、図１８（Ｂ）に示すように、下面の片面回路基板のバイアホール１８を直上に上面の片面回路基板のバイアホール１８を配置した。
【０１６８】
［実施例１改３］
実施例１の改１の多層プリント配線板は、導電性バンプをＳｎ／Ｓｕ（９７：３）で構成した。但し、上記第１実施例の構成と異なり、図１８（Ｃ）に示すように、表面の外部端子５６の直下に裏面の外部端子５６を配置し、下面の片面回路基板のバイアホール１８を直上に上面の片面回路基板のバイアホール１８を配置した。
【０１６９】
［比較例１］
図１９（Ａ）に示すように、特開平１０−１３０２８に記載された製造方法により片面回路基板にて多層プリント配線板を構成した。図１９（Ｂ）は、図１９（Ａ）に示す多層プリント配線板をドータボード９０に取り付けた状態を示している。図１９（Ｃ）は、スタック状に、ＩＣチップ７０Ａ、７０Ｂを載置した状態を示している。ここでは、導電性ペーストで非貫通孔を充填してバイアホール１１８を構成し、導電性バンプを用いることなく片面回路基板を積層した。バイアホール１１８は、スタック状に配置した。バイアホールと接続する導体回路を延長したランド１３６を形成し、ＩＣチップ７０のワイヤー用のパッドからワイヤー７２でランド１３６と接続した。
【０１７０】
［比較例２］
比較例２の多層プリント配線板は、上記比較例１と同様な構成であるが、導電性ペーストの代わりに、めっきにより非貫通孔を充填させた。
【０１７１】
［比較試験］
実施例では、基板の上面にＩＣチップが実装されたＰＫＧ基板を接続し、基板の下面には、コンデンサなどの電子部品しか実装されていないサブトラ方式で作成された多層基板に接続させた。
比較例では、基板の上面には、スタック状に多層化させたＩＣチップを実装し、ＢＧＡを配置した側では、コンデンサなどの電子部品しか実装されていないサブトラ方式で作成された多層基板（ドータボード９０）に接続させた。
それぞれ、実施例及び比較例で作成した５ピースを簡易にインダクタンスを測定した平均値を図２０中に示す。測定結果はシミュレーション結果である。同時に、信頼性試験を行った導通検査（ヒートサイクル条件下 １３５℃／３分⇔−６５℃／３分を１サイクルで５００サイクル、１０００サイクル、２０００サイクル、３０００サイクル行った）の結果を示す。
従来のもの（比較例）に比べて、インダクタンスを小さくでき、電気特性や信頼性が確保されていることが確認された。導電性バンプに、Ｃｕ、Ｚｎ、Ｓｂが配合されているものは、他の導電性金属に比べて、信頼性に優れていることが確認された。更に、スタック構造（バイアホールの直上にバイアホールを配置）にせず、且つ、外部端子が反対面の外部端子の直下から外れている構成が、電気接続性及び信頼性が優れていることが確認された。
導電性バンプの無い比較例の構造は、接合面での剥がれなどが早期に発生するため信頼性が低下した。
実施例の形態では、デッドスペースを小さくすることができる。このため、比較例の形態のものと比較すると同じクロック数のＩＣを実装したとしても５〜１０％近く小型化することが可能である。
それは、ＩＣパッドのワイヤーのパッド付近におけるデッドスペース（実質的に配線を形成することができないエリアを指す）が少なくなるからである。
【０１７２】
【発明の効果】
以上のように、本発明によれば、非貫通孔無いを導電性材料で充填されたバイアホール上の導体回路にワイヤーを接続させているため、配線のデッドスペースが小さくなり、小型化することができる。
また、インダクタンスを低下するなどの電気特性も向上させることができる。
更に、導電性バンプを用いることで信頼性が向上する。バイアホールをスタック構造にしないことや両面に外部端子を設けた場合には、外部端子の直下に反対面の外部端子を設けないことで、信頼性を向上させることができる。
【図面の簡単な説明】
【図１】図１（Ａ）は本発明の第１実施形態に係る多層プリント配線板の構成を示す断面図であり、図１（Ｂ）は該多層プリント配線板にＩＣチップを実装した状態を示す断面図である。
【図２】図２（Ａ）は、図１（Ａ）に示す多層プリント配線板のＩＣチップ７０を樹脂モールドした状態を示す断面図であり、図２（Ｂ）は、図２（Ａ）に示す多層プリント配線板にＩＣモジュールを搭載した状態を示す断面図である。
【図３】図３（Ａ）は、図９（Ｃ）に示す多層プリント配線板の平面図であり、図３（Ｂ）は、図１（Ｂ）に示す多層プリント配線板の平面図である。
【図４】図４（Ａ）は、図２（Ａ）に示す多層プリント配線板の平面図であり、図４（Ｂ）は、第１実施形態の改変例に係る多層プリント配線板の平面図である。
【図５】図１に示す多層プリント配線板を構成する片面回路基板の製造工程図である。
【図６】図１に示す多層プリント配線板を構成する片面回路基板の製造工程図である。
【図７】図１に示す多層プリント配線板を構成する片面回路基板の製造工程図である。
【図８】図１に示す多層プリント配線板を構成する片面回路基板の製造工程図である。
【図９】図１に示す多層プリント配線板の製造工程図である。
【図１０】図１に示す多層プリント配線板の製造工程図である。
【図１１】第１実施形態の第１改変例に係る多層プリント配線板の製造工程図である。
【図１２】第１実施形態の第２改変例に係る多層プリント配線板の製造工程図である。
【図１３】図１３（Ａ）、は、第２実施形態に係る多層プリント配線板の断面図であり、図１３（Ｂ）は、該多層プリント配線板にＩＣチップを実装した状態を示す断面図である。
【図１４】図１４（Ａ）は、図１３（Ａ）の多層プリント配線板の平面図であり、図１４（Ｂ）は、図１３（Ｂ）の多層プリント配線板の平面図である。
【図１５】（Ａ）は、第１実施形態の改変例に係る多層プリント配線板の断面図であり、（Ｂ）は、平面図である。
【図１６】第１実施形態の改変例に係る多層プリント配線板の断面図である。
【図１７】（Ａ１）、（Ｂ１）、（Ｃ１）は、図２中の外部端子を拡大して示し、（Ａ２）、（Ｂ２）、（Ｃ２）は、（Ａ１）、（Ｂ１）、（Ｃ１）中の外部端子の斜視図である
【図１８】（Ａ）は第１実施例の改変例１のバイアホールを示す断面図であり、（Ｂ）は第１実施例の改変例２のバイアホールを示す断面図であり、（Ｃ）は第１実施例の改変例３のバイアホールを示す断面図である。
【図１９】（Ａ）、（Ｂ）、（Ｃ）は、従来技術の多層プリント配線板の説明図である。
【図２０】実施例と比較例とで導通試験の結果を比較した図表である。
【図２１】図２１（Ａ）は、従来技術に係る多層プリント配線板の平面図であり、図２１（Ｂ）は、図２１（Ａ）の多層プリント配線板の断面図である。
【符号の説明】
１０ 絶縁性基材
１２ 銅箔
１６ 開口
１７ 銅めっき
１８ バイアホール
２４ 半田バンプ
２６ 接着剤層
２８ 導体回路
２９ スズ薄膜層
３０ 銅箔
３２ 接着剤層
３６、３８ 導体回路
３６ｐ ボンディングパッド
４０、４２ ソルダーレジスト層
４４，４６ 開口
５２ ニッケル層
５４ 金層
５６ ＢＧＡ
Ａ 片面回路基板
Ｂ 片面回路基板[0001]
The present invention relates to a multilayer printed wiring board on which electronic components such as IC chips are mounted, and more particularly to a multilayer printed wiring board for performing wire bonding from a bonding pad to an electronic component to be mounted.
[0002]
[Prior art]
A technique in which a conductor layer is provided on one side and an insulating substrate having an IVH (inner via hole) structure is multilayered has been proposed (for example, JP-A-10-13028). They electrically connect a conductor layer of one insulating substrate to a via hole of the other insulating substrate. The function is exhibited by appropriately mounting electric components such as IC chips and capacitors on the outer conductor circuit.
[0003]
FIG. 21 shows a printed wiring board for mounting an IC chip according to the prior art. Here, FIG. 21A shows a plan view, and FIG. 15B shows a BB cross section of FIG. 21A. As shown in FIG. 21B, a substrate 110 forming a printed wiring board has a cavity 110a for accommodating an IC chip 170, and a via hole 118 connecting the front surface and the back surface. A rectangular bonding pad 136 is formed integrally with the land 118a of the via hole 118. A solder bump 156 is connected to the back surface of the via hole 118 via a conductor circuit 138. The bonding pad 136 formed integrally with the via hole land 118a is exposed to the outside by projecting its tip from the opening 144 of the solder resist layer 140, and is wire-bonded to the terminal 171 of the IC chip 170 by the wire 172.
[0004]
[Patent Document 1]
JP-A-10-13028
[0005]
[Problems to be solved by the invention]
It is required to increase the wiring density of a substrate on which an IC chip is mounted. For this purpose, it is necessary to arrange bonding pads for performing wire bonding at a high density. However, as shown in FIG. 21A, in the case where the bonding pad 136 is formed integrally with the via hole land 118a, the via hole land 118a having an outer shape larger than the line width of the bonding pad 136 is arranged. The bonding pads could not be arranged at high density.
[0006]
In addition, a substrate on which an IC chip is mounted is required to be thinner and more sophisticated. This is because, for example, the housings of electronic products such as mobile phones, cameras, and personal computers have become smaller and thinner. In order to fit in these housings, all materials and components must be made thin and their functions do not deteriorate. For this reason, studies have been made on multi-layering and stacking (three-dimensional mounting) IC chips. As the technique, the IC chip is directly mounted on the IC chip and multilayered, that is, the lower IC chip is die-bonded and the upper IC chip is mounted to be stacked. The stacked IC chips are connected via wire bonding. Thereby, downsizing and realization of high density can be realized under the same area.
[0007]
However, stacked IC chips cannot be repaired. Further, since connection is established by wire bonding after mounting, the IC chip or substrate can be inspected only after connection is established by wire bonding. Therefore, if even one of the IC chips has a defect, the mounted substrate itself cannot be used.
[0008]
Furthermore, no circuit is formed below the stacked circuits or between the IC chips, and wiring cannot be routed. Therefore, as the number of clocks increases, the wiring length becomes longer. In the case of design changes and specification changes, it is necessary to consider timely formation of mounting.
[0009]
The present invention has been made to solve the above-described problems, and an object of the present invention is to provide a multilayer printed wiring board capable of increasing the wiring density of wire bonding.
[0010]
Another object of the present invention is to provide a multilayer printed wiring board which can be easily multi-layered structurally and can withstand specification changes such as design.
[0011]
[Means for Solving the Problems]
As a result of the inventor's intensive research, in order to solve the above-mentioned problems, in a multilayer printed wiring board that performs wire bonding from a bonding pad to an electronic component to be mounted,
A circuit in which a conductor circuit is formed on one or both sides of an insulating material, and a non-through hole leading to the conductor circuit is filled with a conductive material.
A technical feature is that a conductor circuit immediately above the non-through hole is used as the bonding pad.
Also, in a multilayer printed wiring board that performs wire bonding from a bonding pad to an electronic component to be mounted,
A conductive circuit is formed on one or both sides of the insulating material, and a non-through hole leading to the conductive circuit is filled with a conductive material, and a conductive bump is formed on the non-through hole. Formed by laminating through
A technical feature is that a conductor circuit immediately above the conductive material filled in the non-through hole is used as the bonding pad.
[0012]
In the present invention, by using a conductor circuit directly above the conductive material filled in the non-through hole as a bonding pad, the conductor circuit is not drawn out of the conductor circuit toward the outside of the substrate, and is passed through the non-through hole. Wiring can be drawn out to the lower layer, and since it is a non-through hole, it does not take up a through hole area over all layers like a through hole which is a through hole, and wiring can be arranged freely thereafter. . Therefore, although the wiring in the bonding pad region can be formed at a high density, the surrounding area does not require a dead space due to excessive wiring formation, and the degree of freedom of wiring increases.
[0013]
Further, the present invention provides a multilayer printed wiring board for performing wire bonding from a bonding pad to an electronic component to be mounted,
A circuit in which a conductor circuit is formed on one or both sides of an insulating material, and a non-through hole leading to the conductor circuit is filled with a conductive material.
It is a technical feature that a conductor circuit immediately above the non-through hole is used as the bonding pad, and a non-through hole is disposed immediately below the bonding pad.
Also, in a multilayer printed wiring board that performs wire bonding from a bonding pad to an electronic component to be mounted,
A conductive circuit is formed on one or both surfaces of an insulating material, and a conductive bump is formed on a conductive material filled in a non-through hole on a substrate in which a non-through hole reaching the conductive circuit is filled with a conductive material. Laminated through
It is a technical feature that a conductor circuit immediately above the non-through hole is used as the bonding pad, and a non-through hole is disposed immediately below the bonding pad.
[0014]
In the present invention, a conductive circuit directly connected to the conductive material filled in the non-through hole is used as a bonding pad. That is, the conductive circuit (bonding pad) and the via hole are connected by filling the non-through hole leading to the conductive circuit (bonding pad) with the conductive material. (The bonding pads can be connected without via-hole lands. Since the via-hole lands having a diameter larger than the line width of the bonding pads are not used, the wiring density can be increased.
The wiring can be drawn out to the lower layer through the non-through hole without drawing out the conductive circuit from the conductive circuit toward the outside of the substrate. , The wiring can be freely arranged even after that. Therefore, although the wiring in the bonding pad region can be formed at a high density, the surrounding area does not require a dead space due to excessive wiring formation, and the degree of freedom of wiring increases.
As the conductive material, plating and a conductive paste can be used. It is desirable to use plating. This is because the conductive paste may cause dents in the words hitting the wire.
[0015]
Further, the present invention has devised a structure in which external terminals are arranged on both sides. Since there are pads for connecting external terminals from both sides of the multilayer printed wiring board, it is possible to connect another printed wiring board or the like to both sides. For example, it is possible to connect to a printed wiring board via the external terminals on the back surface while another IC module is mounted via the external terminals on the front surface. Further, the degree of freedom of the form of the IC module to be mounted is increased. In particular, it is desirable that external terminals are provided directly below the IC chip. As a result, the degree of freedom of drawing out the wiring is increased, the size of the substrate is reduced in order to reduce the wiring area, and a structure capable of making the IC chips multi-layered and stacked can be obtained.
[0016]
From another point of view, a circuit formed on the multilayer printed wiring board is connected to an IC chip mounted on the substrate and led out to the outside (a PGK circuit) and an IC module. And a circuit (interposer circuit) that is connected and drawn out through the multilayer printed wiring board. In order to connect them efficiently in a timely manner, it is desirable to form external terminals on both sides. A single substrate can fulfill the two functions of the interposer and the PKG substrate. Therefore, downsizing and high functionality can be achieved. Further, in this case, even if a defect is caused in the multilayer printed wiring board or another substrate, the inspection can be performed, and the failure can be dealt with before attaching another substrate (IC module) to the multilayer printed wiring board. Even if the design of another board (IC module) is changed (for example, if the capacity is changed in the case of a memory, this means the case can be easily adapted).
The external terminal means a terminal such as BGA (ball grid array), PGA (pin grid array), and bump (solder or metal) that can be connected to the outside.
[0017]
Further, the present invention is characterized in that a multilayer printed wiring board on which electronic components such as IC chips are mounted has a counterbore in a mounting area and external terminals are arranged on both sides.
[0018]
Since the counterbore is formed, the thickness in the mounting area (the thickness when the IC chip is mounted on the multilayer printed wiring board) can be reduced. Further, even if the IC is mounted in a multilayer structure, the total thickness of the substrate itself including the sealing resin can be reduced.
[0019]
According to the double-sided structure, for example, a printed wiring board on which an IC chip is mounted is connected to one surface of the multilayer printed wiring board, and electronic components other than the IC chip such as a capacitor are mounted on the other surface. Substrates can be connected. In other words, it can also serve as an interposer. When a printed wiring board including an IC chip or the like is connected to both sides, a stack structure (three-dimensional mounting) can be obtained. In particular, external terminals can be formed in the lower region of the IC chip.
[0020]
As shown in FIG. 17, it is desirable that the external terminal 56 on the opposite surface does not overlap immediately below the external terminal 56. Here, (A1), (B1), and (C1) show enlarged external terminals in FIG. 2, and (A2), (B2), and (C2) show (A1), (B1), and (C2). It is a perspective view of the external terminal in C1). In this case, it means that the area in contact with the external terminal on the opposite surface does not overlap immediately below the area in contact with the external terminal. As a result, it is possible to prevent the stress or the like generated in the external terminal from being directly transmitted, to prevent the terminal from being displaced, to prevent the contact failure, and not to reduce the electrical connection and reliability. Originally, since the external terminals are mainly BGA (ball grid array), bumps, and the like, the connection locations are smaller than those of the external terminals such as conductive bumps, and stress tends to concentrate. Also, if the thermal expansion coefficient of the material or the like with other printed wiring boards is different, stress is generated by external factors such as application of heat (for example, under heat cycle conditions), and the stress is reduced by the external terminal on the opposite surface. , But the stress is relaxed in the substrate or the external terminals. Therefore, the external terminals on the opposite surface are not affected. Conversely, when the stress is directly transmitted, problems such as peeling, cracking, and poor contact with the external substrate are caused at the connection portion of the external terminal on the opposite surface.
Further, it is desirable that the external terminal on the opposite surface does not overlap immediately below the external terminal on one surface and the pad region (which may include a land) of the external terminal. When a conductive material such as plating or conductive paste is filled into the lower part of the pad of the external terminal, the pad area may be affected by the stress. By arranging the connection region, the influence of stress is surely eliminated.
[0021]
It is desirable that vias are formed in the mounting area of the electronic component, and a metal layer having a heat radiation function is formed in an adjacent portion. In particular, it is desirable to provide a metal layer directly below the IC chip and connect the metal layer to an external terminal via a via (a non-through hole). With such a configuration, heat can be efficiently transmitted to the printed wiring board connected to the external terminal, and the heat can be radiated.
The metal layer enhances the rigidity of the entire substrate, and can buffer stress caused by an external factor (effect of heat or the like). Therefore, reliability and connectivity are also improved.
[0022]
It is preferable that the external terminals are connected to the via holes in a stack, and the via holes connected to the external terminals are arranged so as to be offset from the via holes of the adjacent layers.
If the external terminals are formed immediately above the stack structure, the stress generated by the external terminals is transmitted directly into the substrate. Therefore, the external terminals on the substrate or on the opposite surface are affected by the stress. If it is inside the substrate, the connection of the stack via will be hindered, and if it is an external terminal on the opposite surface, poor connection will be caused. However, if the via holes are formed in a stack, shifted from the center line of the via holes, the transmission of the stress is buffered.
Further, the effect is exhibited when the via hole is filled with a conductive material such as a conductive paste or plating. This is because filling makes the state in which stress is easily transmitted.
[0023]
The multilayer printed wiring board of the present invention is optimally formed by laminating two or more single-sided or double-sided circuit boards in which a non-through hole formed in an insulating material is filled with a conductive material. As a manufacturing method, it can also be performed by a subtractive method or an additive method (including a build-up method). However, in the subtra method, if the external terminals are arranged in a structure having through holes penetrating two or more layers, the stress cannot be buffered. Therefore, it may not be applicable. In addition, if a resin insulation layer containing no core material is used in the build-up method, forming a counterbore portion is not applicable because it is difficult to stabilize the shape of the resin insulation material. There are cases. It is more desirable to use a single-sided circuit board.
[0024]
It is desirable that the melting point of the conductive bumps connecting the single-sided or double-sided circuit boards be higher than the melting point of the adhesive for the external terminals (for example, solder for BGA bonding). Thereby, the dissolution of the conductive bump itself can be prevented. Conversely, if the melting point of the conductive bumps is lower than the melting point of the adhesive for the external terminals, when mounting the external terminals, the conductive bumps will dissolve in a considerable portion at that temperature, so the inside of the substrate It flows with. If the flowing range is large, the conductive bump causes a short circuit with the adjacent conductor layer. On the other hand, when the flowing range is small, stress is generated between the substrates. If the stress is not relieved, a positional shift will be caused. As a result, the thickness of the conductive bump becomes thin, and the adhesion strength and the electrical characteristics are reduced.
As the type of the conductive bump, a solder such as Sn / Pb, Sn / Ag, Su / Cu, Sn / Zn, Sn / Sb, or Sn / Ag / Cu, or a metal such as tin or lead can be used. At this time, the melting point is desirably 200 ° C. or more and 350 ° C. or less.
[0025]
In particular, those having a melting point of 200 ° C. or more and 350 ° C. or less are desirable. If the temperature is lower than 200 ° C., the difference in melting point with the solder on the surface layer is small or low, so that when mounting an IC chip, melting, diffusion, etc. are caused, and a short circuit occurs with an adjacent independent conductor circuit. There is. If the temperature exceeds 350 ° C., the metal itself becomes too hard, and the connectivity decreases. As a result, it may not be possible to join the conductor circuit. Further, if the resin is melted at that temperature, the resin as the insulating material dissolves, so that the insulating property of the insulating material is reduced.
Further, a temperature in the range of 220 ° C to 320 ° C is more desirable. Within this range, the conductive bumps will not diffuse even in reliability tests such as under high temperature and high humidity and under heat cycle conditions.
[0026]
By mixing Cu, Zn or Sb in the conductive bump, the flow of the metal itself can be suppressed. That is, a Cu alloy, a Zn alloy, or an Sb alloy is formed on the metal once solidified. This prevents the alloy from melting under the influence of heat during the mounting of the IC chip, and suppresses problems such as diffusion of the conductive metal. Therefore, a short circuit does not occur, and electrical characteristics can be improved.
[0027]
In addition, in the case of reliability tests such as a heat cycle test and a high-temperature storage, the solidification of the conductive metal is prevented from being re-dissolved even when the temperature is raised (low-temperature to high-temperature) or left at a high temperature. Therefore, the reliability test can be improved.
Further, the adhesion strength between the conductor layer and the via hole after the reliability test does not decrease. Therefore, the electric characteristics are not reduced, and the electric characteristics can be improved. Further, in the case of a conductive metal containing Cu, Zn or Sb, the fluidity of the metal itself is suppressed. Therefore, the via hole pitch can be further reduced, and a multilayer printed wiring board having a higher density can be obtained.
[0028]
(Cu-containing metal bump)
By mixing Cu in the conductive bump, diffusion of the metal itself can be suppressed. That is, a Cu alloy is formed on the metal of the conductive bumps once solidified. Even if the alloy is affected by various thermal histories applied to the substrate (for example, annealing, plating, IC chip mounting, etc.), it prevents metal dissolution and suppresses problems such as diffusion of conductive bump metal. Therefore, a change in resistance, a short circuit, and deterioration of electric performance can be suppressed, and electric characteristics can be improved.
[0029]
In addition, during reliability tests such as high-temperature storage and heat cycle tests, even when left at high temperatures or when the temperature is raised (low-temperature to high-temperature), re-dissolution and diffusion of the solidified conductive bumps are suppressed.
Furthermore, since the intrusion of moisture into the interface between the conductive bump and the conductor portion is suppressed, expansion and contraction starting from the moisture at the interface does not occur. Since a partial electrical insulation state (meaning that the moisture forms a gap) near the interface is not created, electrical connectivity is ensured. Therefore, the reliability test can be improved.
Further, since no moisture enters between the conductor layer and the via hole after the reliability test, the adhesion strength does not decrease. When water enters, when the temperature rises, the water may be used as a starting point to swell. For this reason, a gap is formed, a crack or the like is generated, and the adhesion is reduced. Since there is no such occurrence, a decrease in strength due to a decrease in contactability is eliminated, and reliability can be improved.
Furthermore, in the case of a Cu-containing conductive metal, the diffusivity of the metal itself is suppressed. Therefore, the via hole pitch can be further reduced, and a multilayer printed wiring board with a higher density can be obtained.
[0030]
An alloy layer made of Cu-conductive metal is formed at the interface between the solidified conductive metal and the conductive circuit. The formation of the alloy film serves as a protective film, and prevents the flow of the metal in other portions of the conductive metal. In addition, even if it is affected by heat such as a heat history and a heat process, the formation of the film prevents the formation of a new Cu alloy, particularly in a conductive circuit, thereby suppressing the flow of the conductive metal. It is done.
[0031]
It is preferable that any one of Sn-Pb-Cu, Sn / Cu, Sn / Ag / Cu, Sn / Ag / In / Cu, and Sn / Cu / Zn is used for the conductive bump. . Since these are mixed with Cu, the above-described functions and effects can be obtained by using conductive bumps.
[0032]
In addition, since a metal material using lead is a factor that deteriorates the environment, its use is restricted. Therefore, it is preferable to use a metal material that does not use lead. However, other solder compositions can be used as long as they contain Cu. It is desirable that the compounding ratio of Cu in the above-mentioned conductive bump is 0.1 to 7 wt%.
[0033]
When the content is less than 0.1 wt%, the formation of the Cu alloy after solidification is small, so that the flow of the conductive bump cannot be suppressed when the Cu alloy is redissolved. Therefore, connection is likely to occur between adjacent conductor layers. In addition, at the interface between the conductive metal and the conductor circuit, a portion where the Cu alloy film is not formed at a part thereof occurs. Dissolution and diffusion of the conductive metal occur from the portion where the Cu alloy film is not formed. If it exceeds 7% by weight, the melting point will be high and it will be difficult to dissolve even if heat is applied. Therefore, the conductive bump itself becomes hard. When the conductor layer and the via hole are brought into contact, they become harder, so that they do not come into contact with each other or crack the conductor in the conductor part, and the electrical connectivity and adhesion may decrease. is there.
[0034]
Within the above range, the fluidity of the conductive bumps can be suppressed, the Cu alloy can be appropriately formed, and the adhesion to the conductor can be ensured.
Further, it is desirable that the compounding ratio of Cu in the conductive bump is 0.5 to 5 wt%, because the adhesion strength can be increased most. In addition, the hardness is appropriate, and the hardness can be spread evenly between the conductors, so that the electrical connectivity can be improved. Further, the adhesion can be improved irrespective of the type of the conductive metal (plating, conductive paste, composite thereof, etc.) filling the via hole having the conductive bump.
[0035]
(Zn-containing metal bump)
Since Zn is mixed in the conductive bump, diffusion of the metal itself can be suppressed. In other words, a Zn alloy is formed on the metal of the conductive bumps once solidified. Even if the alloy is affected by various thermal histories applied to the substrate (for example, annealing, plating, IC chip mounting, etc.), it prevents metal dissolution and suppresses problems such as diffusion of conductive bump metal. . Therefore, a change in resistance, a short circuit, and deterioration of electric performance can be suppressed, and electric characteristics can be improved.
In addition, during reliability tests such as high-temperature storage and heat cycle tests, re-dissolution and diffusion of the solidified conductive bumps can be suppressed even when left at high temperatures or when the temperature is raised (from low to high).
Further, the Zn or Zn alloy layer at the interface between the conductive bump and the conductor portion suppresses intrusion of metal or the like in the conductor circuit. That is, the Zn layer functions as a barrier layer. When a heterogeneous substance is formed at the interface, a part having a different melting point and thermal expansion as compared with the other parts is formed. As a result, expansion and shrinkage originating from the dissimilar substance occur, and partial stress is generated in the vicinity of the interface, so that insulation cannot be ensured. As a result, the reliability is reduced.
Further, since no moisture enters between the conductor layer and the via hole after the reliability test, the adhesion strength does not decrease. When water enters, when the temperature rises, the water may be used as a starting point to swell. For this reason, a gap is formed, a crack or the like is generated, and the adhesion is reduced. Since there is no such occurrence, a decrease in strength due to a decrease in contactability does not occur, and reliability can be improved.
Further, in the case of a conductive metal containing Zn, the diffusivity of the metal itself is suppressed. This is because the melting point tends to increase. Therefore, the via hole pitch can be further reduced, and a multilayer printed wiring board having a higher density can be obtained.
[0036]
An alloy layer made of Zn-conductive metal is formed at the interface between the solidified conductive metal and the conductive circuit. The formation of the alloy film serves as a protective film, and prevents the flow of metal in other portions of the conductive metal. In addition, even if it is affected by heat such as a heat history and a heat process, the formation of the film prevents the formation of a new Zn alloy, particularly in a conductive circuit, thereby suppressing the flow of the conductive metal. Can be
[0037]
It is preferable that any one of Sn / Zn, Sn / Ag / Zn, and Sn / Cu / Zn is used for the conductive bump. Since Zn is blended in these, the above-described functions and effects can be obtained by using conductive bumps.
In addition, since a metal material using lead is a factor that deteriorates the environment, its use is restricted. Therefore, it is preferable to use a metal material that does not use lead. However, other solder compositions can be used as long as they contain Zn.
[0038]
It is desirable that the compounding ratio of Zn in the conductive bump is 0.1 to 10 wt%.
When the amount is less than 0.1 wt%, the formation of the solidified Zn alloy is small, and thus, when the metal is redissolved, the flow of the conductive bump cannot be suppressed. Therefore, connection is likely to occur between adjacent conductor layers. In addition, at the interface between the conductive metal and the conductor circuit, a portion where the Zn alloy film is not formed at a part thereof occurs. Dissolution and diffusion of the conductive metal occur from the portion where the Zn alloy film is not formed.
If it exceeds 10 wt%, the melting point will be high, and it will be difficult to dissolve even if heat is applied. Therefore, the conductive bump itself becomes hard. When the conductor layer and the via hole are brought into contact, they become harder, so that they do not come into contact with each other or crack the conductor in the conductor part, and the electrical connectivity and adhesion may decrease. is there.
Within the above range, the fluidity of the conductive bump can be suppressed, and the adhesion to the conductor can be ensured. Further, it is desirable that the compounding ratio of Zn in the conductive bump is 0.5 to 9 wt%, because the adhesion strength can be increased most. In addition, the hardness is appropriate, and it is possible to spread uniformly between the conductors, so that the electrical connectivity can be improved. Further, the adhesion can be improved irrespective of the type of the conductive metal (plating, conductive paste, composite thereof, etc.) filling the via hole having the conductive bump.
[0039]
Further, a material containing antimony may be used. In that case, antimony plays the same role as when zinc is blended. In other words, antimony serves as a barrier layer. This hinders the formation of an alloy layer with copper. The compounding ratio of antimony is desirably 0.1 to 10%. When the amount is less than 0.1 wt%, the formation of the antimony alloy after solidification is small, so that the flow of the conductive bumps upon re-melting cannot be suppressed. Therefore, connection to another adjacent conductor layer is likely to occur. In addition, at the interface between the conductive metal and the conductive circuit, a portion where the antimony alloy film is not formed is generated in a part thereof. Dissolution and diffusion of the conductive metal occur from the portion where the antimony alloy film is not formed.
If it exceeds 10 wt%, the melting point will be high, and it will be difficult to dissolve even if heat is applied. Therefore, the conductive bump itself becomes hard. When the conductor layer and the via hole are brought into contact, they become harder, so that they do not come into contact with each other or crack the conductor in the conductor part, and the electrical connectivity and adhesion may decrease. is there. Within the above range, the fluidity of the conductive bumps can be suppressed, and the adhesion to the conductor can be ensured.
[0040]
In addition, a generally applied solder paste or conductive paste such as Sn / Pb, Sn / Ag, or Sn / Ag / Cu may be used.
[0041]
(Overview of single-sided circuit board)
In the single-sided circuit board as a basic unit constituting the multilayer printed wiring board according to the present invention, it is desirable to use a hard resin base formed of a completely cured resin material as the insulating base. By adopting such a resin material, when a copper foil for forming a conductive circuit on a resin base material is pressed by a hot press, the final thickness of the insulating base material does not fluctuate due to the pressing pressure. The via land can be reduced in diameter by minimizing the positional deviation of the via hole. Therefore, the wiring density can be improved by reducing the wiring pitch. Further, since the thickness of the base material can be kept substantially constant, when an opening for forming a filled via hole to be described later is formed by laser processing, setting of the laser irradiation condition becomes easy.
[0042]
As such an insulating resin substrate, from a glass cloth epoxy resin substrate, a glass cloth bismaleimide triazine resin base, a glass cloth polyphenylene ether resin base, an aramid nonwoven-epoxy resin base, an aramid nonwoven-polyimide resin base Preferably, a selected hard substrate is used, and a glass cloth epoxy resin substrate is most preferred. In addition, it is also possible to use a thermoplastic resin, a thermosetting resin such as polyimide, a photosensitive resin, a photocurable resin, or a resin composite thereof.
[0043]
Further, the thickness of the insulating base material is desirably 20 to 600 μm.
The reason for this is that if the thickness is less than 20 μm, the strength decreases and handling becomes difficult, and the reliability with respect to electrical insulation decreases. Also, this is because the shape retention when the counterbore is formed may be reduced. If the thickness exceeds 600 μm, it becomes difficult to form a fine via-hole, and the substrate itself becomes thick.
[0044]
The conductor layer or the conductor circuit formed on one side of the insulating base material is formed by attaching a copper foil to the insulating base material via an appropriate resin adhesive and etching the copper foil. You.
[0045]
That is, the conductor layer is formed by hot-pressing a copper foil having a thickness of 5 to 50 μm on an insulating base material via a resin adhesive layer held in a semi-cured state, and the conductor circuit is formed as follows. After hot pressing the copper foil, apply a photosensitive dry film on the copper foil surface or apply a liquid photosensitive resist, place a mask with a predetermined wiring pattern, and expose and develop It is preferable that the plating resist layer is formed, and thereafter, the copper foil in the portion where the etching resist is not formed is etched.
[0046]
After forming the conductor circuit, an opening is formed by a router, laser, punching, or the like. The size of the opening is preferably 10 to 70% of the area of the substrate when the substrate is an individual piece. If it is less than 10%, the formation area of the counterbore is small, and the merits of formation are reduced. If it exceeds 70%, the strength of a press or the like cannot be maintained, and the area in which the external terminals are formed becomes small.
[0047]
The hot pressing of the copper foil on the insulating substrate is performed under an appropriate temperature and pressure, and more preferably, is performed under reduced pressure to cure only the semi-cured resin adhesive layer. As a result, the copper foil can be firmly adhered to the insulating base material, so that the manufacturing time is shortened as compared with a circuit board using a conventional prepreg.
At this time, when a counterbore is formed, it is preferable to use a protective film or the like to protect the counterbore portion and to prevent the flow of the adhesive at the interface portion.
[0048]
Instead of attaching copper foil on such an insulating base material, a single-sided copper-clad laminate in which copper foil is previously attached on an insulating base material is employed, and the single-sided copper-clad laminate is made of sulfuric acid. -Conductive circuits may be formed by etching with at least one selected from aqueous solutions of hydrogen peroxide, persulfate, cupric chloride and ferric chloride.
It is preferable that lands (pads) as a part of the conductor circuit are formed on the surface corresponding to each via hole of the conductor circuit in a diameter of 50 to 250 μm.
Further, when the via holes are stacked in a stack, it is preferable to form the via holes off the center line of the via holes. Thereby, the stress transmitted by the stack structure can be buffered.
[0049]
It is preferable that a roughened layer is formed on the surface of the wiring pattern of the conductor circuit to improve the adhesion to an adhesive layer that joins the circuit boards, and to prevent the occurrence of delamination.
Examples of the roughening treatment method include soft etching treatment, blackening (oxidation) -reduction treatment, formation of a copper-nickel-phosphorus needle-like alloy plating (manufactured by Ebara Uzilite; trade name: Interplate), and Mec Corporation. There is a surface roughening by an etching solution called "Mech etch bond".
[0050]
A via hole forming opening formed to reach the conductor circuit from the surface opposite to the surface of the insulating resin substrate on which such a conductor circuit is formed has a pulse energy of 0.5 to 100 mJ and a pulse width of 0.5 to 100 mJ. Is preferably formed by a carbon dioxide laser irradiated under the conditions of 1 to 100 μs, a pulse interval of 0.5 ms or more, and the number of shots is 3 to 50, and the opening diameter is preferably in a range of 50 to 250 μm. .
The reason is that if it is less than 50 μm, it is difficult to fill the opening with a conductive substance and the connection reliability is lowered. If it exceeds 250 μm, it is difficult to increase the density.
[0051]
Before the opening is formed by the carbon dioxide gas laser, it is preferable that a resin film is adhered to the surface of the insulating substrate opposite to the surface on which the conductor circuit is formed, and that the laser irradiation is performed on the resin film.
[0052]
This resin film functions as a protective mask when the inside of the opening for forming the via hole is desmeared, and the opening after the desmearing treatment is filled with metal plating by electrolytic plating, and the metal plating layer of the via hole is formed. Functions as a printing mask for forming a protruding conductor (conductive bump) directly above the substrate.
[0053]
The resin film is preferably formed of, for example, a PET film in which the thickness of the pressure-sensitive adhesive layer is 1 to 20 μm and the thickness of the film itself is 10 to 50 μm.
The reason is that the height of the protruding conductor described later is determined depending on the thickness of the PET film. Therefore, when the thickness is less than 10 μm, the protruding conductor is too low and connection failure is likely to occur, and conversely, it exceeds 50 μm. This is because, when the thickness is too large, the protruding conductor is too wide at the connection interface, so that a fine pattern cannot be formed.
[0054]
In order to form a via hole by filling a conductive substance into the via hole forming opening, plating filling or conductive paste filling is desirable.
In order to simplify the filling process, reduce the manufacturing cost and improve the yield, filling with conductive paste is suitable, but depending on the composition ratio (conductive metal, resin, curing agent, etc.) in the paste. Curing shrinkage may become too large. From the viewpoint of the shape and connection reliability at the time of filling, plating is more preferable.
[0055]
The plating filling can be performed by either electrolytic plating or electroless plating. Metal plating formed by electrolytic plating, for example, tin, silver, solder, copper / tin, copper / silver, etc. Metal plating is preferred, and electrolytic copper plating is particularly optimal.
[0056]
When filling by the electrolytic plating process, the copper foil formed on the insulating base material is used as a plating lead in a state where the protective film is previously adhered to the surface of the insulating base material on which the copper foil is to be adhered (conductor circuit forming surface). Perform electrolytic plating. Since this copper foil (metal layer) is formed over the entire surface of one surface of the insulating base material, the current density becomes uniform, and the opening for forming the via hole is filled with electrolytic plating at a uniform height. can do.
Here, before the electrolytic plating process, the surface of the metal layer in the non-through hole may be activated with an acid or the like.
[0057]
Further, after the electrolytic plating, it is desirable that the electrolytic plating (metal) raised from the opening edge is removed by belt sander polishing, buff polishing, or the like, and flattened.
[0058]
Furthermore, instead of filling the conductive material by plating, a method of filling a conductive paste, or filling part of the opening by electrolytic plating or electroless plating, and filling the remaining part with the conductive paste is performed. You can also.
As the conductive paste, a conductive paste composed of at least one kind of metal particles selected from copper, tin, gold, silver, nickel and various solders can be used.
[0059]
Further, as the metal particles, those obtained by coating the surface of metal particles with a different kind of metal can be used. Specifically, metal particles in which the surface of copper particles is coated with a noble metal selected from gold and silver can be used.
[0060]
Note that, as the conductive paste, an organic conductive paste obtained by adding a thermosetting resin such as an epoxy resin or a polyphenylene sulfide (PPS) resin to metal particles is preferable.
[0061]
Since the opening formed by the laser processing has a fine hole diameter of 20 to 150 μm, bubbles are likely to remain when the conductive paste is filled, so that filling by electrolytic plating is practical.
[0062]
The via holes formed in the above-described single-sided circuit board have the largest arrangement density for a single-sided circuit board laminated outside to mount an LSI chip or the like, and the other single-sided circuit outside to be connected to a motherboard. The circuit board is formed to be the smallest, that is, the distance between via holes formed in each of the circuit boards to be laminated is equal to the distance between the circuit board on which the LSI chip or the like is mounted and the circuit connected to the motherboard. It is preferable that the wirings be formed so as to become larger toward the substrate. According to such a configuration, the routing of the wiring is improved.
[0063]
In manufacturing a multilayer printed wiring board according to the present invention, a single-sided circuit board, which is a basic unit to be laminated, is provided with a projecting conductor, that is, a conductive bump on a via hole, and is electrically connected to another single-sided circuit board. It is desirable to be configured so as to secure a dynamic connection.
This conductive bump is desirably formed by plating or filling a conductive paste into the opening of the protective film formed by laser irradiation.
[0064]
The plating filling can be performed by either an electrolytic plating process or an electroless plating process, but the electrolytic plating process is preferable.
As the electrolytic plating, a low melting point metal such as copper, gold, nickel, tin and various solders can be used, but tin plating or solder plating is most suitable.
[0065]
The height of the conductive bump is desirably in the range of 3 to 60 μm. The reason for this is that if the thickness is less than 3 μm, variations in the height of the bump cannot be tolerated due to the deformation of the bump. If the thickness exceeds 60 μm, the resistance value increases and the bump spreads in the horizontal direction when the bump is formed. This may cause a short circuit.
[0066]
When the conductive bump is formed by filling the conductive paste, the variation in the height of the electrolytic plating forming the via hole is corrected by adjusting the amount of the conductive paste to be filled. The height of the bumps can be made uniform.
The bump made of the conductive paste is preferably in a semi-cured state. This is because the conductive paste is hard even in a semi-cured state and can penetrate the organic adhesive layer softened during hot pressing. In addition, the contact area increases due to deformation during hot pressing, so that not only the conduction resistance can be reduced, but also a variation in bump height can be corrected.
[0067]
In addition to this, for example, a method of screen-printing a conductive paste using a metal mask provided with an opening at a predetermined position, a method of printing a solder paste that is a low-melting metal, a method of dipping in a solder melt, The conductive bump can be formed by electroless or electrolytic plating.
Examples of the low melting point metal include Sn-Ag solder, Sn-Sb solder, Sn-Pb solder, Sn-Pb-Cu solder, Sn-Cu solder, Ag-Sn-Cu solder, and In-Cu. It is preferable to use a solder in which Cu such as Sn-Cu-Zn is blended. Specific examples include Sn / Pb / Cu, Sn / Cu, Sn / Ag / Cu, Sn / Ag / In / Cu, Sn / Cu / Zn, Sn / Zn, Sn / Sb, and Sn / Sb / In. And metals such as tin and lead. Basically, it is desirable to use solder in which Cu, Zn or Sb is blended. The fluidity of the conductive paste can be suppressed, and in a reliability test under high-temperature, high-humidity conditions, heat cycle conditions, and the like, electrical connectivity and reliability are superior to those of the others.
[0068]
The multilayer printed wiring board according to the present invention is formed by laminating a plurality of single-sided circuit boards each having a conductor circuit formed on one side of an insulating base material in a predetermined direction, as described above, Of the substrate, a copper foil having one surface matted with respect to the surface on the conductive bump side of the single-sided circuit board arranged inside is pressure-bonded in a state where the mat surface is opposed to the surface, and etched by It is formed in a conductor circuit having a predetermined wiring pattern.
[0069]
The matte surface of the copper foil is preferably formed by a known etching process, an electroless plating process, an oxidation-reduction process, or the like, and particularly preferably by an etching process.
As the etching treatment, there is an etching solution mainly containing a chemical solution such as cupric chloride, ferric chloride, persulfates, hydrogen peroxide / sulfuric acid, alkali etchant, organic acid and cupric complex,
Examples of the electroless plating include copper, nickel, single-layer electroless plating such as aluminum, displacement plating, and composite plating such as copper-nickel-phosphorus.
Examples of the oxidation-reduction treatment include a treatment performed in a blackening bath and a reducing bath that is an alkaline bath such as sodium.
[0070]
The adhesion between the matte-treated copper foil and the insulating resin base material varies depending on the resin viscosity, the thickness of the copper foil, the heating press pressure, and the like. When the thickness of the copper foil is in the range of 5 to 50 μm, the roughness of the matte surface of the copper foil is in the range of 0.1 to 5 μm, and the temperature is 120 to 250 ° C. And the heating press pressure is in the range of 1-10 Mpa, and the resulting peel strength is 0.6-1.4 kg / cm.2Is desirably within the range.
[0071]
Since the matte surface of the copper foil is pressure-bonded not only to the surface on the conductive bump side of the single-sided circuit board but also to the conductive bump protruding from that surface, it is formed by etching the copper foil. The bonding property between the conductive circuit and the surface on the conductive bump side and between the conductive circuit and the conductive bump is improved.
[0072]
Generally, when a single-sided circuit board is laminated in multiple layers in the same direction, a heating step such as drying and annealing is repeated after immersion in a plating solution or a cleaning solution. Since the stress applied to the substrate is not buffered, the substrate itself warps, causing breakage of the conductor circuit, disconnection, poor connection at the via hole, peeling of the filled metal, etc., resulting in electrical connectivity and reliability. May cause a decrease in sex.
[0073]
However, as in the present invention, after a plurality of single-sided circuit boards and copper foil laminated in the same direction are integrated by a heat press, the copper foil is etched to form a conductor circuit, and the conductor circuit forming surface is formed. On the other hand, another single-sided circuit board is laminated in a direction opposite to the above-mentioned direction and integrated by a heating press.
In this case, the matte surface of the copper foil is pressed against the surface on the conductive bump side of the single-sided circuit board located on the inner side, and the conductor circuit formed by etching the copper foil is laminated thereon. It can be formed in a desired wiring pattern having at least a conductive pad to be joined to a conductive bump of another single-sided circuit board.
[0074]
Therefore, the peel strength and the pull strength of the conductive circuit with respect to the surface of the conductive bump side of the substrate are sufficiently ensured, and the displacement of the conductive pad with respect to the via hole due to the heating press can be prevented. It can be carried out.
[0075]
In this case, it is desirable to perform the heating press twice. Although an accurate scale factor is required, high peel strength and pull strength can be obtained.
[0076]
At least one kind of protective film selected from tin, zinc, nickel and phosphorus or a protective film made of a noble metal such as gold or platinum may be formed on the matte surface of the copper foil forming the conductive circuit.
The thickness of such a protective film is preferably in the range of 0.01 to 3 μm. The reason is that if it is less than 0.01 μm, fine irregularities on the mat surface cannot be completely covered. If it exceeds 3 μm, the protective film is filled in the formed concave portion of the mat surface, and the matting effect is offset. This is because it may be. A particularly preferred film thickness is in the range of 0.03 to 1 μm.
[0077]
Among the above protective films, the protective film made of tin can be most advantageously applied because it can be formed as a thin film layer deposited by electroless displacement plating and has excellent adhesion to the mat surface.
[0078]
An electroless plating bath for forming such a tin-containing plating film uses a tin borofluoride-thiourea solution or a tin chloride-thiourea solution, and the plating treatment condition is about 5 ° C. at room temperature around 20 ° C. It is desirable that the heating time be about 1 minute at a high temperature of about 50 ° C. to 60 ° C.
According to such an electroless plating treatment, a copper-tin substitution reaction based on the formation of a metal complex of thiourea occurs on the surface of the copper pattern, and a tin thin film layer is formed. Since it is a copper-tin substitution reaction, the mat surface can be covered without destroying the uneven shape.
[0079]
The noble metal that can be used in place of a metal such as tin is preferably gold or platinum. This is because these noble metals are less susceptible to acid or oxidizing agent, which is a roughening treatment liquid, than silver and the like, and can easily cover the mat surface. However, precious metals are often used only for high value-added products due to high costs. Such a gold or platinum coating can be formed by sputtering, electrolytic or electroless plating.
[0080]
By providing such a coating layer, the wettability of the mat surface becomes uniform, not only the bonding property with the conductive bump formed corresponding to the via hole is improved, but also the core material constituting the resin insulating layer Since the bonding property with the resin impregnated into the substrate can also be improved, the electrical connectivity and connection reliability are greatly improved.
[0081]
The multilayer printed wiring board formed by the laminating and heating press can be provided with a solder resist layer covering the surface of the outer circuit board.
The solder resist layer is mainly formed of a thermosetting resin or a photosensitive resin, an opening is formed at a position corresponding to a via hole position on a circuit board, and an external circuit is formed on a conductive circuit (conductor pad) exposed from the opening. Solder bodies such as solder bumps, solder balls, and T-shaped conductive pins, which are terminals, are formed. External terminals are formed on both sides.
[0082]
Further, among the circuit boards located on the outside, the other circuit boards in the lower layer on the side connected to the motherboard are located immediately above the via holes and are made of a metal material such as 42 alloy or phosphor bronze. A formed T-shaped conductive pin or a conductive ball formed of a metal material such as gold, silver, and solder can be provided.
[0083]
BEST MODE FOR CARRYING OUT THE INVENTION
[First Embodiment]
First, the configuration of a multilayer printed wiring board formed by laminating single-sided circuit boards according to the first embodiment of the present invention will be described with reference to FIGS.
FIG. 1A shows a configuration of a multilayer printed wiring board 100 forming a package substrate, and FIG. 1B shows a state in which an IC chip 70 is mounted on the multilayer printed wiring board 100. 2A shows a state in which the IC chip 70 of the multilayer printed wiring board shown in FIG. 1A is resin-molded, and FIG. 2B shows an IC module mounted on the multilayer printed wiring board 100 on which the IC chip 70 is mounted. 12 shows a state in which 120 are stacked.
[0084]
As shown in FIG. 1A, a multilayer printed wiring board 100 is formed by laminating two layers of a single-sided circuit board A and a single-sided circuit board B. The upper surface of the single-sided circuit board A and the lower surface of the single-sided circuit board B are covered with a solder resist layer 40. An opening (counterbore portion) 10a for accommodating an IC chip is formed in the central portion of the upper single-sided circuit board A. A conductor circuit 36 and a bonding pad 36a are formed on the upper surface of the single-sided circuit board A, and a BGA 56 for connecting an IC module is arranged in the opening 44 of the solder resist layer 40 on the conductor circuit 36. Further, a via hole 18 is formed in the opening 16 penetrating the insulating base material 10 below the conductive circuit 36 and the bonding pad 36p. At the lower end of the via hole 18, a solder bump 24 for connection to the conductor circuit 28 of the lower single-sided circuit board B is arranged. The single-sided circuit board A and the lower single-sided circuit board B are connected via an adhesive layer 26. At the center of the upper surface of the lower single-sided circuit board B, a metal layer 28a for heat dissipation of the IC chip 70 is provided. Below the metal layer 28a, a via hole 18a for heat dissipation is provided. A via hole 18 for circuit connection is provided below the conductor circuit 28 on the upper surface of the lower single-sided circuit board B. A conductor circuit 38 is connected to the solder bump 24 of the lower single-sided circuit board B, and a BGA 56 is attached to the conductor circuit 38. FIG. 3B is a plan view of FIG. 1B, and FIG. 3A shows a state of the multilayer printed wiring board shown in FIG. 1B before a solder resist layer is formed. As shown in FIG. 3A, the conductor circuit 36 immediately above the via hole 18 is formed in a circular shape, and the bonding pad 36p directly connected to the via hole 18 is formed in a rectangular shape. As shown, a part of the bonding pad 36p is exposed by the elliptical opening 44a of the solder resist layer 40. Here, in the first embodiment, the shape of the opening 44a is an ellipse. However, the shape may be a circle, an oval shape, a polygon, or, as shown in FIG. A quadrangular shape that exposes the tip of the pad 36 may be used.
[0085]
As shown in FIG. 1B, an IC chip 70 is accommodated in the opening 10a of the multilayer printed wiring board 100 and above the metal layer 28a. The IC chip 70 is connected to the bonding pad 36p below the opening 44a of the solder resist layer 40 on the multilayer printed wiring board by the wire 72. FIG. 4A is a plan view of FIG.
[0086]
As shown in FIG. 2A, the IC chip 70 and the opening 10a are molded with a resin 74.
[0087]
As shown in FIG. 2B, the IC module 120 is connected to the BGA 56 on the front surface side of the multilayer printed wiring board 100 via the terminal 132. On the other hand, the BGA 56 on the back side of the multilayer printed wiring board is connected to a printed wiring board (not shown). The IC module 120 is formed by molding an IC chip 122 mounted on a terminal plate 130 with a resin 124, and the IC chip 122 and a terminal 132 of the terminal plate 130 are connected by bonding with a wire 128.
[0088]
In the multilayer printed wiring board 100 of the first embodiment, the bonding pads 36p are directly connected to the via holes 18 made of a conductive material filled in the non-through holes. That is, the conductive circuit (bonding pad) 36p and the conductive material (via hole) 18 are connected by filling the non-through hole reaching the conductive circuit (bonding pad) 36p with a conductive material. Unlike the prior art described above with reference to FIG. 2, a conductive material (via hole) and a conductive circuit (bonding pad) can be connected without via holes. Since a via hole land having a diameter larger than the line width of the bonding pad is not used, the wiring density can be increased.
[0089]
Further, in the multilayer printed wiring board 100 of the first embodiment, since the BGAs 56 are arranged on the front surface and the back surface, it is possible to connect another printed wiring board or the like to both surfaces. For example, in a state where the IC module 120 is mounted via the BGA 56 on the front surface, the IC module 120 can be connected to the printed wiring board via the BGA 56 on the rear surface. Further, the degree of freedom of the form of the IC module to be mounted is increased.
[0090]
From another viewpoint, a circuit formed on the multilayer printed wiring board includes a circuit (PGK circuit) connected to an IC chip 70 mounted on the substrate and led out to the outside, and an IC module. And a circuit (interposer circuit) connected to the external circuit 120 and drawn out through the multilayer printed wiring board. The function of the interposer and the PKG substrate can be fulfilled by a single sheet, enabling downsizing and high functionality. Also, in this case, even if a defect is caused in the multilayer printed wiring board 100 or the IC module 120, it can be dealt with before the IC module 120 is attached to the multilayer printed wiring board. Even if the design of the IC module 120 is changed (for example, if the memory is a memory, it means that the capacity is changed), it is possible to easily adapt.
[0091]
Since the counterbore 10a is formed, the thickness in the mounting area (the thickness when the IC chip 70 is mounted on the multilayer printed wiring board 100) can be reduced. Further, even if the IC is mounted in a multilayer structure, the total thickness of the substrate itself including the sealing resin can be reduced.
[0092]
In the first embodiment, the BGA 56 on the back surface is arranged immediately below the BGA 56 on the front surface and the pad 36p so as not to overlap. That is, as shown in FIG. 2, the center line X1 of the via hole 18 for attaching the BGA 56 and the center line X2 of the via hole 18 for attaching the BGA 56 on the back surface are arranged so as to be shifted. In other words, the connection area of the BGA 56 on the back surface is arranged immediately below the connection area of the BGA 56 on the front surface and the pad so as not to overlap. The BGA 56 has smaller connection points than external terminals such as conductive connection pins and the like, and tends to concentrate stress. Further, if the thermal expansion coefficient of the material or the like with other printed wiring boards is different, stress is generated due to external factors such as application of heat, and the stress is transmitted to the outer end. Therefore, the generated stress is transmitted to the substrate. At this time, if the BGAs 56 on both surfaces are formed so as to overlap, the stress is transmitted to the opposite surface. As a result, poor connection on the opposite side may be caused. However, if the BGAs 56 do not overlap, the stress is buffered, so that it is difficult to cause a failure in the connection.
[0093]
In the first embodiment, the IC chip 122 is a memory that generates a small amount of heat, and the IC chip 70 is a logic IC that generates a large amount of heat. A metal layer 28a is provided directly below the IC chip 70, and the metal layer 28a is connected to the BGA 56 via the via hole 18a. With this configuration, heat can be efficiently transmitted to the printed wiring board connected to the BGA 56, and the heat can be dissipated.
[0094]
FIG. 15A is a cross-sectional view of a multilayer printed wiring board according to a modification of the first embodiment, and FIG. 15B is a plan view. In this modification, the pads 36p are arranged in a staggered manner.
[0095]
FIG. 16 is a sectional view of a multilayer printed wiring board according to a modification of the first embodiment. As in this modification, the IC chips 122B can be mounted in a stack on the IC chip 122A.
[0096]
Hereinafter, an example of a method for manufacturing a multilayer printed wiring board according to the present invention will be specifically described with reference to the accompanying drawings.
(1) In manufacturing the multilayer printed wiring board according to the present invention, a single-sided circuit board 10A as a basic unit constituting the multilayer printed wiring board is obtained by starting from an insulating base material 10 having a copper foil 12 adhered to one side thereof. Used (FIG. 5A).
[0097]
The insulating base material is selected from, for example, glass cloth epoxy resin base material, glass cloth bismaleimide triazine resin base material, glass cloth polyphenylene ether resin base material, aramid nonwoven fabric-epoxy resin base material, and aramid nonwoven fabric-polyimide resin base material. Although hard laminated substrates can be used, glass cloth epoxy resin substrates are most preferred.
[0098]
The thickness of the insulating substrate 10 is desirably 20 to 600 μm. The reason is that if the thickness is less than 20 μm, the strength is reduced and handling becomes difficult, and the reliability with respect to the electrical insulation is reduced. If the thickness is more than 600 μm, fine via holes are formed and the conductive paste is used. This is because filling becomes difficult and the substrate itself becomes thick.
[0099]
The thickness of the copper foil 12 is preferably 5 to 18 μm. The reason is that, when forming an opening for forming a via hole in the insulating base material by using a laser processing as described later, if it is too thin, it penetrates, and conversely, if it is too thick, by etching, This is because it is difficult to form a conductor circuit pattern having a fine line width.
[0100]
As the insulating base material 10 and the copper foil 12, in particular, a single-sided copper-clad laminate obtained by laminating a prepreg obtained by impregnating an epoxy resin into a glass cloth into a B stage, and laminating and hot pressing the copper foil. Preferably, a plate is used. The reason is that the wiring pattern and the via hole are not displaced during handling after the copper foil is etched, and the positional accuracy is excellent.
[0101]
(2) Next, a transparent protective film 14 is attached to the surface of the insulating substrate opposite to the surface to which the copper foil is attached (FIG. 5B).
As the protective film 14, a polyethylene terephthalate (PET) film having a pressure-sensitive adhesive layer thickness of 1 to 20 μm and a film thickness of 10 to 50 μm is used.
[0102]
(3) Next, carbon dioxide laser irradiation is performed from above the PET film 14 stuck on the insulating base material, penetrates the PET film, and the copper foil (or conductive circuit pattern) 12 Is formed (FIG. 5C).
This laser processing is performed by a pulse oscillation type carbon dioxide laser processing apparatus. The processing conditions are as follows: pulse energy is 0.5 to 100 mJ, pulse width is 1 to 100 μs, pulse interval is 0.5 ms or more, and shot number is 3 to It is desirably within the range of 50.
It is desirable that the diameter of the via forming opening 16 that can be formed under such processing conditions be 50 to 250 μm.
The protective film can be used as a printing mask when a solder bump described later is formed by printing a conductive paste. In this case, it is desirable to use solder in which Cu, Zn or Sb is blended. Compared with Sn / Pb, since the melting point is high and the fluidity of the paste itself is small, a short circuit (short circuit) with another adjacent conductor circuit is unlikely to occur. Therefore, electrical connectivity and reliability are improved. However, a commonly used solder paste such as Sn / Pb or Sn / Ag or a conductive paste made of metal particles such as copper and gold may be used.
[0103]
(4) Desmearing is performed to remove resin residue remaining on the side and bottom surfaces of the opening 16 formed in the step (3).
This desmear treatment is desirably performed by dry treatment such as oxygen plasma discharge treatment, corona discharge treatment, ultraviolet laser treatment, or excimer laser treatment.
[0104]
(5) Next, after attaching a PET film 15 as a plating protection film to the copper foil 12 surface of the desmeared substrate 10 (FIG. 5D), electrolytic copper using the copper foil 12 as a plating lead An opening is filled with electrolytic copper plating by performing a plating process to form a filled via hole 18 (FIG. 5E).
After the electrolytic copper plating treatment, the PET film 15 adhered to the substrate may be peeled off, and the electrolytic copper plating raised on the upper portion of the opening may be removed and flattened by belt sander polishing, buff polishing or the like (FIG. 6 (A)).
[0105]
(6) After performing the electrolytic copper plating treatment of the above (5), electrolytic soldering using copper plating 18 as a plating lead (all those containing Cu, Zn or Sb such as Sn / Cu correspond thereto) plating treatment Then, a projecting conductor made of electrolytic solder plating, that is, a conductive bump 24 is formed so as to slightly protrude from the surface of the electrolytic copper plating 18 (FIG. 6B).
[0106]
(7) Next, a resin adhesive is applied to the surface of the insulating base material 10 including the conductive bumps 24 to form an adhesive layer 26, and then the PET is attached to the copper foil 12 of the insulating base material 10. The film is peeled (FIG. 6 (C)).
Such a resin adhesive is, for example, applied to the entire surface of the insulating substrate including the conductive bumps or the surface not including the conductive bumps, and as an adhesive layer made of a dried and uncured resin. It is formed. This adhesive layer is preferably precured for easy handling, and its thickness is preferably in the range of 5 to 50 μm.
[0107]
The adhesive layer is preferably made of an organic adhesive, such as an epoxy resin, a polyimide resin, a thermosetting polyphenolene ether (PPE), a composite resin of an epoxy resin and a thermoplastic resin, It is desirable that the resin be at least one resin selected from a composite resin of an epoxy resin and a silicone oil, and BT resin.
As a method of applying the uncured resin which is an organic adhesive, a curtain coater, a spin coater, a roll coater, a spray coat, a screen print, or the like can be used. The formation of the adhesive layer can also be performed by laminating an adhesive sheet.
[0108]
At this time, two types of single-sided circuit boards are created.
One is a single-sided circuit board (hereinafter, referred to as a single-sided circuit board A) having an opening 10a by a router, punching, or the like (FIG. 6D).
The other is a single-sided circuit board (hereinafter, referred to as a single-sided circuit board B) having no opening, which will be described later.
[0109]
The single-sided circuit board A manufactured according to the steps (1) to (7) has an opening in the board by a router, punching, laser or the like. The area to be formed has an area of 3% or more of the area of the IC chip to be mounted. If it is less than 2%, there is no tolerance for unavoidable positional deviation such as alignment of the IC chip, so that the IC chip cannot be mounted. Also, an area is not secured for mounting.
One surface of the insulating base material has copper foil as a conductor layer, and the other surface has a filling via hole in the opening reaching the copper foil, and a solder bump made of solder plating is formed on the filling via hole Further, a circuit board which is formed with an adhesive layer on the surface of an insulating base material further including solder bumps, and which is positioned and laminated on an upper layer when manufacturing the multilayer printed wiring board according to the present invention, Alternatively, it is desirable to adopt a circuit board for forming a double-sided circuit board together with a copper foil having a matte surface.
[0110]
Next, another single-sided circuit board B to be laminated below the single-sided circuit board A is manufactured.
(8) First, after performing the same processing as the above-described steps (1) to (6) (see FIGS. 7A to 7G), the etching protection film is formed on the surface of the insulating substrate 10 where the solder bumps 24 are formed. 25 (FIG. 8A), the copper foil 12 is covered with a mask having a predetermined circuit pattern, and then subjected to an etching process to function as a conductor circuit (including via lands) 28 and a heat radiating plate immediately below the IC chip. The conductive layer 28a to be formed is formed (FIG. 8B).
[0111]
In this processing step, first, a photosensitive dry film resist is attached to the surface of the copper foil, and then exposed and developed according to a predetermined circuit pattern to form an etching resist, and the metal layer in the portion where the etching resist is not formed is formed. Is etched to form a conductor circuit pattern including via lands.
As this etching solution, at least one aqueous solution selected from aqueous solutions of sulfuric acid hydrogen peroxide, persulfate, cupric chloride and ferric chloride is desirable.
[0112]
As a pretreatment for etching the copper foil to form the conductor circuit 28, in order to easily form a fine pattern, the entire surface of the copper foil is previously etched to a thickness of 1 to 10 μm, and more preferably 2 to 8 μm. It can be made as thin as possible.
The inner diameter of the via land as a part of the conductor circuit is substantially the same as the diameter of the via hole, but the outer diameter is preferably formed in the range of 50 to 250 μm.
[0113]
(9) A thin film layer 29 of tin or the like may be formed on the surface of the conductor circuit formed in (8) by electroless plating (FIG. 8C).
An electroless plating bath for forming such a tin-containing plating film uses a tin borofluoride-thiourea solution or a tin chloride-thiourea solution, and the plating treatment condition is about 5 ° C. at room temperature around 20 ° C. It is desirable that the heating time be about 1 minute at a high temperature of about 50 ° C. to 60 ° C.
According to such an electroless plating treatment, a copper-tin substitution reaction based on the formation of a metal complex of thiourea occurs on the surface of the copper pattern, and a tin thin film layer having a thickness of 0.01 to 1 μm is formed.
[0114]
The surface of the conductor circuit 28 formed in the step (7) is subjected to a roughening treatment as necessary, and the tin layer formed in the step (8) is formed on the roughened layer. You can also.
In addition, it is desirable to cover with a protective film made of at least one kind selected from zinc, nickel and phosphorus or a protective film made of a noble metal such as gold or platinum instead of the tin layer.
The roughening treatment is for improving the adhesion to the adhesive layer and preventing peeling (delamination) when forming a multilayer.
Examples of the roughening treatment method include soft etching treatment, blackening (oxidation) -reduction treatment, formation of a copper-nickel-phosphorus needle-like alloy plating (manufactured by Ebara Uzilite; trade name: Interplate), and Mec Corporation. There is a surface roughening by an etching solution called "Mech etch bond".
[0115]
The roughened layer is preferably formed by using an etchant. For example, the roughened layer is formed by etching the surface of a conductive circuit from a mixed aqueous solution of a cupric complex and an organic acid using an etchant. be able to. Such an etchant can dissolve the copper conductor circuit pattern under oxygen-existing conditions such as spraying and bubbling, and the reaction is presumed to proceed as follows.
Cu + Cu (II) An  → 2Cu (I) An / 2
2Cu (I) An / 2  + N / 4O2  + NAH (aeration) → 2Cu (II) An  + N / 2H2O
In the formula, A represents a complexing agent (acting as a chelating agent), and n represents a coordination number.
[0116]
As shown in the above formula, the generated cuprous complex dissolves under the action of an acid and combines with oxygen to form a cupric complex, which again contributes to copper oxidation. The cupric complex used in the present invention is preferably a cupric complex of azoles. The etching solution comprising the organic acid-cupric complex can be prepared by dissolving a cupric complex of an azole and an organic acid (halogen ion as required) in water.
Such an etchant is formed, for example, from an aqueous solution obtained by mixing 10 parts by weight of an imidazole copper (II) complex, 7 parts by weight of glycolic acid, and 5 parts by weight of potassium chloride.
Alternatively, the single-sided circuit board B may be formed without forming a roughening treatment or forming a coating layer.
[0117]
(10) Next, after the protective film 25 is peeled off from the surface of the insulating base material 10 including the solder bumps, the resin adhesive 32 is applied to the surface of the insulating base material (FIG. 8D).
Such a resin adhesive is applied, for example, to the entire surface of the insulating substrate including the solder bumps or the surface not including the solder bumps, and is formed as an adhesive layer made of an uncured resin in a dried state. You. This adhesive layer is preferably precured for easy handling, and its thickness is preferably in the range of 5 to 50 μm.
[0118]
The adhesive layer is preferably made of an organic adhesive, such as an epoxy resin, a polyimide resin, a thermosetting polyphenolene ether (PPE), a composite resin of an epoxy resin and a thermoplastic resin, It is desirable that the resin be at least one resin selected from a composite resin of an epoxy resin and a silicone oil, and BT resin.
As a method of applying the uncured resin which is an organic adhesive, a curtain coater, a spin coater, a roll coater, a spray coat, a screen print, or the like can be used. The formation of the adhesive layer can also be performed by laminating an adhesive sheet.
[0119]
The single-sided circuit board B manufactured according to the steps (8) to (10) has a conductor circuit on one surface of the insulating base material 10 and a solder bump 24 made of solder plating on the other surface. And an adhesive layer 26 for bonding to another insulating substrate, or an adhesive layer 32 for bonding to a copper foil, on the surface of the insulating substrate including the solder bumps 24. It is formed.
[0120]
(11) The surface on the conductive bump side of the single-sided circuit board A faces downward, and the single-sided circuit board B is laminated in the same direction with respect to that surface, and the surface of the single-sided circuit board B on the side of the solder bumps 24 is Then, a copper foil 30 having a mat surface with a surface roughness of 1.0 μm and a thickness of 5 to 18 μm is laminated with the mat surfaces facing each other (FIG. 9A), and a heating temperature of 150 to 200 μm. The single-sided circuit board A and the single-sided circuit board B are integrated by heating and pressing under the conditions of ° C. and a pressure of 1 to 10 MPa (FIG. 9B).
[0121]
At this time, a metal or resin film is sandwiched between the press plates in the opening 10a of the single-sided circuit board A. This is effective for preventing the adhesive from flowing out and for avoiding non-uniformity in the positional deviation and pressure during pressing. In this case, it is not necessary to put anything, or it is only necessary to put a lining plate having a convex portion.
[0122]
Such a heating press is more preferably performed under reduced pressure, and the single-sided circuit board A and the single-sided circuit board B are bonded by curing the uncured resin adhesive layer 26. The copper foil 30 is bonded by curing the adhesive layer 32.
[0123]
(12) By etching the upper copper foil 12 and the lower copper foil 30 of the circuit board integrated in the above (11), conductor circuits 36 and 38 are formed on the upper and lower layers of the multilayer printed wiring board. (Including via holes and pads 36a) (see FIG. 9C).
[0124]
In this processing step, first, a photosensitive dry film resist is attached to the surfaces of the copper foil 12 and the copper foil 30, and then exposed and developed along a predetermined circuit pattern to form an etching resist. By etching the metal layer of the formed portion, the conductor circuits 36 and 38 including via hole lands are formed.
[0125]
(13) Next, solder resist layers 40 are formed outside the single-sided circuit boards A and B, respectively (FIG. 10A). In this case, the solder resist composition is applied to the entire outer surfaces of the circuit boards A and B, and the coating film is dried. Then, a photomask film having an opening is placed on the coating film, and is exposed and developed. By processing, an opening 44 exposing a solder pad portion located immediately above the conductor circuit 36 and an opening 44a exposing a predetermined position of the bonding pad 36p are formed. Alternatively, a film may be stuck and exposed, developed, or opened with a laser.
[0126]
(14) A conductive bump, a conductive ball, or a conductive pin as an external terminal is provided on the solder pad (opening 44, 44a) exposed right above the via hole from the opening of the solder resist obtained in the step (13). Before disposing and bonding, it is preferable to form a metal layer made of “nickel 52-gold 54” on each solder pad portion (FIG. 10B).
[0127]
The thickness of the nickel layer 52 is desirably 1 to 7 μm, and the thickness of the gold layer 54 is desirably 0.01 to 0.06 μm. The reason for this is that if the nickel layer is too thick, the resistance value will increase, and if it is too thin, it will easily peel off. On the other hand, if the gold layer is too thick, the cost increases, and if it is too thin, the adhesion effect with the solder body is reduced. A single layer of a tin or a noble metal layer may be formed.
[0128]
(15) A solder body is supplied on a metal layer made of nickel-gold provided on the solder pad portion, and a conductive bump as an external terminal is formed by melting and solidifying the solder body. Alternatively, the conductive pins are joined to the solder pad portions to form a multilayer circuit board (FIG. 1A).
[0129]
As a method for supplying the solder body, a solder transfer method or a printing method can be used. Here, in the solder transfer method, a solder foil is bonded to a prepreg, and the solder foil is etched leaving only a portion corresponding to an opening to form a solder pattern to form a solder carrier film. This is a method of applying a flux to a solder resist opening of a substrate, laminating the film so that a solder pattern is in contact with a pad, and heating and transferring the film.
[0130]
On the other hand, the printing method is a method in which a print mask (metal mask) having an opening at a position corresponding to a pad is placed on a substrate, and a solder paste is printed and heat treatment is performed. Tin-silver, tin-indium, tin-zinc, tin-bismuth, tin-antimony, and the like can be used as the solder. It is desirable that their melting points be lower than the melting point of the conductive bumps.
[0131]
That is, an appropriate solder is supplied to each solder pad exposed from the opening of the solder resist layer to form a conductive bump, or a conductive ball or a conductive T pin is connected.
[0132]
As a solder material for connecting the conductive balls 56 and the T pins, it is preferable to use tin / antimony solder, tin / silver solder, tin / silver / copper solder having a melting point higher than the melting point of the conductive bump.
[0133]
The IC chip 70 is accommodated in the opening 10a of the obtained multilayer printed wiring board, and the terminals 71 of the IC chip 70 and the bonding pads 36p are wire-bonded with the wires 72 (FIG. 1B). Thereafter, the opening 10a and the IC chip 70 are molded with the resin 74 (FIG. 2A). The IC module 120 is connected via the BGA 56 to the multilayer printed wiring board 100 on which the IC chip 70 is mounted as described above (FIG. 2B).
[0134]
According to the embodiment according to the above steps (1) to (15), the multilayer printed wiring board 60 according to the present invention includes a single-sided circuit board A and a single-sided circuit board B laminated in the same direction. The single-sided circuit boards are bonded together and the copper foil 30 is bonded to the single-sided circuit board by heating and pressing the copper foil 30 in a state where the copper foil 30 is opposed to the surface on the solder bump side of B so that the mat surface faces the same. After being press-bonded to B to form a multilayer, the copper foil 12 of the single-sided circuit board A and the copper foil 30 crimped to the single-sided circuit board B2 were subjected to an etching process to form conductor circuits 36 and 38, respectively. In addition to such an embodiment, it is also possible to adopt the manufacturing steps described in the following (1) Modification 1 and (2) Modification 2.
[0135]
▲ 1 Modification 1
With the copper foil 30 having the matte surface facing the solder bump 24 side of the single-sided circuit board B (FIG. 11A), the copper foil 30 is crimped to the single-sided circuit board B by a vacuum heating press (FIG. 11A). FIG. 11 (B)). Thereafter, an etching process is performed in a state where the etching protection film is stuck, and the copper foil is selectively etched to form a conductor circuit 38 having a predetermined pattern, thereby forming a double-sided circuit board B (FIG. 11C). ).
Thereafter, in a state where the surface of the circuit board B on the side of the conductor circuit 28 is opposed to the surface of the single-sided circuit board A on the side of the solder bumps 24 (FIG. 11 (D)), the layers are multilayered by vacuum heating and pressing. (FIG. 11E). Thereafter, the copper foil of the single-sided circuit board A is etched to form a conductor circuit (see FIG. 9C).
[0136]
(2) Modification 2
The conductive circuit 36 is formed by etching the copper foil 12 of the single-sided circuit board A shown in FIG. 6C (FIG. 12A), and an opening 10a is formed in the board 10 by a router, punching, or the like (FIG. 12). (B)). Thereafter, with the double-sided circuit board B on which the conductor circuit 38 is formed in the step of FIG. 11C facing the single-sided circuit board A (FIG. 12C), multilayer heating is performed by vacuum heating and pressing. (FIG. 12D).
[0137]
In the above-described embodiment, two single-sided circuit boards are stacked and integrated to form a two-layer structure. However, even if the number of three or more layers is increased, the number of single-sided circuit boards can be increased as needed. .
[0138]
[Second embodiment]
Next, a multilayer printed wiring board according to a second embodiment of the present invention will be described with reference to FIGS.
FIG. 13A shows a cross section of the multilayer printed wiring board according to the second embodiment, and FIG. 13B shows a state in which an IC chip is mounted on the multilayer printed wiring board. FIG. 14 (A) is a plan view of the multilayer printed wiring board of FIG. 13 (A), and FIG. 14 (B) is a plan view of the multilayer printed wiring board of FIG. 13 (B).
[0139]
In the first embodiment described above with reference to FIGS. 1 and 3, the bonding pad 36p is formed in a rectangular shape, the via hole 18 is connected to one end of the bonding pad 36p, and the wire 72 is bonded to the other end. . On the other hand, in the second embodiment, a circular bonding pad 36p is provided immediately above the via hole 18, and the wire 72 is bonded.
[0140]
In the multilayer printed wiring board according to the second embodiment, since the bonding pad 36p is disposed immediately above the via hole 18 made of a conductive material filled in the non-through hole, it is not necessary to route the bonding pad. Can be increased. In the second embodiment, the shape of the bonding pad is circular, but various shapes such as an elliptical shape, an oval shape, and a polygonal shape can be adopted.
[0141]
【Example】
[Example 1]
(1) First, a single-sided circuit board constituting a multilayer printed wiring board is manufactured. This circuit board uses, as a starting material, a single-sided copper-clad laminate obtained by laminating a prepreg, which is a B stage obtained by impregnating a glass cloth with an epoxy resin into a B-stage, and heating and pressing.
[0142]
The thickness of the insulating base material is 75 μm, the thickness of the copper foil is 17.5 μm, and the surface of the laminate opposite to the surface on which the copper foil is formed has an adhesive layer with a thickness of 12 μm, and A PET film is laminated such that the thickness of the film itself is 12 μm.
[0143]
(2) Then, carbon dioxide laser irradiation is performed from above the PET film to form an opening for forming a via hole that penetrates the PET film and the insulating base material and reaches the copper foil, and the inside of the opening is desmeared by oxygen plasma discharge. Desmearing may be performed by treatment or immersion in a chemical such as an acid, an oxidizing agent, or an alkali. By the desmearing treatment, it is possible to smooth the base material and remove the resin residue of the conductor part which is the copper foil. Thereby, even if the conductive filler is subsequently filled, the connectivity and the reliability are ensured. Since the resin residue, which is the cause of the resin residue, has been removed, no problem occurs without any problem.
[0144]
In this example, a high peak short pulse oscillation type carbon dioxide laser processing machine made by Mitsubishi Electric was used to form an opening for forming a via hole, and a 22 μm thick PET film was laminated on the resin surface as a whole. A glass film epoxy resin substrate having a thickness of 60 μm was irradiated with a laser beam from the PET film side by a mask image method, and an opening for forming a 150 μmφ via hole was formed at a speed of 100 holes / sec.
[0145]
(3) A PET film is adhered to the copper foil attachment surface of the insulative base material after the desmear treatment, and subjected to electrolytic copper plating using the copper foil as a plating lead under the following conditions, and the electrolytic solution is formed in the opening. Filled with copper plating to form via holes. When the electrolytic copper plating is slightly exposed above the opening, the exposed portion may be removed and flattened by sander belt polishing and buff polishing.
[Electrolytic copper plating aqueous solution]
Sulfuric acid: 175 g / l
Copper sulfate: 78 g / l
Additive (manufactured by Atotech Japan, trade name: Capalaside GL): 0.98 ml / l
[Electroplating conditions]
Current density: 1.9 A / dm2
Time: 30 minutes
Temperature: 25 ° C
[0146]
(4) Further, under the following conditions, an electrolytic solder plating process is performed to form a solder plating layer on the copper plating layer filled in the opening, and protrude from the surface of the insulating base material by 3 to 10 μm. Form solder bumps.
[Electrolytic solder plating solution]
Metal composition ratio: Sn / Cu = 99.9 / 0.1 to 70/30.
Additive: 5ml / l
(Electrolytic solder plating conditions)
Temperature: 21 ° C
Current density g: 0.41 A / dm2
As specific examples, Sn / Cu = 99.3 / 0.7 (melting point: 227 ° C.), Sn / Cu = 95/5 (melting point: 310)
In this case, the optimum example is the one where the ratio of the formed solder bumps is Sn / Cu = 99.9 / 0.1 to 90/10, and the one where Sn / Cu> 90/10 is the application example. .
[0147]
(5) Next, after peeling off the PET film adhered to the insulating base material in the above (3), an epoxy resin adhesive is applied to the entire surface of the insulating base material on the solder bump side, pre-cured, and multi-layered. An adhesive layer was formed for conversion.
[0148]
(6) An opening is formed in the insulating base material formed in the step (5) by a router, punching, laser or the like. The opening area was formed between 15% and 70%. In the present embodiment, it is formed at 36.5%.
The single-sided circuit board A manufactured in accordance with the above (1) to (6) is a circuit board to be arranged in an upper layer in the case of multilayering, and an opening is an area where an IC chip is mounted.
[0149]
(7) After performing the same processing as the above steps (1) to (4), the PET film is peeled off from the surface of the insulating substrate to which the copper foil is attached, and the surface of the insulating substrate on the solder bump side is etched and protected. With the film adhered, the copper foil was subjected to an appropriate etching treatment to form a conductor circuit having a predetermined pattern.
[0150]
The surface of the conductor circuit obtained in the above (7) is subjected to an electroless plating treatment using a tin borofluoride-thiourea solution as an electroless plating bath at about 45 ° C. for about 5 minutes, A tin thin film layer having a thickness of 0.1 μm may be formed.
[0151]
(8) After the etching protection film attached to the insulating base material in (6) above is peeled off, an epoxy resin adhesive is applied to the entire surface of the insulating base material on the solder bump side and pre-cured, and each circuit board is Was bonded to form an adhesive layer for multilayering.
[0152]
The single-sided circuit board A manufactured according to the above steps (6) to (8) is a multilayered board in combination with the single-sided circuit board B.
[0153]
(9) As the single-sided circuit board B to which the copper foil 30 having the matte surface is crimped, the same processing as in the above steps (1) to (5) and (7) is performed, and then the bonding as in the above (8) is performed. Instead of the agent, an epoxy resin adhesive for effectively bonding the copper foil 30 having the matte surface to the insulating base material 10 is applied, and dried at 100 ° C. for 30 minutes to form a resin having a thickness of 20 μm. An adhesive layer was formed.
[0154]
(10) After the single-sided circuit board A manufactured according to the above (1) to (8) and the single-sided circuit board B manufactured according to the above (9) are stacked in the same direction, the solder bump side of the single-sided circuit board B is stacked. Is matted on one side, the surface roughness is 1.0 μm, and a copper foil having a thickness of 12 μm is heated at a heating temperature of 200 ° C. and a heating time in a state where the mat surface faces the copper foil. 10 minutes, pressure 2MPa, degree of vacuum 2.5 × 103By heating and pressing under the condition of Pa, the single-sided circuit boards A and B were bonded together, and a copper foil was bonded to the single-sided circuit board to form a multilayer.
[0155]
(11) Thereafter, a conductor circuit and (including via lands) were formed on the copper foil on the single-sided circuit board A and the single-sided circuit board B of the multilayered board by an appropriate etching treatment.
[0156]
(12) Before forming a solder resist layer on the surface of the multilayer substrate manufactured according to the above steps (1) to (11), if necessary, a roughened layer made of copper-nickel-phosphorus or etching may be performed. May be provided.
[0157]
(13) On the other hand, 46.67 parts by weight of a photosensitizing oligomer (molecular weight 4000) in which 60% by weight of a cresol nopolak type epoxy resin (manufactured by Nippon Kayaku) dissolved in DMDG was acrylated with 50% of epoxy groups. 14.121 parts by weight of an 80% by weight bisphenol A epoxy resin (manufactured by Yuka Shell, Epicoat 1001) dissolved in methyl ethyl ketone, 1.6 parts by weight of an imidazole curing agent (2E4MZ-CN, manufactured by Shikoku Chemicals), photosensitive 1.5 parts by weight of polyacrylic monomer (R604, manufactured by Nippon Kayaku), 30 parts by weight of polyvalent acrylic monomer (DPE6A, manufactured by Kyoeisha Chemical Co., Ltd.), and a leveling agent made of an acrylic acid ester polymer (manufactured by Kyoeisha, Polyflow No. 75) 0.36 parts by weight were mixed, and the mixture was mixed with a pen as a photoinitiator. 20 parts by weight of phenone (manufactured by Kanto Kagaku), 0.2 parts by weight of EAB (manufactured by Hodogaya Chemical) as a photosensitizer, and 10 parts by weight of DMDG (diethylene glycol dimethyl ether) were further added. A solder resist composition adjusted to 4 ± 0.3 Pa · S was obtained.
The viscosity was measured using a B-type viscometer (Tokyo Keiki, DVL-B type) at 60 rpm with a rotor No. In the case of 4, 6 rpm, the rotor No. According to 3.
[0158]
(14) The solder resist composition obtained in (13) was applied to a thickness of 20 μm on the surface of the circuit board of the multilayer substrate obtained in (11).
Next, after performing a drying process at 70 ° C. for 20 minutes and at 100 ° C. for 30 minutes, a 5 mm-thick soda-lime glass substrate on which a circular pattern (mask pattern) of the solder resist opening is drawn by a chromium layer, The side on which the chromium layer is formed is brought into close contact with the solder resist layer so that 1000 mJ / cm2And subjected to DMTG development processing. Further, a heat treatment is performed under the conditions of 1 hour at 80 ° C., 1 hour at 100 ° C., 1 hour at 120 ° C., and 3 hours at 150 ° C., and a solder resist layer (thickness: 200 μm) having an opening corresponding to the pad portion (opening diameter: 200 μm) 20 μm).
[0159]
(15) Next, the substrate on which the solder resist layer was formed was applied to an electroless nickel plating solution having a pH of 5 consisting of 30 g of nickel chloride, 10 g of sodium hypophosphite, and 10 g of sodium citrate for 20 minutes. By dipping, a nickel plating layer having a thickness of 5 μm was formed in the opening.
[0160]
Further, the substrate was immersed in an electroless gold plating solution consisting of gold cyanide 2 g / 1, ammonium chloride 75 g / 1, sodium citrate 50 g / 1, and sodium hypophosphite 10 g / 1 at 93 ° C. By dipping for 2 seconds, a gold plating layer having a thickness of 0.03 μm was formed on the nickel plating layer, and a coating metal layer composed of the nickel plating layer and the gold plating layer was formed. In some cases, a single layer of a tin or noble metal layer may be formed.
[0161]
(16) A solder paste made of tin / silver solder having a melting point of about 190 ° C. is printed on the solder pad exposed from the opening of the solder resist layer covering the upper single-sided circuit board A, and reflowed at 183 ° C. Thus, a multilayer printed wiring board was manufactured by connecting solder balls to both sides.
[0162]
[Example 2]
The multilayer printed wiring board according to the second embodiment has the same configuration as that of the first embodiment (the via holes 18 are shifted between the upper and lower single-sided substrates, and the BGA 56 is removed from immediately below). / Zn (97: 3).
[0163]
[Example 3]
The multilayer printed wiring board of the third embodiment has the same configuration as that of the first embodiment, except that the conductive bumps are formed of Sn / Sb (95: 5).
[0164]
[Example 4]
The multilayer printed wiring board of the fourth embodiment has the same configuration as that of the first embodiment, except that the conductive bumps are formed of Sn / Pb (97: 3).
[0165]
[Example 5]
The multilayer printed wiring board of the fifth embodiment has the same configuration as that of the first embodiment, except that the conductive bumps are formed of Sn / Ag (95: 5).
[0166]
[Example 1 Modification 1]
In the multilayer printed wiring board according to the first modification of the first embodiment, the conductive bumps are formed of Sn / Su (97: 3). However, different from the configuration of the first embodiment, as shown in FIG. 18A, the external terminals 56 on the back surface are arranged immediately below the external terminals 56 on the front surface.
[0167]
[Example 1 Revision 2]
In the multilayer printed wiring board according to the first modification of the first embodiment, the conductive bumps are formed of Sn / Su (97: 3). However, different from the configuration of the first embodiment, as shown in FIG. 18B, the via hole 18 of the upper one-sided circuit board is disposed immediately above the lower surface of the single-sided circuit board.
[0168]
[Example 1 revised 3]
In the multilayer printed wiring board according to the first modification of the first embodiment, the conductive bumps are formed of Sn / Su (97: 3). However, unlike the configuration of the first embodiment, as shown in FIG. 18C, the external terminals 56 on the back surface are arranged directly below the external terminals 56 on the front surface, and the via holes 18 of the single-sided circuit board on the lower surface are directly above the external terminals 56. The via hole 18 of the single-sided circuit board on the upper surface was arranged.
[0169]
[Comparative Example 1]
As shown in FIG. 19A, a multilayer printed wiring board was formed on a single-sided circuit board by the manufacturing method described in JP-A-10-13028. FIG. 19B shows a state where the multilayer printed wiring board shown in FIG. FIG. 19C shows a state in which IC chips 70A and 70B are placed in a stack. Here, the non-through holes were filled with the conductive paste to form the via holes 118, and the single-sided circuit boards were stacked without using the conductive bumps. The via holes 118 were arranged in a stack. A land 136 was formed by extending a conductor circuit connected to the via hole, and connected to the land 136 by a wire 72 from a wire pad of the IC chip 70.
[0170]
[Comparative Example 2]
The multilayer printed wiring board of Comparative Example 2 has the same configuration as that of Comparative Example 1, but the non-through holes are filled by plating instead of the conductive paste.
[0171]
[Comparative test]
In the embodiment, a PKG substrate on which an IC chip is mounted is connected to the upper surface of the substrate, and a multilayer substrate formed by a subtra system in which only electronic components such as capacitors are mounted is connected to the lower surface of the substrate.
In the comparative example, a multi-layer board (daughter board) formed by a sub-system in which only the electronic components such as capacitors are mounted on the side on which the BGA is arranged is mounted on the upper surface of the board a stacked multi-layer IC chip. 90).
The average values obtained by simply measuring the inductance of the five pieces prepared in the examples and comparative examples are shown in FIG. The measurement results are simulation results. At the same time, the results of a continuity test (135 cycles of 135 ° C./3 minutes ℃ −65 ° C./3 minutes of 500 cycles, 1,000 cycles, 2,000 cycles, and 3000 cycles of one cycle) under which a reliability test was performed are shown.
It was confirmed that the inductance could be reduced as compared with the conventional one (comparative example), and the electrical characteristics and reliability were secured. It was confirmed that the conductive bump in which Cu, Zn, and Sb were blended had higher reliability than other conductive metals. Furthermore, it was confirmed that the electrical connection and reliability were excellent when the stacking structure (via holes were not placed directly above the via holes) and the external terminals were removed from directly below the external terminals on the opposite surface. Was done.
In the structure of the comparative example having no conductive bump, peeling at the bonding surface occurs early, and thus the reliability is reduced.
In the embodiment, the dead space can be reduced. Therefore, as compared with the comparative example, even if an IC having the same number of clocks is mounted, it is possible to reduce the size by almost 5 to 10%.
This is because the dead space (indicating an area where wiring cannot be substantially formed) in the vicinity of the IC pad wire is reduced.
[0172]
【The invention's effect】
As described above, according to the present invention, since a wire is connected to a conductor circuit on a via hole filled with a conductive material without a non-through hole, a dead space of the wiring is reduced and the size is reduced. Can be.
In addition, electrical characteristics such as a reduction in inductance can be improved.
Further, the reliability is improved by using the conductive bump. When the via holes are not formed in a stacked structure or when external terminals are provided on both surfaces, reliability can be improved by not providing external terminals on the opposite surface immediately below the external terminals.
[Brief description of the drawings]
FIG. 1A is a sectional view showing a configuration of a multilayer printed wiring board according to a first embodiment of the present invention, and FIG. 1B is a state in which an IC chip is mounted on the multilayer printed wiring board; FIG.
2A is a cross-sectional view showing a state in which the IC chip 70 of the multilayer printed wiring board shown in FIG. 1A is resin-molded, and FIG. 2B is a sectional view of FIG. FIG. 3 is a cross-sectional view showing a state where an IC module is mounted on the multilayer printed wiring board shown in FIG.
3 (A) is a plan view of the multilayer printed wiring board shown in FIG. 9 (C), and FIG. 3 (B) is a plan view of the multilayer printed wiring board shown in FIG. 1 (B). is there.
FIG. 4A is a plan view of the multilayer printed wiring board shown in FIG. 2A, and FIG. 4B is a plan view of a multilayer printed wiring board according to a modification of the first embodiment; FIG.
FIG. 5 is a manufacturing process diagram of a single-sided circuit board constituting the multilayer printed wiring board shown in FIG. 1;
FIG. 6 is a manufacturing process diagram of the single-sided circuit board constituting the multilayer printed wiring board shown in FIG. 1;
7 is a manufacturing process diagram of a single-sided circuit board constituting the multilayer printed wiring board shown in FIG. 1;
FIG. 8 is a manufacturing process diagram of the single-sided circuit board constituting the multilayer printed wiring board shown in FIG. 1;
FIG. 9 is a manufacturing process diagram of the multilayer printed wiring board shown in FIG. 1;
FIG. 10 is a manufacturing process diagram of the multilayer printed wiring board shown in FIG. 1;
FIG. 11 is a manufacturing process diagram of the multilayer printed wiring board according to a first modification of the first embodiment.
FIG. 12 is a manufacturing process diagram of the multilayer printed wiring board according to the second modification of the first embodiment.
FIG. 13A is a cross-sectional view of a multilayer printed wiring board according to a second embodiment, and FIG. 13B is a cross-sectional view showing a state where an IC chip is mounted on the multilayer printed wiring board. FIG.
14 (A) is a plan view of the multilayer printed wiring board of FIG. 13 (A), and FIG. 14 (B) is a plan view of the multilayer printed wiring board of FIG. 13 (B).
FIG. 15A is a sectional view of a multilayer printed wiring board according to a modification of the first embodiment, and FIG. 15B is a plan view.
FIG. 16 is a sectional view of a multilayer printed wiring board according to a modification of the first embodiment.
17 (A1), (B1), (C1) show enlarged external terminals in FIG. 2, and (A2), (B2), (C2) show (A1), (B1), It is a perspective view of an external terminal in (C1).
18A is a sectional view showing a via hole of Modification 1 of the first embodiment, FIG. 18B is a sectional view showing a via hole of Modification 2 of the first embodiment, and FIG. () Is a cross-sectional view showing a via hole of Modification 3 of the first embodiment.
FIGS. 19A, 19B, and 19C are explanatory views of a conventional multilayer printed wiring board.
FIG. 20 is a table comparing the results of a continuity test between an example and a comparative example.
21 (A) is a plan view of a multilayer printed wiring board according to the related art, and FIG. 21 (B) is a cross-sectional view of the multilayer printed wiring board of FIG. 21 (A).
[Explanation of symbols]
10 Insulating base material
12 Copper foil
16 opening
17 Copper plating
18 Via Hole
24 Solder bump
26 Adhesive layer
28 conductor circuit
29 Tin thin film layer
30 Copper foil
32 adhesive layer
36, 38 conductor circuit
36p bonding pad
40, 42 Solder resist layer
44,46 opening
52 Nickel layer
54 Gold Layer
56 BGA
A Single-sided circuit board
B Single-sided circuit board

Claims (11)

実装する電子部品に対してボンディングパッドからワイヤーボンディングする多層プリント配線板において、
絶縁材料の片面もしくは両面に導体回路が形成され、導体回路へ至る非貫通孔に導電性材料が充填された基板で、
前記非貫通孔の直上の導体回路を前記ボンディングパッドとして用いることを特徴とする多層プリント配線板。In a multilayer printed wiring board that performs wire bonding from bonding pads to electronic components to be mounted,
A circuit in which a conductor circuit is formed on one or both sides of an insulating material, and a non-through hole leading to the conductor circuit is filled with a conductive material.
A multilayer printed wiring board, wherein a conductor circuit immediately above the non-through hole is used as the bonding pad. 実装する電子部品に対してボンディングパッドからワイヤーボンディングする多層プリント配線板において、
絶縁材料の片面もしくは両面に導体回路が形成され、導体回路へ至る非貫通孔に導電性材料が充填された基板で、
前記非貫通孔の直上の導体回路を前記ボンディングパッドとして用いて、前記ボンディングパッドの直下に非貫通孔を配置したことを特徴とする多層プリント配線板。In a multilayer printed wiring board that performs wire bonding from bonding pads to electronic components to be mounted,
A circuit in which a conductor circuit is formed on one or both sides of an insulating material, and a non-through hole leading to the conductor circuit is filled with a conductive material.
A multilayer printed wiring board, wherein a non-through hole is disposed immediately below the bonding pad using a conductor circuit immediately above the non-through hole as the bonding pad. 実装する電子部品に対してボンディングパッドからワイヤーボンディングする多層プリント配線板において、
絶縁材料の片面もしくは両面に導体回路が形成され、導体回路へ至る非貫通孔に導電性材料が充填された基板で、非貫通孔に充填された導電性材料上に形成された導電性バンプを介して積層され、
前記非貫通孔の直上の導体回路を前記ボンディングパッドとして用いることを特徴とする多層プリント配線板。In a multilayer printed wiring board that performs wire bonding from bonding pads to electronic components to be mounted,
A conductive circuit is formed on one or both surfaces of an insulating material, and a conductive bump is formed on the conductive material filled in the non-through hole on a substrate in which the non-through hole leading to the conductive circuit is filled with a conductive material. Laminated through
A multilayer printed wiring board, wherein a conductor circuit immediately above the non-through hole is used as the bonding pad. 実装する電子部品に対してボンディングパッドからワイヤーボンディングする多層プリント配線板において、
絶縁材料の片面もしくは両面に導体回路が形成され、導体回路へ至る非貫通孔に導電性材料が充填された基板で、非貫通孔に充填された導電性材料上に形成された導電性バンプを介して積層され、
前記非貫通孔の直上の導体回路を前記ボンディングパッドとして用いて、前記ボンディングパッドの直下に非貫通孔を配置したことを特徴とする多層プリント配線板。In a multilayer printed wiring board that performs wire bonding from bonding pads to electronic components to be mounted,
A conductive circuit is formed on one or both surfaces of an insulating material, and a conductive bump is formed on the conductive material filled in the non-through hole on a substrate in which the non-through hole leading to the conductive circuit is filled with a conductive material. Laminated through
A multilayer printed wiring board, wherein a non-through hole is disposed immediately below the bonding pad using a conductor circuit immediately above the non-through hole as the bonding pad. 前記ボンディングパッドを矩形形状に形成したことを特徴とする請求項１〜請求項４のいずれか１に記載の多層プリント配線板。The multilayer printed wiring board according to claim 1, wherein the bonding pad is formed in a rectangular shape. 前記導電性バンプは、ボンディングパッドの導体回路の反対面に形成されることを特徴とする請求項３又は請求項４に記載の多層プリント配線板。The multilayer printed wiring board according to claim 3, wherein the conductive bump is formed on a surface of the bonding pad opposite to a conductive circuit. 外部端子を両面に配置したことを特徴とする請求項１〜請求項４のいずれか１に記載の多層プリント配線板。The multilayer printed wiring board according to any one of claims 1 to 4, wherein external terminals are arranged on both surfaces. 実装エリアに電子部品を収容するザグリを設け、
前記外部端子を両面に配置したことを特徴とする請求項１〜請求項４のいずれか１に記載の多層プリント配線板。A counterbore that accommodates electronic components is provided in the mounting area,
The multilayer printed wiring board according to claim 1, wherein the external terminals are arranged on both sides. 前記片面の外部端子及びパッドの直下から外して、前記反対面の外部端子を配置したことを特徴とする請求項７又は８に記載の多層プリント配線板。9. The multilayer printed wiring board according to claim 7, wherein the external terminal on the opposite surface is disposed by removing the external terminal and the pad from immediately below the one surface of the external terminal. 9. 前記電子部品の実装領域には、ビアが形成され、近接する部分に放熱機能を有する金属層が形成されていることを特徴とする請求項７又は請求項８に記載の多層プリント配線板。9. The multilayer printed wiring board according to claim 7, wherein a via is formed in a mounting area of the electronic component, and a metal layer having a heat radiation function is formed in an adjacent portion. 10. 前記外部端子は、ＢＧＡであることを特徴とする請求項４〜８のいずれか１に記載の多層プリント配線板。The multilayer printed wiring board according to any one of claims 4 to 8, wherein the external terminal is a BGA.
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Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006190928A (en) * 2004-12-30 2006-07-20 Samsung Electro Mech Co Ltd Bga package and its manufacturing method
JP2007073866A (en) * 2005-09-09 2007-03-22 Dainippon Printing Co Ltd Wiring board with built-in component
JP2007201469A (en) * 2006-01-23 2007-08-09 Samsung Electro Mech Co Ltd Printed circuit board for semiconductor package and manufacturing method thereof
JP2008159956A (en) * 2006-12-26 2008-07-10 Shinko Electric Ind Co Ltd Substrate incorporating electronic component
JP2009272589A (en) * 2008-05-12 2009-11-19 Nippon Mining & Metals Co Ltd Metal foil with carrier
WO2010035865A1 (en) * 2008-09-29 2010-04-01 日立化成工業株式会社 Package substrate for mounting semiconductor element and method for manufacturing the package substrate
JP2013070009A (en) * 2011-09-23 2013-04-18 Samsung Electro-Mechanics Co Ltd Printed circuit board and method for manufacturing the same
JP2013214579A (en) * 2012-03-30 2013-10-17 Ibiden Co Ltd Wiring board and method for manufacturing the same
CN111683471A (en) * 2019-03-11 2020-09-18 株式会社村田制作所 Multilayer wiring board
JP2022524777A (en) * 2019-07-05 2022-05-10 エイペックス マイクロエレクトロニクス カンパニー リミテッド Imaging cartridges and chips applied to imaging cartridges
CN114765923A (en) * 2021-05-20 2022-07-19 上海贺鸿电子科技股份有限公司 Three-layer circuit board of 5G base station isolator and preparation method thereof

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6347961A (en) * 1986-08-18 1988-02-29 Mitsubishi Electric Corp Semiconductor package
JPH07226456A (en) * 1993-04-23 1995-08-22 Nippon Micron Kk Ic package and its manufacturing method
JPH07263869A (en) * 1994-03-25 1995-10-13 Ibiden Co Ltd Substrate for mounting electronic parts and its manufacture
JP2001015932A (en) * 1999-06-25 2001-01-19 Ibiden Co Ltd Multilayer printed wiring board
JP2001102481A (en) * 1999-09-28 2001-04-13 Kyocera Corp Wiring board and mounting structure
JP2001217550A (en) * 1999-11-26 2001-08-10 Ibiden Co Ltd Multilayer circuit board and semiconductor device
JP2001319945A (en) * 2000-03-02 2001-11-16 Ibiden Co Ltd Board for mounting electronic part
JP2002043454A (en) * 2000-07-24 2002-02-08 Hitachi Chem Co Ltd Method for manufacturing substrate for semiconductor package, method for manufacturing semiconductor package using the method, and substrate for semiconductor package and semiconductor package using these methods
JP2002236229A (en) * 2000-12-06 2002-08-23 Ibiden Co Ltd Multilayer printed circuit board
JP2002362937A (en) * 2001-06-04 2002-12-18 Kyocera Corp Glass composition, glass sintered compact and wiring board obtained by using the sintered compact

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6347961A (en) * 1986-08-18 1988-02-29 Mitsubishi Electric Corp Semiconductor package
JPH07226456A (en) * 1993-04-23 1995-08-22 Nippon Micron Kk Ic package and its manufacturing method
JPH07263869A (en) * 1994-03-25 1995-10-13 Ibiden Co Ltd Substrate for mounting electronic parts and its manufacture
JP2001015932A (en) * 1999-06-25 2001-01-19 Ibiden Co Ltd Multilayer printed wiring board
JP2001102481A (en) * 1999-09-28 2001-04-13 Kyocera Corp Wiring board and mounting structure
JP2001217550A (en) * 1999-11-26 2001-08-10 Ibiden Co Ltd Multilayer circuit board and semiconductor device
JP2001319945A (en) * 2000-03-02 2001-11-16 Ibiden Co Ltd Board for mounting electronic part
JP2002043454A (en) * 2000-07-24 2002-02-08 Hitachi Chem Co Ltd Method for manufacturing substrate for semiconductor package, method for manufacturing semiconductor package using the method, and substrate for semiconductor package and semiconductor package using these methods
JP2002236229A (en) * 2000-12-06 2002-08-23 Ibiden Co Ltd Multilayer printed circuit board
JP2002362937A (en) * 2001-06-04 2002-12-18 Kyocera Corp Glass composition, glass sintered compact and wiring board obtained by using the sintered compact

Cited By (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006190928A (en) * 2004-12-30 2006-07-20 Samsung Electro Mech Co Ltd Bga package and its manufacturing method
JP2007073866A (en) * 2005-09-09 2007-03-22 Dainippon Printing Co Ltd Wiring board with built-in component
JP2007201469A (en) * 2006-01-23 2007-08-09 Samsung Electro Mech Co Ltd Printed circuit board for semiconductor package and manufacturing method thereof
JP2008159956A (en) * 2006-12-26 2008-07-10 Shinko Electric Ind Co Ltd Substrate incorporating electronic component
JP2009272589A (en) * 2008-05-12 2009-11-19 Nippon Mining & Metals Co Ltd Metal foil with carrier
WO2010035865A1 (en) * 2008-09-29 2010-04-01 日立化成工業株式会社 Package substrate for mounting semiconductor element and method for manufacturing the package substrate
JP2013070009A (en) * 2011-09-23 2013-04-18 Samsung Electro-Mechanics Co Ltd Printed circuit board and method for manufacturing the same
JP2013214579A (en) * 2012-03-30 2013-10-17 Ibiden Co Ltd Wiring board and method for manufacturing the same
CN103369811A (en) * 2012-03-30 2013-10-23 揖斐电株式会社 Wiring board and method for manufacturing the same
US9565756B2 (en) 2012-03-30 2017-02-07 Ibiden Co., Ltd. Wiring board and method for manufacturing the same
CN111683471A (en) * 2019-03-11 2020-09-18 株式会社村田制作所 Multilayer wiring board
CN111683471B (en) * 2019-03-11 2023-11-21 株式会社村田制作所 Multilayer wiring board
JP2022524777A (en) * 2019-07-05 2022-05-10 エイペックス マイクロエレクトロニクス カンパニー リミテッド Imaging cartridges and chips applied to imaging cartridges
JP7164845B2 (en) 2019-07-05 2022-11-02 ▲極▼海微▲電▼子股▲フン▼有限公司 Imaging cartridges and chips applied to imaging cartridges
CN114765923A (en) * 2021-05-20 2022-07-19 上海贺鸿电子科技股份有限公司 Three-layer circuit board of 5G base station isolator and preparation method thereof

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